TWI788370B - 電子裝置 - Google Patents

電子裝置 Download PDF

Info

Publication number
TWI788370B
TWI788370B TW107120440A TW107120440A TWI788370B TW I788370 B TWI788370 B TW I788370B TW 107120440 A TW107120440 A TW 107120440A TW 107120440 A TW107120440 A TW 107120440A TW I788370 B TWI788370 B TW I788370B
Authority
TW
Taiwan
Prior art keywords
memory
layer
sublayer
data
electronic device
Prior art date
Application number
TW107120440A
Other languages
English (en)
Other versions
TW201914068A (zh
Inventor
鄭求烈
林鍾久
金亮坤
李哉衡
Original Assignee
韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 韓商愛思開海力士有限公司 filed Critical 韓商愛思開海力士有限公司
Publication of TW201914068A publication Critical patent/TW201914068A/zh
Application granted granted Critical
Publication of TWI788370B publication Critical patent/TWI788370B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Surgical Instruments (AREA)
  • Valve Device For Special Equipments (AREA)
  • Noodles (AREA)

Abstract

一種電子裝置可包括一半導體記憶體，且該半導體記憶體可包括：一自由層，其具有一可變磁化方向；一釘紮層，其具有一固定磁化方向；及一穿隧障壁層，其介入於該自由層與該釘紮層之間，其中該自由層可包括：一第一子層，其具有0.1或更小之一阻尼常數；一第二子層，其具有範圍為1.0×104 至1.0×108 erg/cm3 之一垂直磁各向異性能量密度；及一插入層，其介入於該第一子層與該第二子層之間。

Description

電子裝置
本專利文件係關於記憶體電路或裝置及其在電子裝置或系統中之應用。
近年來，隨著電子裝置或電氣設備趨向於小型化、低功耗、高效能、多功能性等等，需要能夠將資訊儲存於諸如電腦、攜帶型通信裝置等等之各種電子裝置或電氣設備中的電子裝置，且已對此類電子裝置進行了研究及開發。此類電子裝置之實例包括如下電子裝置：其可使用根據外加電壓或電流而在不同電阻狀態之間切換的特性來儲存資料，且可以各種組態而實施，例如，電阻式隨機存取記憶體(RRAM)、相變隨機存取記憶體(PRAM)、鐵電式隨機存取記憶體(FRAM)、磁性隨機存取記憶體(MRAM)、電熔絲等等。
本專利文件中所揭示之技術包括記憶體電路或裝置及其在電子裝置或系統中之應用以及電子裝置之各種實施方案，其中電子裝置包括可改良可變電阻元件之特性的半導體記憶體。
在一個態樣中，一種電子裝置可包括一半導體記憶體，且該半導體記憶體可包括：一自由層，其具有一可變磁化方向；一釘紮層，其具有一固定磁化方向；及一穿隧障壁層，其介入於該自由層與該釘紮層之間，其中該自由層可包括：一第一子層，其具有0.1或更小之一阻尼常數；一第二子層，其具有範圍為1.0×104 至1.0×108 erg/cm3 之一垂直磁各向異性能量密度；及一插入層，其介入於該第一子層與該第二子層之間。
上述電子裝置之實施方案可包括以下各者中之一或多者。
該第二子層可被安置為比該第一子層更靠近該穿隧障壁層。該第一子層可包括一豪斯勒(Heusler)合金、一半豪斯勒合金或一半金屬，或其一組合。該插入層可包括阻隔自安置於該插入層下方之一層轉移之結晶度的一材料。該插入層可包括Zr、Hf、V、Cr、Cu、Nb、Mo、Ru、Rh、Ta、W、Re或Ir，或其一組合。該第二子層可包括一合金或一堆疊結構，其包括Co、Fe或B，或其一組合。該第二子層可包括一Co-Fe-B合金或一Co-Fe-B-X合金(其中X可為Mn、Cu、Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)。該第一子層可具有範圍為0.001至0.1之一阻尼常數。
該電子裝置可進一步包括一微處理器，該微處理器包括：一控制單元，其被組態為接收包括來自該微處理器之一外部之一命令的一信號，且執行該命令之提取、解碼或控制該微處理器之一信號之輸入或輸出；一操作單元，其被組態為基於該控制單元解碼該命令之一結果來執行一操作；及一記憶體單元，其被組態為儲存用於執行該操作之資料、對應於執行該操作之一結果之資料，或該操作被執行之資料之一位址，其中該半導體記憶體為該微處理器中之該記憶體單元之部分。
該電子裝置可進一步包括一處理器，該處理器包括：一核心單元，其被組態為基於自該處理器之一外部輸入之一命令而藉由使用資料來執行對應於該命令之一操作；一快取記憶體單元，其被組態為儲存用於執行該操作之資料、對應於執行該操作之一結果之資料，或該操作被執行之資料之一位址；及一匯流排介面，其連接於該核心單元與該快取記憶體單元之間，且被組態為在該核心單元與該快取記憶體單元之間傳輸資料，其中該半導體記憶體為該處理器中之該快取記憶體單元之部分。
該電子裝置可進一步包括一處理系統，該處理系統包括：一處理器，其被組態為解碼由該處理器接收之一命令，並基於解碼該命令之一結果來控制針對資訊之一操作；一輔助記憶體裝置，其被組態為儲存用於解碼該命令之一程式及該資訊；一主記憶體裝置，其被組態為調用及儲存來自該輔助記憶體裝置之該程式及該資訊，使得該處理器可在執行該程式時使用該程式及該資訊來執行該操作；及一介面裝置，其被組態為執行該處理器、該輔助記憶體裝置及該主記憶體裝置中之至少一者與該外部之間的通信，其中該半導體記憶體為該處理系統中之該輔助記憶體裝置或該主記憶體裝置之部分。
該電子裝置可進一步包括一資料儲存系統，該資料儲存系統包括：一儲存裝置，其被組態為儲存資料且不管電力供應如何都保存所儲存之資料；一控制器，其被組態為根據自一外部輸入之一命令來控制資料至該儲存裝置之輸入及資料自該儲存裝置之輸出；一暫時儲存裝置，其被組態為暫時儲存在該儲存裝置與該外部之間交換之資料；及一介面，其被組態為執行該儲存裝置、該控制器及該暫時儲存裝置中之至少一者與該外部之間的通信，其中該半導體記憶體為該資料儲存系統中之該儲存裝置或該暫時儲存裝置之部分。
該電子裝置可進一步包括一記憶體系統，該記憶體系統包括：一記憶體，其被組態為儲存資料且不管電力供應如何都保存所儲存之資料；一記憶體控制器，其被組態為根據自一外部輸入之一命令來控制資料至該記憶體之輸入及資料自該記憶體之輸出；一緩衝記憶體，其被組態為緩衝在該記憶體與該外部之間交換之資料；及一介面，其被組態為執行該記憶體、該記憶體控制器及該緩衝記憶體中之至少一者與該外部之間的通信，其中該半導體記憶體為該記憶體系統中之該記憶體或該緩衝記憶體之部分。
在另一態樣中，一種包括一半導體記憶體之電子裝置，其中該半導體記憶體可包括一可變電阻元件，其中該可變電阻元件可包括：一自由層，其具有一可變磁化方向；一釘紮層，其具有一固定磁化方向；及一穿隧障壁層，其介入於該自由層與該釘紮層之間，其中該自由層可包括：一第一子層，其包括一豪斯勒合金、一半豪斯勒合金或一半金屬，或其一組合；一第二子層，其包括一合金或一堆疊結構，其包括Co、Fe或B，或其一組合；及一插入層，其介入於該第一子層與該第二子層之間。
上述電子裝置之實施方案可包括以下各者中之一或多者。
該第一子層可被結構化為降低該自由層之一阻尼常數。該第二子層可被結構化為使該自由層之一垂直磁各向異性能量密度維持於一高位準。該插入層可包括阻隔自安置於該插入層下方之一層轉移之結晶度的一材料。該插入層可包括Zr、Hf、V、Cr、Cu、Nb、Mo、Ru、Rh、Ta、W、Re或Ir，或其一組合。該第二子層可包括一Co-Fe-B合金或一Co-Fe-B-X合金(其中，X可為Mn、Cu、Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)。該第一子層可具有範圍為0.001至0.1之一阻尼常數。
在圖式、實施方式及申請專利範圍中更詳細地描述此等及其他態樣、實施方案及關聯優點。
相關申請案之交叉參考
本專利文件主張2017年9月7日申請之名為「ELECTRONIC DEVICE」之韓國專利申請案第10-2017-0114542號的優先權，該申請案之全文係以引用的方式併入本文中。
下文參考隨附圖式詳細地描述所揭示技術之各種實例及實施方案。
圖式可能未必按比例，且在一些情況下，圖式中之至少一些基板之比例可能已被誇示，以便清楚地繪示所描述之實例或實施方案之某些特徵。在呈現圖式或實施方式中的多層基板中具有兩個或多於兩個層之特定實例時，如所展示的此類層之相對定位關係或配置該等層之順序反映了所描述或繪示之實例之特定實施方案，且不同的相對定位關係或配置該等層之順序係可能的。
在闡釋本發明之實施方案之前，將闡釋根據比較實例之可變電阻元件。
圖1為繪示包含具有單層結構之自由層之可變電阻元件的橫截面圖。
參考圖1，可變電阻元件10可包括磁性穿隧接面(MTJ)結構，該MTJ結構包括具有可變磁化方向之自由層12、具有固定磁化方向之釘紮層14及介入於自由層12與釘紮層14之間的穿隧障壁層13。
取決於穿隧障壁層13之兩個側上之自由層12及釘紮層14之磁化方向之間的相對方向，橫越MTJ結構之電通路(electrical path)中之電阻展現具有不同電阻值之可變電阻。自由層12被結構化為展現可被改變以產生用於MTJ結構之不同磁化狀態的可變磁化方向，且亦可被稱為儲存層。
釘紮層14被結構化為展現固定磁化方向，且亦可被稱為參考層。自由層12及釘紮層14可具有包括磁性材料之單層結構或多層結構。穿隧障壁層13介入於自由層12與釘紮層14之間，以允許資料讀取操作及資料寫入操作兩者中之電子穿隧。穿隧障壁層13可包括絕緣氧化物。取決於穿隧障壁層13之兩個側上之自由層12及釘紮層14之磁化方向之間的相對方向，橫越MTJ結構之電通路中之電阻展現具有不同電阻值之可變電阻。因此，可控制自由層12之磁化方向來設定MTJ結構以展現用於儲存不同數位資料之不同電阻值。可藉由經由自旋極化電流之自旋轉移力矩來誘發自由層12之磁化方向之改變，該自旋極化電流經由電子穿隧被引導流過穿隧障壁層13。在讀取操作中，小讀取電流被引導通過MTJ結構，此不會改變自由層12之磁化方向，以使能夠在自由層12之給定磁化方向上讀出MTJ結構之電阻值。在寫入操作中，足夠大的自旋極化寫入電流被引導通過MTJ結構，以產生足夠高的自旋轉移力矩來改變自由層12之現有磁化方向，因此在MTJ結構中寫入新磁化狀態。
在諸如所展示實例之一些實施方案中，可變電阻元件10可進一步包括一或多個額外層以改良MTJ結構之特性。例如，可變電阻元件10可進一步包括安置於MTJ結構下方之下層11，或安置於MTJ結構上方之上層15，或其他者。
為了提供包括可變電阻元件10之高密度記憶體裝置，可變電阻元件10可被設計為減小可改變自由層12之磁化方向的切換電流。此係因為含有可變電阻元件10之每一記憶體胞元的大小取決於該胞元內用於供應切換電流之電晶體的大小，且當減小切換電流(例如，歸因於散熱需要減小)時，可減小電晶體之大小。就此而言，切換電流與自由層12之阻尼常數α成比例，使得可降低自由層12之阻尼常數α以便減小切換電流，從而達成可變電阻元件10之高密度。因此，隨著自由層12之阻尼常數α變低，自由層12之磁化方向可運用較小電流而容易地改變，藉此改良可變電阻元件10之特性。然而，存在對自由層之阻尼常數之減小的限制。此係因為，若自由層12由具有低阻尼常數之材料形成或包括具有低阻尼常數之材料，則可能會降低自由層12與穿隧障壁層13之間的界面處之垂直磁各向異性，以造成可變電阻元件10之特性劣化。因此，在設計可變電阻元件10時，一方面，為了針對高密度記憶體晶片減小可變電阻元件10之大小而需要減小切換電流，但另一方面，不需要將阻尼常數減小至會不利地影響垂直磁各向異性之低位準。本文件中所揭示之技術平衡了上述兩種競爭性需要，達成了具有所要可靠記憶體操作效能之高密度記憶體晶片。
根據所揭示技術之實施方案，提供一種半導體記憶體及其製造方法以達成可變電阻元件之所要特性，例如，藉由包括具有多層結構之自由層，該自由層能夠維持高垂直磁各向異性能量密度(Ku)值，同時顯著地降低阻尼常數並因此降低切換電流。
圖2為繪示根據所揭示技術之實施方案之例示性可變電阻元件的橫截面圖。
參考圖2，可變電阻元件100可包括磁性穿隧接面(MTJ)結構，該MTJ結構包括自由層130、釘紮層150及穿隧障壁層140。
自由層130、釘紮層150及穿隧障壁層140共同地形成MTJ結構之部分，其展現用於儲存不同資料位元之可變電阻值，如上文所闡釋。自由層130具有可變磁化方向，釘紮層150具有固定磁化方向，且穿隧障壁層140介入於自由層130與釘紮層150之間，以允許資料讀取操作及資料寫入操作兩者中之電子穿隧。
自由層130可具有在不同方向之間改變以致使MTJ結構具有可變電阻值之可變磁化方向。隨著自由層130之磁化方向改變，自由層130之磁化方向與釘紮層150之磁化方向的相對關係亦改變，此允許可變電阻元件100儲存不同資料或表示不同資料位元。自由層130亦可被稱為儲存層或其類似者。自由層130之磁化方向可實質上垂直於自由層130、穿隧障壁層140及釘紮層150之表面。換言之，自由層130之磁化方向可實質上平行於自由層130、穿隧障壁層140及釘紮層150之堆疊方向。因此，自由層130之磁化方向可在向下方向與向上方向之間改變。可藉由自旋轉移力矩來誘發自由層130之磁化方向之改變。
自由層130可具有多層結構。
在一實施方案中，自由層130可包括第一子層132、插入層134及第二子層136。第一子層132被安置為遠離於穿隧障壁層140，且第二子層136被安置為鄰近於穿隧障壁層140。第二子層136被安置為比第一子層132更靠近穿隧障壁層140。在一些實施方案中，沿著向下方向按次序安置第二子層136、插入層134及第一子層132。
第一子層132可包括具有低阻尼常數α之材料。在一實施方案中，第一子層132可具有0.1或更小之低阻尼常數α。在另一實施方案中，第一子層132可具有範圍為0.001至0.1之低阻尼常數α。當第一子層132具有0.1或更小之低阻尼常數α時，自由層12之磁化方向可運用較小電流而容易地改變，藉此改良可變電阻元件100之特性。
第一子層132可包括豪斯勒合金、半豪斯勒合金或半金屬，或其組合。
豪斯勒合金或半豪斯勒合金為具有面心立方晶體結構之磁性金屬間化合物。豪斯勒合金可具有X2 YZ之組成物，且半豪斯勒合金可具有XYZ之組成物，其中X及Y為過渡金屬，且Z位於p嵌段中。豪斯勒合金或半豪斯勒合金可展現與除了電子電荷之外之電子之固有自旋(其被稱為自旋電子學)相關聯的性質。與自旋電子學相關之性質之實例可包括磁阻、霍耳(Hall)效應之變化、鐵磁性、反鐵磁性、亞鐵磁性、半金屬性(halfmetallicity)、半金屬性(semimetallicity)、具有自旋過濾能力之半導電性、超導電性，或拓樸絕緣(topological insulation)。豪斯勒合金或半豪斯勒合金之磁性可起因於相鄰磁性離子之間的雙交換機制。
豪斯勒合金之實例可包括Cu2 MnAl、Cu2 MnIn、Cu2 MnSn、Ni2 MnAl、Ni2 MnIn、Ni2 MnSn、Ni2 MnSb、Ni2 MnGa、Co2 MnAl、Co2 MnSi、Co2 MnGa、Co2 MnGe、Co2 NiGa、Pd2 MnAl、Pd2 MnIn、Pd2 MnSn、Pd2 MnSb、Co2 FeSi、Co2 FeAl、Fe2 VAl、Mn2 VGa或Co2 FeGe。豪斯勒合金之實例並不限於上述彼等者，且可包括其他者。
半金屬可為或包括如下任何物質：該任何物質用作一個自旋取向之電子的導體，但用作相反自旋取向之電子的絕緣體或半導體。所有半金屬都係鐵磁性的或亞鐵磁性的，且半金屬之實例可為或包括氧化物、硫化物或豪斯勒合金。
半金屬之實例可包括氧化鉻(IV)、磁鐵礦、錳酸鍶鑭(LSMO)，或砷化鉻，或其他者。
第一子層132由具有低阻尼常數α之材料形成或包括具有低阻尼常數α之材料以降低切換電流，藉此改良可變電阻元件100之特性。
插入層134可阻隔可自第一子層132轉移至經安置於第一子層132上方之層的結晶度。
因此，插入層134可包括能夠阻隔自插入層134下方之任何層轉移之結晶度的材料。在一實施方案中，插入層134可包括諸如Zr、Hf、V、Cr、Cu、Nb、Mo、Ru、Rh、Ta、W、Re或Ir或其組合之金屬。
第二子層136可包括具有高垂直磁各向異性能量密度(Ku)之材料。在一實施方案中，第二子層136可具有範圍為1.0×104 至1.0×108 erg/cm3 之垂直磁各向異性能量密度(Ku)。當第二子層136具有範圍為1.0×104 至1.0×108 erg/cm3 之高垂直磁各向異性能量密度(Ku)時，有可能維持自由層130之足夠高的垂直磁各向異性，以便展現可變電阻元件100的改良特性。
第二子層136可包括：包括Co、Fe或B之合金，例如Co-Fe-B合金、Co-Fe-B-X合金(其中，X可為Mn、Cu、Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)、Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Co-Gd合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金，或Co-Fe-Pd合金或其他者；堆疊結構，諸如Co/Pt、Co/Pd、Co/Ir，或Co/Ru或其他者；或磁性材料與非磁性材料之交替堆疊結構。
第二子層136可用於使自由層130之垂直磁各向異性維持於高位準。
因而，根據該實施方案，第一子層132可由具有低阻尼常數之材料形成或包括具有低阻尼常數之材料，第二子層136可由具有高垂直磁各向異性能量密度(Ku)之材料形成或包括具有高垂直磁各向異性能量密度(Ku)之材料，且插入層134可形成於第一子層132與第二子層136之間，插入層134能夠阻隔自安置於插入層134下方之層轉移之結晶度。藉由在多層結構中形成自由層130，自由層130可具有不高於0.1之阻尼常數及介於1.0×104 至1.0×108 erg/cm3 之間的高垂直磁各向異性。由於自由層130所包括之第一子層132的阻尼常數低於圖1中之自由層12的阻尼常數，故與圖1中之可變電阻元件10相比，切換電流可降低。此外，由於與圖1中之自由層12相比，自由層130包括具有高垂直磁各向異性之第二子層136，故亦有可能克服由於使用用於具有低阻尼常數之自由層之材料而造成的問題，例如，自由層130與穿隧障壁層140之間的界面處之垂直磁各向異性能量密度(Ku)降低。因此，自由層130可達成減小可變電阻元件100之驅動電流及改良可變電阻元件100之垂直磁各向異性的兩種效應。
穿隧障壁層140可允許資料讀取操作及資料寫入操作兩者中之電子穿隧。在用於儲存新資料之寫入操作中，高寫入電流可被引導通過穿隧障壁層140，以改變自由層130之磁化方向且因此改變MTJ之電阻狀態以寫入新資料位元。在讀取操作中，低讀取電流可被引導通過穿隧障壁層140，而不改變自由層130之磁化方向，以在自由層130之現有磁化方向下量測MTJ之現有電阻狀態以讀取MTJ中儲存之資料位元。穿隧障壁層140可包括介電氧化物，例如，諸如Mg、Al、Ca、Sr、Ti、V、Nb、Y、Zn或Sn或其他者之材料之氧化物，或其混合氧化物。
釘紮層150可具有與自由層130之磁化方向形成對比的釘紮磁化方向，且可被稱為參考層或其類似者。在一些實施方案中，釘紮層150之磁化方向可釘紮於向下方向上。在一些實施方案中，釘紮層150之磁化方向可釘紮於向上方向上。
釘紮層150可具有包括鐵磁性材料之單層結構或多層結構。例如，釘紮層150可包括基於Fe、Ni或Co之合金，例如Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金，或Co-Fe-B合金或其他者，或可包括金屬堆疊，諸如Co/Pt，或Co/Pd或其他者。
自由層130之磁化方向及釘紮層150之磁化方向可實質上垂直於該等層之界面，例如，自由層130與穿隧障壁層140之間的界面。在一些實施方案中，可變電阻元件100可包括垂直MTJ結構。
可變電阻元件100可藉由根據施加至可變元件100上之電壓或電流而在不同電阻狀態之間切換來儲存資料。若電壓或電流被施加至可變電阻元件100，則自由層130之磁化方向可藉由自旋力矩轉移而改變。當自由層130之磁化方向與釘紮層150之磁化方向彼此平行時，可變電阻元件100可處於低電阻狀態以儲存諸如「0」之指定數位資料位元。相反地，當自由層130之磁化方向與釘紮層150之磁化方向彼此反平行時，可變電阻元件100可處於高電阻狀態以儲存諸如「1」之指定數位資料位元。在一些實施方案中，可變電阻元件100可被組態為當自由層130之磁化方向與釘紮層150之磁化方向彼此平行時儲存資料位元「1」，且當自由層130之磁化方向與釘紮層150之磁化方向彼此反平行時儲存資料位元「0」。
在一些實施方案中，可變電阻元件100可進一步包括執行各種功能以改良MTJ結構之特性的一或多個層。例如，可變電阻元件100可進一步包括緩衝層110、下層120、間隔件層160、磁性校正層170及罩蓋層180。
緩衝層110可安置於下層120下方，且有助於下層120之晶體生長。當在下層120下方形成緩衝層110時，有可能有助於下層120之晶體生長且因此改良自由層130之垂直磁晶各向異性。緩衝層110可具有單層結構或多層結構，其包括金屬、金屬合金、金屬氮化物或金屬氧化物，或其組合。
下層120可安置於自由層130下方，且用於改良自由層130之垂直磁晶各向異性。
下層120可具有單層結構或多層結構，其包括金屬、金屬合金、金屬氮化物或金屬氧化物，或其組合。
磁性校正層170可用於抵消由釘紮層150產生之雜散磁場之效應。在此情況下，釘紮層150之雜散磁場之效應可降低，且因此自由層130中之偏置磁場可降低。磁性校正層170可具有與釘紮層150之磁化方向反平行的磁化方向。在該實施方案中，當釘紮層150具有向下磁化方向時，磁性校正層170可具有向上磁化方向。相反地，當釘紮層150具有向上磁化方向時，磁性校正層170可具有向下磁化方向。磁性校正層170可具有包括鐵磁性材料之單層結構或多層結構。
在此實施方案中，磁性校正層170位於釘紮層150上方，但磁性校正層170之位置可改變。例如，磁性校正層170亦可位於MTJ結構上方、下方或旁邊，而磁性校正層170與MTJ結構分開地被圖案化。
間隔件層160可介入於磁性校正層170與釘紮層150之間，且用作磁性校正層170與釘紮層150之間的緩衝器。間隔件層160可用於改良磁性校正層170之特性。間隔件層160可包括諸如釕(Ru)之貴金屬。
罩蓋層180可用作用於圖案化可變電阻元件100之硬式光罩。在一些實施方案中，罩蓋層180可包括諸如金屬之各種導電材料。在一些實施方案中，罩蓋層180可包括幾乎沒有針孔(pin hole)或具有少量針孔且對濕式蝕刻及/或乾式蝕刻具有高抵抗性之金屬材料。在一些實施方案中，罩蓋層180可包括金屬、氮化物或氧化物，或其組合。例如，罩蓋層180可包括諸如釕(Ru)之貴金屬。
在一些實施方案中，自由層130及釘紮層150相對於穿隧障壁層140之位置可彼此改變。例如，自由層130可安置於穿隧障壁層140上，且釘紮層150可安置於穿隧障壁層140下方及緩衝層110上方。
如本文件中所揭示之半導體記憶體裝置可包括可變電阻元件100之胞元陣列以儲存資料。半導體記憶體可進一步包括諸如線、元件等等之各種組件以驅動或控制每一可變電阻元件100。此參考圖3及圖4予以例示性地闡釋。
圖3為用於闡釋根據所揭示技術之實施方案之記憶體裝置及其製造方法的橫截面圖。
參考圖3，該實施方案之記憶體裝置可包括基板300、形成於基板300上方之下接觸件320、形成於下接觸件320上方之可變電阻元件100，及形成於可變電阻元件100上方之上接觸件350。對於每一可變電阻元件100，可在基板300上方提供用於控制對特定可變電阻元件100之存取的作為開關或切換電路/元件之特定結構，例如電晶體，以控制可變電阻元件100，其中開關可被接通以選擇可變電阻元件100，或被關斷以取消選擇可變電阻元件100。下接觸件320可安置於基板300上方，且將可變電阻元件100之下端耦接至基板300之部分，例如，作為用於可變電阻元件100之切換電路的電晶體之汲極。上接觸件350可安置於可變電阻元件100上方，且將可變電阻元件100之上端耦接至某一線(未圖示)，例如，位元線。在圖3中，兩個可變電阻元件100被展示為可變電阻元件100之陣列中之元件的實例。
上述記憶體裝置可藉由以下程序來製造。
首先，可提供被形成有電晶體或其類似者之基板300，且然後，可在基板300上方形成第一層間介電層310。然後，可藉由選擇性地蝕刻第一層間介電層310以形成曝露基板300之部分的孔H並運用導電材料填充孔H來形成下接觸件320。然後，可藉由在第一層間介電層310及下接觸件320上方形成用於可變電阻元件100之材料層並選擇性地蝕刻該等材料層來形成可變電阻元件100。用於形成可變電阻元件100之蝕刻程序可包括具有強物理蝕刻特性之IBE方法。然後，可形成第二層間介電層330以覆蓋可變電阻元件。然後，可在可變電阻元件100及第二層間介電層330上方形成第三層間介電層340，且然後可形成穿過第三層間介電層340並耦接至可變電阻元件100之上端的上接觸件350。
在根據此實施方案之記憶體裝置中，形成可變電阻元件100之所有層可具有彼此對準之側壁。此係因為可變電阻元件100係經由使用一個光罩之蝕刻程序而形成。
不同於圖3之實施方案，可變電阻元件100之一部件可與其他部件分開地被圖案化。圖4中繪示此程序。
圖4為用於闡釋根據所揭示技術之另一實施方案之記憶體裝置及其製造方法的橫截面圖。以下描述將集中於與圖3之實施方案的差異。
參考圖4，根據此實施方案之記憶體裝置可包括可變電阻元件100，可變電阻元件100之部件(例如，緩衝層110及下層120)具有不與可變電阻元件100之其他層對準之側壁。如圖4所展示，緩衝層110及下層120可具有與下接觸件420對準之側壁。
圖4中之記憶體裝置可藉由以下程序來製造。
首先，可在基板400上方形成第一層間介電層410，且然後選擇性地蝕刻第一層間介電層410以形成曝露基板400之部分的孔H。然後，可形成下接觸件420以填充孔H之下部。例如，下接觸件420可經由如下一系列程序而形成：形成導電材料以覆蓋被形成有之孔之所得結構，且經由回蝕程序或其類似者移除導電材料之部分，直至導電材料具有所要厚度。然後，可形成緩衝層110及下層120以便填充孔H之剩餘部分。例如，緩衝層110可藉由以下步驟而形成：形成用於形成緩衝層110之材料層，該材料層覆蓋被形成有下接觸件420之所得結構；且然後藉由例如回蝕程序移除材料層之部分，直至材料層具有所要厚度。此外，下層120可藉由以下步驟而形成：形成用於形成下層120之材料層，該材料層覆蓋被形成有下接觸件420及緩衝層110之所得結構；且然後執行諸如化學機械平坦化(CMP)之平坦化程序，直至曝露第一層間介電層410之頂表面。然後，可藉由在下接觸件420及第一層間介電層410上方形成用於形成可變電阻元件100之除了緩衝層110及下層120之外的剩餘層的材料層來形成可變電阻元件100之剩餘部件。
後續程序與如圖3所展示之程序實質上相同。
在此實施方案中，可減小為了形成可變電阻元件100而需要一次蝕刻之高度，此使得有可能降低蝕刻程序之難度等級。
儘管在此實施方案中將緩衝層110及下層120內埋於孔H中，但亦可根據需要而內埋可變電阻元件100之其他部件。
基於所揭示技術之上述及其他記憶體電路或半導體裝置可用於一系列裝置或系統中。圖5至圖9提供可實施本文中所揭示之記憶體電路之裝置或系統的一些實例。
圖5為基於所揭示技術之實施方案來實施記憶體電路系統之微處理器之組態圖的實例。
參考圖5，微處理器1000可執行用於控制及調諧如下一系列程序之任務：自各種外部裝置接收資料，處理資料，並將處理結果輸出至外部裝置。微處理器1000可包括記憶體單元1010、操作單元1020、控制單元1030等等。微處理器1000可為諸如中央處理單元(CPU)、圖形處理單元(GPU)、數位信號處理器(DSP)及應用程式處理器(AP)之各種資料處理單元。
記憶體單元1010為將資料儲存於微處理器1000中之部件，如處理器暫存器、暫存器或其類似者。記憶體單元1010可包括資料暫存器、位址暫存器、浮點暫存器等等。此外，記憶體單元1010可包括各種暫存器。記憶體單元1010可執行暫時儲存以下各者之功能：操作將被操作單元1020執行之資料、執行操作之結果資料，及用於執行操作之資料被儲存之位址。
記憶體單元1010可包括根據該等實施方案之上述半導體裝置中之一或多者。例如，記憶體單元1010可包括：自由層，其具有可變磁化方向；釘紮層，其具有固定磁化方向；及穿隧障壁層，其介入於自由層與釘紮層之間，其中自由層可包括：第一子層，其具有0.1或更小之阻尼常數；第二子層，其具有範圍為1.0×104 至1.0×108 erg/cm3 之垂直磁各向異性能量密度；及插入層，其介入於第一子層與第二子層之間。由此，可改良記憶體單元1010之資料儲存特性。因此，可改良微處理器1000之操作特性。
操作單元1020可根據控制單元1030解碼命令之結果而執行四則算術運算或邏輯運算。操作單元1020可包括至少一個算術邏輯單元(ALU)等等。
控制單元1030可自記憶體單元1010、操作單元1020及微處理器1000之外部裝置接收信號，執行命令之提取、解碼及控制微處理器1000之信號之輸入及輸出，及執行由程式表示之處理。
根據此實施方案之微處理器1000可另外包括快取記憶體單元1040，快取記憶體單元1040可暫時儲存將自除了記憶體單元1010以外之外部裝置輸入之資料，或將輸出至外部裝置之資料。在此情況下，快取記憶體單元1040可經由匯流排介面1050而與記憶體單元1010、操作單元1020及控制單元1030交換資料。
圖6為基於所揭示技術之實施方案來實施記憶體電路系統之處理器之組態圖的實例。
參考圖6，處理器1100可藉由包括除了微處理器之功能以外的各種功能來改良效能並實現多功能性，該微處理器執行用於控制及調諧如下一系列程序之任務：自各種外部裝置接收資料，處理資料，並將處理結果輸出至外部裝置。處理器1100可包括用作微處理器之核心單元1110、用於暫時儲存資料之快取記憶體單元1120，及用於在內部裝置與外部裝置之間傳送資料之匯流排介面1130。處理器1100可包括諸如多核心處理器、圖形處理單元(GPU)及應用程式處理器(AP)之各種系統單晶片(SoC)。
此實施方案之核心單元1110為針對自外部裝置輸入之資料執行算術邏輯運算之部件，且可包括記憶體單元1111、操作單元1112及控制單元1113。
記憶體單元1111為將資料儲存於處理器1100中之部件，如處理器暫存器、暫存器或其類似者。記憶體單元1111可包括資料暫存器、位址暫存器、浮點暫存器等等。此外，記憶體單元1111可包括各種暫存器。記憶體單元1111可執行暫時儲存以下各者之功能：操作將被操作單元1112執行之資料、執行操作之結果資料，及用於執行操作之資料被儲存之位址。操作單元1112為在處理器1100中執行操作之部件。操作單元1112可根據控制單元1113解碼命令之結果或其類似者而執行四則算術運算、邏輯運算。操作單元1112可包括至少一個算術邏輯單元(ALU)等等。控制單元1113可自記憶體單元1111、操作單元1112及處理器1100之外部裝置接收信號，執行命令之提取、解碼及控制處理器1100之信號之輸入及輸出，及執行由程式表示之處理。
快取記憶體單元1120為暫時儲存資料以補償以高速操作之核心單元1110與以低速操作之外部裝置之間的資料處理速度差異的部件。快取記憶體單元1120可包括初級儲存區段1121、次級儲存區段1122，及三級儲存區段1123。一般而言，快取記憶體單元1120包括初級儲存區段1121及次級儲存區段1122，且在需要高儲存容量之情況下可包括三級儲存區段1123。根據情況要求，快取記憶體單元1120可包括增加數目個儲存區段。亦即，可根據設計來改變被包括於快取記憶體單元1120中之儲存區段的數目。初級儲存區段1121、次級儲存區段1122及三級儲存區段1123儲存及鑑別資料的速度可係相同或不同。在各別儲存區段1121、1122及1123之速度不同的情況下，初級儲存區段1121之速度可最大。快取記憶體單元1120之初級儲存區段1121、次級儲存區段1122及三級儲存區段1123中之至少一個儲存區段可包括根據該等實施方案之上述半導體裝置中之一或多者。例如，快取記憶體單元1120可包括：自由層，其具有可變磁化方向；釘紮層，其具有固定磁化方向；及穿隧障壁層，其介入於自由層與釘紮層之間，其中自由層可包括：第一子層，其具有0.1或更小之阻尼常數；第二子層，其具有範圍為1.0×104 至1.0×108 erg/cm3 之垂直磁各向異性能量密度；及插入層，其介入於第一子層與第二子層之間。由此，可改良快取記憶體單元1120之資料儲存特性。因此，可改良處理器1100之操作特性。
儘管在圖6中展示了初級儲存區段1121、次級儲存區段1122及三級儲存區段1123全都經組態於快取記憶體單元1120內部，但應注意，快取記憶體單元1120之初級儲存區段1121、次級儲存區段1122及三級儲存區段1123全都可係組態於核心單元1110外部，且可補償核心單元1110與外部裝置之間的資料處理速度差異。同時，應注意，快取記憶體單元1120之初級儲存區段1121可係安置於核心單元1110內部，且次級儲存區段1122及三級儲存區段1123可係組態於核心單元1110外部，以強化補償資料處理速度差異之功能。在另一實施方案中，初級儲存區段1121及次級儲存區段1122可係安置於核心單元1110內部，且三級儲存區段1123可係安置於核心單元1110外部。
匯流排介面1130為連接核心單元1110、快取記憶體單元1120及外部裝置並允許高效地傳輸資料之部件。
根據此實施方案之處理器1100可包括複數個核心單元1110，且複數個核心單元1110可共用快取記憶體單元1120。複數個核心單元1110與快取記憶體單元1120可直接連接或經由匯流排介面1130而連接。複數個核心單元1110可以與核心單元1110之上述組態相同的方式而組態。在處理器1100包括複數個核心單元1110之情況下，快取記憶體單元1120之初級儲存區段1121可對應於複數個核心單元1110之數目而組態於每一核心單元1110中，且次級儲存區段1122及三級儲存區段1123可以經由匯流排介面1130而共用之方式組態於複數個核心單元1110外部。初級儲存區段1121之處理速度可大於次級儲存區段1122之處理速度及三級儲存區段1123之處理速度。在另一實施方案中，初級儲存區段1121及次級儲存區段1122可對應於複數個核心單元1110之數目而組態於每一核心單元1110中，且三級儲存區段1123可以經由匯流排介面1130而共用之方式組態於複數個核心單元1110外部。
根據此實施方案之處理器1100可進一步包括：嵌入式記憶體單元1140，其儲存資料；通信模組單元1150，其可以有線或無線方式向外部裝置傳輸資料及自外部裝置接收資料；記憶體控制單元1160，其驅動外部記憶體裝置；及媒體處理單元1170，其處理在處理器1100中處理之資料或自外部輸入裝置輸入之資料，並將經處理資料輸出至外部介面裝置等等。此外，處理器1100可包括複數個各種模組及裝置。在此情況下，所添加之複數個模組可經由匯流排介面1130而與核心單元1110及快取記憶體單元1120交換資料且彼此交換資料。
嵌入式記憶體單元1140不僅可包括揮發性記憶體，而且可包括非揮發性記憶體。揮發性記憶體可包括動態隨機存取記憶體(DRAM)、行動DRAM、靜態隨機存取記憶體(SRAM)，及功能上述記憶體相似之記憶體，等等。非揮發性記憶體可包括唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)、具有相似功能之記憶體。
通信模組單元1150可包括能夠與有線網路連接之模組、能夠與無線網路連接之模組，及其兩者。有線網路模組可包括區域網路(LAN)、通用串列匯流排(USB)、乙太網路、電力線通信(PLC)，諸如經由傳輸線發送及接收資料之各種裝置，等等。無線網路模組可包括紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、遍存感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA (WCDMA)、超寬頻(UWB)，諸如在沒有傳輸線之情況下發送及接收資料之各種裝置，等等。
記憶體控制單元1160用於管理及處理在處理器1100與根據不同通信標準而操作之外部儲存裝置之間傳輸的資料。記憶體控制單元1160可包括各種記憶體控制器，例如，可控制整合式驅動電子設備(IDE)、串列進階附接技術(SATA)、小型電腦系統介面(SCSI)、獨立磁碟冗餘陣列(RAID)、固態磁碟(SSD)、外部SATA(eSATA)、個人電腦記憶體卡國際協會(PCMCIA)、通用串列匯流排(USB)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等之裝置。
媒體處理單元1170可處理在處理器1100中處理之資料，或自外部輸入裝置以影像、語音及其他形式輸入之資料，並將資料輸出至外部介面裝置。媒體處理單元1170可包括圖形處理單元(GPU)、數位信號處理器(DSP)、高清晰度音訊裝置(HD音訊)、高清晰度多媒體介面(HDMI)控制器等等。
圖7為基於所揭示技術之實施方案來實施記憶體電路系統之系統之組態圖的實例。
參考圖7，作為用於處理資料之設備的系統1200可執行輸入、處理、輸出、通信、儲存等等，以針對資料進行一系列操縱。系統1200可包括處理器1210、主記憶體裝置1220、輔助記憶體裝置1230、介面裝置1240等等。此實施方案之系統1200可為使用處理器而操作之各種電子系統，諸如電腦、伺服器、個人數位助理(PDA)、攜帶型電腦、網路平板電腦、無線電話、行動電話、智慧型電話、數位音樂播放器、攜帶型多媒體播放器(PMP)、攝影機、全球定位系統(GPS)、視訊攝影機、語音記錄器、電傳服務、視聽(AV)系統、智慧型電視等等。
處理器1210可解碼所輸入命令，並針對儲存於系統1200中之資料處理操作、比較等等，且控制此等操作。處理器1210可包括微處理器單元(MPU)、中央處理單元(CPU)、單/多核心處理器、圖形處理單元(GPU)、應用程式處理器(AP)、數位信號處理器(DSP)等等。
主記憶體裝置1220為在執行程式時可暫時儲存、調用及執行來自輔助記憶體裝置1230之程式碼或資料且即使在切斷電力供應時亦可保存所記憶內容的儲存體。主記憶體裝置1220可包括根據該等實施方案之上述半導體裝置中之一或多者。例如，主記憶體裝置1220可包括：自由層，其具有可變磁化方向；釘紮層，其具有固定磁化方向；及穿隧障壁層，其介入於自由層與釘紮層之間，其中自由層可包括：第一子層，其具有0.1或更小之阻尼常數；第二子層，其具有範圍為1.0×104 至1.0×108 erg/cm3 之垂直磁各向異性能量密度；及插入層，其介入於第一子層與第二子層之間。由此，可改良主記憶體裝置1220之資料儲存特性。因此，可改良系統1200之操作特性。
又，主記憶體裝置1220可進一步包括當電力供應被切斷時所有內容都被抹除之揮發性記憶體類型之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等等。與此不同，主記憶體裝置1220可能不包括根據該等實施方案之半導體裝置，但可包括當電力供應被切斷時所有內容都被抹除之揮發性記憶體類型之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等等。
輔助記憶體裝置1230為用於儲存程式碼或資料之記憶體裝置。雖然輔助記憶體裝置1230之速度慢於主記憶體裝置1220，但輔助記憶體裝置1230可儲存較大量的資料。輔助記憶體裝置1230可包括根據該等實施方案之上述半導體裝置中之一或多者。例如，輔助記憶體裝置1230可包括：自由層，其具有可變磁化方向；釘紮層，其具有固定磁化方向；及穿隧障壁層，其介入於自由層與釘紮層之間，其中自由層可包括：第一子層，其具有0.1或更小之阻尼常數；第二子層，其具有範圍為1.0×104 至1.0×108 erg/cm3 之垂直磁各向異性能量密度；及插入層，其介入於第一子層與第二子層之間。由此，可改良輔助記憶體裝置1230之資料儲存特性。因此，可改良系統1200之操作特性。
又，輔助記憶體裝置1230可進一步包括資料儲存系統(參見圖8之附圖標記1300)，諸如使用磁性之磁帶、磁碟、使用光學之雷射碟、使用磁性及光學兩者之磁光碟、固態磁碟(SSD)、通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等。與此不同，輔助記憶體裝置1230可能不包括根據該等實施方案之半導體裝置，但可包括資料儲存系統(參見圖8之附圖標記1300)，諸如使用磁性之磁帶、磁碟、使用光學之雷射碟、使用磁性及光學兩者之磁光碟、固態磁碟(SSD)、通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等。
介面裝置1240可用於執行此實施方案之系統1200與外部裝置之間的命令及資料交換。介面裝置1240可為小鍵盤、鍵盤、滑鼠、揚聲器、麥克風、顯示器、各種人機介面裝置(HID)、通信裝置等等。通信裝置可包括能夠與有線網路連接之模組、能夠與無線網路連接之模組，及其兩者。有線網路模組可包括區域網路(LAN)、通用串列匯流排(USB)、乙太網路、電力線通信(PLC)，諸如經由傳輸線發送及接收資料之各種裝置，等等。無線網路模組可包括紅外線資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、遍存感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻網際網路(Wibro)、高速下行鏈路封包存取(HSDPA)、寬頻CDMA (WCDMA)、超寬頻(UWB)，諸如在沒有傳輸線之情況下發送及接收資料之各種裝置，等等。
圖8為基於所揭示技術之實施方案來實施記憶體電路系統之資料儲存系統之組態圖的實例。
參考圖8，資料儲存系統1300可包括：儲存裝置1310，其作為用於儲存資料之組件而具有非揮發性特性；控制器1320，其控制儲存裝置1310；介面1330，其用於與外部裝置連接；及暫時儲存裝置1340，其用於暫時儲存資料。資料儲存系統1300可為：碟類型，諸如硬碟機(HDD)、緊密光碟唯讀記憶體(CDROM)、數位多功能光碟(DVD)、固態磁碟(SSD)等等；及卡類型，諸如通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等。
儲存裝置1310可包括半永久性地儲存資料之非揮發性記憶體。非揮發性記憶體可包括唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等等。
控制器1320可控制儲存裝置1310與介面1330之間的資料交換。為此，控制器1320可包括處理器1321以用於執行用於處理經由介面1330自資料儲存系統1300之外部輸入之命令的操作、處理該等命令等等。
介面1330用於執行資料儲存系統1300與外部裝置之間的命令及資料交換。在資料儲存系統1300為卡類型之情況下，介面1330可與諸如以下各者之裝置中使用之介面相容：通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等；或介面1330可與相似於上述裝置之裝置中使用之介面相容。在資料儲存系統1300為碟類型之情況下，介面1330可與諸如以下各者之介面相容：整合式驅動電子設備(IDE)、串列進階附接技術(SATA)、小型電腦系統介面(SCSI)、外部SATA(eSATA)、個人電腦記憶體卡國際協會(PCMCIA)、通用串列匯流排(USB)等等；或介面1330可與相似於上述介面之介面相容。介面1330可與具有彼此不同之類型之一或多個介面相容。
暫時儲存裝置1340可暫時儲存資料以根據與外部裝置、控制器及系統之介面之多樣化及高效能而在介面1330與儲存裝置1310之間高效地傳送資料。用於暫時儲存資料之暫時儲存裝置1340可包括根據該等實施方案之上述半導體裝置中之一或多者。暫時儲存裝置1340可包括：自由層，其具有可變磁化方向；釘紮層，其具有固定磁化方向；及穿隧障壁層，其介入於自由層與釘紮層之間，其中自由層可包括：第一子層，其具有0.1或更小之阻尼常數；第二子層，其具有範圍為1.0×104 至1.0×108 erg/cm3 之垂直磁各向異性能量密度；及插入層，其介入於第一子層與第二子層之間。由此，可改良儲存裝置1310或暫時儲存裝置1340之資料儲存特性。因此，可改良資料儲存系統1300之操作特性及資料儲存特性。
圖9為基於所揭示技術之實施方案來實施記憶體電路系統之記憶體系統之組態圖的實例。
參考圖9，記憶體系統1400可包括：記憶體1410，其作為用於儲存資料之組件而具有非揮發性特性；記憶體控制器1420，其控制記憶體1410；介面1430，其用於與外部裝置連接；等等。記憶體系統1400可為卡類型，諸如固態磁碟(SSD)、通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等。
用於儲存資料之記憶體1410可包括根據該等實施方案之上述半導體裝置中之一或多者。例如，記憶體1410可包括：自由層，其具有可變磁化方向；釘紮層，其具有固定磁化方向；及穿隧障壁層，其介入於自由層與釘紮層之間，其中自由層可包括：第一子層，其具有0.1或更小之阻尼常數；第二子層，其具有範圍為1.0×104 至1.0×108 erg/cm3 之垂直磁各向異性能量密度；及插入層，其介入於第一子層與第二子層之間。由此，可改良記憶體1410之資料儲存特性。因此，可改良記憶體系統1400之操作特性及資料儲存特性。
又，根據此實施方案之記憶體1410可進一步包括具有非揮發性特性之唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等等。
記憶體控制器1420可控制記憶體1410與介面1430之間的資料交換。為此，記憶體控制器1420可包括處理器1421以用於執行用於處理經由介面1430自記憶體系統1400之外部輸入之命令的操作及處理該等命令。
介面1430用於執行記憶體系統1400與外部裝置之間的命令及資料交換。介面1430可與諸如以下各者之裝置中使用之介面相容：通用串列匯流排記憶體(USB記憶體)、安全數位(SD)卡、迷你安全數位(mSD)卡、微型安全數位(微型SD)卡、安全數位高容量(SDHC)卡、記憶棒卡、智慧型媒體(SM)卡、多媒體卡(MMC)、嵌入式MMC (eMMC)、緊密快閃(CF)卡等等；或介面1430可與相似於上述裝置之裝置中使用之介面相容。介面1430可與具有彼此不同之類型之一或多個介面相容。
根據此實施方案之記憶體系統1400可進一步包括緩衝記憶體1440以用於根據與外部裝置、記憶體控制器及記憶體系統之介面之多樣化及高效能而在介面1430與記憶體1410之間高效地傳送資料。例如，用於暫時儲存資料之緩衝記憶體1440可包括根據該等實施方案之上述半導體裝置中之一或多者。緩衝記憶體1440可包括：自由層，其具有可變磁化方向；釘紮層，其具有固定磁化方向；及穿隧障壁層，其介入於自由層與釘紮層之間，其中自由層可包括：第一子層，其具有0.1或更小之阻尼常數；第二子層，其具有範圍為1.0×104 至1.0×108 erg/cm3 之垂直磁各向異性能量密度；及插入層，其介入於第一子層與第二子層之間。由此，可改良緩衝記憶體1440之資料儲存特性。因此，可改良記憶體系統1400之操作特性及資料儲存特性。
此外，根據此實施方案之緩衝記憶體1440可進一步包括具有揮發性特性之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等等，及具有非揮發性特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等等。與此不同，緩衝記憶體1440可能不包括根據該等實施方案之半導體裝置，但可包括具有揮發性特性之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等等，及具有非揮發性特性之相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等等。
基於本文件中所揭示之記憶體裝置的圖5至圖9中之電子裝置或系統之上述實例中之特徵可實施於各種裝置、系統或應用中。一些實例包括行動電話或其他攜帶型通信裝置、平板電腦、筆記型電腦或膝上型電腦、遊戲機、智慧型電視機、電視機上盒、多媒體伺服器、具有或不具有無線通信功能之數位攝影機、具有無線通信能力之腕式手錶或其他可穿戴裝置。
雖然本專利文件含有許多特定細節，但此等特定細節不應被認作對任何發明之範疇或可能主張者之範疇的限制，而是應被認作對特定發明之特定實施例所特有之特徵的描述。本專利文件在單獨實施例之內容背景中所描述之某些特徵亦可在單一實施例中組合地實施。相反地，在單一實施例之內容背景中所描述之各種特徵亦可在多個實施例中單獨地實施或以任何合適子組合而實施。此外，儘管上文可將特徵描述為在某些組合中起作用，且甚至最初如此主張，但在一些情況下，來自所主張組合之一或多個特徵可自該組合中去除，且所主張組合可有關於子組合或子組合之變化。
相似地，雖然在圖式中以特定次序描繪操作，但此不應被理解為要求以所展示之特定次序或以循序次序來執行此類操作，或要求執行所有所繪示操作，以達成合意結果。此外，本專利文件中所描述之實施例中之各種系統組件的分離不應被理解為在所有實施例中都需要此類分離。
僅描述了少數實施方案及實例。可基於本專利文件中所描述及繪示之內容來作出其他實施方案、增強及變化。
10‧‧‧可變電阻元件11‧‧‧下層12‧‧‧自由層13‧‧‧穿隧障壁層14‧‧‧釘紮層15‧‧‧上層100‧‧‧可變電阻元件110‧‧‧緩衝層120‧‧‧下層130‧‧‧自由層132‧‧‧第一子層134‧‧‧插入層136‧‧‧第二子層140‧‧‧穿隧障壁層150‧‧‧釘紮層160‧‧‧間隔件層170‧‧‧磁性校正層180‧‧‧罩蓋層300‧‧‧基板310‧‧‧第一層間介電層320‧‧‧下接觸件330‧‧‧第二層間介電層340‧‧‧第三層間介電層350‧‧‧上接觸件400‧‧‧基板410‧‧‧第一層間介電層420‧‧‧下接觸件1000‧‧‧微處理器1010‧‧‧記憶體單元1020‧‧‧操作單元1030‧‧‧控制單元1040‧‧‧快取記憶體單元1050‧‧‧匯流排介面1100‧‧‧處理器1110‧‧‧核心單元1111‧‧‧記憶體單元1112‧‧‧操作單元1113‧‧‧控制單元1120‧‧‧快取記憶體單元1121‧‧‧初級儲存區段1122‧‧‧次級儲存區段1123‧‧‧三級儲存區段1130‧‧‧匯流排介面1140‧‧‧嵌入式記憶體單元1150‧‧‧通信模組單元1160‧‧‧記憶體控制單元1170‧‧‧媒體處理單元1200‧‧‧系統1210‧‧‧處理器1220‧‧‧主記憶體裝置1230‧‧‧輔助記憶體裝置1240‧‧‧介面裝置1300‧‧‧資料儲存系統1310‧‧‧儲存裝置1320‧‧‧控制器1321‧‧‧處理器1330‧‧‧介面1340‧‧‧暫時儲存裝置1400‧‧‧記憶體系統1410‧‧‧記憶體1420‧‧‧記憶體控制器1421‧‧‧處理器1430‧‧‧介面1440‧‧‧緩衝記憶體H‧‧‧孔
圖1為繪示包含具有單層結構之自由層之可變電阻元件的橫截面圖。
圖2為繪示根據所揭示技術之實施方案之例示性可變電阻元件的橫截面圖。
圖3為繪示根據所揭示技術之實施方案之例示性記憶體裝置及其製造方法的橫截面圖。
圖4為繪示根據所揭示技術之實施方案之另一例示性記憶體裝置及其製造方法的橫截面圖。
圖5為基於所揭示技術之實施方案來實施記憶體電路系統之微處理器之組態圖的實例。
圖6為基於所揭示技術之實施方案來實施記憶體電路系統之處理器之組態圖的實例。
圖7為基於所揭示技術之實施方案來實施記憶體電路系統之系統之組態圖的實例。
圖8為基於所揭示技術之實施方案來實施記憶體電路系統之資料儲存系統之組態圖的實例。
圖9為基於所揭示技術之實施方案來實施記憶體電路系統之記憶體系統之組態圖的實例。
100‧‧‧可變電阻元件
110‧‧‧緩衝層
120‧‧‧下層
130‧‧‧自由層
132‧‧‧第一子層
134‧‧‧插入層
136‧‧‧第二子層
140‧‧‧穿隧障壁層
150‧‧‧釘紮層
160‧‧‧間隔件層
170‧‧‧磁性校正層
180‧‧‧罩蓋層

Claims (20)

  1. 一種包含一半導體記憶體之電子裝置，其中該半導體記憶體包括： 一自由層，其具有一可變磁化方向； 一釘紮層，其具有一固定磁化方向；及 一穿隧障壁層，其介入於該自由層與該釘紮層之間， 其中該自由層包括： 一第一子層，其具有0.1或更小之一阻尼常數； 一第二子層，其具有範圍為1.0×104 至1.0×108 erg/cm3 之一垂直磁各向異性能量密度；及 一插入層，其介入於該第一子層與該第二子層之間。
  2. 如請求項1之電子裝置，其中該第二子層被安置為比該第一子層更靠近該穿隧障壁層。
  3. 如請求項1之電子裝置，其中該第一子層包括一豪斯勒合金、一半豪斯勒合金，或一半金屬，或其一組合。
  4. 如請求項1之電子裝置，其中該插入層包括阻隔自經安置於該插入層下方之一層轉移之結晶度之一材料。
  5. 如請求項4之電子裝置，其中該插入層包括Zr、Hf、V、Cr、Cu、Nb、Mo、Ru、Rh、Ta、W、Re或Ir，或其一組合。
  6. 如請求項1之電子裝置，其中該第二子層包括一合金或一堆疊結構，其包括Co、Fe或B，或其一組合。
  7. 如請求項6之電子裝置，其中該第二子層包括一Co-Fe-B合金或一Co-Fe-B-X合金(其中X可為Mn、Cu、Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)。
  8. 如請求項1之電子裝置，其中該第一子層具有範圍為0.001至0.1之一阻尼常數。
  9. 如請求項1之電子裝置，進一步包含一微處理器，該微處理器包括： 一控制單元，其經組態以接收包括來自該微處理器之一外部之一命令之一信號，且執行該命令之提取、解碼或控制該微處理器之一信號之輸入或輸出； 一操作單元，其經組態以基於該控制單元解碼該命令之一結果來執行一操作；及 一記憶體單元，其經組態以儲存用於執行該操作之資料、對應於執行該操作之一結果之資料，或該操作被執行之資料之一位址， 其中該半導體記憶體係該微處理器中之該記憶體單元之部分。
  10. 如請求項1之電子裝置，進一步包含一處理器，該處理器包括： 一核心單元，其經組態以基於自該處理器之一外部輸入之一命令而藉由使用資料來執行對應於該命令之一操作； 一快取記憶體單元，其經組態以儲存用於執行該操作之資料、對應於執行該操作之一結果之資料，或該操作被執行之資料之一位址；及 一匯流排介面，其經連接於該核心單元與該快取記憶體單元之間，且經組態以在該核心單元與該快取記憶體單元之間傳輸資料， 其中該半導體記憶體係該處理器中之該快取記憶體單元之部分。
  11. 如請求項1之電子裝置，進一步包含一處理系統，該處理系統包括： 一處理器，其經組態以解碼由該處理器接收之一命令，並基於解碼該命令之一結果來控制針對資訊之一操作； 一輔助記憶體裝置，其經組態以儲存用於解碼該命令之一程式及該資訊； 一主記憶體裝置，其經組態以調用及儲存來自該輔助記憶體裝置之該程式及該資訊，使得該處理器可在執行該程式時使用該程式及該資訊來執行該操作；及 一介面裝置，其經組態以執行該處理器、該輔助記憶體裝置及該主記憶體裝置中之至少一者與該外部之間的通信， 其中該半導體記憶體係該處理系統中之該輔助記憶體裝置或該主記憶體裝置之部分。
  12. 如請求項1之電子裝置，進一步包含一資料儲存系統，該資料儲存系統包括： 一儲存裝置，其經組態以儲存資料，且不管電力供應如何都保存所儲存之資料； 一控制器，其經組態以根據自一外部輸入之一命令來控制資料至該儲存裝置之輸入及資料自該儲存裝置之輸出； 一暫時儲存裝置，其經組態以暫時儲存在該儲存裝置與該外部之間交換的資料；及 一介面，其經組態以執行該儲存裝置、該控制器及該暫時儲存裝置中之至少一者與該外部之間的通信， 其中該半導體記憶體係該資料儲存系統中之該儲存裝置或該暫時儲存裝置之部分。
  13. 如請求項1之電子裝置，進一步包含一記憶體系統，該記憶體系統包括： 一記憶體，其經組態以儲存資料，且不管電力供應如何都保存所儲存之資料； 一記憶體控制器，其經組態以根據自一外部輸入之一命令來控制資料至該記憶體之輸入及資料自該記憶體之輸出； 一緩衝記憶體，其經組態以緩衝在該記憶體與該外部之間交換的資料；及 一介面，其經組態以執行該記憶體、該記憶體控制器及該緩衝記憶體中之至少一者與該外部之間的通信， 其中該半導體記憶體係該記憶體系統中之該記憶體或該緩衝記憶體之部分。
  14. 一種包含一半導體記憶體之電子裝置，其中該半導體記憶體包括一可變電阻元件， 其中該可變電阻元件包括： 一自由層，其具有一可變磁化方向； 一釘紮層，其具有一固定磁化方向；及 一穿隧障壁層，其介入於該自由層與該釘紮層之間， 其中該自由層包括： 一第一子層，其包括一豪斯勒合金、一半豪斯勒合金或一半金屬，或其一組合； 一第二子層，其包括一合金或一堆疊結構，其包括Co、Fe或B，或其一組合；及一 插入層，其介入於該第一子層與該第二子層之間。
  15. 如請求項14之電子裝置，其中該第一子層經結構化以降低該自由層之一阻尼常數。
  16. 如請求項14之電子裝置，其中該第二子層經結構化以將該自由層之一垂直磁各向異性能量密度維持於一高位準。
  17. 如請求項14之電子裝置，其中該插入層包括阻隔自經安置於該插入層下方之一層轉移之結晶度之一材料。
  18. 如請求項17之電子裝置，其中該插入層包括Zr、Hf、V、Cr、Cu、Nb、Mo、Ru、Rh、Ta、W、Re或Ir，或其一組合。
  19. 如請求項14之電子裝置，其中該第二子層包括一Co-Fe-B合金或一Co-Fe-B-X合金(其中，X可為Mn、Cu、Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)。
  20. 如請求項14之電子裝置，其中該第一子層具有範圍為0.001至0.1之一阻尼常數。
TW107120440A 2017-09-07 2018-06-14 電子裝置 TWI788370B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020170114542A KR20190027581A (ko) 2017-09-07 2017-09-07 전자 장치
KR10-2017-0114542 2017-09-07
??10-2017-0114542 2017-09-07

Publications (2)

Publication Number Publication Date
TW201914068A TW201914068A (zh) 2019-04-01
TWI788370B true TWI788370B (zh) 2023-01-01

Family

ID=65518121

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107120440A TWI788370B (zh) 2017-09-07 2018-06-14 電子裝置

Country Status (4)

Country Link
US (1) US10395708B2 (zh)
KR (1) KR20190027581A (zh)
CN (1) CN109473544B (zh)
TW (1) TWI788370B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10374151B2 (en) * 2017-08-22 2019-08-06 Tdk Corporation Spin current magnetoresistance effect element and magnetic memory
US10651234B2 (en) * 2018-04-03 2020-05-12 Samsung Electronics Co., Ltd. Templating layers for forming highly textured thin films of heusler compounds switchable by application of spin transfer torque
US10686123B2 (en) * 2018-08-16 2020-06-16 International Business Machines Corporation Multilayered magnetic free layer structure for spin-transfer torque (STT) MRAM
US11005029B2 (en) * 2018-09-28 2021-05-11 Samsung Electronics Co., Ltd. Spin transfer torque switching of a magnetic layer with volume uniaxial magnetic crystalline anistotropy
USD998503S1 (en) * 2019-06-11 2023-09-12 Woojin Plastic Co., Ltd. Locking device for bag accessories
US11917925B2 (en) * 2020-01-23 2024-02-27 Everspin Technologies, Inc. Magnetoresistive devices and methods therefor
CN113539654B (zh) * 2020-04-13 2023-05-02 中国科学院宁波材料技术与工程研究所 调控并增强lsmo薄膜磁各向异性的方法、磁各向异性可调的lsmo薄膜及其制备方法
US11751486B2 (en) 2020-11-20 2023-09-05 Samsung Electronics Co., Ltd. Templating layers for perpendicularly magnetized Heusler films/compounds
US11538987B2 (en) 2020-11-20 2022-12-27 Samsung Electronics Co., Ltd. IrAl as a non-magnetic spacer layer for formation of synthetic anti-ferromagnets (SAF) with Heusler compounds
US11804321B2 (en) 2020-11-20 2023-10-31 Samsung Electronics Co., Ltd. Tunable templating layers for perpendicularly magnetized Heusler films

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201031038A (en) * 2008-09-24 2010-08-16 Qualcomm Inc Reducing spin pumping induced damping of a free layer of a memory device
TW201131845A (en) * 2009-12-08 2011-09-16 Qualcomm Inc Magnetic tunnel junction device
US20150129996A1 (en) * 2013-11-12 2015-05-14 Samsung Electronics Co., Ltd. Method and system for providing a top pinned layer perpendicular magnetic anisotropy magnetic junction usable in spin transfer torque magnetic random access memory applications
US20170170388A1 (en) * 2015-12-10 2017-06-15 Everspin Technologies Magnetoresistive Stack, Seed Region Therefor and Method of Manufacturing Same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4237171B2 (ja) * 2005-09-14 2009-03-11 Ｔｄｋ株式会社 磁気抵抗効果素子および薄膜磁気ヘッド
US8766383B2 (en) * 2011-07-07 2014-07-01 Samsung Electronics Co., Ltd. Method and system for providing a magnetic junction using half metallic ferromagnets
KR102043362B1 (ko) 2011-12-20 2019-11-12 삼성전자주식회사 스핀 전달 토크 메모리에서의 사용을 위한 삽입층들을 갖는 자성층들을 제공하는 방법 및 시스템
KR20160122915A (ko) 2015-04-14 2016-10-25 에스케이하이닉스 주식회사 전자 장치
US9236564B2 (en) * 2013-12-11 2016-01-12 Samsung Electronics Co., Ltd. Method and system for providing an engineered magnetic layer including Heusler layers and an amorphous insertion layer
US9379314B2 (en) * 2013-12-17 2016-06-28 Qualcomm Incorporated Hybrid synthetic antiferromagnetic layer for perpendicular magnetic tunnel junction (MTJ)
WO2016069547A2 (en) * 2014-10-27 2016-05-06 Brown University Beta tungsten thin films with giant spin hall effect for use in compositions and structures with perpendicular magnetic anisotropy
US10367137B2 (en) * 2014-12-17 2019-07-30 SK Hynix Inc. Electronic device including a semiconductor memory having a variable resistance element including two free layers
KR20170047683A (ko) * 2015-10-23 2017-05-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2017084891A (ja) * 2015-10-26 2017-05-18 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 磁気トンネル接合素子
KR20170064018A (ko) * 2015-11-30 2017-06-09 에스케이하이닉스 주식회사 전자 장치
KR20170064021A (ko) * 2015-11-30 2017-06-09 에스케이하이닉스 주식회사 전자 장치
KR20170074255A (ko) * 2015-12-21 2017-06-30 에스케이하이닉스 주식회사 전자 장치
CN105702853B (zh) * 2016-03-04 2019-05-21 北京航空航天大学 一种自旋转移矩磁存储单元
CN106025063B (zh) * 2016-05-19 2019-11-19 华为技术有限公司 磁隧道结以及磁存储器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201031038A (en) * 2008-09-24 2010-08-16 Qualcomm Inc Reducing spin pumping induced damping of a free layer of a memory device
TW201131845A (en) * 2009-12-08 2011-09-16 Qualcomm Inc Magnetic tunnel junction device
EP2510562B1 (en) * 2009-12-08 2014-08-06 Qualcomm Incorporated Magnetic tunnel junction device
US20150129996A1 (en) * 2013-11-12 2015-05-14 Samsung Electronics Co., Ltd. Method and system for providing a top pinned layer perpendicular magnetic anisotropy magnetic junction usable in spin transfer torque magnetic random access memory applications
US20170170388A1 (en) * 2015-12-10 2017-06-15 Everspin Technologies Magnetoresistive Stack, Seed Region Therefor and Method of Manufacturing Same

Also Published As

Publication number Publication date
TW201914068A (zh) 2019-04-01
US10395708B2 (en) 2019-08-27
CN109473544A (zh) 2019-03-15
KR20190027581A (ko) 2019-03-15
CN109473544B (zh) 2022-12-23
US20190074041A1 (en) 2019-03-07

Similar Documents

Publication Publication Date Title
TWI788370B (zh) 電子裝置
US10205089B2 (en) Electronic device and method for fabricating the same
US20170177514A1 (en) Electronic device
US9502639B2 (en) Electronic device for improving characteristic of variable resistance element and method of fabricating the same
US10580969B2 (en) Electronic device
US10367137B2 (en) Electronic device including a semiconductor memory having a variable resistance element including two free layers
US9722172B2 (en) Electronic device and method for fabricating the same
US9871189B2 (en) Electronic device and method for fabricating the same
US9871192B2 (en) Electronic device
CN106549101B (zh) 电子设备及其制造方法
KR20160073859A (ko) 전자 장치 및 그 제조 방법
US10685692B2 (en) Electronic devices and method for fabricating the same
US10516099B2 (en) Electronic device and method for fabricating the same
CN106816527B (zh) 电子设备
CN106374036B (zh) 电子设备及其制造方法
US10199433B2 (en) Electronic device and method for fabricating the same
US10042559B2 (en) Electronic devices having semiconductor memory with interface enhancement layer
US9818936B2 (en) Method for fabricating semiconductor device
CN106816173B (zh) 电子设备
US9841915B1 (en) Electronic device
US20140269039A1 (en) Electronic device and variable resistance element
US10203380B2 (en) Electronic device
CN112599656A (zh) 电子设备