CN109473544B - 电子设备 - Google Patents

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Abstract

一种电子设备可以包括半导体存储器，并且所述半导体存储器可以包括：具有可变磁化方向的自由层；具有固定磁化方向的钉扎层；以及介于自由层与钉扎层之间的隧道阻挡层，其中，自由层可以包括：第一子层，其具有0.1或更小的阻尼常数；第二子层，其具有范围为1.0×104至1.0×108erg/cm3的垂直磁各向异性能量密度；以及插入层，其介于第一子层与第二子层之间。

Description

电子设备
相关申请的交叉引用
本申请要求在2017年9月7日提交的题为“ELECTRONIC DEVICE”的申请号为10-2017-0114542的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本专利文件涉及存储电路或存储器件及其在电子设备或系统中的应用。
背景技术
近年来，随着电子设备或装置趋向于小型化、低功耗、高性能、多功能化等，需要能够将信息储存在诸如计算机、便携式通信设备等的各种电子设备或装置中的电子设备，并且已对此类电子设备进行了研究和开发。这样的电子设备的示例包括如下电子设备，其可以利用根据所施加的电压或电流而在不同电阻状态之间切换的特性来储存数据，并且可以以如下各种配置来实现，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电式随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
本专利文件中公开的技术包括存储电路或存储器件及其在电子设备或系统中的应用以及电子设备的各种实施方式，其中电子设备包括能够改善可变电阻元件的特性的半导体存储器。
在一个方面，电子设备可以包括半导体存储器，并且所述半导体存储器可以包括：具有可变磁化方向的自由层；具有固定磁化方向的钉扎层；以及介于所述自由层与所述钉扎层之间的隧道阻挡层，其中，自由层可包括：第一子层，其具有0.1或更小阻尼常数；第二子层，其具有范围为1.0×104至1.0×108erg/cm3的垂直磁各向异性能量密度；以及插入层，其介于所述第一子层与所述第二子层之间。
上述电子设备的实施方式可以包括以下的一种或更多种。
所述第二子层可以被设置为比所述第一子层更靠近所述隧道阻挡层。所述第一子层可以包括赫斯勒(Heusler)合金、半赫斯勒合金或半金属，或其组合。所述插入层可以包括阻止从设置在所述插入层下方的层转移的结晶的材料。所述插入层可以包括Zr、Hf、V、Cr、Cu、Nb、Mo、Ru、Rh、Ta、W、Re或Ir，或其组合。所述第二子层可以包括合金或层叠结构，其包括Co、Fe或B，或其组合。所述第二子层可以包括Co-Fe-B合金或Co-Fe-B-X合金(其中X可以是Mn、Cu、Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)。所述第一子层可以具有范围为0.001至0.1的阻尼常数。
所述电子设备还可以包括微处理器，所述微处理器包括：控制单元，其被配置为接收包括来自微处理器外部的命令的信号，并且执行所述命令的提取、解码或控制所述微处理器的信号的输入或输出；操作单元，其被配置为基于所述控制单元对所述命令进行解码的结果来执行操作；以及存储单元，其被配置为储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据或用于执行所述操作的数据的地址，其中，所述半导体存储器是所述微处理器中的所述存储单元的一部分。
所述电子设备还可以包括处理器，所述处理器包括：核心单元，其被配置为基于从所述处理器的外部输入的命令，通过使用数据来执行与所述命令相对应的操作；高速缓冲存储单元，其被配置为储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据或用于执行所述操作的数据的地址；以及总线接口，其连接在所述核心单元与所述高速缓冲存储单元之间，并且被配置为在所述核心单元与所述高速缓冲存储单元之间传输数据，其中，所述半导体存储器是所述处理器中的所述高速缓冲存储单元的一部分。
所述电子设备还可以包括处理系统，所述处理系统包括：处理器，其被配置为对由所述处理器接收的命令进行解码，并基于对所述命令进行解码的结果来控制针对信息的操作；辅助存储器件，其被配置为储存对所述命令进行解码的程序和所述信息；主存储器件，其被配置为调用和储存来自所述辅助存储器件的所述程序和所述信息，使得所述处理器可以在执行所述程序时使用所述程序和所述信息来执行所述操作；以及接口设备，其被配置为执行在所述处理器、所述辅助存储器件和所述主存储器件中的至少一个与外部之间的通信，其中，所述半导体存储器是所述处理系统中的所述辅助存储器件或所述主存储器件的一部分。
所述电子设备还可以包括数据储存系统，所述数据储存系统包括：储存器件，其被配置为储存数据并且不管电源如何都保存所储存的数据；控制器，起被配置为根据从外部输入的命令来控制数据向所述储存器件的输入和数据从所述储存器件的输出；暂时储存器件，其被配置为暂时储存在所述储存器件与所述外部之间交换的数据；以及接口，其被配置为执行在所述储存器件、所述控制器和所述暂时储存器件中的至少一个与所述外部之间的通信，其中，所述半导体存储器是所述数据储存系统中的所述储存器件或所述暂时储存器件的一部分。
所述电子设备还可以包括存储系统，所述存储系统包括：存储器，其被配置为储存数据并且不管电源如何都保存所储存的数据；存储器控制器，其被配置为根据从外部输入的命令来控制数据向所述存储器的输入和数据从所述存储器的输出；缓冲存储器，其被配置为缓冲在所述存储器与所述外部之间交换的数据；以及接口，其被配置为执行在所述存储器、所述存储器控制器和所述缓冲存储器中的至少一个与所述外部之间的通信，其中，所述半导体存储器是所述存储系统中的所述存储器或所述缓冲存储器的一部分。
另一方面，一种包括半导体存储器的电子设备，其中，所述半导体存储器可以包括可变电阻元件，其中，所述可变电阻元件可以包括：具有可变磁化方向的自由层；具有固定磁化方向的钉扎层；以及介于所述自由层与所述钉扎层之间的隧道阻挡层，其中，所述自由层可以包括：第一子层，其包括赫斯勒合金、半赫斯勒合金或半金属，或其组合；第二子层，其包括合金或层叠结构，其包括Co、Fe或B，或其组合；以及插入层，其介于所述第一子层与所述第二子层之间。
上述电子设备的实施方式可以包括以下一种或更多种。
所述第一子层可以被构造为降低所述自由层的阻尼常数。所述第二子层可以被构造为使所述自由层的垂直磁各向异性能量密度保持在高水平。所述插入层可以包括阻止从设置在所述插入层下方的层转移的结晶的材料。所述插入层可以包括Zr、Hf、V、Cr、Cu、Nb、Mo、Ru、Rh、Ta、W、Re或Ir，或其组合。所述第二子层可以包括Co-Fe-B合金或Co-Fe-B-X合金(其中，X可以是Mn、Cu、Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)。所述第一子层可以具有范围为0.001至0.1的阻尼常数。
在附图、说明书和权利要求中更详细地描述这些和其他方面、实施方式和相关的优点。
附图说明
图1是示出包含具有单层结构的自由层的可变电阻元件的截面图。
图2是示出根据所公开的技术的实施方式的示例性可变电阻元件的截面图。
图3是示出根据所公开的技术的实施方式的示例性存储器件和制造该器件的方法的截面图。
图4是示出根据所公开的技术的实施方式的另一示例性存储器件和制造该器件的方法的截面图。
图5是基于所公开的技术的实施方式的实施存储电路的微处理器的配置图的示例。
图6是基于所公开的技术的实施方式的实施存储电路的处理器的配置图的示例。
图7是基于所公开的技术的实施方式的实施存储电路的系统的配置图的示例。
图8是基于所公开的技术的实施方式的存储电路的实施数据储存系统的配置图的示例。
图9是基于所公开的技术的实施方式的实施存储电路的存储系统的配置图的示例。
具体实施方式
下面参考附图详细描述所公开的技术的各种示例和实施方式。
附图可能不一定要按比例缩放，并且在某些情况下，附图中至少一些衬底的比例可能被夸大，以便清楚地图示所描述的示例或实施方式的某些特征。在呈现附图或说明书中的多层衬底中具有两层或更多层的具体示例时，所示的这些层的相对位置关系或布置这些层的顺序反映了所描述或图示的示例的特定实施方式；不同的相对位置关系或布置这些层的顺序是可能的。
在说明本公开的实施方式之前，将说明根据比较示例的可变电阻元件。
图1是示出具有为单层结构的自由层的可变电阻元件的截面图。
参考图1，可变电阻元件10可以包括磁性隧道结(MTJ)结构，该MTJ结构包括具有可变磁化方向的自由层12、具有固定磁化方向的钉扎层14和介于自由层12与钉扎层14之间的隧道阻挡层13。
在穿过MTJ结构的电通路(electrical path)中的电阻根据在隧道阻挡层13两侧的自由层12和钉扎层14两者的磁化方向之间的相对方向而表现出具有不同电阻值的可变电阻。自由层12被构造为呈现可变磁化方向，该可变磁化方向可以被改变以产生用于MTJ结构的不同磁化状态，并且自由层12也可以被称为储存层。
钉扎层14被构造为呈现固定磁化方向，并且也可以被称为参考层。自由层12和钉扎层14可以具有包括磁性材料的单层结构或多层结构。隧道阻挡层13介于自由层12与钉扎层14之间，以允许在数据读取操作和数据写入操作两者中的电子隧穿。隧道阻挡层13可以包括绝缘氧化物。根据在隧道阻挡层13两侧的自由层12和钉扎层14两者的磁化方向之间的相对方向，在穿过MTJ结构的电通路中的电阻呈现具有不同电阻值的可变电阻。因此，可以控制自由层12的磁化方向来设置MTJ结构以使其呈现用于储存不同数字数据的不同电阻值。可以通过经由自旋极化电流的自旋转移力矩引起自由层12的磁化方向的变化，该自旋极化电流经由电子隧穿被引导流过隧道阻挡层13。在读取操作中，小的读取电流被引导通过MTJ结构，这不改变自由层12的磁化方向，以使得能够在自由层12的给定磁化方向上读出MTJ结构的电阻值。在写入操作中，足够大的自旋极化写入电流被引导通过MTJ结构，以产生足够高的自旋转移力矩来改变自由层12的现有磁化方向，因此在MTJ结构中写入新的磁化状态。
在如所示的示例的一些实施方式中，可变电阻元件10还可以包括一个或更多个附加层，以改善MTJ结构的特性。例如，可变电阻元件10还可以包括设置在MTJ结构之下的下层11，或者设置在MTJ结构之上的上层15，或其他。
为了提供包括可变电阻元件10的高密度存储器件，可变电阻元件10可以被设计为减小能够改变自由层12的磁化方向的开关电流。这是因为包含可变电阻元件10的每个存储单元的尺寸取决于单元内用于提供开关电流的晶体管的尺寸，并且当开关电流减小(例如，由于散热需要而减小)时，晶体管的尺寸可以减小。在这方面，开关电流与自由层12的阻尼常数α成比例，使得可以降低自由层12的阻尼常数α以便减小开关电流，从而实现可变电阻元件10的高密度。因此，随着自由层12的阻尼常数α变低，自由层12的磁化方向可以用较小的电流而容易地改变，从而改善可变电阻元件10的特性。然而，存在对自由层的阻尼常数的减小的限制。这是因为，如果自由层12由具有低阻尼常数的材料形成或包括具有低阻尼常数的材料，则会减小在自由层12与隧道阻挡层13之间的界面处的垂直磁各向异性，从而导致可变电阻元件10的特性的劣化。因此，在设计可变电阻元件10时，一方面，为了减小用于高密度存储芯片的可变电阻元件10的尺寸，需要减小开关电流，但另一方面，不需要将阻尼常数减小到会对垂直磁各向异性产生不利影响的低水平。本文件中公开的技术平衡了以上两个相互冲突的需求，实现了具有所需的可靠存储器操作性能的高密度存储芯片。
根据所公开的技术的实施方式，提供一种半导体存储器及其制造方法，以实现可变电阻元件的期望特性，例如，通过包括具有多层结构的自由层，该自由层能够保持高的垂直磁各向异性能量密度(Ku)值，同时显著降低阻尼常数，并因此降低开关电流。
图2是示出根据所公开的技术的实施方式的示例性可变电阻元件的截面图。
参考图2，可变电阻元件100可以包括磁性隧道结(MTJ)结构，该MTJ结构包括自由层130、钉扎层150和隧道阻挡层140。
自由层130、钉扎层150和隧道阻挡层140共同形成MTJ结构的一部分，其如上所述呈现用于储存不同数据比特位的可变电阻值。自由层130具有可变磁化方向，钉扎层150具有固定磁化方向，并且隧道阻挡层140介于自由层130与钉扎层150之间，以允许在数据读取操作和数据写入操作两者中的电子隧穿。
自由层130可以具有在不同方向之间变化的可变磁化方向，以使得MTJ结构具有可变电阻值。随着自由层130的磁化方向的变化，自由层130的磁化方向和钉扎层150的磁化方向的相对关系也变化，这允许可变电阻元件100储存不同的数据或表示不同的数据比特位。自由层130也可以被称为储存层等。自由层130的磁化方向可以实质上与自由层130、隧道阻挡层140和钉扎层150的表面垂直。换言之，自由层130的磁化方向可以实质上与自由层130、隧道阻挡层140和钉扎层150的层叠方向平行。因此，自由层130的磁化方向可以在向下方向与向上方向之间改变。可以通过自旋转移力矩来引起自由层130的磁化方向的变化。
自由层130可以具有多层结构。
在一个实施方式中，自由层130可以包括第一子层132、插入层134和第二子层136。第一子层132被设置为远离隧道阻挡层140，而第二子层136被设置为与隧道阻挡层140相邻。第二子层136被设置为比第一子层132更靠近隧道阻挡层140。在一些实施方式中，沿着向下方向顺序地设置第二子层136、插入层134和第一子层132。
第一子层132可以包括具有低阻尼常数α的材料。在一个实施方式中，第一子层132可以具有0.1或更小的低阻尼常数α。在另一实施方式中，第一子层132可以具有范围为0.001至0.1的低阻尼常数α。当第一子层132具有0.1或更小的低阻尼常数α时，自由层12的磁化方向可以用较小的电流而容易地改变，从而改善可变电阻元件100的特性。
第一子层132可以包括赫斯勒合金、半赫斯勒合金或半金属，或其组合。
赫斯勒合金或半赫斯勒合金是具有面心立方晶体结构的磁性金属间化合物。赫斯勒合金可以具有X2YZ的组成，而半赫斯勒合金可以具有XYZ的组成，其中X和Y是过渡金属，并且Z位于P区中。赫斯勒合金或半赫斯勒合金可能呈现出与除了电子电荷之外的电子的固有自旋(其被称为自旋电子学)有关的特性。与自旋电子学相关的特性的示例可以包括磁阻、霍尔效应的变化、铁磁性、反铁磁性、亚铁磁性、半金属性(halfmetallicity)、半金属性(semimetallicity)、具有自旋过滤能力的半导电性、超导性或拓扑绝缘(topologicalinsulation)。赫斯勒合金或半赫斯勒合金的磁性可以起因于相邻的磁性离子之间的双交换机制。
赫斯勒合金的示例可以包括Cu2MnAl、Cu2MnIn、Cu2MnSn、Ni2MnAl、Ni2MnIn、Ni2MnSn、Ni2MnSb、Ni2MnGa、Co2MnAl、Co2MnSi、Co2MnGa、Co2MnGe、Co2NiGa、Pd2MnAl、Pd2MnIn、Pd2MnSn、Pd2MnSb、Co2FeSi、Co2FeAl、Fe2VAl、Mn2VGa或Co2FeGe。赫斯勒合金的示例不限于上述那些，也可以包括其他。
半金属可以是或包含如下任何物质，该任何物质用作一个自旋取向的电子的导体，但用作相反自旋取向的电子的绝缘体或半导体。所有的半金属都是铁磁性的或亚铁磁性的，半金属的示例可以是或可以包括氧化物、硫化物或赫斯勒合金。
半金属的示例可以包括氧化铬(IV)、磁铁矿、锰酸锶镧(LSMO)或砷化铬等。
第一子层132由具有低阻尼常数α以降低开关电流的材料形成或包括具有低阻尼常数α以降低开关电流的材料，从而改善可变电阻元件100的特性。
插入层134可以阻止能从第一子层132转移到设置在第一子层132上的层的结晶。
因此，插入层134可以包括能够阻止从插入层134下方的任何层转移的结晶的材料。在一个实施方案中，插入层134可以包括诸如Zr、Hf、V、Cr、Cu、Nb、Mo、Ru、Rh、Ta、W、Re或Ir的金属，或其组合。
第二子层136可以包括具有高垂直磁各向异性能量密度(Ku)的材料。在一个实施方式中，第二子层136可以具有范围为1.0×104至1.0×108erg/cm3的垂直磁各向异性能量密度(Ku)。当第二子层136具有范围为1.0×104至1.0×108erg/cm3的高垂直磁各向异性能量密度(Ku)时，可以保持自由层130的足够高的垂直磁各向异性，以呈现可变电阻元件100的改善的特性。
第二子层136可以包括包含Co、Fe或B的合金，例如Co-Fe-B合金、Co-Fe-B-X合金(其中，X可以是Mn、Cu、Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt)、Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Co-Gd合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金或Co-Fe-Pd合金或其他，可以包括层叠结构诸如Co/Pt、Co/Pd、Co/Ir或Co/Ru或其他，或可以包括磁性材料和非磁性材料的交替层叠结构。
第二子层136可以用于使自由层130的垂直磁各向异性保持在高水平。
这样，根据该实施方式，第一子层132可以由具有低阻尼常数的材料形成或包括具有低阻尼常数的材料，第二子层136可以由具有高垂直磁各向异性能量密度(Ku)的材料形成或包括具有高垂直磁各向异性能量密度(Ku)的材料，并且插入层134可以形成在第一子层132与第二子层136之间，其中该插入层134能够阻止从设置在插入层134下方的层转移的结晶。通过在多层结构中形成自由层130，自由层130可以具有不高于0.1的阻尼常数和在1.0×104至1.0×108erg/cm3之间的高垂直磁各向异性。由于自由层130包括具有比图1中的自由层12的阻尼常数低的阻尼常数的第一子层132，所以与图1中的可变电阻元件10相比，开关电流可以减小。此外，由于与图1中的自由层12相比，自由层130包括具有高垂直磁各向异性的第二子层136，所以也可能克服由于使用用于自由层的具有低阻尼常数的材料引起的问题，例如，在自由层130与隧道阻挡层140之间的界面处的垂直磁各向异性能量密度(Ku)的降低。因此，自由层130可以实现减小可变电阻元件100的驱动电流和改善可变电阻元件100的垂直磁各向异性这两种效果。
隧道阻挡层140可以允许在数据读取操作和数据写入操作两者中的电子隧穿。在用于储存新数据的写入操作中，可以引导高写入电流通过隧道阻挡层140，以改变自由层130的磁化方向，从而改变MTJ的电阻状态以写入新数据比特位。在读取操作中，在不改变自由层130的磁化方向的情况下，可以引导低读取电流通过隧道阻挡层140，以在自由层130的现有磁化方向下测量MTJ的现有电阻状态，从而读取MTJ中的储存的数据比特位。隧道阻挡层140可以包括介电氧化物，例如，诸如Mg、Al、Ca、Sr、Ti、V、Nb、Y、Zn或Sn或其他的材料的氧化物，或其混合氧化物。
钉扎层150可以具有与自由层130的磁化方向相反的钉扎磁化方向，并且可以被称为参考层等。在一些实施方式中，钉扎层150的磁化方向可以被钉扎在向下的方向上。在一些实施方式中，钉扎层150的磁化方向可以被钉扎在向上的方向上。
钉扎层150可以具有包括铁磁材料的单层结构或多层结构。例如，钉扎层150可以包括基于Fe、Ni或Co的合金，例如Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金、Co-Ni-Pt合金、或Co-Fe-B合金或其他，或者可以包括金属的层叠，例如Co/Pt或Co/Pd或其他。
自由层130的磁化方向和钉扎层150的磁化方向可以实质上垂直于这些层的界面(例如，自由层130与隧道阻挡层140之间的界面)。在一些实施方式中，可变电阻元件100可以包括垂直MTJ结构。
可变电阻元件100可以通过根据施加在可变电阻元件100上的电压或电流而在不同电阻状态之间切换来储存数据。如果电压或电流被施加到可变电阻元件100，则自由层130的磁化方向可以通过自旋力矩转移来改变。当自由层130的磁化方向与钉扎层150的磁化方向彼此平行时，可变电阻元件100可以处于低电阻状态，以储存指定的数字数据比特位(诸如“0”)。相反，当自由层130的磁化方向与钉扎层150的磁化方向彼此反平行时，可变电阻元件100可以处于高电阻状态，以储存指定的数字数据比特位(诸如“1”)。在一些实施方式中，可变电阻元件100可以被配置为：当自由层130的磁化方向与钉扎层150的磁化方向彼此平行时储存数据比特位“1”，而当自由层130的磁化方向与钉扎层150的磁化方向彼此反平行时储存数据比特位“0”。
在一些实施方式中，可变电阻元件100还可以包括执行各种功能以改善MTJ结构的特性的一个或更多个层。例如，可变电阻元件100还可以包括缓冲层110、下层120、间隔件层160、磁校正层170和覆盖层180。
缓冲层110可以设置在下层120之下，并且有助于下层120的晶体生长。当在下层120之下形成缓冲层110时，能够有助于下层120的晶体生长，从而改善自由层130的垂直磁晶各向异性。缓冲层110可以具有单层结构或多层结构，其包括金属、金属合金、金属氮化物或金属氧化物，或它们的组合。
下层120可以设置在自由层130之下，并且用于改善自由层130的垂直磁晶各向异性。
下层120可以具有单层结构或多层结构，其包括金属、金属合金、金属氮化物或金属氧化物，或它们的组合。
磁校正层170可以用来抵消由钉扎层150产生的杂散磁场的影响。在这种情况下，钉扎层150的杂散磁场的影响可以减小，从而自由层130中的偏置磁场可以减小。磁校正层170可以具有与钉扎层150的磁化方向反平行的磁化方向。在该实施方式中，当钉扎层150具有向下磁化方向时，磁校正层170可以具有向上磁化方向。相反，当钉扎层150具有向上磁化方向时，磁校正层170可以具有向下磁化方向。磁校正层170可以具有包括铁磁材料的单层结构或多层结构。
在该实施方式中，磁校正层170位于钉扎层150上方，但是磁校正层170的位置可以改变。例如，磁校正层170也可以位于MTJ结构的上方、下方或旁边，同时磁校正层170与MTJ结构分开图案化。
间隔件层160可以介于磁校正层170与钉扎层150之间，并且用作在磁校正层170与钉扎层150之间的缓冲器。间隔件层160可以用于改善磁校正层170的特性。间隔件层160可以包括贵金属，诸如钌(Ru)。
覆盖层180可以用作用于将可变电阻元件100图案化的硬掩模。在一些实施方式中，覆盖层180可以包括各种导电材料(诸如金属)。在一些实施方式中，覆盖层180可以包括几乎没有钉扎孔(pin hole)或具有少量钉扎孔以及对湿法刻蚀和/或干法刻蚀具有高耐受性的金属材料。在一些实施方案中，覆盖层180可以包括金属、氮化物或氧化物，或其组合。例如，覆盖层180可以包括贵金属，诸如钌(Ru)。
在一些实施方式中，自由层130和钉扎层150相对于隧道阻挡层140的位置可以彼此改变。例如，自由层130可以设置在隧道阻挡层140上，并且钉扎层150可以设置在隧道阻挡层140之下以及缓冲层110之上。
如本文件中所公开的半导体存储器件可以包括可变电阻元件100的单元阵列以储存数据。该半导体存储器件还可以包括诸如线、元件等的各种组件以驱动或控制每个可变电阻元件100。这是参考图3和图4来举例说明的。
图3是用于说明根据所公开的技术的实施方式的存储器件及其制造方法的截面图。
参考图3，该实施方式的存储器件可以包括衬底300、形成在衬底300之上的下接触320、形成在下接触320之上的可变电阻元件100和形成在可变电阻元件100之上的上接触350。对于每个可变电阻元件100，可以在衬底300之上设置用于控制对特定可变电阻元件100的访问的作为开关或开关电路/元件的特定结构(例如晶体管)，以控制可变电阻元件100，其中开关可以被导通以选择可变电阻元件100或被关断以取消选择可变电阻元件100。下接触320可以设置在衬底300之上，并且将可变电阻元件100的下端部耦接到衬底300的一部分(例如，作为用于可变电阻元件100的开关电路的晶体管的漏极)。上接触350可以设置在可变电阻元件100之上，并且将可变电阻元件100的上端部耦接到某个线(未示出)，例如，位线。在图3中，两个可变电阻元件100被示出为可变电阻元件100的阵列中的元件的示例。
上述存储器件可以通过以下工艺来制造。
首先，可以提供其中形成有晶体管等的衬底300，以及然后，可以在衬底300之上形成第一层间介电层310。然后，可以通过选择性地刻蚀第一层间介电层310以形成暴露出衬底300的一部分的孔H并用导电材料填充孔H来形成下接触320。然后，可以通过在第一层间介电层310和下接触320之上形成用于可变电阻元件100的材料层，并选择性地刻蚀所述材料层来形成可变电阻元件100。用于形成可变电阻元件100的刻蚀工艺可以包括具有强物理刻蚀特性的IBE方法。然后，可以形成第二层间介电层330以覆盖可变电阻元件100。然后，可以在可变电阻元件100和第二层间介电层330上之形成第三层间介电层340，然后可以形成穿过第三层间介电层340并耦接到可变电阻元件100的上端部的上接触350。
在根据该实施方式的存储器件中，形成可变电阻元件100的所有层可以具有彼此对齐的侧壁。这是因为可变电阻元件100通过使用一个掩模的刻蚀工艺来形成。
不同于图3的实施方式，可变电阻元件100的一部分可以与其他部件分开图案化。这个工艺如图4所示。
图4是用于说明根据所公开的技术的另一实施方式的存储器件及其制造方法的截面图。下面的描述将集中于与图3的实施方式的不同之处。
参考图4，根据该实施方式的存储器件可以包括可变电阻元件100，该可变电阻元件100的部分(例如，缓冲层110和下层120)具有不与可变电阻元件100的其他层对齐的侧壁。如图4所示，缓冲层110和下层120可以具有与下接触420对齐的侧壁。
图4中的存储器件可以通过以下工艺来制造。
首先，可以在衬底400之上形成第一层间介电层410，然后被选择性地刻蚀第一层间介电层410以形成暴露出衬底400的一部分的孔H。然后，可以形成下接触420以填充孔H的下部。例如，下接触420可以通过以下一系列工艺来形成：形成导电材料以覆盖具有形成在其中的孔的所得结构，并且经由回蚀工艺等去除导电材料的一部分直到导电材料具有所需的厚度。然后，可以形成缓冲层110和下层120以填充孔H的剩余部分。例如，缓冲层110可以通过以下步骤形成：形成用于形成缓冲层110的材料层，该材料层覆盖其中形成有下接触420的所得结构，然后通过例如回蚀工艺去除材料层的一部分直到材料层具有所需的厚度。此外，下层120可以通过以下步骤形成：形成用于形成下层120的材料层，该材料层覆盖其中形成有下接触420和缓冲层110的所得结构，然后执行诸如CMP(化学机械平坦化)的平坦化工艺直到暴露出第一层间介电层410的顶表面。然后，可以通过在下接触420和第一层间介电层410之上形成材料层来形成可变电阻元件100的剩余部分，这些材料层用于形成可变电阻元件100的除了缓冲层110和下层120之外的剩余层。
后续工艺与图3中所示的工艺实质上相同。
在该实施方式中，可以减少为了形成可变电阻元件100而需要一次刻蚀的高度，这使得可以降低刻蚀工艺的难度水平。
虽然在该实施方式中，缓冲层110和下层120被掩埋在孔H中，但是也可以根据需要掩埋可变电阻元件100的其他部分。
基于所公开技术的上述和其他存储电路或半导体器件可以用于一系列设备或系统中。图5至图9提供可以实施本文中所公开的存储电路的设备或系统的一些示例。
图5是基于所公开的技术的实施方式的实施存储电路的微处理器的配置图的示例。
参考图5，微处理器1000可以执行用于控制和调谐如下一系列处理的任务：从各种外部设备接收数据、处理数据并将处理结果输出到外部设备。微处理器1000可以包括存储单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是将数据储存在微处理器1000中的部分，如处理器寄存器、寄存器等。存储单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行以下功能：暂时储存要由操作单元1020对其执行操作的数据、执行操作的结果数据以及储存有用于执行操作的数据的地址。
存储单元1010可以包括根据所述实施方式的上述半导体器件中的一个或更多个。例如，存储单元1010可以包括：具有可变磁化方向的自由层；具有固定磁化方向的钉扎层；以及介于自由层和钉扎层之间的隧道阻挡层，其中，自由层可以包括：具有0.1或更小的阻尼常数的第一子层；具有范围为1.0×104至1.0×108erg/cm3的垂直磁各向异性能量密度的第二子层；以及介于第一子层和第二子层之间的插入层。由此，可以改善存储单元1010的数据储存特性。结果，可以改善微处理器1000的操作特性。
操作单元1020可以根据控制单元1030对命令进行解码的结果而执行四则算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储单元1010、操作单元1020和微处理器1000的外部设备接收信号，执行命令的提取、解码和控制微处理器1000的信号的输入和输出，以及执行由程序表示的处理。
根据本实施方式的微处理器1000可以另外包括高速缓冲存储单元1040，该高速缓冲存储单元1040可以暂时储存要从除存储单元1010以外的外部设备输入的数据或要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050与存储单元1010、操作单元1020和控制单元1030交换数据。
图6是基于所公开的技术的实施方式的实施存储电路的处理器的配置图的示例。
参考图6，处理器1100可以通过包括除微处理器的功能以外的各种功能来改善性能并实现多功能性，该微处理器执行用于控制和调谐如下一系列处理的任务：从各种外部设备接收数据、处理数据并将处理结果输出到外部设备。处理器1100可以包括：用作微处理器的核心单元1110、用作暂时储存数据的高速缓冲存储单元1120和用于在内部设备和外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
该实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储单元1111、操作单元1112和控制单元1113。
存储单元1111是将数据储存在处理器1100中的部分，如处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行以下功能：暂时储存要由操作单元1112对其执行操作的数据、执行操作的结果数据以及储存有用于执行操作的数据的地址。操作单元1112是在处理器1100中执行操作的部分。操作单元1112可以根据控制单元1113对命令进行解码的结果等而执行四则算术运算、逻辑运算。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储单元1111、操作单元1112和处理器1100的外部设备接收信号，执行命令的提取、解码和控制处理器1100的信号的输入和输出，以及执行由程序表示的处理。
高速缓冲存储单元1120是暂时储存数据以补偿在以高速运行的核心单元1110与以低速运行的外部设备之间的数据处理速度的差异的部件。高速缓冲存储单元1120可以包括主储存部分1121、次级储存部分1122和第三级储存部分1123。一般而言，高速缓冲存储单元1120包括主储存部分1121和次级储存部分1122，并且在需要高储存容量的情况下，可以包括第三级储存部分1123。根据情况要求，高速缓冲存储单元1120可以包括增加数量的储存部分。也就是说，可以根据设计而改变包括在高速缓冲存储单元1120中的储存部分的数量。主储存部分1121、次级储存部分1122和第三级储存部分1123储存和区分数据的速度可以相同或不同。在各个储存部分1121、1122和1123的速度不同的情况下，主储存部分1121的速度可以是最大的。高速缓冲存储单元1120的主储存部分1121、次级储存部分1122和第三级储存部分1123中的至少一个储存部分可以包括根据所述实施方式的上述半导体器件中的一个或更多个。例如，高速缓冲存储单元1120可以包括：具有可变磁化方向的自由层；具有固定磁化方向的钉扎层；以及介于自由层与钉扎层之间的隧道阻挡层，其中，自由层可以包括：具有0.1或更小的阻尼常数的第一子层；具有范围为1.0×104至1.0×108erg/cm3的垂直磁各向异性能量密度的第二子层；以及介于第一子层与第二子层之间的插入层。由此，可以改善高速缓冲存储单元1120的数据储存特性。结果，可以改善处理器1100的操作特性。
虽然在图6中示出了主储存部分1121、次级储存部分1122和第三级储存部分1123全都配置在高速缓冲存储单元1120的内部，但要注意的是，高速缓冲存储单元1120的主储存部分1121、次级储存部分1122和第三级储存部分1123全都可以配置在核心单元1110的外部，并且可以补偿在核心单元1110与外部设备之间的数据处理速度的差异。同时，要注意的是，高速缓冲存储单元1120的主储存部分1121可以设置在核心单元1110的内部，而次级储存部分1122和第三级储存部分1123可以配置在核心单元1110的外部，以增强补偿数据处理速度差异的功能。在另一实施方式中，主储存部分1121和次级储存部分1122可以设置在核心单元1110的内部，而第三级储存部分1123可以设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并允许数据有效传输的部件。
根据此实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接连接或经由总线接口1130连接。多个核心单元1110可以以与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的主储存部分1121可以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，而次级储存部分1122和第三级储存部分1123可以以经由总线接口1130共享的方式被配置在多个核心单元1110的外部。主储存部分1121的处理速度可以比次级储存部分1122的处理速度和第三级储存部分1123的处理速度大。在另一实施方式中，主储存部分1121和次级储存部分1122可以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，以及第三级储存部分1123可以以经由总线接口1130共享的方式被配置在多个核心单元1110的外部。
根据此实施方式的处理器1100还可以包括：嵌入式存储单元1140，其储存数据；通信模块单元1150，其能够以有线或无线的方式向外部设备发送数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据，并将处理后的数据输出到外部接口设备等。此外，处理器1100可以包括多个不同的模块和器件。在这种情况下，添加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据并且相互交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)和与上述存储器具有类似功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有相似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如各种经由传输线发送和接收数据的设备，等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如各种没有传输线的发送和接收数据的设备，等。
存储器控制单元1160用于管理和处理在根据不同通信标准来操作的外部储存设备与处理器1100之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成驱动电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的器件。
媒体处理单元1170可以处理在处理器1100中处理的数据或者从外部输入设备以图像、语音和其他形式输入的数据，并将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)、高清晰度多媒体接口(HDMI)控制器等。
图7是基于所公开的技术的实施方式的实施存储电路的系统的配置图的示例。
参考图7，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。该实施方式的系统1200可以是使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。
处理器1210可以对输入的命令进行解码，并对储存在系统1200中的数据进行运算、比较等，并控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单/多核处理器、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220是在执行程序时可以暂时储存、调用和执行来自辅助存储器件1230的程序代码或数据，并且即使在切断电源时也能保存存储的内容的储存器。主存储器件1220可以包括根据所述实施方式的上述半导体器件中的一个或更多个。例如，主存储器件1220可以包括：具有可变磁化方向的自由层；具有固定磁化方向的钉扎层；以及介于自由层与钉扎层之间的隧道阻挡层，其中，自由层可以包括：具有0.1或更小的阻尼常数的第一子层；具有范围为1.0×104至1.0×108erg/cm3的垂直磁各向异性能量密度的第二子层；以及介于第一子层与第二子层之间的插入层。由此，可以改善主存储器件1220的数据储存特性。因此，可以改善系统1200的操作特性。
此外，主存储器件1220还可以包括当电源被切断时所有内容都被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据所述实施方式的半导体器件，但可以包括当电源被切断时所有内容都被擦除的易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据所述实施方式的上述半导体器件中的一个或更多个。例如，辅助存储器件1230可以包括：具有可变磁化方向的自由层；具有固定磁化方向的钉扎层；以及介于自由层与钉扎层之间的隧道阻挡层，其中，自由层可以包括：具有0.1或更小的阻尼常数的第一子层；具有范围为1.0×104至1.0×108erg/cm3的垂直磁各向异性能量密度的第二子层；以及介于第一子层与第二子层之间的插入层。由此，可以改善辅助存储器件1230的数据储存特性。因此，可以改善系统1200的操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图8的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据所述实施方式的半导体器件，但可以包括数据储存系统(参见图8的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、利用磁性和光学两者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
接口器件1240可以执行在该实施方式的系统1200与外部设备之间的命令和数据的交换。接口器件1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)、通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如各种经由传输线发送和接收数据的设备，等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、无线个域网(Zigbee)、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如各种没有传输线的发送和接收数据的设备，等。
图8是基于所公开技术的实施方式的实施存储电路的数据储存系统的配置图的示例。
参考图8，数据储存系统1300可以包括：储存器件1310，其作为储存数据的组件并具有非易失特性；控制器1320，其控制储存器件1310；接口1330，其用于与外部设备连接；以及暂时储存器件1340，其用于暂时储存数据。数据储存系统1300可以是盘型，诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用盘(DVD)、固态盘(SSD)等，以及可以是卡型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
储存器件1310可以包括半永久性地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
控制器1320可以控制在储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，其用于执行操作以处理经由接口1330从数据储存系统1300的外部输入的命令。
接口1330用于在数据储存系统1300与外部设备之间执行命令和数据的交换。在数据储存系统1300为卡型的情况下，接口1330可以与以下设备中使用的接口兼容：诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者与在类似于上述设备的设备中使用的接口兼容。在数据储存系统1300是盘型的情况下，接口1330可以与以下接口兼容：诸如IDE(集成驱动电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡卡国际协会)、USB(通用串行总线)等，或与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。
暂时储存器件1340可以根据与外部设备、控制器和系统的接口的多样化和高性能来暂时储存数据以有效地在接口1330与储存器件1310之间传输数据。用于暂时储存数据的暂时储存器件1340可以包括根据所述实施方式的上述半导体器件中的一个或更多个。暂时储存器件1340可以包括：具有可变磁化方向的自由层；具有固定磁化方向的钉扎层；以及介于自由层与钉扎层之间的隧道阻挡层，其中，自由层可以包括：具有0.1或更小的阻尼常数的第一子层；具有范围为1.0×104至1.0×108erg/cm3的垂直磁各向异性能量密度的第二子层；以及介于第一子层与第二子层之间的插入层。由此，可以改善储存器件1310或暂时储存器件1340的数据储存特性。因此，可以改善数据储存系统1300的操作特性和数据储存特性。
图9是基于所公开的技术的实施方式的实施存储电路的存储系统的配置图的示例。
参考图9，存储系统1400可包括：存储器1410，其作为储存数据的组件并具有非易失特性；存储器控制器1420，其控制存储器1410；接口1430，其用于与外部设备等连接。存储系统1400可以是卡型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
用于储存数据的存储器1410可以包括根据所述实施方式的上述半导体器件中的一个或更多个。例如，存储器1410可以包括：具有可变磁化方向的自由层；具有固定磁化方向的钉扎层；以及介于自由层与钉扎层之间的隧道阻挡层，其中，自由层可以包括：具有0.1或更小的阻尼常数的第一子层；具有范围为1.0×104至1.0×108erg/cm3的垂直磁各向异性能量密度的第二子层；以及介于第一子层与第二子层之间的插入层。由此，可以改善存储器1410的数据储存特性。因此，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据该实施方式的存储器1410还可以包括具有非易失特性的ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制在存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，其用于执行操作以处理经由接口1430从存储系统1400的外部输入的命令的操作。
接口1430用于在存储系统1400与外部设备之间执行命令和数据的交换。接口1430可以与以下设备中使用的接口兼容：诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等，或者与在类似于上述设备的设备中使用的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口兼容。
根据该实施方式的存储系统1400还可以包括缓冲存储器1440，其用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能来在接口1430与存储器1410之间有效地传输数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据所述实施方式的上述半导体器件中的一个或更多个。缓冲存储器1440可以包括：具有可变磁化方向的自由层；具有固定磁化方向的钉扎层；以及介于自由层与钉扎层之间的隧道阻挡层，其中，自由层可以包括：具有0.1或更小的阻尼常数的第一子层；具有范围为1.0×104到1.0×108erg/cm3的垂直磁各向异性能量密度的第二子层；以及介于第一子层与第二子层之间的插入层。由此，可以改善缓冲存储器1440的数据储存特性。因此，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据该实施方式的缓冲存储器1440还可以包括具有易失特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据所述实施方式的半导体器件，但可以包括具有易失特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
基于本文件中公开的存储器件，图5至图9中的电子设备或系统的上述示例中的特征可以在各种设备、系统或应用中实施。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本电脑或膝上型电脑、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、具有无线通信能力的腕式手表或其他可穿戴设备。
虽然本专利文件包含许多细节，但这些不应被解释为对任何发明的范围或可能要求保护的范围的限制，而应是对特定发明的特定实施例所特有的特征的描述。本专利文件在不同实施例的背景中描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的背景中描述的各种特征也可以在多个实施例中分别实施或以任何合适的子组合来实施。此外，尽管上面可以描述的特征在某些组合中起作用，甚至最初声称是这样的，但在某些情况下，所要求保护的组合中的一个或更多个特征可以从该组合中去除，并且所要求保护的组合可以指子组合或子组合的变型。
类似地，虽然在附图中以特定地顺序来描绘操作，但这不应理解为要求以所示的特定顺序或按相继顺序来执行这些操作，或者要求执行所有示出的操作，以达到期望的结果。此外，在本专利文件中描述的实施例中的各种系统组件的分离不应理解为在所有实施例中都要求这种分离。
仅描述了少数实施方式和示例。可以基于本专利文件中所示出和所描述的内容来进行其他实施方式、改进和变化。

Claims (11)

1.一种包括半导体存储器的电子设备，其中，所述半导体存储器包括：
自由层，其具有可变磁化方向；
钉扎层，其具有固定磁化方向；以及
隧道阻挡层，其介于所述自由层与所述钉扎层之间，
其中，所述自由层包括：
第一子层，其具有0.1或更小的阻尼常数，且包括赫斯勒合金、半赫斯勒合金或半金属，或其组合；
第二子层，其具有范围为1.0×104至1.0×108 erg/cm3的垂直磁各向异性能量密度；以及
插入层，其介于所述第一子层与所述第二子层之间，
其中，所述第一子层被设置为比所述第二子层远离所述隧道阻挡层并且所述第二子层被设置为比所述第一子层更靠近所述隧道阻挡层。
2.如权利要求1所述的电子设备，其中，所述插入层包括阻止从设置在所述插入层下方的层转移的结晶的材料。
3.如权利要求2所述的电子设备，其中，所述插入层包括Zr、Hf、V、Cr、Cu、Nb、Mo、Ru、Rh、Ta、W、Re或Ir，或其组合。
4.如权利要求1所述的电子设备，其中，所述第二子层包括合金或层叠结构，其包括Co、Fe或B，或其组合。
5.如权利要求4所述的电子设备，其中，所述第二子层包括Co-Fe-B合金或Co-Fe-B-X合金，其中X是Mn、Cu、Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt。
6.如权利要求1所述的电子设备，其中，所述第一子层具有范围为0.001至0.1的阻尼常数。
7.一种包括半导体存储器的电子设备，其中，所述半导体存储器包括可变电阻元件，
其中，所述可变电阻元件包括：
自由层，其具有可变磁化方向；
钉扎层，其具有固定磁化方向；以及
隧道阻挡层，其介于所述自由层与所述钉扎层之间，
其中，所述自由层包括：
第一子层，其包括赫斯勒合金、半赫斯勒合金或半金属，或其组合；
第二子层，其包括合金或层叠结构，其包括Co、Fe或B或其组合；以及
插入层，其介于所述第一子层与所述第二子层之间，
其中，所述第一子层被设置为比所述第二子层远离所述隧道阻挡层并且所述第二子层被设置为比所述第一子层更靠近所述隧道阻挡层，
其中，所述第一子层被构造为降低所述自由层的阻尼常数，以及
其中，所述第二子层被构造为使所述自由层的垂直磁各向异性能量密度保持在高水平。
8.如权利要求7所述的电子设备，其中，所述插入层包括阻止从设置在所述插入层下方的层转移的结晶的材料。
9.如权利要求8所述的电子设备，其中，所述插入层包括Zr、Hf、V、Cr、Cu、Nb、Mo、Ru、Rh、Ta、W、Re或Ir，或其组合。
10.如权利要求8所述的电子设备，其中，所述第二子层包括Co-Fe-B合金或Co-Fe-B-X合金，其中X是Mn、Cu、Al、Si、Ti、V、Cr、Ni、Ga、Ge、Zr、Nb、Mo、Pd、Ag、Hf、Ta、W或Pt。
11.如权利要求8所述的电子设备，其中，所述第一子层具有范围为0.001至0.1的阻尼常数。
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