CN106128502B - 电子设备及其操作方法 - Google Patents

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Abstract

提供了一种包括半导体存储器的电子设备。半导体存储器可以包括：多个第一线，在第一方向上延伸，且被布置为彼此平行；多个第二线，在与所述多个第一线交叉的第二方向上延伸，且被布置为彼此平行；以及多个存储单元，分别安置于所述多个第一线与所述多个第二线的交叉区域中，其中，存储单元中的每个可以包括：选择元件，包括彼此耦接的转换元件和热电元件，转换元件具有非线性电流‑电压特性；可变电阻元件，耦接至选择元件；以及绝热件，围绕至少选择元件的侧壁。

Description

电子设备及其操作方法
相关申请的交叉引用
本申请要求2015年5月6日提交的申请号为10-2015-0062978的韩国专利申请的优先权，其全部内容通过引用整体合并于此。
技术领域
本专利文件涉及存储电路或器件及其在电子设备或系统中的应用。
背景技术
近来，随着电子产品趋向小型化、低功耗、高性能和多功能等，本领域已需要能够将信息储存在各种电子产品(诸如计算机和便携式通信设备等)中的半导体器件，且已经对该半导体器件开展了研究。这样的半导体器件包括可以使用其根据施加的电压或电流而在不同电阻态之间转换的特性来储存数据的半导体器件，例如RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
本专利文件中公开的技术包括：存储电路或器件及其在电子设备或系统中的应用，以及包括具有交叉点架构且能够减小潜行电流(sneak current)的存储器件的电子设备的实施方式。
在一种实施方式中，提供了包括半导体存储器的电子设备。半导体存储器可以包括：多个第一线，在第一方向上延伸，且被布置为彼此平行；多个第二线，在与所述多个第一线交叉的第二方向上延伸，且被布置为彼此平行；以及多个存储单元(memory cell)，分别安置于所述多个第一线与所述多个第二线的交叉区域中，其中，存储单元中的每个可以包括：选择元件，包括彼此耦接的转换元件和热电元件，转换元件具有非线性电流-电压特性；可变电阻元件，耦接至选择元件；以及绝热件，围绕至少选择元件的侧壁。
转换元件可以包括从MIT(金属绝缘体转变)元件、MIEC(离子-电子混合导电)元件、OTS(双向阈值转换)元件及其组合中选择的一种。热电元件可以包括：第一材料层，耦接至转换元件的一端，且具有第一功函数；以及第二材料层，耦接至转换元件的另一端，且具有比第一功函数小的第二功函数。第一材料层和第二材料层可以具有互补的导电类型。第一功函数可以具有与P型多晶硅的功函数相对应的值，而第二功函数具有与N型多晶硅的功函数相对应的值。第一材料层和第二材料层可以包括半导体材料或金属材料。绝热件可以包括具有隔热性质的材料。绝热件可以包括从多孔材料、气凝胶、沸石、低温氧化物及其组合中选择的一种。可变电阻元件包括从铁磁材料、金属氧化物材料、相变材料、铁电介质(ferrodielectric)材料及其组合中选择的一种。
电子设备还可以包括微处理器，微处理器包括：控制单元，被配置为从微处理器的外部接收包括命令的信号，并对所述命令执行提取、解码，或者执行控制微处理器的信号输入或信号输出；操作单元，被配置为基于控制单元解码所述命令的结果来执行操作；以及存储器单元(memory unit)，被配置为储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据或被执行所述操作的数据的地址，其中，所述半导体存储器是微处理器中的存储器单元的部分。
电子设备还可以包括处理器，处理器包括：核心单元，被配置为基于从处理器的外部输入的命令而通过使用数据来执行与所述命令相对应的操作；高速缓冲存储器单元，被配置为储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据或被执行所述操作的数据的地址；以及总线接口，连接在核心单元与高速缓冲存储器单元之间，且被配置为在核心单元与高速缓冲存储器单元之间传输数据，其中，所述半导体存储器是处理器中的高速缓冲存储器单元的部分。
电子设备还可以包括处理系统，处理系统包括：处理器，被配置为将由处理器接收到的命令解码，并控制针对基于对命令解码的结果的信息的操作；辅助存储器件，被配置为储存用于解码所述命令的程序以及储存所述信息；主存储器件，被配置为从辅助存储器件调用并储存所述程序和所述信息，使得处理器可以在运行所述程序时使用所述程序和所述信息来执行操作；以及接口设备，被配置为执行处理器、辅助存储器件和主存储器件中的至少一个与所述外部之间的通信，其中，所述半导体存储器是处理系统中的辅助存储器件或主存储器件的部分。
电子设备还可以包括数据储存系统，数据储存系统包括：储存器件，被配置为储存数据并无论电源如何都保存储存的数据；控制器，被配置为根据从外部输入的命令来控制数据向储存器件的输入以及数据从储存器件的输出；暂时储存器件，被配置为暂时地储存在储存器件与所述外部之间交换的数据；以及接口，被配置为执行储存器件、控制器和暂时储存器件中的至少一个与所述外部之间的通信，其中，所述半导体存储器是数据储存系统中的储存器件或暂时储存器件的部分。
电子设备还可以包括存储系统，存储系统包括：存储器，被配置为储存数据并无论电源如何都保存储存的数据；存储器控制器，被配置为根据从外部输入的命令来控制数据向存储器的输入或数据从存储器的输出；缓冲存储器，被配置为缓冲在存储器与所述外部之间交换的数据；以及接口，被配置为执行存储器、存储器控制器和缓冲存储器中的至少一个与所述外部之间的通信，其中，所述半导体存储器是存储系统中的存储器或缓冲存储器的部分。
在一种实施方式中，包括具有交叉点架构的半导体存储器的电子设备的操作方法，所述操作方法可以包括：使用具有不同幅值的四个或更多个驱动电压来驱动彼此交叉且耦接至多个存储单元的第一线和第二线，使得穿过所述多个存储单元之中的被选单元的电流的方向、穿过与被选单元共享第一线的第一未选单元的电流的方向以及穿过与被选单元共享第二线的第二未选单元的电流的方向相同，以及使用所述四个或更多个驱动电压来驱动第一线和第二线，使得穿过不与被选单元共享第一线和第二线的第三未选单元的电流的方向与穿过被选单元的电流的方向相反。
驱动电压可以包括第一驱动电压到第四驱动电压。第一驱动电压可以为接地电压，第二驱动电压可以具有对应于第四驱动电压的幅值的1/3的幅值，而第三驱动电压可以具有对应于第四驱动电压的幅值的2/3的幅值。在半导体存储器的设置操作中，第四驱动电压可以被施加到耦接至被选单元的第一线，第一驱动电压可以被施加到耦接至被选单元的第二线，第二驱动电压可以被施加到不耦接至被选单元的第一线，而第三驱动电压可以被施加到不耦接至被选单元的第二线。在半导体存储器的重置操作中，第一驱动电压可以被施加到耦接至被选单元的第一线，第四驱动电压可以被施加到耦接至被选单元的第二线，第三驱动电压可以被施加到不耦接至被选单元的第一线，而第二驱动电压可以被施加到不耦接至被选单元的第二线。
存储单元中的每个可以包括：选择元件，包括彼此耦接的转换元件和热电元件，转换元件具有非线性电流-电压特性；可变电阻元件，耦接至选择元件；以及绝热件，围绕至少选择元件的侧壁，其中，热电元件包括第一材料层和第二材料层，第一材料层介于第二线与转换元件之间且具有第一功函数，第二材料层介于第一线与转换元件之间且具有比第一功函数小的第二功函数，以及其中，当电流从第一线流向第二线时，选择元件被热电冷却，而当电流从第二线流向第一线时，选择元件被热电加热。
附图说明
图1图示根据一种实施方式的存储器件。
图2是图示根据一种实施方式的存储器件中的存储单元阵列的透视图。
图3是沿着图2中的A-A’线得到的存储单元的剖视图。
图4是图示根据一种实施方式的存储器件中的选择元件的电流-电压特性的示图。
图5是用于描述根据一种实施方式的设置操作的示图。
图6是用于描述根据一种实施方式的重置操作的示图。
图7是基于所公开的技术来实施存储电路的微处理器的配置图。
图8是基于所公开的技术来实施存储电路的处理器的配置图。
图9是基于所公开的技术来实施存储电路的系统的配置图。
图10是基于所公开的技术来实施存储电路的数据储存系统的配置图。
图11是基于所公开的技术来实施存储电路的存储系统的配置图。
具体实施方式
下面参照附图来描述公开的技术的各种示例和实施方式。
附图未必按比例绘制，而在某些示例中，附图中的至少一些结构的比例被夸大以清楚地示出所描述的示例或实施方式的特定特征。在呈现具有多层结构中的两个或更多层的附图或描述中的特定示例时，这些层的相对放置关系或安置所示层的顺序体现出所描述的或示出的示例的特定的实施方式，且不同的相对放置关系或安置层的顺序是可能的。此外，多层结构的被描述的或被示出的示例不能体现出在该特定的多层结构中所有的层都存在了(例如，一个或更多个额外的层可以存在于两个示出的层之间)。作为特定的示例，当在描述的或示出的多层结构中的第一层被称作在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，也可以表示其中在第一层与第二层或衬底之间存在一个或更多个其他中间层的结构。
下面的实施方式涉及电子设备及其操作方法，该电子设备包括选择元件，选择元件能够基本上防止具有交叉点架构的存储器件中的潜行电流的出现，在交叉点架构中存储单元位于彼此交叉的线的交叉区。
图1图示根据一种实施方式的存储器件。图2是图示根据一种实施方式的存储器件中的存储单元阵列的透视图。图3是沿着图2中的A-A’线得到的存储单元的剖视图。图4是图示根据一种实施方式的存储器件中的选择元件的电流-电压特性的示图。
参见图1，根据实施方式的存储器件可以包括具有交叉点架构的存储单元阵列10、第一驱动器20、第二驱动器30和电压发生器40。第一驱动器20可以驱动存储单元阵列10中的彼此交叉的多个线之中的在关于图1的定向的行方向上延伸的第一线。第二驱动器30可以驱动彼此交叉的多个线之中的在关于图1的定向的列方向上延伸的第二线。电压发生器40可以提供预定的驱动电压给第一驱动器20和第二驱动器30。
第一驱动器20和第二驱动器30可以分别被称作行驱动器和列驱动器。第一驱动器20和第二驱动器30可以从电压发生器40接收驱动电压，并分别驱动存储单元阵列10的第一线和第二线。
电压发生器40可以提供四个或更多个具有不同幅值(magnitude)的驱动电压给第一驱动器20和第二驱动器30。在一种实施方式中，电压发生器40可以产生第一驱动电压到第四驱动电压。第一驱动电压可以被设置为接地电压，而第二驱动电压和第三驱动电压可以分别具有对应于第四驱动电压的1/3和2/3的幅值。例如，当第四驱动电压为3V时，第二驱动电压和第三驱动电压分别为1V和2V，而第一驱动电压可以被设置为0V。从电压发生器40提供给第一驱动器20和第二驱动器30的第一驱动电压到第四驱动电压可以控制穿过多个存储单元MC的电流的方向，并防止在具有交叉点架构的存储器件中的潜行电流(sneakcurrent)的出现。
参见图2和图3，根据一种实施方式的存储器件中的存储单元阵列100可以包括多个第一线110、多个第二线120和多个存储单元MC。多个第一线110可以在第一方向上延伸，且被布置为彼此平行。多个第二线120可以在第二方向上延伸以与多个第一线110交叉，且被布置为彼此平行。多个存储单元MC可以被布置在多个第一线110与多个第二线120的交叉处。存储单元MC中的每个可以包括可变电阻元件140、耦接至可变电阻元件140的选择元件130以及围绕至少选择元件130的侧壁的绝热件150。
第一线110可以在行方向上延伸，且被称作行线或字线。第二线120可以在列方向上延伸，且被称作列线或位线。第一线110和第二线120可以用来供应横跨存储单元MC的电压或电流。第一线110和第二线120中的每个可以具有包含金属或金属氮化物的单层结构或多层结构。金属可以包括Pt、Ir、Ru、Al、Cu、W、Ti、Ta、Co或Ni等，而金属氮化物可以包括TiN、TiCN、TiAlN、TiON、TaN、TaCN、TaAlN、TaON、WN或MoN等。
可变电阻元件140可以根据通过第一线110和第二线120而供应到其的电压或电流来在不同的电阻态之间转换，且具有单层结构或多层结构。可变电阻元件140可以包括用于RRAM、PRAM、FRAM、MRAM和STTRAM等的各种材料中的至少一种。各种材料可以包括过渡金属氧化物材料、金属氧化物(诸如钙钛矿结构的材料)、相变材料(诸如硫族化合物材料)、铁介质材料和铁磁材料。
参见图3，选择元件130可以包括转换元件133和热电元件136，转换元件133和热电元件136被插入在第一电极131与第二电极132之间，且彼此电耦接并热耦接。
转换元件133可以具有非线性电流-电压特性。在一种实施方式中，转换元件133可以包括MIT(金属绝缘体转变，Metal Insulator Transition)元件(诸如NbO2或TiO2)。在其他实施方式中，转换元件133可以包括MIEC(离子-电子混合导电，Mixed Ion-ElectronConducting)元件(诸如ZrO2(Y2O3)、Bi2O3-BaO或(La2O3)x(CeO2)1-x)或OTS(双向阈值转换，Ovonic Threshold Switching)元件(诸如硫族化合物材料)。
热电元件136可以基于珀耳帖效应(Peltier effect)(即，在两个不同导体的电气连接处存在加热或冷却)而根据通过选择元件130的电流方向来热电地冷却或加热选择元件130。珀耳帖效应归因于通过施加电压或电流到第一电极131和第二电极132而创建的温度差。在一种实施方式中，热电元件136可以包括第一材料层134和第二材料层135。第一材料层134可以介于转换元件133与第二电极132之间，且具有第一功函数。第二材料层135可以介于转换元件133与第一电极131之间且具有小于第一功函数的第二功函数。由于功函数之间的差，第一材料层134和第二材料层135可以具有互补的导电类型。在一种实施方式中，第一功函数可以具有与P型多晶硅的功函数相对应的值，而第二功函数可以具有与N型多晶硅的功函数相对应的值。在一种实施方式中，第一功函数可以等于或大于4.7eV，而第二功函数可以等于或小于4.1eV。第一材料层134和第二材料层135中的每个可以包括满足功函数条件的半导体材料或金属材料，且具有单层结构或多层结构。例如，第一材料层134可以由P型多晶硅形成，而第二材料层135可以由N型多晶硅形成。
选择元件130可以使用热电元件136来控制转换元件133的非线性电流-电压特性。在热电冷却期间，转换元件133的截止电流的改变(即，处于截止状态的转换元件133的电阻值的改变)可以大于热电加热期间转换元件133的截止电流的改变。因此，基本上能够防止存储单元阵列100中的潜行电流的出现。将参照图4来详细描述这种配置。
在图4中，实线是图示现有的转换元件的电流-电压特性的示图，而虚线是图示包括彼此电耦接且热耦接的转换元件133和热电元件136的选择元件130的电流-电压特性的示图。
参见图4，当施加到转换元件133的电压的幅值等于或小于预定阈值(即，转换元件133处于截止状态)时，转换元件133可以几乎无电流通过。另一方面，当电压的幅值超过预定阈值时，转换元件133可以通过与电压的幅值成比例地逐渐增大的双向电流。
当在现有的转换元件中正电压和负电压具有相同的幅值时，在两个方向上通过的电流的幅值可以基本上彼此相等。即，双向电流可以基本上彼此对称。
潜行电流可以在被施加到转换元件133的电压的幅值等于或小于阈值时受到影响，或者被截止电流影响。随着转换元件133的截止电流增大，潜行电流也可以增大。特别地，潜行电流可以显著地受到被施加了正电压的区域中出现的截止电流的影响。
根据实施方式的选择元件130可以在电压被施加到选择元件130使得电流从被施加了正电压的区域(例如，第二材料层135)经由转换元件133流入第一材料层134时通过热电冷却来减小截止电流。这种操作基本上能够防止潜行电流的出现。
另一方面，当电压被施加到选择元件130使得电流从被施加了负电压的区域(例如，第一材料层134)经由转换元件133流入第二材料层135时，选择元件130可以通过热电加热来增大截止电流。然而，由于在具有交叉点架构的存储单元阵列100中的潜行电流路径通过包括被热电冷却的选择元件130的存储单元MC来形成(参考图5和图6)，故基本上可以防止潜行电流的出现。具体地，由于包括被热电冷却的选择元件130的存储单元MC在低截止电流处(即，处于截止状态)具有大电阻值，故潜行电流路径的总电阻值可以被增大以防止潜行电流的出现。
绝热件150可以具有围绕选择元件130的侧壁的形状或既围绕选择元件130的侧壁又围绕可变电阻元件140的侧壁(即，围绕存储单元MC的侧壁)的形状。绝热件150可以包括具有绝缘性质的材料。在一些实施方式中，绝热件150可以包括从多孔材料、气凝胶、沸石、低温氧化物及其组合中选择的任意一种。
绝热件150可以用来改善选择元件130中的热电元件136的温度变化，即用来提升热电转化效率。作为参考，由于热电元件136的热电转化效率与形成热电元件136的材料层的厚度(即，第一材料层134和第二材料层135的厚度)成比例，故高度集成的结构(诸如存储器件)很难获得满意的热电转化效率。因此，由于在当前实施方式中提供了围绕至少选择元件130的侧壁的绝热件150，故绝热件150可以甚至保留热电元件136中的细微的温度变化，由此提升热电转化效率。因此，可能更有效地防止在存储单元阵列100中潜行电流的出现。
由于存储器件包括选择元件130(在其中具有非线性电流-电压特性的转换元件133和热电元件136彼此耦接)，故存储器件可以基本上防止具有交叉点架构的存储单元阵列100中的潜行电流的出现。这将参照图5和图6来更详细地描述。
图5和图6是用于描述根据实施方式的存储器件的操作的示图。图5是用于描述设置操作的示图，而图6是用于描述重置操作的示图。在图5和图6中，箭头指示电流方向。实线箭头指示包括被热电冷却的选择元件130的存储单元MC中的电流方向，而虚线箭头指示包括被热电加热的选择元件130的存储单元MC的电流方向。
在描述根据实施方式的存储器件的操作之前，假设存储单元MC中的可变电阻元件140包括过渡金属氧化物材料(过渡金属氧化物材料的电阻态基于根据氧空位的行为而在其中产生导电丝还是从其中移除导电丝而改变)，且除被选单元SEL之外的未选单元UNSEL1到UNSEL3具有相同的电阻值。此外，假设选择元件130中的转换元件133是MIT元件。
可以执行设置操作使得可变电阻元件140从高电阻态改变为低电阻态，而重置操作可以被执行使得可变电阻元件140从低电阻态改变为高电阻态。
参见图1到图5，将描述根据实施方式的存储器件的设置操作。在设置操作期间，穿过多个存储单元MC之中的被选单元SEL的电流的方向、穿过与被选单元SEL共享第一线110-1的第一未选单元UNSEL1的电流的方向以及穿过与被选单元SEL共享第二线120-1的第二未选单元UNSEL2的电流的方向可以被设置为同一方向(例如，第一电流方向)。另一方面，穿过不与被选单元SEL共享第一线110-1和第二线120-1的第三未选单元UNSEL3的电流的方向可以被设置为与第一电流方向(即，穿过被选单元SEL的电流的方向)相反的第二电流方向。
根据如图5中所示的第一电流方向，较高电压(例如，第四驱动电压(3V))可以被施加到被选单元SEL和第一未选单元UNSEL1所耦接的第一线110-1，而具有比较高电压低的电平的较低电压(例如，第一驱动电压(0V)和第三驱动电压(2V))可以被施加到被选单元SEL所耦接的第二线120-1以及第一未选单元UNSEL1所耦接的第二线120-2。此外，较高电压(例如，第二驱动电压(1V))可以被施加到第二未选单元UNSEL2所耦接的第一线110-2，而具有比较高电压低的电平的较低电压(例如，第一驱动电压(0V))可以被施加到第二未选单元UNSEL2所耦接的第二线120-1。结果，能够热电冷却被选单元SEL以及第一未选单元UNSEL1和第二未选单元UNSEL2中的选择元件130，因为对于被选单元SEL以及第一未选单元UNSEL1和第二未选单元UNSEL2中的每个，第一电压被施加到对应的第一线而比第一电压低的第二电压被施加到对应的第二线。
类似地，根据第二电流方向，较低电压(例如，第二驱动电压(1V))可以被施加到耦接至第三未选单元UNSEL3的第一线110-2，而具有比较低电压高的电平的较高电压(例如，第三驱动电压(2V))可以被施加到耦接至第三未选单元UNSEL3的第二线120-2，由此热电加热第三未选单元UNSEL3中的选择元件130。
更具体地，第一驱动器20可以用从电压发生器40接收到的第四驱动电压来驱动耦接至被选单元SEL和第一未选单元UNSEL1的第一线110-1，以及用从电压发生器40接收到的第二驱动电压来驱动耦接至第二未选单元UNSEL2和第三未选单元UNSEL3的第一线110-2。第二驱动器30可以用从电压发生器40接收到的第一驱动电压来驱动耦接至被选单元SEL和第二未选单元UNSEL2的第二线120-1，以及用从电压发生器40接收到的第三驱动电压来驱动耦接至第一未选单元UNSEL1和第三未选单元UNSEL3的第二线120-2。由于第一驱动电压是接地电压而第二驱动电压和第三驱动电压具有对应于第四驱动电压的幅值的1/3和2/3的幅值，故穿过被选单元SEL以及第一未选单元UNSEL1和第二未选单元UNSEL2的电流可以具有第一电流方向，而穿过第三未选单元UNSEL3的电流可以具有第二电流方向。
位于关于被选单元SEL的潜行电流路径上的第一未选单元UNSEL1和第二未选单元UNSEL2中的选择元件130的截止状态电阻值可以通过热电冷却来增大。由于包括被热电冷却的选择元件130的第一未选单元UNSEL1和第二未选单元UNSEL2可以增大潜行电流路径的总电阻值，故可以基本上防止在设置操作期间潜行电流的出现。
另一方面，第三未选单元UNSEL3中的选择元件130的截止状态电阻值(或截止电流)可以通过热电加热来减小(增大)。然而，由于转换元件133的非线性电流-电压特性，处于截止状态的转换元件133通过热电冷却而导致的电阻值改变可以大于通过热电加热而导致的电阻值改变，且选择元件130的截止电流可以受到较大电阻值的影响。因此，尽管第三未选单元UNSEL3中的选择元件130被热电加热，但对第三未选单元UNSEL3中的选择元件130的截止电流的影响小。因此，可以基本上防止潜行电流的出现。
接下来，参见图1到图4以及图6，将描述根据实施方式的存储器件的重置操作。在重置操作期间，穿过多个存储单元MC之中的被选单元SEL的电流的方向、穿过与被选单元SEL共享第一线110-1的第一未选单元UNSEL1的电流的方向以及穿过与被选单元SEL共享第二线120-1的第二未选单元UNSEL2的电流的方向可以被设置为相同的方向(例如，第二电流方向)，而穿过不与被选单元SEL共享第一线110-1和第二线120-1的第三未选单元UNSEL3的电流的方向可以被设置为与第二电流方向(即，穿过被选单元SEL的电流的方向)相反的第一电流方向。因此，在重置操作期间，被选单元SEL、第一未选单元UNSEL1和第二未选单元UNSEL2可以包括被热电加热的选择元件130，而第三未选单元UNSEL3可以包括被热电冷却的选择元件130。
更具体地，第一驱动器20可以用从电压发生器40接收到的第一驱动电压来驱动耦接至被选单元SEL和第一未选单元UNSEL1的第一线110-1，以及用从电压发生器40接收到的第三驱动电压来驱动耦接至第二未选单元UNSEL2和第三未选单元UNSEL3的第一线110-2。第二驱动器30可以用从电压发生器40接收到的第四驱动电压来驱动耦接至被选单元SEL和第二未选单元UNSEL2的第二线120-1，以及用从电压发生器40接收到的第二驱动电压来驱动耦接至第一未选单元UNSEL1和第三未选单元UNSEL3的第二线120-2。由于第一驱动电压是接地电压而第二驱动电压和第三驱动电压具有对应于第四驱动电压的幅值的1/3和2/3的幅值，故穿过被选单元SEL以及第一未选单元UNSEL1和第二未选单元UNSEL2的电流可以具有第二电流方向，而穿过第三未选单元UNSEl3的电流可以具有第一电流方向。
位于关于被选单元SEL的潜行电流路径上的第三未选单元UNSEL3中的选择元件130的截止状态电阻值可以通过热电冷却来增大，从而包括被热电冷却的选择元件130的第三未选单元UNSEL3可以增大潜行电流路径的总电阻值。因此，能够基本上防止在重置操作期间的潜行电流的出现。尽管第一未选单元UNSEL1和第二未选单元UNSEL2中的选择元件130在重置操作期间被热电加热(这与设置操作期间的第三未选单元UNSEL3中的选择元件130类似)，但对第一未选单元UNSEL1和第二未选单元UNSEL2中的选择元件130的截止电流的影响小。因此，可以基本上防止潜行电流的出现。
通常已知的是，可变电阻元件在重置操作期间需要比设置操作期间的驱动电压高的驱动电压。例如，在重置操作期间，可变电阻元件中在设置操作期间已经由氧空位产生的导电丝需要被移除。因此，重置操作期间需要的驱动电压具有比设置操作期间所需要的驱动电压大的幅值。这样，在包括可变电阻元件的存储器件中，在设置操作与重置操作期间所需的驱动电压之间的平衡(或对称)可以被打破。
然而，根据实施方式的存储器件可以降低重置操作期间所需的驱动电压的幅值，因为选择元件被热电加热以降低可变电阻元件的激活能。因此，包括选择元件的存储器件可以改善重置操作与设置操作期间所需的驱动电压之间的平衡。
根据实施方式，其中转换元件与热电元件彼此耦接的选择元件可以被提供以减小选择元件的截止电流，由此基本上防止在具有交叉点架构的单元阵列中潜行电流的出现。此外，能够改善在设置操作与重置操作期间被施加到可变电阻元件的偏置之间的平衡(或对称)。
此外，存储器件可以使用对应于最大驱动电压的1/3和2/3的驱动电压来驱动耦接至未选单元的线，由此更有效地防止潜行电流的出现。
根据本公开的实施方式的半导体存储器可以应用到各种电子设备或系统。图7到图11示出可以实施本文中公开的半导体存储器的电子设备或系统的一些示例。
图7是基于公开的技术来实施存储电路的微处理器的配置图的示例。
参见图7，微处理器1000可以执行任务以控制并协调一连串进程：从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备。微处理器1000可以包括存储器单元1010、操作单元1020和控制单元1030等。微处理器1000可以为各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储器单元1010是微处理器1000中作为处理器寄存器或寄存器等储存数据的部分。存储器单元1010可以包括数据寄存器、地址寄存器和浮点寄存器等。除此之外，存储器单元1010还可以包括各种寄存器。存储器单元1010可以执行功能：暂时地储存要被操作单元1020执行操作的数据和执行操作的结果数据以及用于执行操作的数据被储存的地址。
存储器单元1010可以包括上述的根据实施方式的半导体器件中的一种或更多种。例如，存储器单元1010可以包括在一个方向上延伸且被布置为彼此平行的多个第一线、与多个第一线交叉来延伸且被布置为彼此平行的多个第二线以及布置在多个第一线与多个第二线之间的相应的交叉处的多个存储单元。存储单元中的每个可以包括选择元件(其中具有非线性电流-电压特性的转换元件与热电元件彼此耦接、耦接至选择元件的可变电阻元件以及围绕至少选择元件的绝热件。其中转换元件与热电元件彼此耦接的选择元件可以被提供以减小选择元件的截止电流，由此防止在具有交叉点架构的单元阵列中潜行电流的出现。即，能够通过提供上述的选择元件来改善器件的操作特性和可靠性。通过这样，存储器单元1010和微处理器1000可以具有改善的可靠性。
操作单元1020可以根据控制单元1030解码命令的结果来执行四个算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储器单元1010、操作单元1020和微处理器的外部设备接收信号、执行对命令的提取、解码和控制微处理器1000的信号的输入和输出以及执行由程序表示的处理。
根据本实施方式的微处理器1000可以额外包括高速缓冲存储器单元1040，高速缓冲存储器单元1040可以暂时地储存要从外部设备而非存储器单元1010输入的数据或要被输出到外部设备的数据。在这种情形下，高速缓冲存储器单元1040可以通过总线接口1050来与存储器单元1010、操作单元1020和控制单元1030交换数据。
图8是基于公开的技术来实施存储电路的处理器的配置图的示例。
参见图8，处理器1100可以通过包含不同于微处理器的功能(执行任务以控制并协调一连串进程：从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备)的各种功能来改善性能并实现多功能。处理器1100可以包括用作微处理器的核心单元1110、用来暂时地储存数据的高速缓冲存储器单元1120以及用于在内部设备与外部设备之间传送数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核心处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部分，且可以包括存储器单元1111、操作单元1112和控制单元1113。
存储器单元1111是处理器1100中作为处理器寄存器或寄存器等储存数据的部分。存储器单元1111可以包括数据寄存器、地址寄存器和浮点寄存器等。除此之外，存储器1111还可以包括各种寄存器。存储器单元1111可以执行功能：暂时地储存对其的操作要被操作单元1112执行操作的数据、执行操作的结果数据以及用于执行操作的数据被储存在的地址。操作单元1112是处理器1100中执行操作的部分。操作单元1112可以根据控制单元1113解码命令的结果来执行四个算术运算或逻辑运算等。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储器单元1111、操作单元1112和处理器1100的外部设备接收信号，执行对命令的提取、解码和控制处理器1100的信号的输入和输出，以及运行由程序表示的处理。
高速缓冲存储器单元1120是暂时地储存数据以补偿高速地操作的核心单元1110与低速地操作的外部设备之间的数据处理速度的差的部分。高速缓冲存储器单元1120可以包括主储存部1121、二级储存部1122和三级储存部1123。总而言之，高速缓冲存储器单元1120包括主储存部1121和二级储存部1122，而在需要高储存容量的情形下可以包括三级储存部1123。根据场合要求，高速缓冲存储器单元1120可以包括更多的储存部。也就是说，被包括在高速缓冲存储器单元1120中的储存部的数目可以根据设计而改变。主储存部1121、二级储存部1122和三级储存部1123储存和辨别数据的速度可以相同或不同。在相应的储存部1121、1122和1123的速度不同的情形下，主储存部1121的速度可以是最大的。高速缓冲存储器单元1120的主储存部1121、二级储存部1122和三级储存部1123中的至少一种储存部可以包括上述的根据实施方式的半导体器件中的一种或更多种。例如，高速缓冲存储器单元1120可以包括在一个方向上延伸且被布置为彼此平行的多个第一线、与多个第一线交叉来延伸且被布置为彼此平行的多个第二线以及被布置在多个第一线与多个第二线之间的相应的交叉点处的多个存储单元。存储单元中的每个可以包括其中具有非线性电流-电压特性的转换元件与热电元件彼此耦接的选择元件、耦接至选择元件的可变电阻元件以及围绕至少选择元件的绝热件。其中转换元件与热电元件彼此耦接的选择元件可以被提供以减小选择元件的截止电流，由此防止具有交叉点架构的单元阵列中潜行电流的出现。即，能够通过提供上述的选择元件来改善器件的操作特性和可靠性。通过这样，高速缓冲存储器单元1120和处理器1100可以具有改善的可靠性。
尽管在图8中示出了所有的主储存部1121、二级储存部1122和三级储存部1123被配置在高速缓冲存储器单元1120的内部，但需要注意的是，高速缓冲存储器单元1120的所有的主储存部1121、二级储存部1122和三级储存部1123可以被配置在核心单元1110的外部，且可以补偿核心单元1110与外部设备之间的数据处理速度的差。同时，需要注意，高速缓冲存储器单元1120可以安置在核心单元1110的内部，而二级储存部1122和三级储存部1123可以被配置在核心单元1110的外部增强补偿数据处理速度差的功能。在另一种实施方式中，主储存部1121和二级储存部1122可以安置在核心单元1110的内部而三级储存部1123可以安置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储器单元1120和外部设备而允许高效地传输数据的部分。
根据本实施方式的处理器1100可以包括多个核心单元1110，且多个核心单元1110可以共享高速缓冲存储器单元1120。多个核心单元1110与高速缓冲存储器单元1120可以直接连接或者通过总线接口1130来连接。多个核心单元1110可以以与上述的核心单元1110的配置相同的方式来配置。在处理器1100包括多个核心单元1110的情形下，高速缓冲存储器单元1120中的主储存部1121可以对应于多个核心单元1110的数目而被配置在每个核心单元1110中，而二级储存部1122和三级储存部1123可以以诸如通过总线接口1130而被共享的方式来配置在多个核心单元1110的外部。主储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一种实施方式中，主储存部1121和二级储存部1122可以对应于多个核心单元1110的数目而被配置在每个核心单元1110中，而三级储存部1123可以以诸如通过总线接口1130而被共享的方式来配置在多个核心单元1110的外部。
根据本实施方式的处理器1100还可以包括储存数据的嵌入存储器单元1140、可以以有线或无线的方式来将数据传输到外部设备或从外部设备接收数据的通信模块单元1150、驱动外部存储器件的存储器控制单元1160以及处理被处理器1100处理过的数据或从外部输入设备输入的数据并将处理过的数据输出到外部接口设备的媒体处理单元1170等。除此之外，处理器1100还可以包括多个各种模块和器件。在这种情形下，添加的多个模块可以通过总线接口1130来与核心单元1110和高速缓冲存储器单元1120以及彼此交换数据。
嵌入存储器单元1140可以不仅包括非易失性存储器还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述的存储器类似的功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、或非(NOR)快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及这两种模块。有线网络模块可以包括局域网络(LAN)、通用串行总线(USB)、以太网和电源线通信(PLC)(诸如通过传输线来发送和接收数据的各种设备)等。无线网络模块可以包括红外数据通讯(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、物联网、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线广播网络(无线宽带)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)和超宽带(UWB)(诸如在无传输线的情况下发送和接收数据的各种设备)等。
存储器控制单元1160是用来管理并处理在处理器1100与不同的通信标准而操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成设备电路)、SATA(串行高级技术连接)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态磁盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式快闪(CF)卡等。
媒体处理单元1170可以处理在处理器1100中处理过的数据或以图像形式、声音形式或其他形式从外部输入设备输入的数据，并将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)和高清晰度多媒体接口(HDMI)控制器等。
图9是基于公开的技术来实施存储电路的系统的配置图的示例。
参见图9，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等以进行对数据的一系列操纵。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230和接口设备1240等。本实施方式的系统1200可以为使用处理器来操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助手)、便携式计算机、网络板、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统和智能电视等。
处理器1210可以解码输入的命令以及处理针对储存在系统1200中的数据的操作、比较等，并控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单/多核心处理器、图形处理单元(GPU)、应用处理器(AP)和数字信号处理器(DSP)等。
主存储器件1220是可以在程序被执行时暂时地储存、调用并执行来自辅助存储器件1230的程序编码或数据且可以甚至在电源被切断时仍保留存储的内容的储存器。主存储器件1220可以包括上述的根据实施方式的半导体器件中一种或更多种。例如，主存储器件1220可以包括在一个方向上延伸且被布置为彼此平行的多个第一线、与多个第一线交叉来延伸且被布置为彼此平行的多个第二线以及被布置在多个第一线与第二线之间的相应的交叉处的多个存储单元。存储单元中的每个可以包括其中具有非线性电流-电压特性的转换元件与热电元件彼此耦接的选择元件、耦接至选择元件的可变电阻元件以及围绕至少选择元件的绝热件。其中转换元件与热电元件彼此耦接的选择元件可以被提供以减小选择元件的截止电流，由此防止在具有交叉点架构的单元阵列中潜行电流的出现。即，能够通过提供上述的选择元件来改善器件的操作特性和可靠性。通过这样，主存储器件1220和系统1200可以具有改善的可靠性。
而且，主存储器件1220还可以包括易失性存储器类型(在其中当电源被切断时，所有的内容都被擦除)中的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，而可以包括易失性存储器类型(在其中当电源被切断时，所有的内容都被擦除)中的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于储存程序编码或数据的存储器件。虽然辅助存储器件1230的速度低于主存储器件1220，但辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括上述的根据实施方式的半导体器件中的一种或更多种。例如，辅助存储器件1230可以包括在一个方向上延伸且被布置为彼此平行的多个第一线、与多个第一线交叉来延伸且被布置为彼此平行的多个第二线以及被布置在多个第一线与多个第二线之间的相应的交叉处的多个存储单元。存储单元中的每个可以包括其中具有非线性电流-电压特性的转换元件与热电元件彼此耦接的选择元件、耦接至选择元件的可变电阻元件以及围绕至少选择元件的绝热件。其中转换元件与热电元件彼此耦接的选择元件可以被提供以减小选择元件的截止电流，由此防止具有交叉点架构的单元阵列中潜行电流的出现。即，能够通过提供上述的选择元件来改善器件的操作特性和可靠性。通过这样，辅助存储器件1230和系统1200可以具有改善的可靠性。
而且，辅助存储器件1230还可以包括数据储存系统(见图10中的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学的光盘、既使用磁性又使用光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式快闪(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，而可以包括数据储存系统(见图10中的附图标记1300)，诸如使用磁性的磁带、磁盘、使用光学的光盘、既使用磁性又使用光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式快闪(CF)卡等。
接口设备1240可以用来执行本实施方式的系统1200与外部设备之间的命令和数据的交换。接口设备1240可以为小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口设备(HID)和通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及这二者。有线网络模块可以包括局域网络(LAN)、通用串行总线(USB)、以太网和电源线通信(PLC)(诸如通过传输线来发送和接收数据的各种设备)等。无线网络模块可以包括红外数据通讯(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、物联网、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线广播网络(无线宽带)、高速下行分组接入(HSDPA)、宽带CDMA(WCDMA)和超宽带(UWB)(诸如在无传输线的情况下发送和接收数据的各种设备)等。
图10是基于公开的技术来实施存储电路的数据储存系统的配置图的示例。
参见图10，数据储存系统1300可以包括作为用于储存数据的部件的具有非易失性特性的储存器件1310、控制储存器件1310的控制器1320、用于与外部设备的连接的接口1330以及用于暂时地储存数据的暂时储存器件1340。数据储存系统1300可以为盘型(诸如硬盘驱动(HDD)、只读光盘(CDROM)、数字化视频光盘(DVD)和固态盘(SSD)等)以及卡型(诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体(MMC)卡、嵌入式MMC(eMMC)和紧凑式快闪(CF)卡等)。
储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310与接口1330之间的数据的交换。出于此目的，控制器1320可以包括处理器1321以执行用于处理通过接口1330而从数据储存系统1300的外部等输入的命令的操作。
接口1330用来执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡型的情形下，接口1330可以与设备中使用的接口(诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式快闪(CF)卡等)兼容，或者可以与在类似于以上提到的设备的设备中使用的接口兼容。在数据储存系统1300是盘型的情形下，接口1330可以与接口(诸如IDE(集成设备电路)、SATA(串行高级技术连接)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)和USB(通用串行总线)等)兼容，或者可以与类似于上面提到的接口的接口兼容。接口1330可以与彼此具有不同的类型的一个或更多个接口兼容。
暂时储存器件1340可以暂时地储存数据以根据与外部设备、控制器和系统的接口的多样化和高性能来在接口1330与储存器件1310之间高效地传送数据。用于暂时地储存数据的暂时储存器件1340可以包括上述的根据实施方式的半导体器件中的一种或更多种。例如，暂时储存器件1340可以包括在一个方向上延伸且被布置为彼此平行的多个第一线、与多个第一线交叉来延伸且被布置为彼此平行的多个第二线以及被布置在多个第一线与多个第二线之间的相应的交叉处的多个存储单元。存储单元中的每个可以包括其中具有非线性电流-电压特性的转换元件与热电元件彼此耦接的选择元件、耦接至选择元件的可变电阻元件以及围绕至少选择元件的绝热件。其中转换元件与热电元件彼此耦接的选择元件可以被提供以减小选择元件的截止电流，由此防止在具有交叉点架构的单元阵列中潜行电流的出现。即，能够通过提供上述的选择元件来改善器件的操作特性和可靠性。通过这样，暂时储存器件1340和数据储存系统1300可以具有改善的可靠性。
图11是基于公开的技术来实施存储电路的存储系统的配置图的示例。
参见图11，存储系统1400可以包括作为用于储存数据的部件的具有非易失性特性的存储器1410、控制存储器1410的存储器控制器1420以及用于与外部设备的连接的接口1430等。存储系统1400可以是卡型(诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式快闪(CF)卡等)。
用于储存数据的存储器1410可以包括上述的根据实施方式的半导体器件中的一种或更多种。例如，存储器1410可以包括在一个方向上延伸且被布置为彼此平行的多个第一线、与多个第一线交叉来延伸且被布置为彼此平行的多个第二线以及被布置在多个第一线与多个第二线之间的相应的交叉处的多个存储单元。存储单元中的每个可以包括其中具有非线性电流-电压特性的转换元件与热电元件彼此耦接的选择元件、耦接至选择元件的可变电阻元件以及围绕至少选择元件的绝热件。其中转换元件与热电元件彼此耦接的选择元件可以被提供以减小选择元件的截止电流，由此防止在具有交叉点架构的单元阵列中潜行电流的出现。即，能够通过提供上述的选择元件来改善器件的操作特性和可靠性。通过这样，储存器1410和存储系统1400可以具有改善的可靠性。
而且，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、或非(NOR)快闪存储器、与非(NAND)快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据的交换。出于此目的，存储器控制器1420可以包括处理器1421以执行用于处理通过接口1430而从存储系统1400的外部输入的命令的操作。
接口1430用来执行存储系统1400与外部设备之间的数据的交换。接口1430可以与设备中使用的接口(诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑式快闪(CF)卡等)兼容，或者可以与在类似于以上提到的设备的设备中使用的接口兼容。接口1430可以与彼此具有不同的类型的一个或更多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440以根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能来在接口1430与存储器1410之间高效地传送数据。例如，缓冲存储器1440可以包括在一个方向上延伸且被布置为彼此平行的多个第一线、与多个第一线交叉来延伸且被布置为彼此平行的多个第二线以及被布置在多个第一线与多个第二线之间的相应的交叉处的多个存储单元。存储单元中的每个可以包括其中具有非线性电流-电压特性的转换元件与热电元件彼此耦接的选择元件、耦接至选择元件的可变电阻元件以及围绕至少选择元件的绝热件。其中转换元件与热电元件彼此耦接的选择元件可以被提供以减小选择元件的截止电流，由此防止在具有交叉点架构的单元阵列中潜行电流的出现。即，能够通过提供上述的选择元件来改善器件的操作特性和可靠性。通过这样，缓冲存储器1440和存储系统1400可以具有改善的可靠性。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失特性的SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)等，以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，而可以包括具有易失特性的SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)等，以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)等。
图7到图11中的基于本文件中公开的存储器件的电子设备或系统的以上示例中的特征可以以各种设备、系统或应用来实施。一些示例包括移动电话或其他便携式通信设备、平板计算机、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数据相机、具有无限通信能力的手表或其他可穿戴设备。
虽然本专利文件包含很多细节，但这些细节不应当被解释为对任何发明的范围或被要求权利的范围的限制，而应当被解释为对对于特定发明的特定实施例可能是特定的特征的描述。单独的实施例的环境中的在本专利文件中描述了的特定的特征也可以在单个实施例中组合地实施。相反地，在单个实施例的环境中描述的各种特征也可以在多个实施例中单独地实施或在任意适合的子组合中实施。此外，尽管以上特征被描述为以特定组合来作用，甚至最初被要求权利为如此，但在某些情形下来自被要求权利的组合的一个或更多个特征可以从该组合被删去，且被要求权利的组合可以指向子组合或子组合的变化。
类似地，虽然在附图中以特定的次序描述了操作，但这不应当被理解为需要以示出的次序或顺序地执行这些操作或执行所有示出的操作，以取得期望的结果。此外，在本专利文件中描述的实施例中的各种系统部件的分离不应当被理解为在所有的实施例中都需要这种分离。
仅描述了若干实施方式和示例。可以基于本专利文件中所描述的和所示出的来作出其他实施方式、优化和变化。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种包括半导体存储器的电子设备，其中，所述半导体存储器包括：
多个第一线，在第一方向上延伸，且被布置为彼此平行；
多个第二线，在与所述多个第一线交叉的第二方向上延伸，且被布置为彼此平行；以及
多个存储单元，分别安置在所述多个第一线与所述多个第二线的交叉区域中，
其中，存储单元中的每个包括：
选择元件，包括彼此耦接的转换元件和热电元件，转换元件具有非线性电流-电压特性；
可变电阻元件，耦接至选择元件；以及
绝热件，至少围绕选择元件的侧壁。
技术方案2.如技术方案1所述的电子设备，其中，转换元件包括从金属绝缘体转变MIT元件、离子-电子混合导电MIEC元件、双向阈值转换OTS元件及其组合中选择的一种。
技术方案3.如技术方案1所述的电子设备，其中，热电元件包括：
第一材料层，耦接至转换元件的一端，且具有第一功函数；以及
第二材料层，耦接至转换元件的另一端，且具有比第一功函数小的第二功函数。
技术方案4.如技术方案3所述的电子设备，其中，第一材料层和第二材料层具有互补的导电类型。
技术方案5.如技术方案3所述的电子设备，其中，第一功函数具有与P型多晶硅的功函数相对应的值，而第二功函数具有与N型多晶硅的功函数相对应的值。
技术方案6.如技术方案3所述的电子设备，其中，第一材料层和第二材料层包括半导体材料或金属材料。
技术方案7.如技术方案1所述的电子设备，其中，绝热件包括具有隔热性质的材料。
技术方案8.如技术方案1所述的电子设备，其中，绝热件包括从多孔材料、气凝胶、沸石、低温氧化物及其组合中选择的一种。
技术方案9.如技术方案1所述的电子设备，其中，可变电阻元件包括从铁磁材料、金属氧化物材料、相变材料、铁电介质材料及其组合中选择的一种。
技术方案10.如技术方案1所述的电子设备，还包括微处理器，微处理器包括：
控制单元，被配置为：从微处理器的外部接收包括命令的信号，并对所述命令执行提取、解码，或者执行控制微处理器的信号输入或信号输出；
操作单元，被配置为基于控制单元解码所述命令的结果来执行操作；以及
存储器单元，被配置为：储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据或被执行所述操作的数据的地址，
其中，所述半导体存储器是微处理器中的存储器单元的部分。
技术方案11.如技术方案1所述的电子设备，还包括处理器，处理器包括：
核心单元，被配置为基于从处理器的外部输入的命令而通过使用数据来执行与所述命令相对应的操作；
高速缓冲存储器单元，被配置为储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据或被执行所述操作的数据的地址；以及
总线接口，连接在核心单元与高速缓冲存储器单元之间，且被配置为在核心单元与高速缓冲存储器单元之间传输数据，
其中，所述半导体存储器是处理器中的高速缓冲存储器单元的部分。
技术方案12.如技术方案1所述的电子设备，还包括处理系统，处理系统包括：
处理器，被配置为：将由处理器接收到的命令解码，并控制针对基于对命令解码的结果的信息的操作；
辅助存储器件，被配置为储存用于解码所述命令的程序以及储存所述信息；
主存储器件，被配置为：从辅助存储器件调用并储存所述程序和所述信息，使得处理器能够在运行所述程序时使用所述程序和所述信息来执行操作；以及
接口设备，被配置为：执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，
其中，所述半导体存储器是处理系统中的辅助存储器件或主存储器件的部分。
技术方案13.如技术方案1所述的电子设备，还包括数据储存系统，数据储存系统包括：
储存器件，被配置为储存数据并无论电源如何都保存储存的数据；
控制器，被配置为根据从外部输入的命令来控制数据向储存器件的输入以及数据从储存器件的输出；
暂时储存器件，被配置为暂时地储存在储存器件与所述外部之间交换的数据；以及
接口，被配置为：执行储存器件、控制器和暂时储存器件中的至少一个与所述外部之间的通信，
其中，所述半导体存储器是数据储存系统中的所述储存器件或暂时储存器件的部分。
技术方案14.如技术方案1所述的电子设备，还包括存储系统，存储系统包括：
存储器，被配置为储存数据并无论电源如何都保存储存的数据；
存储器控制器，被配置为根据从外部输入的命令来控制数据向存储器的输入或数据从存储器的输出；
缓冲存储器，被配置为缓冲在存储器与所述外部之间交换的数据；以及
接口，被配置为：执行存储器、存储器控制器和缓冲存储器中的至少一个与所述外部之间的通信，
其中，所述半导体存储器是存储系统中的所述存储器或缓冲存储器的部分。
技术方案15.一种电子设备的操作方法，所述电子设备包括具有交叉点架构的半导体存储器，所述操作方法包括：
使用具有不同幅值的四个或更多个驱动电压来驱动彼此交叉且耦接至多个存储单元的第一线和第二线，使得穿过所述多个存储单元之中的被选单元的电流的方向、穿过与被选单元共享第一线的第一未选单元的电流的方向以及穿过与被选单元共享第二线的第二未选单元的电流的方向相同，以及
使用所述四个或更多个驱动电压来驱动第一线和第二线，使得穿过不与被选单元共享第一线和第二线的第三未选单元的电流的方向与穿过被选单元的电流的方向相反。
技术方案16.如技术方案15所述的操作方法，其中，驱动电压包括第一驱动电压到第四驱动电压，以及
其中，第一驱动电压为接地电压，第二驱动电压具有对应于第四驱动电压的幅值的1/3的幅值，而第三驱动电压具有对应于第四驱动电压的幅值的2/3的幅值。
技术方案17.如技术方案16所述的操作方法，其中，在半导体存储器的设置操作中，第四驱动电压被施加到耦接至被选单元的第一线，第一驱动电压被施加到耦接至被选单元的第二线，第二驱动电压被施加到不耦接至被选单元的第一线，而第三驱动电压被施加到不耦接至被选单元的第二线。
技术方案18.如技术方案16所述的操作方法，其中，在半导体存储器的重置操作中，第一驱动电压被施加到耦接至被选单元的第一线，第四驱动电压被施加到耦接至被选单元的第二线，第三驱动电压被施加到不耦接至被选单元的第一线，而第二驱动电压被施加到不耦接至被选单元的第二线。
技术方案19.如技术方案15所述的操作方法，其中，存储单元中的每个包括：
选择元件，包括彼此耦接的转换元件和热电元件，转换元件具有非线性电流-电压特性；
可变电阻元件，耦接至选择元件；以及
绝热件，围绕至少选择元件的侧壁，
其中，热电元件包括第一材料层和第二材料层，第一材料层介于第二线与转换元件之间且具有第一功函数，第二材料层介于第一线与转换元件之间且具有比第一功函数小的第二功函数，以及
其中，当电流从第一线流向第二线时，选择元件被热电冷却，而当电流从第二线流向第一线时，选择元件被热电加热。

Claims (19)

1.一种包括半导体存储器的电子设备，其中，所述半导体存储器包括：
多个第一线，在第一方向上延伸，且被布置为彼此平行；
多个第二线，在与所述多个第一线交叉的第二方向上延伸，且被布置为彼此平行；以及
多个存储单元，分别安置在所述多个第一线与所述多个第二线的交叉区域中，
其中，存储单元中的每个包括：
选择元件，包括彼此耦接的转换元件和热电元件，转换元件具有非线性电流-电压特性；
可变电阻元件，耦接至选择元件；以及
绝热件，至少围绕选择元件的侧壁。
2.如权利要求1所述的电子设备，其中，转换元件包括从金属绝缘体转变MIT元件、离子-电子混合导电MIEC元件、双向阈值转换OTS元件及其组合中选择的一种。
3.如权利要求1所述的电子设备，其中，热电元件包括：
第一材料层，耦接至转换元件的一端，且具有第一功函数；以及
第二材料层，耦接至转换元件的另一端，且具有比第一功函数小的第二功函数。
4.如权利要求3所述的电子设备，其中，第一材料层和第二材料层具有互补的导电类型。
5.如权利要求3所述的电子设备，其中，第一功函数具有与P型多晶硅的功函数相对应的值，而第二功函数具有与N型多晶硅的功函数相对应的值。
6.如权利要求3所述的电子设备，其中，第一材料层和第二材料层包括半导体材料或金属材料。
7.如权利要求1所述的电子设备，其中，绝热件包括具有隔热性质的材料。
8.如权利要求1所述的电子设备，其中，绝热件包括从多孔材料、气凝胶、沸石、低温氧化物及其组合中选择的一种。
9.如权利要求1所述的电子设备，其中，可变电阻元件包括从铁磁材料、金属氧化物材料、相变材料、铁电介质材料及其组合中选择的一种。
10.如权利要求1所述的电子设备，还包括微处理器，微处理器包括：
控制单元，被配置为：从微处理器的外部接收包括命令的信号，并对所述命令执行提取、解码，或者执行控制微处理器的信号输入或信号输出；
操作单元，被配置为基于控制单元解码所述命令的结果来执行操作；以及
存储器单元，被配置为：储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据或被执行所述操作的数据的地址，
其中，所述半导体存储器是微处理器中的存储器单元的部分。
11.如权利要求1所述的电子设备，还包括处理器，处理器包括：
核心单元，被配置为基于从处理器的外部输入的命令而通过使用数据来执行与所述命令相对应的操作；
高速缓冲存储器单元，被配置为储存用于执行所述操作的数据、与执行所述操作的结果相对应的数据或被执行所述操作的数据的地址；以及
总线接口，连接在核心单元与高速缓冲存储器单元之间，且被配置为在核心单元与高速缓冲存储器单元之间传输数据，
其中，所述半导体存储器是处理器中的高速缓冲存储器单元的部分。
12.如权利要求1所述的电子设备，还包括处理系统，处理系统包括：
处理器，被配置为：将由处理器接收到的命令解码，并控制针对基于对命令解码的结果的信息的操作；
辅助存储器件，被配置为储存用于解码所述命令的程序以及储存所述信息；
主存储器件，被配置为：从辅助存储器件调用并储存所述程序和所述信息，使得处理器能够在运行所述程序时使用所述程序和所述信息来执行操作；以及
接口设备，被配置为：执行处理器、辅助存储器件和主存储器件中的至少一个与外部之间的通信，
其中，所述半导体存储器是处理系统中的辅助存储器件或主存储器件的部分。
13.如权利要求1所述的电子设备，还包括数据储存系统，数据储存系统包括：
储存器件，被配置为储存数据并无论电源如何都保存储存的数据；
控制器，被配置为根据从外部输入的命令来控制数据向储存器件的输入以及数据从储存器件的输出；
暂时储存器件，被配置为暂时地储存在储存器件与所述外部之间交换的数据；以及
接口，被配置为：执行储存器件、控制器和暂时储存器件中的至少一个与所述外部之间的通信，
其中，所述半导体存储器是数据储存系统中的所述储存器件或暂时储存器件的部分。
14.如权利要求1所述的电子设备，还包括存储系统，存储系统包括：
存储器，被配置为储存数据并无论电源如何都保存储存的数据；
存储器控制器，被配置为根据从外部输入的命令来控制数据向存储器的输入或数据从存储器的输出；
缓冲存储器，被配置为缓冲在存储器与所述外部之间交换的数据；以及
接口，被配置为：执行存储器、存储器控制器和缓冲存储器中的至少一个与所述外部之间的通信，
其中，所述半导体存储器是存储系统中的所述存储器或缓冲存储器的部分。
15.一种电子设备的操作方法，所述电子设备包括具有交叉点架构的半导体存储器，在所述交叉点架构中存储单元位于彼此交叉的第一线和第二线的交叉区，所述操作方法包括：
使用具有不同幅值的四个或更多个驱动电压来驱动耦接至多个存储单元的第一线和第二线，使得穿过所述多个存储单元之中的被选单元的电流的方向、穿过与被选单元共享第一线的第一未选单元的电流的方向以及穿过与被选单元共享第二线的第二未选单元的电流的方向相同，以及
使用所述四个或更多个驱动电压来驱动第一线和第二线，使得穿过不与被选单元共享第一线和第二线的第三未选单元的电流的方向与穿过被选单元的电流的方向相反。
16.如权利要求15所述的操作方法，其中，驱动电压包括第一驱动电压到第四驱动电压，以及
其中，第一驱动电压为接地电压，第二驱动电压具有对应于第四驱动电压的幅值的1/3的幅值，而第三驱动电压具有对应于第四驱动电压的幅值的2/3的幅值。
17.如权利要求16所述的操作方法，其中，在半导体存储器的设置操作中，第四驱动电压被施加到耦接至被选单元的第一线，第一驱动电压被施加到耦接至被选单元的第二线，第二驱动电压被施加到不耦接至被选单元的第一线，而第三驱动电压被施加到不耦接至被选单元的第二线。
18.如权利要求16所述的操作方法，其中，在半导体存储器的重置操作中，第一驱动电压被施加到耦接至被选单元的第一线，第四驱动电压被施加到耦接至被选单元的第二线，第三驱动电压被施加到不耦接至被选单元的第一线，而第二驱动电压被施加到不耦接至被选单元的第二线。
19.如权利要求15所述的操作方法，其中，存储单元中的每个包括：
选择元件，包括彼此耦接的转换元件和热电元件，转换元件具有非线性电流-电压特性；
可变电阻元件，耦接至选择元件；以及
绝热件，围绕至少选择元件的侧壁，
其中，热电元件包括第一材料层和第二材料层，第一材料层介于第二线与转换元件之间且具有第一功函数，第二材料层介于第一线与转换元件之间且具有比第一功函数小的第二功函数，以及
其中，当电流从第一线流向第二线时，选择元件被热电冷却，而当电流从第二线流向第一线时，选择元件被热电加热。
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