JP2005203463A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 適正に動作可能な初期抵抗値を有するペロブスカイト型金属酸化膜からなる可変抵抗体を備えてなる不揮発性記憶素子を用いて構成される不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性記憶素子10は、下部電極7と可変抵抗体8と上部電極9を順番に積層して構成され、可変抵抗体8が結晶と非結晶の混在した状態で成膜され、不揮発性記憶素子10が形成されている。更に好ましくは、可変抵抗体8が350℃〜500℃の範囲内の成膜温度で成膜された一般式Pr1−xCaxMnO3で表されるプラセオジウム・カルシウム・マンガン酸化物である。または、可変抵抗体8が、非結晶状態或いは結晶と非結晶の混在した状態となる成膜温度で成膜された後に、成膜温度より高温で、且つ、可変抵抗体8が結晶と非結晶の混在した状態を維持可能な温度範囲でアニール処理されて形成される。
【選択図】 図2
【解決手段】 不揮発性記憶素子10は、下部電極7と可変抵抗体8と上部電極9を順番に積層して構成され、可変抵抗体8が結晶と非結晶の混在した状態で成膜され、不揮発性記憶素子10が形成されている。更に好ましくは、可変抵抗体8が350℃〜500℃の範囲内の成膜温度で成膜された一般式Pr1−xCaxMnO3で表されるプラセオジウム・カルシウム・マンガン酸化物である。または、可変抵抗体8が、非結晶状態或いは結晶と非結晶の混在した状態となる成膜温度で成膜された後に、成膜温度より高温で、且つ、可変抵抗体8が結晶と非結晶の混在した状態を維持可能な温度範囲でアニール処理されて形成される。
【選択図】 図2
Description
本発明は、不揮発性半導体記憶装置に関し、より詳細には、ペロブスカイト型金属酸化膜からなる可変抵抗体を有する可変抵抗素子を備えてなる不揮発性半導体記憶装置及びその製造方法に関する。
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ(NVRAM:Nonvolatile Random Access Memory) として、FeRAM(Ferroelectric RAM)、MRAM(Magnetic RAM)、OUM(Ovonic Unified Memory)等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及びプロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、SRAM、DRAM、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
例えば、既に実用化されているFeRAMは酸化物強誘電体の自発分極反転現象を利用したものであり、低消費電力、高速動作を特徴とするが、コストが高く、破壊読出しという点で劣る。MRAMで使われる巨大磁気抵抗効果(GMR:Giant Magnetoresistance)を利用した強磁性トンネル効果素子はFe、Co、Ni等からなる2つの強磁性体層をAl2O3等の極めて薄い絶縁層(トンネル障壁層)で挟んだ構造を有し、強磁性体層の磁化(スピン)の向き変化させることにより、絶縁層を介して流れるトンネル電流の大きさを制御し、メモリ効果を発現するものであるが、書き込み時の磁化反転における高消費電力、及び微細化に大きな問題を抱えている。また、カルコゲナイト材料の熱的相変態をベースとしたOUMは低コスト、プロセス整合性において優位に立つが、熱的動作ゆえ、微細化高速動作に問題が残る。
これら既存技術に対し、米国ヒューストン大のShangquing Liu、Naijuan Wu、及び、Alex Ignatiev等によって、コロサル磁気抵抗効果(CMR:Colossal Magnetoresistance)材料における新規な現象である電界パルス誘起抵抗(EPIR:Electrical−Pulse−Induced Resistance)効果を利用した抵抗性ランダムアクセスメモリ(RRAM:Resistive RAM)デバイスが開示された(下記特許文献1参照)。 ペロブスカイト型構造を有するMn系酸化物材料に代表されるCMR材料におけるEPIR効果は、室温において数桁にわたる抵抗変化が現われるという画期的なものである。この現象を利用したRRAMは低消費電力、微細化に適した単純な構造、高集積化の容易性、抵抗変化のダイナミックレンジが広いという特徴を持ち、単体の記憶素子に3値以上の情報を記憶する多値記憶も可能であるという優れた特徴を有する。記憶素子の基本構造は極めて単純で、基板垂直方向に下部電極薄膜、CMR薄膜、上部電極薄膜の順で積層したものである。動作は上部及び下部電極の間に印加する電気的パルスの極性、電圧、パルス幅(数十nsから数μsの広範囲)を制御することで、これら上部及び下部電極に挟まれたCMR薄膜の抵抗を変化させる。当該パルス印加によって変化した抵抗値はパルス印加後も長期にわたり保持され、例えば低抵抗状態を「0」、高抵抗状態を「1」とすることで不揮発性記憶素子の機能が得られる。
EPIR素子のCMR材料としては、3d遷移金属元素を中心とした酸素八面体のネットワークを基本としたペロブスカイト構造を有するPr1−xCaxMnO3(PCMO)、La1−xCaxMnO3、La1−xSrxMnO3、Gd0.7Ca0.3BaCo2O5+5などが典型的な例として用いられ、x=0.3付近の組成をもつPCMOが最も広い抵抗値変化幅を持つと報告されている。電極材料としてはPt、Ir、Ru、Ph、Ag、Au、Al、Ta等の金属系、或いは、CMR材料よりも導電性の高いYBa2Cu3O7−X、RuO2、IrO2、SrRuO3、TaSiN、TiN、TiSiN、MoN等の酸化物、窒化物系化合物が用いられるが、量産性に優れ、CMR層と良好な界面状態を形成し電気的接続に問題を生じないPt(格子定数a=0.3923nm)、Ir(a=0.3839nm)、Rh(a=0.3803nm)、Pd(a=0.389nm)等の白金族やAu(a=0.4079nm)を含む貴金属系が適している。
米国特許第6204139号明細書
本願発明者らは、上記ペロブスカイト型金属酸化膜のパルス電界誘起抵抗変化を利用した不揮発性記憶素子について、鋭意研究を重ねた結果、ペロブスカイト型金属酸化膜において、スイッチング動作する素子としない素子があり、スイッチング動作する素子の初期抵抗値の範囲が特定の範囲に限られることが判明した。この初期抵抗値の範囲を図1に示す。
図1の初期抵抗値範囲を得るために用いた素子は、Pt下部電極、PCMO膜(50μm×50μm、膜厚:100nm)、及び、Pt上部電極を順番に積層して形成されている。抵抗値の測定は、上部電極に0.8Vを印加したときの電流値を計測して算出している。上部電極に印加した電圧パルスは、パルス幅が100ns、パルス振幅が2Vである。
スイッチ動作した可変抵抗素子の良否判定は、+2V、‐2V、+2V、‐2V、…と正負両極性のパルスを交互に印加した際に、抵抗値変化比が3倍以上で、且つ、4回以上連続して、抵抗値が低抵抗、高抵抗、低抵抗、高抵抗…と順番に変化し、抵抗変化の再現性が確認されたものである。尚、抵抗値変化比については、近年、開発が進められている不揮発性記憶素子の一種であるMRAMにおいては、1.3倍から1.5倍であり、上記PCMO膜における抵抗値変化比の判定条件は、より厳しいものとなっている。
図1より、測定した全素子の初期抵抗値が1kΩから1GΩまでの範囲にあるのに対して、スイッチ動作した素子の初期抵抗値は、4kΩから2MΩの範囲に限られていることが判明した。図1に示す例では、スイッチ動作する素子の初期抵抗値の範囲は、4kΩから2MΩの範囲であるが、パルス印加電圧、パルス幅や、PCMO膜の組成、形成条件によって、スイッチング動作する時の初期抵抗値の範囲が異なることを確認している。従って、スイッチング動作する可変抵抗素子を得るためには、可変抵抗素子の初期抵抗値を、不揮発性半導体記憶装置として動作するに適正な値に制御することが必要である。
本発明は、上記問題点に鑑みて、本願発明者らが、初めて、可変抵抗素子の初期抵抗値を制御できる可変抵抗素子の構造と製造方法を明らかにしたなされたもので、その目的は、適正に動作可能な初期抵抗値を有するペロブスカイト型金属酸化膜からなる可変抵抗体を備えてなる不揮発性記憶素子を用いて構成される不揮発性半導体記憶装置を提供することを目的とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、ペロブスカイト型金属酸化膜からなる可変抵抗体を有する可変抵抗素子を備えてなる不揮発性半導体記憶装置であって、前記可変抵抗体が結晶と非結晶の混在した状態で成膜されていることを第1の特徴とする。
ペロブスカイト型金属酸化膜は、図3に示すように、PCMO膜を例にとれば、成膜温度と抵抗率の関係が、350℃または400℃以下の成膜温度領域で初期状態での抵抗率が高い状態となり、500℃以上の成膜温度領域で初期状態での抵抗率が低い状態となっている。これは、350℃または400℃以下の成膜温度領域でPCMO膜が非晶質状態で高抵抗状態となっていて、500℃以上の成膜温度領域でPCMO膜が高結晶化状態となっていて低抵抗状態となっている。そして、その中間領域の350℃または400℃以上、500℃以下の成膜温度領域では、PCMO膜が結晶と非結晶の混在した状態で成膜されていて、その混在状態(混在比率)によって抵抗率が大きく変化することが分かる。
従って、上記第1の特徴の不揮発性半導体記憶装置によれば、ペロブスカイト型金属酸化膜の初期抵抗値を決定する抵抗率が、可変抵抗体の結晶状態と相関関係をもって変化することから、例えば成膜温度を調整することで可変抵抗体の結晶状態を結晶と非結晶の混在した状態に形成することで、可変抵抗体の膜厚等の幾何学的寸法を変更せずに可変抵抗素子に要求される特性に応じた適正に動作可能な初期抵抗値を設定することが可能となる。
また、好ましくは、上記第1の特徴の本発明に係る不揮発性半導体記憶装置において、前記可変抵抗素子が、下部電極と前記可変抵抗体と上部電極を順番に積層してなることを第2の特徴とする。これにより、下部電極と上部電極間に所定の電圧を印加することで、可変抵抗体に該電圧が印加され、その抵抗値が変化させることができ、下部電極と可変抵抗体と上部電極からなる可変抵抗素子を不揮発性の記憶素子として機能させることができる。
更に好ましくは、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置において、前記可変抵抗体が、350℃〜500℃の範囲内の成膜温度で成膜された一般式Pr1−xCaxMnO3で表されるプラセオジウム・カルシウム・マンガン酸化物であることを第3の特徴とする。350℃〜500℃の範囲内の成膜温度で成膜されたPr1−xCaxMnO3(PCMO)膜は、結晶と非結晶の混在した状態となっており、PCMO膜の有する大きな抵抗変化特性を享受しつつ、上記第1の特徴の奏する作用効果を発揮することができる。
更に好ましくは、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置において、前記可変抵抗体が、最下層の金属配線層より上層に形成されていることを第4の特徴とする。可変抵抗素子とトランジスタ等の能動素子からなるメモリセルを想定した場合に、可変抵抗素子とトランジスタを上下に配置できるためメモリセルの縮小化が図れる。しかも、可変抵抗体が低温プロセスで形成されるため、下層に配置された金属配線への熱的ダメージも回避される。
更に好ましくは、上記第1または第2の特徴の本発明に係る不揮発性半導体記憶装置において、前記可変抵抗体が、非結晶状態或いは結晶と非結晶の混在した状態となる成膜温度で成膜された後に、前記成膜温度より高温で、且つ、前記可変抵抗体が結晶と非結晶の混在した状態を維持可能な温度範囲でアニール処理されて形成されることを第5の特徴とする。また、第5の特徴の本発明に係る不揮発性半導体記憶装置において、前記成膜温度が500℃以下であることが好ましく、更に、前記可変抵抗体が、一般式Pr1−xCaxMnO3で表されるプラセオジウム・カルシウム・マンガン酸化物であることが好ましい。
上記第5の特徴の不揮発性半導体記憶装置によれば、前記可変抵抗体の初期抵抗値は、成膜後のアニール処理によっても変化することから、成膜時に非結晶状態或いは結晶と非結晶の混在した状態にあって、適正な初期抵抗値より高抵抗状態であっても、その後のアニール処理で、結晶と非結晶の混在した状態を維持可能な温度範囲であれば、低抵抗に成り過ぎずに、可変抵抗体の膜厚等の幾何学的寸法を変更せずに可変抵抗素子に要求される特性に応じた適正に動作可能な初期抵抗値を設定することが可能となる。
本発明に係る不揮発性半導体記憶装置(以下、適宜「本発明装置」という。)の一実施の形態につき、図面に基づいて説明する。
図2は、本発明装置100に用いられる不揮発性記憶素子としての可変抵抗素子10の基本的な構造を示す断面図である。可変抵抗素子10は、基本素子構造として、下部電極7とペロブスカイト型金属酸化膜からなる可変抵抗体8と上部電極9が順番に積層した積層構造となっている。
可変抵抗体8となるペロブスカイト型金属酸化物としては、例えば、Pr1−xCaxMnO3(PCMO)、Pr1−x(Ca,Sr)xMnO3、Nd0.5Sr0.5MnO3、La1−xCaxMnO3、La1−xSrxMnO3、Gd0.7Ca0.3BaCo2O5+5など数多く知られているが、EPIR効果を呈する本発明の可変抵抗体8に用いられる材料としては、その中でも遷移金属−酸素結合のネットワークの歪が大きく、それによる電荷移動抑制のため電荷秩序相を形成しやすいPr1−xCaxMnO3系がより大きなEPIR効果を示し、更に外部摂動による電荷秩序相の融解現象を生じやすいx=0.3付近の相境界に近接した組成が好ましい。
下部電極7としては、ペロブスカイト型金属酸化物との格子整合性が高く、高導電性、及び高耐酸化性をもつPt、Pd、Rh、Irに代表される白金族金属を含む貴金属単体及び貴金属間の合金或いはそれら金属をベースとした多種の合金が好ましい。
一方、上部電極9は高温酸素雰囲気下に必ずしも晒されないため、これら貴金属元素に限定されずAl、Cu、Ni、Ti、Ta等の金属や酸化物導電体など様々な材料が適用可能である。尚、下部電極と下地基板との間には、反応防止及び密着性改善のためのバリア密着層を適宜挿入する。例えば、シリコン基板を用いて基板−下部電極間と電気的接続を確保する場合、Pt−Si間で顕著な合金化が生ずるため、導電性かつバリア性を持つTi、TiN、Ti1−XAlXN、TaN、TiSiN、TaSiNなどを挿入することが有効であり、SiO2層で被覆されている場合は上記バリア層を適用することもできるが、酸化による問題が生じない酸化物のTiOx、IrO2などを用いることが有効である。
下部電極7の成膜手法としては、スパッタリング法、真空蒸着法,MOCVD(有機金属化学的気相成長法)法など各種手法を適宜用いることができるが、配向性制御、応力制御の観点から成長パラメータを広範囲で設定できるスパッタリング法が好ましい。
可変抵抗体8となるペロブスカイト型金属酸化物薄膜の成膜手法としては、スパッタリング法を用いる。図3は、後述するように、PCMO膜の抵抗率の成膜温度依存性を示すものであるが、350℃以下では、高抵抗になる。高抵抗では、不揮発性記憶素子の書き込み、消去電圧が高電圧となり、半導体集積回路の動作電圧以上になる。また、不揮発性記憶素子を微細化するに従ってより高抵抗になるといった不都合が生じる。本発明では、350℃から500℃の範囲内の成膜温度を用いることにより、所望の動作電圧範囲内でスイッチ動作する初期抵抗値に調整可能とすべく、低温プロセスで形成可能なPCMO膜を形成する。
PCMO膜の成膜温度をパラメータとして、可変抵抗素子を作成し、これらの抵抗率を測定した結果を図3に示す。本実施の形態の場合、抵抗率が100Ωcm以下で、完全に結晶化したPCMO膜が形成されており、抵抗率が1MΩcm以上で、非晶質だけからなるPCMO膜が形成されていた。抵抗率が100Ωcmから1MΩcmの間では、結晶と非晶質が混在したPCMO膜が形成されていた。図3から明らかなように、抵抗率は、PCMO膜の成膜温度で制御することが可能であるので、図1に示すような正常にスイッチング動作する可変抵抗素子の初期抵抗値を、成膜温度を調整することで得ることが可能である。
次に、図4に例示するような2つの可変抵抗素子10a,10bを備えた3層メタル配線プロセスを用いて形成されるメモリセル構成について説明する。当該メモリセルは、図4(A)の等価回路に示すように、2つの可変抵抗素子10a,10bと、メモリセルを選択するためのMOSFETからなる選択トランジスタ6で構成されている。このメモリセル構成では、ワード線電位によって選択トランジスタ6がオン状態になって、メモリセルが選択され、更に、2つのビット線1またはビット線2の何れかに所定の読み出し、書き込み、または、消去電圧が印加されることによって、選択されたメモリセル内の可変抵抗素子10a,10bの一方が選択される構成となっている。
図4(B)にその断面構造を示す。選択トランジスタ6は、半導体基板1上に作製したソース領域2、ドレイン領域3、ゲート酸化膜4上に形成されたゲート電極5から構成され、ドレイン領域3が、2つの可変抵抗素子10a,10bの各下部電極7と電気的に接続している。2つの可変抵抗素子10a,10bより下層に1層目メタル配線11が形成され、一部はコンタクト14を介してソース領域2と接続してソース線を形成するのに用いられ、他の一部は、コンタクト14を介してドレイン領域3と接続して上記2つの下部電極7との中継電極11aに用いられる。下側の可変抵抗素子10aの上層に2層目メタル配線12が形成され、一部は第1ビア15を介して下側の可変抵抗素子10aの上部電極9と接続してビット線1を形成するのに用いられ、他の一部は、上側の可変抵抗素子10aの下部電極7と上記中継電極11aを中継するのに用いられる。上側の可変抵抗素子10bの上層に3層目メタル配線13が形成され、第2ビア16を介して上側の可変抵抗素子10bの上部電極9と接続してビット線2を形成するのに用いられる。このように、2つの可変抵抗素子10a,10bを選択トランジスタ6の上方に重ねて形成することで、メモリセルの高密度実装が可能となる。尚、コンタクト14は半導体基板1と1層目メタル配線11間の第1層間絶縁体17に、第1ビア15は1層目メタル配線11と2層目メタル配線12間の第2層間絶縁体18に、第2ビア16は2層目メタル配線12と3層目メタル配線13間の第3層間絶縁体19に、夫々上下層間を電気的に連絡するために設けられている。
図4に例示するメモリセル構成では、半導体集積回路のトランジスタ形成工程後の3層メタル配線の配線工程中に2つの可変抵抗素子10a,10bを形成する。配線工程において、Al配線では融点が660℃と低く、より比抵抗が低いCu配線を使用する場合では、高温になるほどCuが絶縁層へ拡散しやすいため、可変抵抗素子10a,10bの形成では、電極の形成を含めて、1層目及び2層目メタル配線11,12への熱的ダメージを回避するためにAlの融点以下、例えば500℃以下の熱処理を用いる。
図5に、2層目及び3層目メタル配線にCu配線を用いた3層メタル配線プロセスで作製される半導体集積回路へ、2つの可変抵抗素子10a,10bを作り込む場合の工程例を示す。図5に示す工程表の右欄は各工程における処理温度を示している。本工程例では、3層目メタル配線上にAlパッドを作成する例を示している。図5より明らかなように、第1層間絶縁体17と1層目メタル配線11の形成工程以降の最高温度は420℃であり、PCMO膜8の成膜温度を420℃から500℃にすると、Cu配線の層間絶縁体への拡散を抑制し、且つ、層間絶縁体と配線を形成する工程からの熱処理の影響を受けないPCMO膜8を形成することができる。
ところで、PCMO膜8の成膜温度を420℃以下にする場合は、層間絶縁体の堆積温度とH2シンターの熱処理の影響でアニールされる結果となり、PCMO膜の初期抵抗値が変化する。図3に示すように、成膜後に成膜温度より高温の600℃でアニール処理すると、初めの成膜温度が500℃以下の領域では、初期の膜質が非晶質或いは非晶質と結晶の混在した中間状態であるため、非晶質部分が結晶化して抵抗率が低下する現象が見られる。
従って、PCMO膜等の可変抵抗体8の第2の形成方法としては、所望の動作電圧範囲内でスイッチ動作する初期抵抗値となる成膜温度より低い成膜温度で一旦、可変抵抗体8を非晶質或いは非晶質と結晶の混在した中間状態として形成し、つまり、所望の初期抵抗値より高抵抗状態で形成し、その後に、成膜温度より高温でアニール処理を行い、所望の初期抵抗値まで低抵抗化することもできる。本発明装置100に用いられる可変抵抗素子10では、アニール後の可変抵抗体8が、非晶質と結晶の混在した中間状態に維持されることで、アニール条件(アニール温度、アニール時間、または、その両方)を適切に制御することで、上記非晶質と結晶の混在状態を制御でき、結果として所望の初期抵抗値まで低抵抗化することができる。
図6と図7は、可変抵抗体8がPCMO膜で形成された可変抵抗素子10の断面TEM像の一例である。図6と図7に示すように、可変抵抗素子10は、図2に示す基本素子構造を有し、且つ、可変抵抗体8が、結晶部と非晶質部が混在した中間状態となっている。
図6は、PCMO膜8を、スパッタリング法を用いて300℃で成膜した後、酸素雰囲気中においてアニール温度500℃、アニール時間15分間でアニール処理して形成した場合の断面TEM像であり、上部電極から下部電極に跨る結晶領域が、非晶質膜中に、部分的に形成されており、このような部分結晶領域が非晶質膜中に点在する構造となっていることが分かる。図7は、PCMO膜8を、スパッタリング法を用いて300℃で成膜した後、窒素雰囲気中において、アニール温度525℃、アニール時間15分間でアニール処理して形成した場合の断面TEM像であり、上部電極側から、可変抵抗体の中ほどまで、非晶質の中に部分的な結晶領域が形成されており、このような部分結晶領域が非晶質膜中に点在する構造となっていることが分かる。また、微結晶粒が非結晶質中に点在する場合も確認されている。
次に、上記第2の形成方法で非晶質と結晶の混在した可変抵抗体8を形成する場合の、可変抵抗素子10の製造過程について説明する。但し、以下の説明では、選択トランジスタを備えたメモリセルとしてではなく、可変抵抗素子10単体での製造過程につき簡単に説明する。
先ず、シリコン基板の上のシリコン酸化膜、TiO2を積層した上に、下部電極となるPtをスパッタリング法で堆積させる。次に、下部Pt電極膜上に、PCMO膜をスパッタ法により、300℃で100nmの厚さに成膜し、アニール温度500℃、アニール時間15分間で、酸素雰囲気中においてアニール処理をする。その上に、上部電極となるPtをスパッタリング法で堆積させる。その後、上部電極、PCMO膜、下部電極の順番でエッチングして、可変抵抗素子の構造を形成する。そして、層間絶縁物(シリコン酸化膜等)を体積し、コンタクトホールを形成することにより、下部電極と上部電極上にコンタクトホールを開口する。そして、Al等の金属を堆積し、パターニングすることにより、上部Pt電極と下部Pt電極の配線を行う。上記要領で作製したPCMO膜は、図6に示すように、結晶と非晶質が混在した構造であることが確認できた。また、PCMO膜を50μm×50μmの大きさで形成した可変抵抗素子のスイッチング動作例を図8に示す。スイッチング動作は、上部電極に正負両極性の電圧パルス(パルス幅100ns)を印加し、各パルス印加後に0.8Vの電圧を上部電極に与え、上部電極と下部電極間に流れる電流を計測して、抵抗値の変化を観察した。
図3において、可変抵抗素子を、スパッタリング法を用いて300℃、400℃、450℃、500℃、600℃で夫々成膜した後、600℃で15分間アニール処理した場合についても、PCMO膜の抵抗率を示す。成膜温度が300℃から500℃未満の範囲で、非晶質を含むPCMO膜が形成される場合、600℃で15分間アニール処理することにより、PCMO膜の成膜直後の抵抗率からの抵抗率の低下が確認され、結晶と非結晶が混在するPCMO膜を作製することができた。このことから、非晶質が存在するPCMO膜をスパッタリング法で形成した後、成膜温度以上の温度でアニールすることで、可変抵抗素子の初期抵抗値を制御することができることが分った。また、アニール時間を長くすることで、結晶化部が増えることにより、抵抗率が下がることを確認しており、アニール時間によっても、可変抵抗素子の初期抵抗を制御することができることが分った。
次に、本発明装置100として、上記要領で作製される可変抵抗素子10をメモリセルとしてアレイ状に配置してメモリアレイ101を形成して、大容量の不揮発性半導体記憶装置を構成する場合の構成例を、図面を用いて説明する。
図9は、本発明装置100のブロック図を示すものである。本発明装置100は、メモリアレイ101内に情報が記憶され、メモリアレイ101は上述のようにメモリアセルを複数配置した構成を用い、メモリアレイ101内のメモリセルに情報を記憶し、読み出すことができる。
図10にメモリアレイ101を構成するメモリセル20の断面の模式図を示す。図10に示すように、メモリセル20は、半導体基板1上に作製したソース領域2、ドレイン領域3、ゲート酸化膜4上に形成されたゲート電極5からなる選択トランジスタ6と、電圧印加によって抵抗値が変化する可変抵抗体8を下部電極7と上部電極9間に挟持してなる可変抵抗素子10を、ドレイン領域3と下部電極7を電気的に接続して直列に接続して形成されている。また、上部電極9は、ビット線となる2層目メタル配線12に接続され、ゲート電極5はワード線に接続され、ソース領域は、ソース線となる拡散層または1層目メタル配線11に接続される。可変抵抗素子10は、図2に示す単体の可変抵抗素子10と同じ要領で形成される。図4に例示したメモリセル構成との違いは、1つのメモリセル内に1つの可変抵抗素子10を備えて構成されている点である。1つのメモリセル内に配置する可変抵抗素子10の個数は、構成する記憶装置全体の特性や機能に応じて決定すればよい。
図11にメモリアレイ101の一構成例を模式的に示す。この構成において、メモリアレイ101はビット線m本(BL1〜BLm)とワード線n本(WL1〜WLn)の交点にメモリセル20がm×n個配置した構成になる。また、ソース線がn本(SL1〜SLn)で、ワード線と平行に配置される構成となっている。尚、メモリアレイ101の構成は、図11の構成に限定されるものではない。
このように、メモリセル20を選択トランジスタ6と可変抵抗素子10の直列回路で構成することにより、ワード線の電位によって選択されたメモリセル20の選択トランジスタ6がオン状態となり、更に、ビット線の電位によって選択されたメモリセル20の可変抵抗素子10にのみ選択的に書き込み或いは消去電圧が印加され、可変抵抗素子10の可変抵抗体8の抵抗値を変化可能とする構成となっている。
図9に示す本発明装置100の周辺回路を含むブロック構成は、一般的な不揮発性半導体記憶装置のブロック構成と同様或いは類似の構成である。簡単に各回路ブロックの説明を行う。アドレス線102から入力されたアドレスに対応したメモリアレイ101内の特定のメモリセルに情報が記憶され、その情報はデータ線103を通り、外部装置に出力される。ワード線デコーダ104は、アドレス線102に入力された信号に対応するメモリアレイ101のワード線を選択し、ビット線デコーダ105は、アドレス線102に入力されたアドレス信号に対応するメモリアレイ101のビット線を選択し、更に、ソース線デコーダ106は、アドレス線102に入力されたアドレス信号に対応するメモリアレイ101のソース線を選択する。制御回路108は、メモリアレイ101の書き込み、消去、読み出しの制御を行う。制御回路108は、アドレス線102から入力されたアドレス信号、データ線103から入力されたデータ入力(書き込み時)、制御信号線110から入力された制御入力信号に基づいて、ワード線デコーダ104、ビット線デコーダ105、ソース線デコーダ106、電圧スイッチ回路109、メモリアレイ101の読み出し、書き込み、及び、消去動作を制御する。図9に示す例では、制御回路108は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路109は、メモリアレイ101の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の電圧を与える。Vccはデバイスの供給電圧、Vssはグランド電圧、Vppは書き込みまたは消去用の電圧である。また、データの読み出しは、メモリアレイ101からビット線デコーダ105、読み出し回路107を通って行われる。読み出し回路107は、データの状態を判定し、その結果を制御回路108に送り、データ線103へ出力する。
尚、図9に例示した本発明装置100のブロック構成及びメモリセルの構成は、一例であり、適宜可変抵抗素子10の特性等に応じて変更可能である。例えば、メモリセル20を選択トランジスタ6と可変抵抗素子10の直列回路で構成せずに、可変抵抗素子10単体で構成するようにしても構わない。或いは、選択トランジスタ6に代えて選択ダイオードを用いても構わない。
以上詳細に説明したように、本発明に係る不揮発性半導体記憶装置は、可変抵抗素子を構成するペロブスカイト型金属酸化膜からなる可変抵抗体として、結晶と非晶質を混在させることによって、成膜温度、または、アニール条件を制御することで不揮発性半導体記憶装置として適正なスイッチ動作可能な初期抵抗値範囲に初期抵抗値を調整することができ、可変抵抗体の膜厚等の幾何学的寸法を変更せずに可変抵抗素子に要求される特性に応じた適正に動作可能な初期抵抗値を設定することが可能となる。
1 半導体基板
2 ソース領域
3 ドレイン領域
4 ゲート酸化膜
5 ゲート電極
6 選択トランジスタ
7 下部電極
8 可変抵抗体
9 上部電極
10 可変抵抗素子
10a 可変抵抗素子
10b 可変抵抗素子
11 1層目メタル配線
12 2層目メタル配線
13 3層目メタル配線
14 コンタクト
15 第1ビア
16 第2ビア
17 第1層間絶縁体
18 第2層間絶縁体
19 第3層間絶縁体
20 メモリセル
100 不揮発性半導体記憶装置
101 メモリアレイ
102 アドレス線
103 データ線
104 ワード線デコーダ
105 ビット線デコーダ
106 ソース線デコーダ
107 読み出し回路
108 制御回路
109 電圧スイッチ回路
110 制御信号線
2 ソース領域
3 ドレイン領域
4 ゲート酸化膜
5 ゲート電極
6 選択トランジスタ
7 下部電極
8 可変抵抗体
9 上部電極
10 可変抵抗素子
10a 可変抵抗素子
10b 可変抵抗素子
11 1層目メタル配線
12 2層目メタル配線
13 3層目メタル配線
14 コンタクト
15 第1ビア
16 第2ビア
17 第1層間絶縁体
18 第2層間絶縁体
19 第3層間絶縁体
20 メモリセル
100 不揮発性半導体記憶装置
101 メモリアレイ
102 アドレス線
103 データ線
104 ワード線デコーダ
105 ビット線デコーダ
106 ソース線デコーダ
107 読み出し回路
108 制御回路
109 電圧スイッチ回路
110 制御信号線
Claims (7)
- ペロブスカイト型金属酸化膜からなる可変抵抗体を有する可変抵抗素子を備えてなる不揮発性半導体記憶装置であって、
前記可変抵抗体が結晶と非結晶の混在した状態で成膜されていることを特徴とする不揮発性半導体記憶装置。 - 前記可変抵抗素子が、下部電極と前記可変抵抗体と上部電極を順番に積層してなることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記可変抵抗体が、350℃〜500℃の範囲内の成膜温度で成膜された一般式Pr1−xCaxMnO3で表されるプラセオジウム・カルシウム・マンガン酸化物であることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記可変抵抗体が、最下層の金属配線層より上層に形成されていることを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置。
- 前記可変抵抗体が、非結晶状態或いは結晶と非結晶の混在した状態となる成膜温度で成膜された後に、前記成膜温度より高温で、且つ、前記可変抵抗体が結晶と非結晶の混在した状態を維持可能な温度範囲でアニール処理されて形成されることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記成膜温度が500℃以下であることを特徴とする請求項5に記載の不揮発性半導体記憶装置。
- 前記可変抵抗体が、一般式Pr1−xCaxMnO3で表されるプラセオジウム・カルシウム・マンガン酸化物であることを特徴とする請求項5または6に記載の不揮発性半導体記憶装置。
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