KR20140036620A - 오토 리프레쉬 커맨드를 사용하지 않고 리프레쉬를 수행할 수 있는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

오토 리프레쉬 커맨드를 사용하지 않고 리프레쉬를 수행할 수 있는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

오토 리프레쉬 커맨드를 사용하지 않고 리프레쉬를 수행할 수 있는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템이 개시된다. 반도체 메모리 장치는 내부 어드레스 발생회로, 내부 커맨드 발생회로 및 메모리 셀 어레이를 포함하고, 리드(read) 또는 라이트(write) 커맨드가 입력되었을 때, 제 1 메모리 뱅크 그룹의 일부 메모리 뱅크(들)이 리드 또는 라이트 동작을 수행할 때, 상기 제 1 메모리 뱅크 그룹의 나머지 메모리 뱅크(들)은 리프레쉬 동작을 수행할 수 있다. 따라서, 반도체 메모리 장치는 어드레싱이 쉽고 데이터 밴드폭을 전부 사용할 수 있으며, 레이턴시가 변하지 않는다.

Description

오토 리프레쉬 커맨드를 사용하지 않고 리프레쉬를 수행할 수 있는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF PERFORMING REFRESH OPERATION WITHOUT AUTO REFRESH COMMAND AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치에는 휘발성 메모리 장치와 비휘발성 메모리 장치가 있다. 제품은 DRAM(Dynamic Random Access Memeory) 등의 휘발성 메모리 장치는 메모리 셀에 저장된 데이터를 보존하기 위해 일정 시간마다 리프레쉬(refresh)를 수행할 필요가 있다.
본 발명의 목적은 오토 리프레쉬 커맨드를 사용하지 않고 리프레쉬를 수행할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 오토 리프레쉬 커맨드를 사용하지 않고 리프레쉬를 수행할 수 있는 반도체 메모리 장치의 제어 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 내부 어드레스 발생회로, 내부 커맨드 발생회로 및 메모리 셀 어레이를 포함한다.
내부 어드레스 발생회로는 외부 어드레스를 분석하고 외부 어드레스의 타이밍을 제어하여 내부 어드레스를 발생한다. 내부 커맨드 발생회로는 상기 외부 어드레스와 외부 커맨드에 기초하여 오토 리프레쉬 타이밍을 제어하고, 상기 외부 커맨드의 타이밍을 제어하여 내부 커맨드를 발생한다. 메모리 셀 어레이는 복수의 메모리 뱅크를 포함하고 상기 내부 어드레스 및 상기 내부 커맨드에 응답하여 동작하는 메모리 뱅크 그룹을 적어도 하나 구비한다. 상기 반도체 메모리 장치는 리드(read) 또는 라이트(write) 커맨드가 입력되었을 때, 제 1 메모리 뱅크 그룹의 일부 메모리 뱅크(들)이 리드 또는 라이트 동작을 수행할 때, 상기 제 1 메모리 뱅크 그룹의 나머지 메모리 뱅크(들)은 리프레쉬 동작을 수행할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 내부 어드레스는 로우 어드레스와 칼럼 어드레스가 통합된 어드레스 구조를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 리드 또는 라이트 동작을 수행하는 메모리 뱅크(들)은 상기 리드(read) 또는 라이트(write) 커맨드가 입력되면, 자동으로 액티브(active), 리드/라이트 및 프리차지(precharge) 동작을 수행할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 액티브 커맨드나 프리차지 커맨드를 사용하지 않고 상기 액티브 동작 및 상기 프리차지 동작을 수행할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 오토 리프레쉬 커맨드를 사용하지 않고 상기 리프레쉬 동작을 수행할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이의 제 2 메모리 뱅크 그룹은 상기 제 1 메모리 뱅크 그룹과 독립적으로 동작할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 상기 제 1 메모리 뱅크 그룹이 활성화 되고, 상기 제 2 메모리 뱅크 그룹이 비활성화 된 경우, 상기 제 2 메모리 뱅크 그룹에 포함된 메모리 뱅크들은 자동으로 리프레쉬를 수행할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 버스트(burst) 길이(BL)가 긴 데이터 입출력 구조를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 입출력 센스 앰프 및 입출력 회로를 더 포함할 수 있다. 입출력 센스 앰프는 상기 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 제 1 데이터를 발생하고, 입력 데이터를 메모리 셀 어레이에 전달한다. 입출력 회로는 상기 제 1 데이터에 대해 출력순서를 결정하고 병렬-직렬 변환을 수행하여 출력 데이터를 발생하고, 상기 입력 데이터를 버퍼링하여 입출력 센스 앰프에 제공한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 제어 방법은 제 1 메모리 뱅크 그룹에 포함된 제 1 메모리 뱅크에 대해 데이터 입출력 동작을 수행하는 단계; 상기 제 1 메모리 뱅크 그룹에 포함된 제 2 메모리 뱅크에 대해 리프레쉬 동작을 수행하는 단계; 상기 제 1 메모리 뱅크 그룹에 포함된 상기 제 1 메모리 뱅크에 대해 리프레쉬 동작을 수행하는 단계; 및 상기 제 1 메모리 뱅크 그룹에 포함된 상기 제 2 메모리 뱅크에 대해 데이터 입출력 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치의 동작 방법은 제 2 메모리 뱅크 그룹에 포함된 메모리 뱅크들에 대해 리프레쉬를 수행하는 단계를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치의 동작 방법은 오토 리프레쉬 커맨드를 사용하지 않고 상기 리프레쉬 동작을 수행할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 메모리 뱅크 그룹에 포함된 상기 제 1 메모리 뱅크에 대해 데이터 입출력 동작을 수행하는 단계와 상기 제 1 메모리 뱅크 그룹에 포함된 상기 제 2 메모리 뱅크에 대해 리프레쉬 동작을 수행하는 단계는 동시에 수행될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 메모리 뱅크 그룹에 포함된 상기 제 1 메모리 뱅크에 대해 리프레쉬 동작을 수행하는 단계와 상기 제 1 메모리 뱅크 그룹에 포함된 상기 제 2 메모리 뱅크에 대해 데이터 입출력 동작을 수행하는 단계는 동시에 수행될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 리드 또는 라이트 커맨드가 입력되면 메모리 셀 어레이의 하나의 메모리 뱅크 그룹에 포함된 제 1 메모리 뱅크가 입출력 동작을 수행할 때, 제 2 메모리 뱅크는 리프레쉬 동작을 수행할 수 있고, 제 1 메모리 뱅크가 리프레쉬 동작을 수행할 때, 제 2 메모리 뱅크는 입출력 동작을 수행할 수 있다. 따라서, 본 발명의 실시예들에 따른 반도체 메모리 장치는 오토 리프레쉬 커맨드를 사용하지 않고 리프레쉬를 수행할 수 있다. 따라서, 본 발명의 실시예들에 따른 반도체 메모리 장치는 어드레싱이 쉽고 데이터 밴드폭을 전부 사용할 수 있으며, 레이턴시가 변하지 않는다. 따라서, 본 발명의 실시예들에 따른 반도체 메모리 장치는 버스트 길이가 긴 데이터 입출력 구조를 갖는 시스템에 적합하며, 데이터를 저장하는 용도에 적합하다.
도 1은 본 발명의 하나의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2 는 본 발명의 하나의 실시 예에 따른 반도체 메모리 장치의 제어 방법을 나타내는 흐름도이다.
도 3은 본 발명의 하나의 실시 예에 따른 버스트 리드(burst read) 동작을 하는 반도체 메모리 장치의 동작을 나타내는 도면이다.
도 4는 본 발명의 하나의 실시 예에 따른 반도체 메모리 장치의 어드레스 생성 방법을 나타내는 도면이다.
도 5는 도 1의 반도체 메모리 장치의 레이아웃 구조 하나의 예를 나타내는 평면도이다.
도 6 내지 도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 적층 반도체 장치의 하나를 나타내는 간략화된 투시도이다.
도 10 내지 도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 예들을 나타내는 블록도들이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 반도체 메모리 장치(100)를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 내부 어드레스 발생회로(110), 내부 커맨드 발생회로(120), 메모리 셀 어레이(130), 입출력 센스 앰프(140) 및 입출력 회로(150)를 포함할 수 있다.
내부 어드레스 발생회로(110)는 외부 어드레스(ADDR)를 분석하고 외부 어드레스(ADDR)의 타이밍을 제어하여 내부 어드레스를 발생한다. 내부 커맨드 발생회로(120)는 외부 어드레스(ADDR)와 외부 커맨드(CMD)에 기초하여 오토 리프레쉬 타이밍을 제어하고, 외부 커맨드(CMD)의 타이밍을 제어하여 내부 커맨드를 발생한다. 메모리 셀 어레이는 복수의 메모리 뱅크를 포함하고 상기 내부 어드레스 및 상기 내부 커맨드에 응답하여 동작하는 메모리 뱅크 그룹을 적어도 하나 구비한다.
내부 어드레스 발생회로(110)는 외부 어드레스(ADDR)를 분석하는 어드레스 분석기(address parser)(112) 및 외부 어드레스(ADDR)의 타이밍을 제어하여 내부 어드레스를 발생하는 어드레스 타이밍 제어회로(114)를 포함할 수 있다. 내부 커맨드 발생회로(120)는 외부 커맨드(CMD)의 타이밍을 제어하는 커맨드 타이밍 제어회로(122) 및 외부 어드레스(ADDR)와 외부 커맨드(CMD)에 기초하여 오토 리프레쉬 타이밍을 제어하는 오토 리프레쉬 타이머(124)를 포함할 수 있다.
내부 커맨드 발생회로(120)는 메모리 셀 어레이(130)의 제 1 메모리 뱅크 그룹(GROUP1)과 제 2 메모리 뱅크 그룹(GROUP2)이 독립적으로 동작하도록 커맨드의 타이밍을 제어할 수 있다. 예를 들어, 반도체 메모리 장치(100)는 제 1 메모리 뱅크 그룹(GROUP1)이 리드(read) 동작을 할 때, 리드 커맨드(RD)만 입력되면, 액티브 동작(ACT)을 수행하고, 제 1 메모리 뱅크 그룹(GROUP1)에 대해 n 회 버스트 리드(burst read) 동작을 수행하고, 프리차지 동작을 수행할 수 있다. 마찬가지로, 반도체 메모리 장치(100)는 제 1 메모리 뱅크 그룹(GROUP1)이 라이트(write) 동작을 할 때, 라이트 커맨드(WR)만 입력되면, 액티브 동작(ACT)을 수행하고, 제 1 메모리 뱅크 그룹(GROUP1)에 대해 n 회 버스트 리드(burst read) 동작을 수행하고, 프리차지 동작을 수행할 수 있다.
리드 또는 라이트 커맨드가 입력되었을 때, 제 1 메모리 뱅크 그룹의 일부 메모리 뱅크(들)이 리드 또는 라이트 동작을 수행할 때, 상기 제 1 메모리 뱅크 그룹의 나머지 메모리 뱅크(들)은 리프레쉬 동작을 수행할 수 있다.
또한, 제 1 메모리 뱅크 그룹이 활성화 되고, 제 2 메모리 뱅크 그룹이 비활성화 된 경우, 제 2 메모리 뱅크 그룹에 포함된 메모리 뱅크들은 자동으로 리프레쉬를 수행할 수 있다. 또한, 제 1 메모리 뱅크 그룹(GROUP1)이 리드 동작을 하는 동안, 제 2 메모리 뱅크 그룹(GROUP2)도 리드 동작을 수행할 수도 있고, 리프레쉬 동작을 수행할 수도 있다.
입출력 센스 앰프(140)는 메모리 셀 어레이(1500)로부터 출력되는 데이터를 증폭하여 제 1 데이터를 발생하고, 입력 데이터(DIN)를 메모리 셀 어레이(130)에 전달한다. 입출력 회로(150)는 상기 제 1 데이터에 대해 출력순서를 결정하고 병렬-직렬 변환을 수행하여 출력 데이터(DOUT)를 발생하고, 입력 데이터(DIN)를 버퍼링하여 입출력 센스 앰프(140)에 제공한다.
도 1의 반도체 메모리 장치는 프로그램을 제외한 데이터만을 저장하기 위한 데이터 메모리일 수 있다.
도 2 는 본 발명의 하나의 실시 예에 따른 반도체 메모리 장치의 제어 방법을 나타내는 흐름도이다.
도 2를 참조하면, 본 발명의 하나의 실시 예에 따른 반도체 메모리 장치의 제어 방법은 다음의 동작들을 포함할 수 있다.
1) 제 1 메모리 뱅크 그룹에 포함된 제 1 메모리 뱅크에 대해 데이터 입출력 동작을 수행한다(S1).
2) 제 1 메모리 뱅크 그룹에 포함된 제 2 메모리 뱅크에 대해 리프레쉬 동작을 수행한다(S2).
3) 제 1 메모리 뱅크에 대해 리프레쉬 동작을 수행한다(S3).
4) 제 2 메모리 뱅크에 대해 데이터 입출력 동작을 수행한다(S4).
5) 제 2 메모리 뱅크 그룹에 포함된 메모리 뱅크들에 대해 리프레쉬를 수행한다(S5).
도 2에서, 동작 S1과 S2는 동시에 진행될 수 있고, S3과 S4는 동시에 진행될 수 있다. 즉, 제 1 메모리 뱅크 그룹에 포함된 제 1 메모리 뱅크에 대해 데이터 입출력 동작을 수행하는 동안, 제 1 메모리 뱅크 그룹에 포함된 제 2 메모리 뱅크에 대해 리프레쉬 동작을 수행할 수 있다. 또한, 제 1 메모리 뱅크 그룹에 포함된 제 1 메모리 뱅크에 대해 리프레쉬 동작을 수행하는 동안, 제 1 메모리 뱅크 그룹에 포함된 제 2 메모리 뱅크에 대해 데이터 입출력 동작을 수행할 수 있다.
도 2에 도시된 바와 같이, 제 2 메모리 뱅크 그룹은 제 1 메모리 뱅크 그룹과 독립적으로 동작할 수 있으며, 제 2 메모리 뱅크 그룹이 액티브 되지 않을 때, 제 2 메모리 뱅크 그룹은 리프레쉬를 수행할 수 있다. 또한, 제 2 메모리 뱅크 그룹이 액티브 되었을 때, 제 2 메모리 뱅크 그룹은 데이터 입출력 동작을 수행할 수 있다.
도 3은 본 발명의 하나의 실시 예에 따른 버스트 리드(burst read) 동작을 하는 반도체 메모리 장치의 동작을 나타내는 도면이다. 버스트 리드는 하나의 리드 커맨드 또는 라이트 커맨드가 입력되었을 때, 여러 개의 데이터가 한꺼번에 독출되거나 기입되는 동작 모드이다.
도 3에서, 메모리 뱅크 그룹 내에 있는 제 1 메모리 뱅크(Bank A)가 액티브 동작을 할 때(11) 메모리 뱅크 그룹 내에 있는 제 2 메모리 뱅크(Bank B)는 리프레쉬 동작을 할 수 있다. 제 1 메모리 뱅크(Bank A)는 리드(read) 커맨드가 입력되었을 때, 액티브 동작(11), 리드 동작(12), 프리차지 동작(13) 및 리프레쉬 동작(14)을 자동적으로 수행할 수 있다. 리드 동작(12) 동안 반도체 메모리 장치의 버스트 길이(burst length)에 따라 메모리 뱅크 내에 저장된 데이터들을 읽어 낸다. 제 2 메모리 뱅크(Bank B)도 제 1 메모리 뱅크(Bank A) 같은 식으로 리드(read) 커맨드가 입력되었을 때, 액티브 동작(16), 리드 동작(17), 프리차지 동작(18) 및 리프레쉬 동작(15)을 자동적으로 수행할 수 있다.
즉, 본 발명의 하나의 실시 예에 따른 반도체 메모리 장치는 리프레쉬 커맨드를 외부에서 인가하지 않고서도 리프레쉬 동작을 수행할 수 있다.
도 4는 본 발명의 하나의 실시 예에 따른 반도체 메모리 장치의 어드레스 생성 방법을 나타내는 도면이다. 도 4는 버스트 길이(BL)가 128인 경우 반도체 메모리 장치의 어드레스 생성 방법을 나타내고 있다. 새로운 어드레스는 로우 어드레스(ROW ADDRESS)와 칼럼 어드레스(COLUMN ADDRESS)가 통합된 구조이며, BL에 128이므로, 하위 7비트(Bit6:Bit0)는 돈 캐어(don't care) 조건이 된다.
도 5는 도 1의 반도체 메모리 장치의 레이아웃 구조 하나의 예를 나타내는 평면도이다.
도 5를 참조하면, 반도체 메모리 장치(200)은 4개의 메모리 뱅크 그룹(BANK GROUP1- BANK GROUP4)를 포함한다. 메모리 뱅크 그룹(BANK GROUP1- BANK GROUP4)들은 각각 2 개의 메모리 뱅크를 포함한다. BANK GROUP1은 메모리 뱅크들(BANK A, BANK B)을 포함하고, BANK GROUP2는 메모리 뱅크들(BANK C, BANK D)을 포함하고, BANK GROUP3은 메모리 뱅크들(BANK E, BANK F)을 포함하고, BANK GROUP 4는 메모리 뱅크들(BANK G, BANK H)을 포함한다. 또한, 반도체 메모리 장치(200)의 가장자리와 가운데 위치한 주변(peripheral) 영역에 외부와 통신하는 데 이용하기 위한 패드들(PAD)이 배치되어 있다.
상술한 바와 같이, BANK GROUP1에 포함된 BANK A가 리드 또는 라이트 동작 모드에서 데이터 입출력 동작을 수행할 때, BANK B는 리프레쉬 동작을 수행할 수 있다. 마찬가지로, BANK GROUP2에 포함된 BANK C가 리드 또는 라이트 동작 모드에서 데이터 입출력 동작을 수행할 때, BANK D는 리프레쉬 동작을 수행할 수 있으며, BANK GROUP3에 포함된 BANK E가 리드 또는 라이트 동작 모드에서 데이터 입출력 동작을 수행할 때, BANK F는 리프레쉬 동작을 수행할 수 있으며, BANK GROUP4에 포함된 BANK G가 리드 또는 라이트 동작 모드에서 데이터 입출력 동작을 수행할 때, BANK H는 리프레쉬 동작을 수행할 수 있다.
도면에는 도시되지 않았으나, 반도체 메모리 장치의 메모리 뱅크 그룹의 개수는 4개뿐만 아니라 8개 또는 그 이상이 될 수 있으며, 각 메모리 뱅크 그룹은 2 개 이상의 메모리 뱅크를 포함할 수 있다.
도 6 내지 도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 6을 참조하면, 메모리 모듈(300)은 인쇄회로기판(310), 복수의 MRAM 메모리 칩(320) 및 커넥터(330)를 포함한다. 복수의 메모리 칩들(320)은 인쇄 회로 기판(310)의 상면과 하면에 결합될 수 있다. 커넥터(330)는 도전선들(미도시)을 통해 복수의 메모리 칩들(320)과 전기적으로 연결된다. 또한, 커넥터(330)는 외부 호스트의 슬롯에 연결될 수 있다.
도 7을 참조하면, 메모리 모듈(400)은 인쇄회로기판(410), 복수의 메모리 칩(440), 커넥터(430) 및 복수의 버퍼들(420)을 포함한다. 복수의 버퍼들(420)은 각각 메모리 칩(440)과 커넥터(430) 사이에 배치될 수 있다.
메모리 칩들(440)과 버퍼들(420)은 인쇄 회로 기판(410)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(410)의 상면 및 하면에 형성되는 메모리 칩들(440)과 버퍼들(420)은 복수의 비아(via) 홀들을 통해 연결될 수 있다.
도 8을 참조하면, 메모리 모듈(500)은 인쇄회로기판(510), 복수의 메모리 칩(520), 커넥터(530), 복수의 버퍼들(540) 및 컨트롤러(550)를 포함한다.
메모리 칩들(520)과 버퍼들(540)은 인쇄 회로 기판(510)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(510)의 상면 및 하면에 형성되는 메모리 칩들(520)과 버퍼들(540)은 복수의 비아 홀들을 통해 연결될 수 있다.
도 6 내지 도 8에서 메모리 칩들은 본 발명의 실시예들에 따른 반도체 메모리 장치들을 포함할 수 있다. 즉, 메모리 칩들은 오토 리프레쉬 커맨드 없이 리프레쉬 동작을 수행할 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치(600)를 포함하는 적층 반도체 장치의 하나를 나타내는 간략화된 투시도이다.
도 9를 참조하면, 반도체 메모리 장치(600)는 관통 전극(Through-Silicon Via)(660)에 의해 전기적으로 연결된 인터페이스 칩(610) 및 메모리 칩들(620, 630, 640, 650)을 포함한다. 도 9에는 두 개의 행으로 배치된 관통 전극(660)이 도시되어 있지만, 적층 반도체 장치(600)는 임의의 개수의 관통 전극들을 가질 수 있다.
적층 반도체 장치(600)에 포함된 메모리 칩들(620, 630, 640, 650)은 본 발명의 실시예들에 따른 반도체 메모리 장치들을 포함할 수 있다. 따라서, 메모리 칩들(620, 630, 640, 650)은 오토 리프레쉬 커맨드 없이 리프레쉬 동작을 수행할 수 있다.
인터페이스 칩(610)은 메모리 칩들(620, 630, 640, 650)과 외부 장치 사이에서 인터페이스를 수행한다.
도 10 내지 도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 예들을 나타내는 블록도들이다.
도 10을 참조하면, 메모리 시스템(700)은 호스트(710) 및 데이터 메모리 장치(720)를 포함한다.
호스트(710)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 데이터 메모리 장치(720)에 제공한다. 데이터(DQ)는 버스를 통해서 호스트(710)에서 데이터 메모리 장치(720)로 전송되거나, 버스를 통해서 데이터 메모리 장치(720)에서 호스트(710)로 전송된다.
데이터 메모리 장치(720)는 본 발명의 실시예들에 따른 반도체 메모리 장치들을 포함할 수 있다. 따라서, 데이터 메모리 장치(720)는 오토 리프레쉬 커맨드 없이 리프레쉬 동작을 수행할 수 있다.
도 11을 참조하면, 메모리 시스템(800)은 호스트(810) 및 데이터 메모리 장치(820)를 포함한다. 도 11의 메모리 시스템(800)은 도 10의 메모리 시스템(700)과 달리, 커맨드(CMD)와 어드레스(ADD)가 패킷화된(packetized) 신호(C/A)이다.
도 12를 참조하면, 메모리 시스템(850)은 CPU(Central Processing Unit)(852), DRAM(853), 데이터 메모리(854), 외부 저장 장치(855) 및 입출력(I/O) 장치(856)을 포함할 수 있다.
DRAM(853)은 제 1 버스(BUS_1)를 통해 CPU(852)와 통신하고, 데이터 메모리 장치(854)는 제 2 버스(BUS_2)를 통해 CPU(852)와 통신하고, 외부 저장 장치(855)는 제 3 버스(BUS_3)를 통해 CPU(852)와 통신하고, 입출력(I/O) 장치(856)는 제 4 버스(BUS_4)를 통해 CPU(852)와 통신을 할 수 있다. 데이터 메모리 장치(854)는 주로 데이터를 저장하는 데 사용되며, 본 발명의 실시예들에 따른 반도체 메모리 장치들을 포함할 수 있다. 따라서, 데이터 메모리 장치(854)는 오토 리프레쉬 커맨드 없이 리프레쉬 동작을 수행할 수 있다. 데이터 메모리 장치(854)는 DRAM을 포함할 수 있으며, 긴 버스트 길이(BL)를 가지며 버스트 동작을 수행할 수 있다.
도 13을 참조하면, 메모리 시스템(900)은 CPU(Central Processing Unit)(852), DRAM(853), 정상 RDIMM(Registered Dual-in-line Memory Module)(921, 922), 및 DIMM(Dual-in-line Memory Module)(923-929)을 포함하는 MemCache 시스템이다.
도 13에서, 정상 RDIMM(921, 922)은 프로그램과 데이터를 저장하는 데 사용되고, DIMM(923-929)은 데이터를 저장하는 데 사용된다. DIMM(923-929)은 각각 본발명의 실시예들에 따른 반도체 메모리 장치들을 포함할 수 있다. 따라서, DIMM(923-929)에 포함된 반도체 메모리 장치들은 오토 리프레쉬 커맨드 없이 리프레쉬 동작을 수행할 수 있다. DIMM(923-929)에 포함된 반도체 메모리 장치들은 DRAM을 포함할 수 있으며, 긴 버스트 길이(BL)를 가지며 버스트 동작을 수행할 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템(1000)의 하나의 예를 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(1000)은 컨트롤러(1020), 데이터 메모리 장치(1030) 및 컨트롤러(1020)와 데이터 메모리 장치(1030)를 인터커넥션하는 다수의 광 연결장치(Optical Link; 4610a 및 1010b)를 포함한다. 컨트롤러(1020)는 컨트롤 유닛(1021). 제 1 송신부(1022), 제 1 수신부(1023)를 포함한다. 컨트롤 유닛(1021)은 제어 신호(SN1)를 제 1 송신부(1022)로 전송한다.
제 1 송신부(1022)는 제 1 광 변조기(1022_1)를 포함할 수 있으며, 제 1 광 변조기(1022-1)는 전기 신호인 제어 신호(SN1)를 제 1 관 송신 신호(OTP1)로 변환하여 광 연결장치(1010a)로 전송한다.
제 1 수신부(1023)는 제 1 광 복조기(1023_1)를 포함할 수 있으며, 제 1 광 복조기(1023_1)는 광 연결장치(1010b)로부터 수신된 제 2 광 수신 신호(OPT2')를 전기 신호인 데이터 신호(SN2)로 변환하여 컨트롤 유닛(1021)으로 전송한다.
데이터 메모리 장치(1030)는 제 2 수신부(1031), 메모리 셀 어레이(1032) 및 제 2 송신부(1033)를 포함한다. 제 2 수신부(1031)은 제 2광 복조기(1033_1)를 포함할 수 있으며, 제 2 광 복조기(1031_1)는 광 연결장치(1010A)로부터 제 1 광 수신 신호(OPT')를 전기 신호인 제어신호(SN1)로 변환하여 메모리 셀 어레이(1032)으로 전송한다.
메모리 셀 어레이(1032)에서는 제어신호(SN1)의 제어에 따라 데이터를 라이트 하거나 메모리 셀 어레이(1032)로부터 출력된 데이터 신호(SN2)를 제 2 송신부(1033)으로 전송한다.
제 2 송신부(1033)는 제 2 광 변조기(1033_1)를 포함할 수 있으며, 제 2 광 변조기(1033_1)는 전기 신호인 데이터 신호(SN2)를 제 2 광 데이터 신호(OPT2)로 변환하여 광 연결장치(1010b)로 전송한다.
데이터 메모리 장치(1030)는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 따라서, 데이터 메모리 장치(1030)는 오토 리프레쉬 커맨드 없이 리프레쉬 동작을 수행할 수 있다. 또한, 데이터 메모리 장치(1030)는 DRAM을 포함할 수 있으며, 긴 버스트 길이(BL)를 가지며 버스트 동작을 수행할 수 있다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 전자 시스템(2000)의 하나의 예를 나타내는 블록도이다.
도 15를 참조하면, 본 발명의 실시 예에 따른 전자시스템(2000)은 제어기(2010), 입출력 장치(2020), 기억 장치(2030), 인터페이스(2040), 데이터 메모리 장치(2050) 및 버스(2060)를 포함할 수 있다. 기억 장치(2030)는 일반적으로 데이터와 프로그램을 저장하는 반도체 메모리 장치일 수 있다. 데이터 메모리 장치(2050)은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 따라서, 데이터 메모리 장치(2050)는 오토 리프레쉬 커맨드 없이 리프레쉬 동작을 수행할 수 있다. 또한, 데이터 메모리 장치(2050)는 DRAM을 포함할 수 있으며, 긴 버스트 길이(BL)를 가지며 버스트 동작을 수행할 수 있다. 버스(2060)는 제어기(2010), 입출력 장치(2020), 기억 장치(2030), 데이터 메모리 장치(2050) 및 인터페이스(2040) 상호 간에 데이터들이 이동하는 통로를 제공하는 역할을 할 수 있다.
제어기(2010)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입출력 장치(2020)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(2030)는 데이터 및/또는 제어기(2010)에 의해 실행되는 명령어 등을 저장하는 역할을 할 수 있다.
기억 장치(2030)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시 메모리(flash memory), 상변화 메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
인터페이스(2040)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 역할을 할 수 있다. 인터페이스(2040)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있고 유선 또는 무선으로 데이터를 송수신할 수 있다. 또한, 인터페이스(2040)는 광섬유(optical fiber)를 포함할 수 있으며, 광섬유를 통해 데이터를 송수신할 수 있다. 전자 시스템(2000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 그리고 입출력 장치 등이 더 제공될 수 있다.
전자 시스템(2000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(2000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(800)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
본 발명은 반도체 장치, 특히 DRAM 및 이를 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 반도체 메모리 장치
300, 400, 500: 메모리 모듈
600: 적층 반도체 장치
700, 800, 850, 900, 1000: 메모리 시스템
2000: 전자 시스템

Claims (10)

  1. 외부 어드레스를 분석하고 외부 어드레스의 타이밍을 제어하여 내부 어드레스를 발생하는 내부 어드레스 발생회로;
    상기 외부 어드레스와 외부 커맨드에 기초하여 오토 리프레쉬 타이밍을 제어하고, 상기 외부 커맨드의 타이밍을 제어하여 내부 커맨드를 발생하는 내부 커맨드 발생회로; 및
    복수의 메모리 뱅크를 포함하고 상기 내부 어드레스 및 상기 내부 커맨드에응답하여 동작하는 메모리 뱅크 그룹을 적어도 하나 구비하는 메모리 셀 어레이를 포함하고,
    리드(read) 또는 라이트(write) 커맨드가 입력되었을 때, 제 1 메모리 뱅크 그룹의 일부 메모리 뱅크(들)이 리드 또는 라이트 동작을 수행할 때, 상기 제 1 메모리 뱅크 그룹의 나머지 메모리 뱅크(들)은 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 내부 어드레스는 로우 어드레스와 칼럼 어드레스가 통합된 어드레스 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 리드 또는 라이트 동작을 수행하는 메모리 뱅크(들)은 상기 리드(read) 또는 라이트(write) 커맨드가 입력되면, 자동으로 액티브(active), 리드/라이트 및 프리차지(precharge) 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 반도체 메모리 장치는
    액티브 커맨드나 프리차지 커맨드를 사용하지 않고 상기 액티브 동작 및 상기 프리차지 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    오토 리프레쉬 커맨드를 사용하지 않고 상기 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 메모리 셀 어레이의 제 2 메모리 뱅크 그룹은 상기 제 1 메모리 뱅크 그룹과 독립적으로 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 메모리 뱅크 그룹이 활성화 되고, 상기 제 2 메모리 뱅크 그룹이 비활성화 된 경우, 상기 제 2 메모리 뱅크 그룹에 포함된 메모리 뱅크들은 자동으로 리프레쉬를 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    버스트(burst) 길이(BL)가 긴 데이터 입출력 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 제 1 데이터를 발생하고, 입력 데이터를 메모리 셀 어레이에 전달하는 입출력 센스 앰프; 및
    상기 제 1 데이터에 대해 출력순서를 결정하고 병렬-직렬 변환을 수행하여 출력 데이터를 발생하고, 상기 입력 데이터를 버퍼링하여 입출력 센스 앰프에 제공하는 입출력 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 메모리 뱅크 그룹에 포함된 제 1 메모리 뱅크에 대해 데이터 입출력 동작을 수행하는 단계;
    상기 제 1 메모리 뱅크 그룹에 포함된 제 2 메모리 뱅크에 대해 리프레쉬 동작을 수행하는 단계;
    상기 제 1 메모리 뱅크 그룹에 포함된 상기 제 1 메모리 뱅크에 대해 리프레쉬 동작을 수행하는 단계; 및
    상기 제 1 메모리 뱅크 그룹에 포함된 상기 제 2 메모리 뱅크에 대해 데이터 입출력 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 제어 방법.
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KR20200028615A (ko) * 2018-09-07 2020-03-17 삼성전자주식회사 스토리지 장치, 스토리지 시스템 및 스토리지 장치의 동작 방법
US11922051B2 (en) 2020-11-02 2024-03-05 Deepx Co., Ltd. Memory controller, processor and system for artificial neural network
US11972137B2 (en) 2020-11-02 2024-04-30 Deepx Co., Ltd. System and memory for artificial neural network (ANN) optimization using ANN data locality

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI550403B (zh) * 2013-04-02 2016-09-21 晨星半導體股份有限公司 記憶體控制器及其記憶體位址產生方法
US9911485B2 (en) * 2013-11-11 2018-03-06 Qualcomm Incorporated Method and apparatus for refreshing a memory cell
WO2016126264A1 (en) * 2015-02-06 2016-08-11 Hewlett Packard Enterprise Development Lp Refreshing an identified partial array
US10504580B2 (en) * 2017-08-31 2019-12-10 Micron Technology, Inc. Systems and methods for refreshing a memory bank while accessing another memory bank using a shared address path
KR102408867B1 (ko) 2017-12-20 2022-06-14 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
KR102464305B1 (ko) * 2018-05-03 2022-11-08 에스케이하이닉스 주식회사 반도체 장치
US10552087B2 (en) * 2018-06-04 2020-02-04 Micron Technology, Inc. Methods for performing multiple memory operations in response to a single command and memory devices and systems employing the same
KR20200064264A (ko) * 2018-11-28 2020-06-08 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
WO2022092416A1 (ko) * 2020-11-02 2022-05-05 주식회사 딥엑스 인공신경망 데이터 지역성에 기초한 인공 신경망 메모리 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990082643A (ko) * 1996-02-16 1999-11-25 마이클 엘. 린치 지정된 뱅크의 자동 리프레쉬
US20040208076A1 (en) * 2000-04-14 2004-10-21 Renesas Technology Corp. Semiconductor memory device with simple refresh control
KR20120087570A (ko) * 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 오토 프리차지 제어회로

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1307647C (zh) 2000-07-07 2007-03-28 睦塞德技术公司 动态随机存取存储器、存储器器件及其执行读命令的方法
US6757784B2 (en) 2001-09-28 2004-06-29 Intel Corporation Hiding refresh of memory and refresh-hidden memory
US7236416B2 (en) 2004-05-21 2007-06-26 Qualcomm Incorporated Method and system for controlling refresh in volatile memories
US7079440B2 (en) 2004-05-27 2006-07-18 Qualcomm Incorporated Method and system for providing directed bank refresh for volatile memories
US7930471B2 (en) 2004-11-24 2011-04-19 Qualcomm Incorporated Method and system for minimizing impact of refresh operations on volatile memory performance
KR20070093750A (ko) 2006-03-15 2007-09-19 삼성전자주식회사 반도체 메모리 장치 및 그에 따른 시스템
KR100838375B1 (ko) 2006-04-28 2008-06-13 주식회사 하이닉스반도체 반도체 메모리 장치
US7492656B2 (en) 2006-04-28 2009-02-17 Mosaid Technologies Incorporated Dynamic random access memory with fully independent partial array refresh function

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990082643A (ko) * 1996-02-16 1999-11-25 마이클 엘. 린치 지정된 뱅크의 자동 리프레쉬
US20040208076A1 (en) * 2000-04-14 2004-10-21 Renesas Technology Corp. Semiconductor memory device with simple refresh control
KR20120087570A (ko) * 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 오토 프리차지 제어회로

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107068176A (zh) * 2015-12-30 2017-08-18 三星电子株式会社 半导体存储器设备及包括半导体存储器设备的存储器系统
CN107068176B (zh) * 2015-12-30 2021-12-14 三星电子株式会社 半导体存储器设备及包括半导体存储器设备的存储器系统
KR20200028615A (ko) * 2018-09-07 2020-03-17 삼성전자주식회사 스토리지 장치, 스토리지 시스템 및 스토리지 장치의 동작 방법
US11922051B2 (en) 2020-11-02 2024-03-05 Deepx Co., Ltd. Memory controller, processor and system for artificial neural network
US11972137B2 (en) 2020-11-02 2024-04-30 Deepx Co., Ltd. System and memory for artificial neural network (ANN) optimization using ANN data locality

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