CN104681071A - 半导体存储器件和及其i/o控制电路 - Google Patents

半导体存储器件和及其i/o控制电路 Download PDF

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Abstract

一种I/O控制电路包括：模式设定单元，其被配置成根据多个I/O选择模式之一产生第一模式信号、第二模式信号、第三模式信号和第四模式信号；第一控制信号发生单元，其被配置成响应于所述第一I/O选择信号和所述第一模式信号来产生第一模式确定信号和第一控制信号使能信号；以及第二控制信号发生单元，其被配置成响应于第二I/O选择信号、所述第一模式确定信号、所述第二模式信号、所述第三模式信号和所述第四模式信号来产生第二控制信号使能信号、第三控制信号使能信号和第四控制信号使能信号。

Description

半导体存储器件和及其I/O控制电路
相关申请的交叉引用
本申请要求2013年11月29日提交的申请号为10-2013-0147085的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例涉及半导体集成设备，且更具体地，涉及半导体存储器件和I/O控制电路。
背景技术
半导体存储器件通常可以置于一些不同的输入/输出(I/O)选择模式之一，其中每个I/O选择模式支持相关联的数据I/O带宽。数据I/O带宽定义了响应于写入命令而能够输入和/或响应于读取命令而能够输出的数据量。I/O选择模式的实例可以包括X4I/O选择模式、X8I/O选择模式和X16I/O选择模式。
当半导体存储器件置于特定I/O选择模式下时，与该I/O选择模式相关联的一个或更多个不同控制功能被使能。这样的控制功能的实例包括，但不限于：数据掩蔽控制功能(WDM)、数据总线反转控制功能(DBI)和终止数据选通控制功能(TDQS)。存在两种类型的DBI控制功能：写入DBI控制功能(WDBI)和读取DBI控制功能(RDBI)。
在一些情况下，当半导体存储器件以特定I/O选择模式操作时，可能错误地将与该I/O选择模式不相关的控制功能无意地使能。
发明内容
在一个实施例中，一种I/O控制电路可以包括：模式设定单元，其被配置成根据多个I/O选择模式之一来产生第一模式信号、第二模式信号、第三模式信号和第四模式信号；第一控制信号发生单元，其被配置成响应于所述第一I/O选择信号和所述第一模式信号来产生第一模式确定信号和第一控制信号使能信号；以及第二控制信号发生单元，其被配置成响应于第二I/O选择信号、所述第一模式确定信号、所述第二模式信号、所述第三模式信号和所述第四模式信号来产生第二控制信号使能信号、第三控制信号使能信号和第四控制信号使能信号。
在一个实施例中，一种半导体存储器件可以包括：模式控制单元，其被配置成响应于从I/O控制电路接收的第一控制信号使能信号、第二控制信号使能信号、第三控制信号的使能信号、第四控制信号使能信号和缓冲器使能信号来产生输出信号；焊盘单元，其被配置成包括I/O模式控制焊盘、数据I/O焊盘和数据I/O选通焊盘；输入驱动单元，其响应于所述模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；输出驱动单元，其响应于所述模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；以及I/O转换单元，其被配置成响应于所述第四控制信号使能信号来将从所述输入驱动单元接收的数据提供至存储区以及将从所述存储区接收的数据提供至所述输出驱动单元。
在一个实施例中，半导体存储器件可以包括第一模式控制单元，其被配置成响应于从I/O控制电路接收的第一控制信号使能信号、第二控制信号使能信号、第三控制信号使能信号、第四控制信号使能信号、缓冲器使能信号、第一I/O选择信号和第二I/O选择信号来产生输出信号；焊盘单元，其被配置成包括I/O模式控制焊盘、数据I/O焊盘和数据I/O选通焊盘；输入驱动单元，其响应于所述第一模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；输出驱动单元，其响应于所述第一模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；以及I/O转换单元，其被配置成响应于第四控制信号使能信号来将从所述输入驱动单元接收的数据提供至存储区且将从所述存储区接收的数据提供至所述输出驱动单元。
在一个实施例中，一种系统包括包括有I/O控制电路的存储器控制器和半导体存储器件。该I/O控制电路可以包括：模式设定单元，其被配置成根据多个I/O选择模式之一来产生第一模式信号、第二模式信号、第三模式信号和第四模式信号；第一控制信号发生单元，其被配置成响应于所述第一I/O选择信号和所述第一模式信号来产生第一模式确定信号和第一控制信号使能信号；以及第二控制信号发生单元，其被配置成响应于第二I/O选择信号、所述第一模式确定信号、所述第二模式信号、所述第三模式信号和所述第四模式信号来产生第二控制信号使能信号、第三控制信号使能信号和第四控制信号使能信号。该半导体存储器件可以包括：模式控制单元，其被配置成响应于从I/O控制电路接收的第一控制信号使能信号、第二控制信号使能信号、第三控制信号使能信号、第四控制信号使能信号和缓冲器使能信号来产生输出信号；焊盘单元，其被配置成包括I/O模式控制焊盘、数据I/O焊盘和数据I/O选通焊盘；输入驱动单元，其响应于所述模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；输出驱动单元，其响应于所述模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；以及I/O转换单元，其被配置成响应于所述第四控制信号使能信号来将从所述输入驱动单元接收的数据提供至存储区以及将从所述存储区接收的数据提供至所述输出驱动单元。
附图说明
图1是图示半导体存储器件的I/O控制电路的一个实施例的示图；
图2是在图1中所示的I/O控制电路的示图；
图3示出了半导体存储器件的一个实施例的结构；
图4是在图3中所示的第一模式控制电路的实例的示图；
图5是在图3中所示的第二模式控制电路的实例的示图；
图6示出了半导体存储器件的一个实施例的结构；
图7是在图6中所示的第一模式控制电路的实例的示图；
图8是在图6中所示的第二模式控制电路的实例的示图；以及
图9是表示包括半导体存储器件的一个实施例和I/O控制电路的一个实施例的系统的框图。
具体实施方式
以下将参照附图描述半导体存储器件的各种实施例和I/O控制电路的各种实施例。在一个实施例中，I/O控制电路可以用来将半导体存储器件置于多个不同I/O选择模式之一。每个I/O选择模式支持相关联的数据I/O带宽。这样的I/O选择模式的实例包括，但不限于X4I/O选择模式、X8I/O选择模式和X16I/O选择模式。在一个实施例中，I/O控制电路设置在存储器控制器中。在一个实施例中，I/O控制电路设置在半导体存储器件中。
根据控制功能优先级方案，I/O选择模式中的每个支持一个或更多个不同控制功能。这样的控制功能的实例包括但不限于：数据掩蔽控制功能(也被称作为WDM控制功能)、数据总线反转控制功能(也被称作为DBI控制功能)和终止数据选通控制功能(也称作为DBI控制功能)。存在两种类型的DBI控制功能：写入DBI控制功能(也被称作为WDBI控制功能)和读取DBI控制功能(也被称作为RDBI控制功能)。
表格1详细描述了不同I/O选择模式和控制功能之间的关系的实例。更具体地，表格1示出了X4、X8和X16I/O选择模式中的每个所支持的控制功能。
表格1
TDQS WDM WDBI RDBI
X4 不支持 不支持 不支持 不支持
X8 支持 支持 支持 支持
X16 不支持 支持 支持 支持
当半导体存储器件置于X4I/O选择模式下时，TDQS控制功能、WDM控制功能、WDBI控制功能和RDBI控制功能不被支持。当半导体存储器件置于X8I/O选择模式下时，TDQS控制功能、WDM控制功能、WDBI控制功能和RDBI控制功能都得以支持。当半导体存储器件置于X16I/O选择模式下时，TDQS控制功能不被支持，而WDM控制功能、WDBI控制功能和RDBI控制功能被支持。
TDQS功能仅在X8I/O选择模式下被支持。DBI控制功能(即，WDBI控制功能和RDBI控制功能)仅在X8I/O选择模式和X16I/O选择模式下被支持。
表格2详细描述了不同I/O控制功能的优先级。
表格2
基于表格2中详述的优先级方案，当TDQS功能被使能时，WDM控制功能、WDBI控制功能和RDBI控制功能被禁用。当WDM控制功能被使能时，RDBI控制功能可以被使能。当TDQS功能被禁用时，根据WDM功能是否被使能，WDBI控制功能和RDBI功能中的至少一个可以被支持，而与WDM功能无关。
图1是图示半导体存储器件的I/O控制电路的一个实施例的示图。
I/O控制电路200可以包括模式设定单元210、第一控制信号发生单元220和第二控制信号发生单元230。
模式设定单元210响应于地址信号A[]和模式设定选通信号EMRSP来产生第一模式信号TDQS、第二模式信号WDM、第三模式信号WDBI和第四模式信号RDBI。在一个实施例中，可以通过根据I/O选择模式设定的模式寄存器来产生第一模式信号TDQS、第二模式信号WDM、第三模式信号WDBI和第四模式信号RDBI。
第一控制信号发生单元220响应于第一I/O选择信号MOD1和第一模式信号TDQS来产生第一模式确定信号MOD1_DEC和第一控制信号使能信号TDQS_EN。
第一控制信号发生单元220可以包括第一模式确定单元221和第一模式选择单元222。
第一模式确定单元221响应于第一I/O选择信号MOD1和第一模式信号TDQS来产生第一模式确定信号MOD1_DEC。第一模式选择单元222响应于第一模式确定信号MOD1_DEC来产生第一控制信号使能信号TDQS_EN。当第一I/O选择信号MOD1被使能时，第一模式选择单元222激活第一控制信号使能信号TDQS_EN。
第二控制信号发生单元230响应于第二I/O选择信号MOD2、第一模式确定信号MOD1_DEC以及第二模式信号WDM、第三模式信号WDBI和第四模式信号RDBI，产生第二控制信号使能信号WDM_EN、第三控制信号使能信号WDBI_EN和第四控制信号使能信号RDBI_EN。在第二控制信号发生单元230接收来自第一控制信号发生单元220的第一模式确定信号MOD1_DEC。
第二控制信号发生单元230可以包括第二模式确定单元231、第二模式选择单元232、第三模式确定单元233、第三模式选择单元234和第四模式选择单元235。
第二模式确定单元231响应于第二I/O选择信号MOD2来产生第二模式确定信号MOD2_DEC。
第二模式选择单元232响应于第一模式确定信号MOD1_DEC、第二模式确定信号MOD2_DEC和第二模式信号WDM来产生第二控制信号使能信号WDM_EN。当第二I/O选择信号MOD2被使能时，第二模式选择单元232使第二控制使能信号WDM_EN禁用。
第三模式确定单元233响应于第二I/O选择信号MOD2和第二控制信号使能信号WDM_EN来产生第三模式确定信号MOD3_DEC。
第三模式选择单元234响应于第一模式确定信号MOD1_DEC、第三模式确定信号MOD3_DEC和第三模式信号WDBI来产生第三控制信号使能信号WDBI_EN。当第二I/O选择信号MOD2被使能时，第三模式选择单元234使第三控制信号使能信号WDBI_EN禁用。第三模式选择单元234基于当第二I/O选择信号MOD2被禁用时第二控制信号使能信号WDM_EN的激活状态以及当第一I/O选择信号MOD1被使能时第一控制信号使能信号TDQS_EN的激活状态来激活第三控制信号使能信号WDBI_EN。
第四模式选择单元235响应于第一模式确定信号MOD1_DEC、第二模式确定信号MOD2_DEC和第四模式信号RDBI来产生第四控制信号使能信号RDBI_EN。当第二I/O选择信号MOD2被使能时，第四模式选择单元235使第四控制信号使能信号RDBI_EN禁用。当第一I/O选择信号MOD1被使能时，第四模式选择单元235基于第一控制信号使能信号TDQS_EN的激活状态来激活第四控制信号使能信号RDBI_EN。
第一I/O选择信号MOD1可以是将半导体存储器件置于X8I/O选择模式下的信号。第二I/O选择信号MOD2可以是将半导体存储器件置于X4I/O选择模式下的信号。
第一模式信号TDQS是确定半导体存储器件是否将支持TDQS控制功能的信号。第二模式信号WDM是当执行写入操作时确定半导体存储器件是否将执行数据掩蔽控制功能WDM的信号。第三模式信号WDBI是当执行写入操作时使得半导体存储器件能够执行数据反转/非反转控制功能WDBI的信号。第四模式信号RDBI是当执行读取操作时使得半导体存储器件能够执行数据反转/非反转控制功能RDBI的信号。
半导体存储器件所执行的控制功能的优先级次序如下分配：TDQS控制功能、WDM控制功能、WDBI控制功能和RDBI控制功能。在第一I/O选择模式下支持TDQS控制功能。第一I/O选择模式是X8I/O选择模式。在X4I/O选择模式和X16I/O选择模式下不支持TDQS控制功能。因此，第一控制信号发生单元220响应于第一I/O选择信号MOD1来产生第一控制信号使能信号TDQS_EN。第一控制信号使能信号TDQS_EN的产生不依赖于其他模式信号WDM、WDBI和RDBI。
当TDQS控制功能被去激活时，WDM、WDBI和RDBI控制功能被选择性地激活。在第二I/O选择模式下不支持WDM、WDBI和RDBI控制功能。第二I/O选择模式是X4I/O选择模式。在X8I/O选择模式和X16I/O选择模式下支持WDM、WDBI和RDBI控制功能。当激活WDM控制功能时，可以支持RDBI控制功能。当WDM控制功能被去激活时，可以支持WDBI控制功能。当WDM控制功能被去激活时，可以支持RDBI控制功能。当WDM控制功能被去激活时，可以支持WDBI控制功能和RDBI控制功能这二者。
第二控制信号使能信号WDM_EN的激活基于第二I/O选择信号MOD2和第一控制信号使能信号TDQS_EN。
第三控制信号使能信号WDBI_EN的激活基于第二I/O选择信号MOD2和第二控制信号使能信号WDM_EN。
第四控制信号使能信号RDBI_EN的激活基于第二I/O选择信号MOD2和第二控制信号使能信号WDM_EN。
图2是在图1中所示的I/O控制电路的实例的示图。
I/O控制电路200-1的一个实施例可以包括模式设定单元210、第一控制信号发生单元220以及第二控制信号发生单元230。
模式设定单元210可以包括第一模式设定电路211、第二模式设定电路212、第三模式设定电路213和第四模式设定电路214。
第一模式设定电路211响应于第一地址信号A[11]_1和第一模式设定选通信号EMRS1P来产生第一模式信号TDQS。第二模式设定电路212响应于第二地址信号A[10]和第二模式设定选通信号EMRS5P来产生第二模式信号WDM。第三模式设定电路213响应于第三地址信号A[11]_2和第二模式设定选通信号EMRS5P来产生第三模式信号WDBI。第四模式设定电路214响应于第四地址信号A[12]和第二模式设定选通信号EMRS5P来产生第四模式信号RDBI。
第一地址信号A[11]_1是提供第一模式设定选通信号EMRS1P的第一模式寄存器的地址信号。第二地址信号A[10]、第三地址信号A[11]_2和第四地址信号A[12]是提供第二模式设定选通信号EMRS5P的第二模式寄存器的地址信号。
第一控制信号发生单元220包括第一模式确定单元221和第一模式选择单元222。第一模式确定单元221将第一I/O选择信号MOD1和第一模式信号TDQS作为输入接收。如果第一I/O选择信号MOD1为低且第一模式信号TDQS为低，则第一模式确定单元221在响应中产生高第一模式确定信号MOD1_DEC。第一模式选择单元222将第一模式确定信号MOD1_DEC作为输入接收，并且产生接收的第一模式确定信号MOD1_DEC的反转以作为第一控制信号使能信号TDQS_EN。当第一I/O选择信号MOD1指示半导体存储器件处于X8I/O选择模式下，第一模式信号TDQS被使能时支持TDQS控制功能。
第二控制信号发生单元230包括第二模式确定单元231和第二模式选择单元232。第二模式确定单元231将第二I/O选择信号MOD2作为输入接收且产生第二I/O选择信号MOD2的反转以作为第二模式确定信号MOD2_DEC。第二模式选择单元232将第一模式确定信号MOD1_DEC、第二模式确定信号MOD2_DEC和第二模式信号WDM作为输入接收。如果第一模式确定信号MOD1_DEC、第二模式确定信号MOD2_DEC和第二模式信号WDM都为高，则第二模式选择单元232在响应中产生高第二控制信号使能信号WDM_EN。当第二I/O选择信号MOD2指示半导体存储器件处于X4I/O选择模式且被使能时，第二控制信号使能信号WDM_EN不能够被使能。
第二控制信号发生单元230包括第三模式确定单元233和第三模式选择单元234。第三模式确定单元233将第二I/O选择信号MOD2和第二控制信号使能信号WDM_EN作为输入接收且在响应中产生第三模式确定信号MOD3_DEC以作为输出。当第二I/O选择信号MOD2指示半导体存储器件处于X4I/O选择模式且被使能时，因为第二控制信号使能信号WDM_EN被禁用，所以第三模式确定单元233产生低第三模式确定信号MOD3_DEC以作为输出。当第二I/O选择信号MOD2指示半导体存储器件处于X4I/O选择模式且被禁用时，第三模式确定单元233产生的第三模式确定信号MOD3_DEC的状态通过第二控制信号使能信号WDM_EN的状态确定。在这样的情况下，WDBI控制功能的激活基于第二控制信号使能信号WDM_EN的状态。
第三模式选择单元234将第一模式确定信号MOD1_DEC、第三模式确定信号MOD3_DEC和第三模式信号WDBI作为输入接收且在响应中产生第三控制信号使能信号WDBI_EN。当第一模式确定信号MOD1_DEC、第三模式确定信号MOD3_DEC和第三模式信号WDBI都为高时，第三模式选择单元234在响应中产生高或使能的第三控制信号使能信号WDBI_EN。当第一I/O选择信号MOD1指示半导体存储器件处于X8I/O选择模式时，当TDQS控制功能被激活时WDBI控制功能不能被激活。此外，当第二I/O选择信号MOD2指示半导体器件处X4I/O选择模式时，第三控制信号使能信号WDBI_EN可以被禁用。
第二控制信号发生单元230包括第四模式选择单元235。第四模式选择单元235将第一模式确定信号MOD1_DEC、第二模式确定信号MOD2_DEC和第四模式信号RDBI作为输入接收且将第四控制信号使能信号RDBI_EN产生作为输出。当第一模式确定信号MOD1_DEC、第二模式确定信号MOD2_DEC和第四模式信号RDBI都为高时，第四模式选择单元235在响应中产生使能的第四控制信号使能信号RDBI_EN。当第一I/O选择信号MOD1指示半导体存储器件处于X8I/O选择模式时，RDBI控制功能的激活取决于TDQS控制功能是否已被激活。当第二I/O选择信号MOD2指示半导体处于X4I/O选择模式时，RDBI控制功能被禁用。
如上所述，I/O控制电路仅可以激活能够被将I/O选择模式信号用作控制信号的具体I/O选择模式支持的那些I/O控制功能。可以防止特定I/O选择模式不支持的I/O控制功能在半导体存储器件中无意地进行操作。防止特定I/O选择模式不支持的I/O控制功能的无意操作可以减少电流消耗。
图3示出了半导体存储器件的一个实施例的结构。
图3的半导体存储器件300可以包括模式控制单元310、焊盘单元320、输入驱动单元330、输出驱动单元340、I/O转换单元350和存储区360。
模式控制单元310将第一控制信号使能信号TDQS_EN、第二控制信号使能信号WDM_EN、第三控制信号使能信号WDBI_EN、第四控制信号使能信号RDBI_EN和缓冲器使能信号BUF_EN作为输入接收。例如，可以通过在图1中所示的I/O控制电路或通过在图2中所示的I/O控制电路产生第一控制信号使能信号TDQS_EN、第二控制信号使能信号WDM_EN、第三控制信号使能信号WDBI_EN、第四控制信号使能信号RDBI_EN。
模式控制单元310例如可以包括第一模式控制电路311和第二模式控制电路312。第一模式控制电路311和第二模式控制电路312的实例分别在图4和图5中示出。
图4是在图3中所示的第一模式控制电路311的实例的示图。第一模式控制电路311可以包括第一逻辑元件3111。第一逻辑元件3111将第一控制信号使能信号TDQS_EN和第四控制信号使能信号WDBI_EN作为输入接收。当第一控制信号使能信号TDQS_EN和第四控制信号使能信号WDBI_EN都为低时，第一逻辑元件3111产生去激活输出信号。
图5是在图3中所示的第二模式控制电路312的实例的示图。
第二模式控制电路312可以包括第二逻辑元件3121。第二逻辑元件3121将第二控制信号使能信号WDM_EN和第三控制信号使能信号WDBI_EN作为输入接收。当第二控制信号使能信号WDM_EN和第三控制信号使能信号WDBI_EN都为低时，第二逻辑元件3121产生去激活输出信号。第二模式控制电路312可以包括第三逻辑元件3122。第三逻辑元件3122将第二逻辑元件3121的输出信号和缓冲器使能信号BUF_EN作为输入接收。当第二逻辑元件3121的输出信号和缓冲器使能信号BUF_EN都为高时，第三逻辑元件3122产生激活输出信号。
当TDQS控制功能和RDBI控制功能中的至少一个被激活时，第一模式控制电路311产生使能的输出信号。当缓冲器使能信号BUF_EN被使能且WDM控制功能和WDBI控制功能中的至少一个已被激活时，第二模式控制电路312产生使能的输出信号。
回去参见图3，焊盘单元320可以包括I/O模式控制焊盘321、数据I/O焊盘322和数据I/O选通焊盘323、324。在I/O模式控制焊盘321接收用于TDQS控制功能的TDQS信号、数据掩蔽信号DM_n、或DBI信号DBI_n。通过外部设备将写入数据DQ[m:0]提供至数据I/O焊盘322或通过存储区360将读取数据DQ[m:0]提供至数据I/O焊盘322。用于数据I/O操作同步的选通信号DQS_t和选通信号DQS_b被提供至数据I/O选通焊盘323、324。
输入驱动单元330可以包括第一缓冲器331、第二缓冲器332和第三缓冲器333。
第一缓冲器331被配置成响应于第二模式控制电路312的输出信号来驱动，且被配置成响应于焊盘参考信号VREFDQ来将施加至I/O模式控制焊盘321的信号转发至I/O转换单元350。换言之，当WDM控制功能或WDBI控制功能被激活时，第一缓冲器331分别向I/O转换单元350供应数据掩蔽信号DM_n或DBI信号DBI_n，使得数据写入操作根据数据掩蔽信号DM_n或DBI信号DBI_n执行。
第二缓冲器332被配置成响应于缓冲器使能信号BUF_EN来驱动，且被配置成响应于焊盘参考信号VREFDQ来将经由数据I/O焊盘322接收的数据转发至I/O转换单元350。
第三缓冲器333被配置成响应于缓冲器使能信号BUF_EN来驱动，并且被配置成将经由数据I/O选通焊盘323、324接收的选通信号DQS_t和DQS_b转发至I/O转换单元350。
输出驱动单元340可以包括第四缓冲器341和第五缓冲器340。
第四缓冲器341可以被配置成响应于第一模式控制电路311的输出信号来驱动且将从I/O转换单元350接收的读取控制数据转发至I/O模式控制焊盘321。例如，当执行RDBI控制功能时，读取控制数据可以是用来恢复数据的数据。
第五缓冲器342从I/O转换单元350接收读取数据且将接收的读取数据转发至数据I/O焊盘322。
I/O转换单元350可以包括DBI控制单元351、第一输入转换单元352、第二输入转换单元353、第一输出转换单元354和第二输出转换单元355。
当以DBI模式执行写入操作或读取操作时，DBI控制单元351执行数据转换。
第一输入转换单元352经由输入驱动单元330接收在数据I/O焊盘322处接收的写入数据和在数据I/O选通焊盘323、324处接收的选通信号。第一输入转换单元352经由第一全局I/O线GIO[n:0]向存储区360供应接收的写入数据和选通信号。第二输入转换单元353经由输入驱动单元330接收在I/O模式控制焊盘321处接收的信号和在数据I/O选通焊盘323、324处接收的选通信号且将接收的信号和选通信号经由第二全局I/O线DGIO[m:0]转发至存储区360。当WDM控制功能或WDBI控制功能被激活时，写入数据可以与选通信号同步地经历掩蔽处理或反转处理，并且被储存在存储区360内的存储器单元中。
当WDBI控制功能被激活时，写入数据可以通过DBI控制单元351转换，并且经由第一全局I/O线GIO[n:0]提供至存储区360。
第一输出转换单元354经由第一全局I/O线GIO[n:0]接收从存储区360读取的数据且将接收的数据经由输出驱动单元340提供至数据I/O焊盘322。当RDBI控制功能被激活时，第二输出转换单元355响应于第四控制信号使能信号RDBI_EN来将读取数据提供至DBI控制单元351以便转换。此外，当执行RDBI控制功能时，第二输出转换单元355可以将用来恢复RDBI控制功能的读取控制数据经由输出驱动单元340提供至I/O模式控制焊盘321。
在一个实施例中，第一输入转换单元352和第二输入转换单元353可以将串行输入数据转换成并行数据且将并行数据提供至存储区360。在这样的情况下，第一输出转换单元354和第二输出转换单元355可以将从存储区360接收的并行数据转换成串行数据，并且将串行数据提供至输出驱动单元340。
图1或图2的I/O控制电路可以根据I/O选择模式产生第一控制信号使能信号TDQS_EN、第二控制信号使能信号WDM_EN、第三控制信号使能信号WDBI_EN和第四控制信号使能信号RDBI_EN。此外，因为图3的模式控制单元310控制输入驱动单元330和输出驱动单元340，所以可以在每个I/O选择模式下执行相对更精确的操作。
图6示出了半导体存储器件的一个实施例的结构。
图6的半导体存储器件400可以包括第一模式控制单元410、焊盘单元420、输入驱动单元430、输出驱动单元440、I/O转换单元450、存储区460、第二模式控制单元470和第三模式控制单元480。在图6中的半导体存储器件400中，焊盘单元420、输入驱动单元430、输出驱动单元440、I/O转换单元450和存储区460具有与相对于图3中所示的半导体存储器件300描述的焊盘单元320、输入驱动单元330、输出驱动单元340、I/O转换单元350和存储器区360基本相同的结构。因此，以下仅描述第一模式控制单元410、第二模式控制单元470和第三模式控制单元480。
第一模式控制单元410的一个实施例接收第一I/O选择信号MOD1，第二I/O选择信号MOD2、第一控制信号使能信号TDQS_EN、第二控制信号使能信号WDM_EN、第三控制信号使能信号WDBI_EN、第四控制信号使能信号RDBI_EN和缓冲器使能信号BUF_EN。第一控制信号使能信号TDQS_EN、第二控制信号使能信号WDM_EN、第三控制信号使能信号WDBI_EN、第四控制信号使能信号RDBI_EN可以由例如在图1中或在图2中所示的I/O控制电路产生。
第一模式控制单元410包括第一模式控制电路411和第二模式控制电路412。第一模式控制电路411的实例的示图在图7中示出，而第二模式控制电路412的实例的示图在图8中示出。
第一模式控制电路411被配置成当第二I/O选择信号MOD2被禁用时，基于第四控制信号使能信号RDBI_EN的激活状态激活相关联的输出信号，以及当第一I/O选择信号MOD2被使能时，基于第一控制信号使能信号TDQS_EN的激活状态激活相关联的输出信号。
第二模式控制电路412被配置成如果第二控制信号使能信号WDM_EN和第三控制信号使能信号WDBI_EN之一被激活以及缓冲器使能信号BUF_EN被激活，则当第二I/O选择信号MOD2被禁用时激活相关联的输出信号。
如在图7中所示，第一模式控制电路411可以包括第一逻辑元件4111、第二逻辑元件4112和第三逻辑元件4113。第一逻辑元件4111将第四控制信号使能信号RDBI_EN和反转的第二I/O选择信号MOD2作为输入接收。当第四控制信号使能信号RDBI_EN和反转的第二I/O选择信号MOD2都为高时，第一逻辑元件4111产生高输出信号。第二逻辑元件4112将第一I/O选择信号MOD1和第一控制信号使能信号TDQS_EN作为输入接收。当第一I/O选择信号MOD1和第一控制信号使能信号TDQS_EN都为高时，第二逻辑元件4112产生高输出信号。第三逻辑元件4113将第一逻辑元件4111和第二逻辑元件4112的输出信号作为输入接收。当从第一逻辑元件4111和第二逻辑元件4112接收的输出信号都为低时，第三逻辑元件4113在响应中产生去激活输出信号。
当I/O选择模式不是X4I/O选择模式时，第一逻辑元件4111支持RDBI控制功能。仅当I/O选择模式是X8I/O选择模式时，第二逻辑元件4112才支持TDQS控制功能。因此，当I/O选择模式是X8I/O选择模式的情况下TDQS控制功能被激活时，以及当I/O选择模式不是X4I/O选择模式的情况下RDBI控制功能被激活时，第三逻辑元件4113使输出信号使能。
如在图8中所示，第二模式控制电路412可以包括第四逻辑元件4121和第五逻辑元件4123。第四逻辑元件4121将第二控制信号使能信号WDM_EN、第三控制信号使能信号WDBI_EN和缓冲器使能信号BUF_EN作为输入接收。当第二控制信号使能信号WDM_EN、第三控制信号使能信号WDBI_EN和缓冲器使能信号BUF_EN中的至少一个为高时，第四逻辑元件4121在响应中产生低输出信号。第五逻辑元件4122将第二I/O选择信号MOD2和来自第四逻辑元件4121的输出信号作为输入接收。当输出信号和第二I/O选择信号MOD2都为低时，第五逻辑元件4122在响应中产生高输出信号。
当缓冲器使能信号BUF_EN被使能且WDM控制功能和WDBI控制功能中的至少一个已被激活时，第四逻辑元件4121输出低输出信号。当WDM控制功能和WDBI控制功能中的至少一个被激活且I/O选择模式不是X4I/O选择模式时，第五逻辑元件4122产生使能的输出信号。
再次参见图6，第二模式控制单元被配置成当第二I/O选择信号MOD2被禁用时激活第四控制信号使能信号RDBI_EN，并且将激活的第四控制信号使能信号RDBI_EN提供至I/O转换单元450。第二模式控制单元470可以包括第六逻辑元件4701。第六逻辑元件4701将第四控制信号使能信号RDBI_EN和反转的第二I/O选择信号MOD2作为输入接收。当反转的第二I/O选择信号MOD2和第四控制信号使能信号RDBI_EN都为高时，第六逻辑元件在响应中产生激活输出信号。换言之，如果I/O选择模式不是X4I/O选择模式，则第二模式控制单元470产生激活的第四控制信号使能信号RDBI_EN。
第三模式控制单元480被配置成当第二I/O选择信号MOD2被禁用时为存储区460提供来自I/O转换单元450的数据。第三模式控制单元480可以包括第七逻辑元件4801。第七逻辑元件4801将第二I/O选择信号MOD2和施加至第二全局I/O线DGIO[m:0]的信号作为输入接收。当第二I/O选择信号MOD2和施加至第二全局I/O线DGIO[m:0]的信号中的至少一个为高时，第七逻辑元件4801在响应中产生激活输出信号。如果I/O选择模式不是X4I/O选择模式，则第三模式控制单元480可以将施加至第二全局I/O线DGIO[m:0]的信号作为有效处理。
可以响应于利用第一I/O选择信号MOD1和第二I/O选择信号MOD2产生的第一控制信号使能信号TDQS_EN、第二控制信号使能信号WDM_EN、第三控制信号使能信号WDBI_EN和第四控制信号使能信号RDBI_EN来控制半导体存储器件400的一个实施例。此外，可以使用第一I/O选择信号MOD1和第二I/O选择信号MOD2控制输入驱动单元430、输出驱动单元440、第二输入转换单元454和第二输出转换单元455。因此，因为为半导体存储器件400设定了I/O选择模式，所以可以以相对更精确的方式执行I/O控制操作。参见图9，示出了包括半导体存储器件1350的一个实施例和I/O控制电路的一个实施例的系统1000的框图图示。系统1000包括一个或更多个半导体存储器件1350和存储器控制器1200。在一个实施例中，I/O控制电路设置在存储器控制器1200中。在一个实施例中，I/O控制电路设置在半导体存储器件1350中。
半导体存储器件1350的实例包括，但不限于动态随机存取存储器、静态随机存取存储器、同步动态随机存取存储器(SDRAM)、同步图形随机存取存储器(SGRAM)、双数据速率动态随机存取存储器(DDR)和双数据速率SDRAM。
存储器控制器1200用在存储器件、处理器和计算机系统的设计中。系统1000可以包括一个或更多个处理器或中央处理单元(“CPU”)1100。CPU 1100可以单独使用与其他CPU组合使用。虽然CPU 1100将被称作为以单数为主，但是本领域技术人员将理解，可以实施具有任何数量的物理或逻辑CPU的系统。
芯片组1150可以电耦接至CPU 1100。芯片组1150是CPU 1100和系统1000的其他部件(其可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器1300)之间信号的通信路径。根据系统1000的配置，多个不同信号中的任何一种可以通过芯片组1150传送，并且本领域技术人员将理解，在不改变系统的基本性质的情况下，可以容易地调整信号在系统1000中的路由。
如上所陈述的，存储器控制器1200可以电耦接至芯片组1150。存储器控制器1200可以通过芯片组1150接收从CPU 1100提供的请求。在可替选实施例中，存储器控制器1200可以集成至芯片组1150中。存储器控制器1200可以电耦接至一个或更多个存储器件1350。存储器件1350可以是多个工业标准存储器类型中的任何一种，包括但不限于单列直插式内存模块(“SIMM”)和双列直插式内存模块(“DIMM”)。此外，存储器件1350可以通过储存指令和数据这二者来便于外部数据储存设备的安全移除。
芯片组1150可以电耦接至I/O总线1250。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、I/O设备1420和I/O设备1430的通信路径。I/O设备1410、I/O设备1420和I/O设备1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以采用多个通信协议中的任何一种与I/O设备1410、I/O设备1420和I/O设备1430通信。此外，I/O总线1250可以集成至芯片组1150中。
盘驱动控制器1450还可以电耦接至芯片组1150。盘驱动控制器1450可以用作芯片组1150和一个或更多个内部盘驱动1450之间的通信路径。内部盘驱动1450可以通过储存指令和数据这二者来便于外部数据储存设备的断连。使用几乎任何类型的通信协议(包括上面关于I/O总线1250提到的所有那些协议)，盘驱动控制器1300和内部盘驱动1450可以彼此通信或与芯片组1150通信。
以上关于图9描述的系统1000仅是使用半导体存储器件1350和I/O控制电路的系统的一个实例。在可替选实施例中，诸如蜂窝电话或数字相机之类的部件可以与图9中所示的实施例不同。
虽然以上描述了某些实施例，但是本领域技术人员将理解，描述的实施例仅是举例说明。因此，本文描述的半导体存储器件和I/O控制电路不应当基于描述的实施例来被限制。更确切地，本文描述的设备应当仅根据所附权利要求结合以上描述和附图来被限制。
通过本发明的实施例可以看出，本发明提供了下面技术方案:
技术方案1.一种I/O控制电路，包括：
模式设定单元，其被配置成根据多个I/O选择模式之一来产生第一模式信号、第二模式信号、第三模式信号和第四模式信号；
第一控制信号发生单元，其被配置成响应于所述第一I/O选择信号和所述第一模式信号来产生第一模式确定信号和第一控制信号使能信号；以及
第二控制信号发生单元，其被配置成响应于第二I/O选择信号、所述第一模式确定信号、所述第二模式信号、所述第三模式信号和所述第四模式信号来产生第二控制信号使能信号、第三控制信号使能信号和第四控制信号使能信号。
技术方案2.如技术方案1所述的I/O控制电路，其中：
所述第一控制信号使能信号是终止数据选通(TDQS)信号使能信号，
所述第二控制信号使能信号是数据掩蔽(WDM)信号使能信号，
所述第三控制信号使能信号是在写入模式下数据总线反转(WDBI)信号使能信号，以及
所述第四控制信号使能信号是在读取模式下数据总线反转(RDBI)信号使能信号。
技术方案3.如技术方案1所述的I/O控制电路，其中，所述第一控制信号发生单元包括：
第一模式确定单元，其被配置成响应于所述第一I/O选择信号和所述第一模式信号来产生所述第一模式确定信号；以及
第一模式选择单元，其被配置成响应于所述第一模式确定信号来产生所述第一控制信号使能信号。
技术方案4.如技术方案3所述的I/O控制电路，其中，当所述第一I/O选择信号被使能时，所述第一模式选择单元激活所述第一控制信号使能信号。
技术方案5.如技术方案3所述的I/O控制电路，其中，所述第二控制信号发生单元包括：
第二模式确定单元，其被配置成响应于所述第二I/O选择信号来产生第二模式确定信号；以及
第二模式选择单元，其被配置成响应于所述第一模式确定信号、所述第二模式确定信号和所述第二模式信号来产生所述第二控制信号使能信号。
技术方案6.如技术方案5所述的I/O控制电路，其中，当所述第二I/O选择信号被使能时，所述第二模式选择单元使所述第二控制信号使能信号禁用。
技术方案7.如技术方案5所述的I/O控制电路，其中，所述第二控制信号发生单元还包括：
第三模式确定单元，其被配置成响应于所述第二I/O选择信号和所述第二控制信号使能信号来产生第三模式确定信号；
第三模式选择单元，其被配置成响应于所述第一模式确定信号、所述第三模式确定信号和所述第三模式信号来产生所述第三控制信号使能信号；以及
第四模式选择单元，其被配置成响应于所述第一模式确定信号、所述第二模式确定信号和所述第四模式信号来产生所述第四控制信号使能信号。
技术方案8.如技术方案7所述的I/O控制电路，其中，所述第三模式选择单元当所述第二I/O选择信号被使能时使所述第三控制信号使能信号禁用，以及基于当所述第二I/O选择信号被禁用时所述第二控制信号使能信号的激活状态和当所述第一I/O选择信号被使能时所述第一控制信号使能信号的激活状态来激活所述第三控制信号使能信号。
技术方案9.如技术方案7所述的I/O控制电路，其中，所述第四模式选择单元当所述第二I/O选择信号被使能时使所述第四控制信号使能信号禁用，以及基于当所述第一I/O选择信号被使能时所述第一控制信号使能信号的激活状态来激活所述第四控制信号使能信号。
技术方案10.一种半导体存储器件，包括：
模式控制单元，其被配置成响应于从I/O控制电路接收的第一控制信号使能信号、第二控制信号使能信号、第三控制信号使能信号、第四控制信号使能信号和缓冲器使能信号来产生输出信号；
焊盘单元，其包括I/O模式控制焊盘、数据I/O焊盘和数据I/O选通焊盘；
输入驱动单元，其响应于所述模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；
输出驱动单元，其响应于所述模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；以及
I/O转换单元，其被配置成响应于所述第四控制信号使能信号来将从所述输入驱动单元接收的数据提供至存储区以及将从所述存储区接收的数据提供至所述输出驱动单元。
技术方案11.如技术方案10所述的半导体存储器件，其中，所述I/O控制电路包括：
模式设定单元，其被配置成根据多个I/O选择模式之一来产生第一模式信号、第二模式信号、第三模式信号和第四模式信号；
第一控制信号发生单元，其被配置成响应于所述第一I/O选择信号和所述第一模式信号来产生第一模式确定信号和第一控制信号使能信号；以及
第二控制信号发生单元，其被配置成响应于第二I/O选择信号、所述第一模式确定信号、所述第二模式信号、所述第三模式信号和所述第四模式信号来产生第二控制信号使能信号、第三控制信号使能信号和第四控制信号使能信号。
技术方案12.如技术方案11所述的半导体存储器件，其中：
所述第一控制信号使能信号是终止数据选通(TDQS)信号使能信号，
所述第二控制信号使能信号是数据掩蔽(WDM)信号使能信号，
所述第三控制信号使能信号是在写入模式下数据总线反转(WDBI)信号使能信号，以及
所述第四控制信号使能信号是在读取模式下数据总线反转(RDBI)信号使能信号。
技术方案13.如技术方案10所述的半导体存储器件，其中，所述模式控制单元包括：
第一模式控制电路，其被配置成当所述第一控制信号使能信号和所述第四控制信号使能信号中的一个被激活时激活相关联的输出信号；以及
第二模式控制电路，其被配置成当所述第二控制信号使能信号和所述第三控制信号使能信号中的一个被激活时且当所述缓冲器使能信号被激活时，激活相关联的输出信号。
技术方案14.如技术方案10所述的半导体存储器件，其中，所述I/O模式控制焊盘接收终止数据选通(TDQS)信号、数据掩蔽信号和数据总线反转(DBI)信号之一。
技术方案15.一种半导体存储器件，包括：
第一模式控制单元，其被配置成响应于从I/O控制电路接收的第一控制信号使能信号、第二控制信号使能信号、第三控制信号使能信号、第四控制信号使能信号、缓冲器使能信号、第一I/O选择信号和第二I/O选择信号来产生输出信号；
焊盘单元，其包括I/O模式控制焊盘、数据I/O焊盘和数据I/O选通焊盘；
输入驱动单元，其响应于所述第一模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；
输出驱动单元，其响应于所述第一模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；以及
I/O转换单元，其被配置成响应于第四控制信号使能信号来将从所述输入驱动单元接收的数据提供至存储区以及将从所述存储区接收的数据提供至所述输出驱动单元。
技术方案16.如技术方案15所述的半导体存储器件，其中，所述I/O控制电路包括：
模式设定单元，其被配置成根据多个I/O选择模式之一来产生第一模式信号、第二模式信号、第三模式信号和第四模式信号；
第一控制信号发生单元，其被配置成响应于所述第一I/O选择信号和所述第一模式信号来产生第一模式确定信号和第一控制信号使能信号；以及
第二控制信号发生单元，其被配置成响应于第二I/O选择信号、所述第一模式确定信号、所述第二模式信号、所述第三模式信号和所述第四模式信号来产生第二控制信号使能信号、第三控制信号使能信号和第四控制信号使能信号。
技术方案17.如技术方案16所述的半导体存储器件，其中，所述第一I/O选择信号和所述第二I/O选择信号确定与数据I/O带宽相关联的I/O选择模式。
技术方案18.如技术方案16所述的半导体存储器件，其中：
所述第一控制信号使能信号是终止数据选通(TDQS)信号使能信号，
所述第二控制信号使能信号是数据掩蔽(WDM)信号使能信号，
所述第三控制信号使能信号是在写入模式下数据总线反转(WDBI)信号使能信号，以及
所述第四控制信号使能信号是在读取模式下数据总线反转(RDBI)信号使能信号。
技术方案19.如技术方案15所述的半导体存储器件，其中，所述第一模式控制单元包括：
第一模式控制电路，其被配置成当所述第二I/O选择信号被禁用时基于所述第四控制信号使能信号的激活状态来激活相关联的输出信号,以及被配置成当所述第一I/O选择信号被使能时基于所述第一控制信号使能信号的激活状态来激活相关联的输出信号；以及
第二模式控制电路，其被配置成如果所述第二控制信号使能信号和所述第三控制信号使能信号之一被激活以及所述缓冲器使能信号被激活，则当所述第二I/O选择信号被禁用时激活相关联的输出信号。
技术方案20.如技术方案15所述的半导体存储器件，还包括第二模式控制单元，所述第二模式控制单元被配置成当所述第二I/O选择信号被禁用时激活所述第四控制信号使能信号以及将激活的第四控制信号使能信号提供至所述I/O转换单元。

Claims (10)

1.一种I/O控制电路，包括：
模式设定单元，其被配置成根据多个I/O选择模式之一来产生第一模式信号、第二模式信号、第三模式信号和第四模式信号；
第一控制信号发生单元，其被配置成响应于所述第一I/O选择信号和所述第一模式信号来产生第一模式确定信号和第一控制信号使能信号；以及
第二控制信号发生单元，其被配置成响应于第二I/O选择信号、所述第一模式确定信号、所述第二模式信号、所述第三模式信号和所述第四模式信号来产生第二控制信号使能信号、第三控制信号使能信号和第四控制信号使能信号。
2.如权利要求1所述的I/O控制电路，其中：
所述第一控制信号使能信号是终止数据选通(TDQS)信号使能信号，
所述第二控制信号使能信号是数据掩蔽(WDM)信号使能信号，
所述第三控制信号使能信号是在写入模式下数据总线反转(WDBI)信号使能信号，以及
所述第四控制信号使能信号是在读取模式下数据总线反转(RDBI)信号使能信号。
3.如权利要求1所述的I/O控制电路，其中，所述第一控制信号发生单元包括：
第一模式确定单元，其被配置成响应于所述第一I/O选择信号和所述第一模式信号来产生所述第一模式确定信号；以及
第一模式选择单元，其被配置成响应于所述第一模式确定信号来产生所述第一控制信号使能信号。
4.如权利要求3所述的I/O控制电路，其中，当所述第一I/O选择信号被使能时，所述第一模式选择单元激活所述第一控制信号使能信号。
5.如权利要求3所述的I/O控制电路，其中，所述第二控制信号发生单元包括：
第二模式确定单元，其被配置成响应于所述第二I/O选择信号来产生第二模式确定信号；以及
第二模式选择单元，其被配置成响应于所述第一模式确定信号、所述第二模式确定信号和所述第二模式信号来产生所述第二控制信号使能信号。
6.如权利要求5所述的I/O控制电路，其中，当所述第二I/O选择信号被使能时，所述第二模式选择单元使所述第二控制信号使能信号禁用。
7.如权利要求5所述的I/O控制电路，其中，所述第二控制信号发生单元还包括：
第三模式确定单元，其被配置成响应于所述第二I/O选择信号和所述第二控制信号使能信号来产生第三模式确定信号；
第三模式选择单元，其被配置成响应于所述第一模式确定信号、所述第三模式确定信号和所述第三模式信号来产生所述第三控制信号使能信号；以及
第四模式选择单元，其被配置成响应于所述第一模式确定信号、所述第二模式确定信号和所述第四模式信号来产生所述第四控制信号使能信号。
8.如权利要求7所述的I/O控制电路，其中，所述第三模式选择单元当所述第二I/O选择信号被使能时使所述第三控制信号使能信号禁用，以及基于当所述第二I/O选择信号被禁用时所述第二控制信号使能信号的激活状态和当所述第一I/O选择信号被使能时所述第一控制信号使能信号的激活状态来激活所述第三控制信号使能信号。
9.一种半导体存储器件，包括：
模式控制单元，其被配置成响应于从I/O控制电路接收的第一控制信号使能信号、第二控制信号使能信号、第三控制信号使能信号、第四控制信号使能信号和缓冲器使能信号来产生输出信号；
焊盘单元，其包括I/O模式控制焊盘、数据I/O焊盘和数据I/O选通焊盘；
输入驱动单元，其响应于所述模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；
输出驱动单元，其响应于所述模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；以及
I/O转换单元，其被配置成响应于所述第四控制信号使能信号来将从所述输入驱动单元接收的数据提供至存储区以及将从所述存储区接收的数据提供至所述输出驱动单元。
10.一种半导体存储器件，包括：
第一模式控制单元，其被配置成响应于从I/O控制电路接收的第一控制信号使能信号、第二控制信号使能信号、第三控制信号使能信号、第四控制信号使能信号、缓冲器使能信号、第一I/O选择信号和第二I/O选择信号来产生输出信号；
焊盘单元，其包括I/O模式控制焊盘、数据I/O焊盘和数据I/O选通焊盘；
输入驱动单元，其响应于所述第一模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；
输出驱动单元，其响应于所述第一模式控制单元的输出信号来驱动且电耦接至所述焊盘单元；以及
I/O转换单元，其被配置成响应于第四控制信号使能信号来将从所述输入驱动单元接收的数据提供至存储区以及将从所述存储区接收的数据提供至所述输出驱动单元。
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