CN110838334A - 高速缓存缓冲器以及具有其的半导体存储器装置 - Google Patents

高速缓存缓冲器以及具有其的半导体存储器装置 Download PDF

Info

Publication number
CN110838334A
CN110838334A CN201910484861.4A CN201910484861A CN110838334A CN 110838334 A CN110838334 A CN 110838334A CN 201910484861 A CN201910484861 A CN 201910484861A CN 110838334 A CN110838334 A CN 110838334A
Authority
CN
China
Prior art keywords
repair
line
cache
bit
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910484861.4A
Other languages
English (en)
Other versions
CN110838334B (zh
Inventor
李康悦
蔡炅敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110838334A publication Critical patent/CN110838334A/zh
Application granted granted Critical
Publication of CN110838334B publication Critical patent/CN110838334B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0868—Data transfer between cache memory and other subsystems, e.g. storage devices or host systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/28—Using a specific disk cache architecture
    • G06F2212/283—Plural cache memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/31—Providing disk cache in a specific location of a storage system
    • G06F2212/313—In storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5643—Multilevel memory comprising cache storage devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

高速缓存缓冲器以及具有其的半导体存储器装置。一种联接到页缓冲器的高速缓存缓冲器包括：与存储器单元阵列的第一区域和第二区域对应的第一高速缓存组和第二高速缓存组；选择器，其联接到第一和第二高速缓存组；以及输入/输出I/O控制器，其联接到选择器并且被配置为将数据输出到第一和第二高速缓存组，或者接收从第一和第二高速缓存组输入的数据。所述选择器：通过将经由第一数据线接收的数据传送至第一高速缓存组并将经由第二数据线接收的数据传送至第二高速缓存组来执行正常修复操作；通过将经由第一数据线接收的数据传送至第二高速缓存组并将经由第二数据线接收的数据传送至第一高速缓存组来执行交叉修复操作。

Description

高速缓存缓冲器以及具有其的半导体存储器装置
技术领域
本公开总体上涉及电子装置，更具体地，涉及一种高速缓存缓冲器以及具有该高速缓存缓冲器的半导体存储器装置。
背景技术
存储器装置可按照串水平于半导体基板布置的二维结构形成，或者按照串垂直于半导体基板布置的三维结构形成。为了克服二维半导体装置中的集成度的限制，设计了三维半导体装置，其可包括在半导体基板上垂直地层叠的多个存储器单元。
发明内容
实施方式提供了一种能够灵活地执行修复操作的高速缓存缓冲器。
实施方式还提供了一种能够灵活地执行修复操作的半导体存储器装置。
根据本公开的一方面，提供了一种联接到页缓冲器的高速缓存缓冲器，该高速缓存缓冲器包括：与存储器单元阵列的第一区域对应的第一高速缓存组；与存储器单元阵列的第二区域对应的第二高速缓存组；选择器，其联接到第一高速缓存组和第二高速缓存组；以及输入/输出(I/O)控制器，其联接到选择器并且被配置为将数据输出到第一高速缓存组和第二高速缓存组，或者接收从第一高速缓存组和第二高速缓存组输入的数据，其中，所述选择器：通过将经由第一数据线接收的数据传送至第一高速缓存组并将经由第二数据线接收的数据传送至第二高速缓存组来执行正常修复操作；并且通过将经由第一数据线接收的数据传送至第二高速缓存组并将经由第二数据线接收的数据传送至第一高速缓存组来执行交叉修复操作。
根据本公开的另一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：存储器单元阵列，其包括多个存储器单元；页缓冲器，其被配置为对存储器单元阵列执行编程操作或读操作；以及高速缓存缓冲器，其联接到页缓冲器，其中，高速缓存缓冲器包括：与存储器单元阵列的第一区域对应的第一高速缓存组；与存储器单元阵列的第二区域对应的第二高速缓存组；选择器，其联接到第一高速缓存组和第二高速缓存组；以及输入/输出(I/O)控制器，其联接到选择器并且被配置为通过选择器将数据输出到第一高速缓存组和第二高速缓存组或者接收从第一高速缓存组和第二高速缓存组输入的数据，其中，选择器：通过将经由第一数据线接收的数据传送至第一高速缓存组并将经由第二数据线接收的数据传送至第二高速缓存组来执行正常修复操作；并且通过将经由第一数据线接收的数据传送至第二高速缓存组并将经由第二数据线接收的数据传送至第一高速缓存组来执行交叉修复操作。
根据本公开的另一方面，提供了一种联接到存储器单元阵列的高速缓存缓冲器，该高速缓存缓冲器包括：主高速缓存单元，其被配置为高速缓存存储器单元阵列内的主存储器区域的数据；第一修复高速缓存单元，其被配置为高速缓存存储器单元阵列内的第一修复存储器区域的数据；第二修复高速缓存单元，其被配置为高速缓存存储器单元阵列内的第二修复存储器区域的数据；以及I/O控制组件，其被配置为：当主存储器区域可用时，通过主高速缓存单元与外部实体之间的第一路径来传送数据；在被执行以利用第一修复存储器区域修复主存储器区域的正常修复操作期间，将第一路径改变为第一修复高速缓存单元与外部实体之间的第二路径；并且在被执行以利用第二修复存储器区域修复主存储器区域的交叉修复操作期间，将第一路径改变为第二修复高速缓存单元与外部实体之间的第三路径。
附图说明
现在将参照附图更充分地描述各种实施方式；然而，本发明的元件和特征可与本文所公开不同地配置或布置。因此，本发明不限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开彻底和完整，并且将向本领域技术人员充分传达实施方式的范围。
在附图中，为了例示清晰，可能夸大了尺寸。将理解，当元件被称为“在”两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。另外，贯穿说明书，对“实施方式”、“另一实施方式”等的引用未必仅指一个实施方式，并且对任何这种术语的不同引用未必指相同的实施方式。
图1是示出存储器系统的框图。
图2是示出根据本公开的实施方式的半导体存储器装置的框图。
图3是示出图2的示例性存储器单元阵列的图。
图4是示出图3的存储块当中的任一个存储块的配置的电路图。
图5是示出图3的存储块当中的任一个存储块的另一配置的电路图。
图6是示出图2的存储器单元阵列中的多个存储块当中的任一个存储块的电路图。
图7是示出根据本公开的实施方式的图2的高速缓存缓冲器的框图。
图8是示出根据本公开的实施方式的图7的第一主MUX的电路图。
图9A和图9B是示出根据本公开的实施方式的图8的第一选择器和第二选择器的电路图。
图10是示出根据本公开的实施方式的图7的第一主高速缓存组的框图。
图11是示出根据本公开的实施方式的图7的修复MUX的框图。
图12A和图12B是示出根据本公开的实施方式的图11所示的修复MUX的电路图。
图13是示出根据本公开的实施方式的当不执行修复时图7的高速缓存缓冲器的数据输出操作的时序图。
图14是示出根据本公开的实施方式的对主高速缓存组中的存储块执行正常修复操作的方法的时序图。
图15是示出根据本公开的实施方式的交叉修复操作的时序图。
图16是示出交叉修复操作的问题的时序图。
图17是示出根据本公开的实施方式的图2的高速缓存缓冲器的框图。
图18是示出根据本公开的实施方式的图17的修复MUX的框图。
图19A和图19B是示出根据本公开的实施方式的第一正常修复MUX电路和第二正常修复MUX电路的配置的电路图。图19C和图19D是示出根据本公开的实施方式的第一交叉修复MUX电路和第二交叉修复MUX电路的配置的电路图。
图20A和图20B是示出根据本公开的实施方式的图18所示的修复MUX的电路图。
图21是示出根据本公开的实施方式的图17所示的高速缓存缓冲器的交叉修复操作的时序图。
图22是示出根据本公开的实施方式的包括图2的半导体存储器装置的存储器系统的框图。
图23是示出根据本公开的实施方式的图22的存储器系统的应用示例的框图。
图24是示出根据本公开的实施方式的包括参照图23描述的存储器系统的计算系统的框图。
具体实施方式
在本公开中，在结合附图阅读以下实施方式之后，优点、特征及其实现方法将变得更显而易见。然而，本公开可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以详细描述本发明，使得本公开所属领域的技术人员可容易地实践本发明。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者间接连接或联接到另一元件，二者间插入一个或更多个中间元件。除非上下文另外指示，否则两个元件(无论直接地还是间接地连接/联接)之间的通信可以是有线的或无线的。另外，当元件被称为“包括”组件时，除非上下文另外指示，否则这指示该元件还可包括一个或更多个其它组件，而非排除这样的其它组件。
在参照附图描述本公开的实施方式时，相同的标号用于指代不同附图中的相同元件。在以下描述中，可从以下描述省略熟知的技术细节，以免不必要地模糊本发明。
图1是示出存储器系统的框图。
参照图1，存储器系统1000包括半导体存储器装置100和控制器1100。另外，存储器系统1000与主机300通信。半导体存储器装置100包括存储器单元阵列110，并且该存储器单元阵列110包括多个存储块BLK1、BLK2、…和BLKz。控制器1100响应于从主机300接收的命令来控制半导体存储器装置100的操作。
图2是示出图1的半导体存储器装置的框图。
参照图2，半导体存储器装置100包括存储器单元阵列110、地址解码器120、页缓冲器130、控制逻辑140、电压发生器150、高速缓存缓冲器160和输入/输出接口170。
存储器单元阵列110包括多个存储块BLK1至BLKz。所述多个存储块BLK1至BLKz通过字线WL联接到地址解码器120。所述多个存储块BLK1至BLKz通过位线BL1至BLm联接到页缓冲器130。所述多个存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，所述多个存储器单元是可利用垂直沟道结构配置的非易失性存储器单元。在一些实施方式中，存储器单元阵列110可具有二维结构，在其它实施方式中，存储器单元阵列110可具有三维结构。存储器单元阵列110中的多个存储器单元中的每一个可存储至少一位数据。在实施方式中，存储器单元阵列110中的多个存储器单元中的每一个可以是存储一位数据的单级单元(SLC)。在另一实施方式中，存储器单元阵列110中的多个存储器单元中的每一个可以是存储两位数据的多级单元(MLC)。在另一实施方式中，存储器单元阵列110中的多个存储器单元中的每一个可以是存储三位数据的三级单元(TLC)。在另一实施方式中，存储器单元阵列110中的多个存储器单元中的每一个可以是存储四位数据的四级单元(QLC)。在一些实施方式中，存储器单元阵列110可包括各自存储五位或更多位数据的多个存储器单元。
地址解码器120、页缓冲器130、电压发生器150、高速缓存缓冲器160和输入/输出接口170作为驱动存储器单元阵列110的外围电路操作。地址解码器120通过字线WL联接到存储器单元阵列110。地址解码器120在控制逻辑140的控制下操作。地址解码器120通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)接收地址。
地址解码器120对所接收的地址中的块地址进行解码。地址解码器120根据所解码的块地址来选择至少一个存储块。在读操作期间的读电压施加操作中，地址解码器120将电压发生器150所生成的读电压Vread施加到所选存储块中的所选字线，并且将通过电压Vpass施加到其它未选字线。在编程验证操作中，地址解码器120将电压发生器150所生成的验证电压施加到所选字线，并且将通过电压Vpass施加到其它未选字线。地址解码器120对所接收的地址中的列地址进行解码。
半导体存储器装置100的读操作和编程操作以页为单位执行。在读操作和编程操作的请求中接收的地址包括块地址、行地址和列地址。地址解码器120根据块地址和行地址来选择一个存储块和一条字线。地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。
页缓冲器130通过位线BL1至BLm联接到存储器单元阵列110。在读操作和编程验证操作中为了感测存储器单元的阈值电压，页缓冲器130在向联接到存储器单元的位线连续地供应感测电流的同时感测根据对应存储器单元的编程状态而流动的电流量的改变，并将所感测的改变作为感测数据锁存。页缓冲器130响应于从控制逻辑140输出的页缓冲器控制信号而操作。
在读操作中，页缓冲器130通过感测存储器单元的数据来暂时地存储读取的数据。暂时地存储在页缓冲器130中的数据可通过高速缓存缓冲器160和输入/输出接口170输出到控制器200。
控制逻辑140联接到地址解码器120、页缓冲器130和电压发生器150。另外，控制逻辑140可控制高速缓存缓冲器160和输入/输出接口170的操作。
控制逻辑140从控制器200接收命令CMD和控制信号CTRL。在图2中，半导体存储器装置100被配置为使得命令CMD和控制信号CTRL不通过输入/输出接口170，而且被传送至控制逻辑140。然而，半导体存储器装置100不限于该布置方式；命令CMD和控制信号CTRL可通过输入/输出接口170被传送至控制逻辑140。控制逻辑140响应于控制信号CTRL而控制半导体存储器装置100的总体操作。另外，控制逻辑140可控制页缓冲器130和高速缓存缓冲器160执行存储器单元阵列110的读操作和写操作。
在读操作中，电压发生器150响应于从控制逻辑140输出的控制信号而生成读电压Vread和通过电压Vpass。为了生成具有各种电压电平的多个电压，电压发生器150可包括用于接收内部电源电压的多个泵浦电容器，并且在控制逻辑140的控制下通过选择性地启用多个泵浦电容器来生成多个电压。
图3是示出图2的存储器单元阵列的实施方式的图。
参照图3，存储器单元阵列110包括多个存储块BLK1至BLKz。各个存储块具有三维结构。各个存储块包括层叠在基板上方的多个存储器单元。所述多个存储器单元沿着+X、+Y和+Z方向布置。各个存储块的结构将参照图4和图5更详细地描述。
图4是示出图3的存储块BLK1至BLKz当中的任一个存储块BLKa的电路图。
参照图4，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可按照“U”形状形成。在存储块BLKa中，在行方向(即，+X方向)上布置m个单元串。在图4中，示出了在列方向(即，+Y方向)上布置两个单元串。然而，这是为了清晰；将理解，可在列方向上布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST与存储器单元MC1至MCn可具有彼此相似的结构。在实施方式中，选择晶体管SST和DST和存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行上的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且布置在不同行上的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行上的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp依次布置在+Z方向的相反方向上，并且串联联接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn依次布置在+Z方向上，并且串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT联接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅电极分别联接到第一字线WL1至第n字线WLn。
各个单元串的管式晶体管PT的栅极联接到管线PL。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
布置在列方向上的单元串联接到在列方向上延伸的位线。在图4中，第一列上的单元串CS11和CS21联接到第一位线BL1。第m列上的单元串CS1m和CS2m联接到第m位线BLm。
布置在行方向上的单元串中的联接到同一字线的存储器单元构成一页。例如，第一行上的单元串CS11至CS1m中的联接到第一字线WL1的存储器单元构成一页。第二行上的单元串CS21至CS2m中的联接到第一字线WL1的存储器单元构成另一页。当漏极选择线DSL1和DSL2中的任一条被选择时，可选择布置在一个行方向上的单元串。当字线WL1至WLn中的任一条被选择时，可在所选单元串中选择一页。
在另一实施方式中，代替第一位线BL1至第m位线BLm，可设置偶数位线和奇数位线。另外，布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的奇数单元串可分别联接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。例如，可设置虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可设置虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当虚拟存储器单元的数量增加时，存储块BLKa的操作的可靠性改进。另一方面，存储块BLKa的尺寸增大。当虚拟存储器单元的数量减少时，存储块BLKa的尺寸减小。另一方面，存储块BLKa的操作的可靠性可能劣化。
为了有效地控制虚拟存储器单元，各个虚拟存储器单元可具有所需阈值电压。在存储块BLKa的擦除操作之前或者存储块BLKa的擦除操作之后，可对所有或一些虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加到联接到各个虚拟存储器单元的虚拟字线的电压，以使得虚拟存储器单元可具有所需阈值电压。
图5是示出图3的存储块BLK1至BLKz当中的一个存储块BLKb的另一实施方式的电路图。
参照图5，存储块BLKb包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个沿着+Z方向延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括在存储块BLKb下方层叠在基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行上的单元串的源极选择晶体管联接到同一源极选择线。布置在第一行上的单元串CS11’至CS1m’的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行上的单元串CS21’至CS2m’的源极选择晶体管联接到第二源极选择线SSL2。在另一实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可共同联接到一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅电极分别联接到第一字线WL1至第n字线WLn。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行上的单元串CS11’至CS1m’的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21’至CS2m’的漏极选择晶体管联接到第二漏极选择线DSL2。
因此，除了从各个单元串排除管式晶体管PT之外，图5的存储块BLKb具有与图4的存储块BLKa相同的电路。
在另一实施方式中，代替第一位线BL1至第m位线BLm，可设置偶数位线和奇数位线。另外，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11'至CS1m’或CS21’至CS2m’当中的奇数单元串可分别联接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。例如，可设置虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可设置虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当虚拟存储器单元的数量增加时，存储块BLKb的操作的可靠性改进。另一方面，存储块BLKb的尺寸增大。当虚拟存储器单元的数量减少时，存储块BLKb的尺寸减小。另一方面，存储块BLKb的操作的可靠性可能劣化。
为了有效地控制虚拟存储器单元，各个虚拟存储器单元可具有所需阈值电压。在存储块BLKb的擦除操作之前或者存储块BLKb的擦除操作之后，可对所有或一些虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制施加到联接到各个虚拟存储器单元的虚拟字线的电压，以使得虚拟存储器单元可具有所需阈值电压。
图6是示出图2的存储器单元阵列110中所包括的多个存储块BLK1至BLKz当中的任一个存储块BLKc的实施方式的电路图。
参照图6，存储块BLKc包括多个串CS1至CSm。所述多个串CS1至CSm可分别联接到多条位线BL1至BLm。所述多个串CS1至CSm中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST和存储器单元MC1至MCn中的每一个可具有相似的结构。在实施方式中，选择晶体管SST和DST和存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。
各个单元串的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
各个单元串的漏极选择晶体管DST联接在对应位线和存储器单元MC1至MCn之间。
联接到同一字线的存储器单元构成一个页。当漏极选择线DSL被选择时，单元串CS1至CSm可被选择。当字线WL1至WLn中的任一条被选择时，所选单元串当中的一个页可被选择。
在另一实施方式中，代替第一位线BL1至第m位线BLm，可设置偶数位线和奇数位线。所布置的单元串CS1至CSm当中的偶数单元串可分别联接到偶数位线，并且单元串CS1至CSm当中的奇数单元串可分别联接到奇数位线。
图7是更详细地示出图2的高速缓存缓冲器160的实施方式的框图。
参照图7，高速缓存缓冲器160包括第一高速缓存组400、第二高速缓存组405、选择器445和输入/输出控制器480。
第一高速缓存组400可包括与存储器单元阵列的第一区域对应的高速缓存锁存器。另外，第二高速缓存组405可包括与存储器单元阵列的第二区域对应的高速缓存锁存器。第一高速缓存组400可包括第一主高速缓存组410和第一修复高速缓存组420。另外，第二高速缓存组405包括第二主高速缓存组430和第二修复高速缓存组440。
第一主高速缓存组410可利用用于第一主存储器区域的多个高速缓存锁存器来配置。第一存储器区域可包括至少一个主存储块。第一修复高速缓存组420可利用用于第一修复存储器区域的多个高速缓存锁存器来配置。第一修复存储器区域可包括至少一个修复存储块。第二主高速缓存组430可利用用于第二主存储器区域的多个高速缓存锁存器来配置。第二主存储器区域可包括至少一个主存储块。第二修复高速缓存组440可利用用于第二修复存储器区域的多个高速缓存锁存器来配置。第二修复存储器区域可包括至少一个修复存储块。
第一主高速缓存组410联接到第一局部输入/输出(I/O)线LIO_1<7:0>和第一互补局部I/O线LIOB_1<7:0>。第一主高速缓存组410联接到第一列选择线CS_L<i:0>。下面标识的各种输入/输出线被缩写为I/O。
第一修复高速缓存组420联接到第一修复线RIO_L<7:0>和第一互补修复线RIOB_L<7:0>。第一修复高速缓存组420联接到第一修复列选择线RCS_L<y:0>。
第二主高速缓存组430联接到第二局部I/O线LIO_2<7:0>和第二互补局部I/O线LIOB_2<7:0>。第二主高速缓存组430联接到第二列选择线CS_H<j:0>。
第二修复高速缓存组440联接到第二修复线RIO_H<7:0>和第二互补修复线RIOB_H<7:0>。第二修复高速缓存组440联接到第二修复列选择线RCS_H<z:0>。
第一主高速缓存组410和第二主高速缓存组430以及第一修复高速缓存组420和第二修复高速缓存组440的更详细的结构将稍后参照图10来描述。
选择器445联接到第一高速缓存组400和第二高速缓存组405。通过选择器445，输入/输出(I/O)控制器480可向第一高速缓存组400和第二高速缓存组405输出数据，或者接收从第一高速缓存组400和第二高速缓存组405输入的数据。
选择器445在第一高速缓存组400中和/或在第二高速缓存组405中执行选择修复操作作为正常修复操作，并且在第一高速缓存组400和第二高速缓存组405之间执行选择修复操作作为交叉修复操作。
正常修复操作通过第一修复高速缓存组420修复第一主高速缓存组410的缺陷或者通过第二修复高速缓存组440修复第二主高速缓存组430的缺陷。
选择器445包括第一主复用器(MUX)450、第二主MUX 460和修复MUX 500。复用器(即，MUX)执行选择性地联接局部I/O线和位I/O线的操作。因此，在本说明书中，第一主MUX、第二主MUX和修复MUX可分别被称为第一主选择器、第二主选择器和修复选择器。
第一主MUX 450联接在I/O控制器480和第一主高速缓存组410之间。基于第一使能信号EN0_L，第一主MUX 450将第一局部I/O线LIO_1<7:0>联接到第一位I/O线BIT_L<7:0>并将第一互补局部I/O线LIOB_1<7:0>联接到第一互补位I/O线BITB_L<7:0>。
第二主MUX 460联接在I/O控制器480和第二主高速缓存组430之间。基于第二使能信号EN0_H，第二主MUX 460将第二局部I/O线LIO_2<7:0>联接到第二位I/O线BIT_H<7:0>并将第二互补局部I/O线LIOB_2<7:0>联接到第二互补位I/O线BITB_H<7:0>。
关于第一主MUX 450和第二主MUX 460的结构的更详细描述将稍后参照图8、图9A和图9B来描述。
修复MUX 500联接在第一修复高速缓存组420与I/O控制器480之间以及第二修复高速缓存组440与I/O控制器480之间。
当通过正常修复操作修复与第一主高速缓存组410对应的存储块时，基于第一修复使能信号EN_R_L，修复MUX 500将第一修复线RIO_L<7:0>联接到第一位I/O线BIT_L<7:0>并将第一互补修复线RIOB_L<7:0>联接到第一互补位I/O线BITB_L<7:0>。
当通过正常修复操作修复与第二主高速缓存组430对应的存储块时，基于第二修复使能信号EN_R_H，修复MUX 500将第二修复线RIO_H<7:0>联接到第二位I/O线BIT_H<7:0>并将第二互补修复线RIOB_H<7:0>联接到第二互补位I/O线BITB_H<7:0>。
在与第一修复高速缓存组420对应的所有修复块被耗尽或采用并且与第二修复高速缓存组440对应的修复块保留的情况下，可能需要修复与第一主高速缓存组410对应的存储块。在这种情况下，可利用与第二修复组440对应的存储块来修复与第一主高速缓存组410对应的存储块。类似地，可利用与第一修复组420对应的存储块来修复与第二主高速缓存组430对应的存储块。此修复方法可被称为“交叉修复操作”。在根据本公开的实施方式的高速缓存缓冲器160中，选择器445对第一高速缓存组400和/或第二高速缓存组405执行交叉修复操作。这将在下面详细描述。
当需要对与第一主高速缓存组410对应的存储块执行交叉修复操作时，基于第一修复使能信号EN_R_L和交叉修复使能信号EN_CR，修复MUX 500将第二修复线RIO_H<7:0>联接到第一位I/O线BIT_L<7:0>并将第二互补修复线RIOB_H<7:0>联接到第一互补位I/O线BITB_L<7:0>。类似地，当需要对与第二主高速缓存组430对应的存储块执行交叉修复操作时，基于第二修复使能信号EN_R_H和交叉修复使能信号EN_CR，修复MUX 500将第一修复线RIO_L<7:0>联接到第二位I/O线BIT_H<7:0>并将第一互补修复线RIOB_L<7:0>联接到第二互补位I/O线BITB_H<7:0>。
I/O控制器480联接到第一位I/O线BIT_L<7:0>、第一互补位I/O线BITB_L<7:0>、第二位I/O线BIT_H<7:0>、第二互补位I/O线BITB_H<7:0>和全局数据线GDL<15:0>。在一些实施方式中，全局数据线GDL<15:0>可联接到图2的I/O接口170。另外，I/O控制器480接收第一预充电信号BIT_PRC_L、第一选通信号STB_L、第二预充电信号BIT_PRC_H和第二选通信号STB_H。在写操作中，I/O控制器480可通过第一位I/O线BIT_L<7:0>、第一互补位I/O线BITB_L<7:0>、第二位I/O线BIT_H<7:0>和第二互补位I/O线BITB_H<7:0>将从全局数据线GDL<15:0>接收的数据传送至第一主高速缓存组410和第二主高速缓存组430以及第一修复高速缓存组420和第二修复高速缓存组440。在读操作中，I/O控制器480可通过第一位I/O线BIT_L<7:0>、第一互补位I/O线BITB_L<7:0>、第二位I/O线BIT_H<7:0>和第二互补位I/O线BITB_H<7:0>将从第一主高速缓存组410和第二主高速缓存组430以及第一修复高速缓存组420和第二修复高速缓存组440接收的数据传送至全局数据线GDL<15:0>。
如上所述，在根据本公开的实施方式的高速缓存缓冲器160以及具有该高速缓存缓冲器160的半导体存储器装置中，可通过交叉修复灵活地执行修复操作。
图8是更详细地示出图7的第一主MUX 450的电路图。
参照图8，第一主MUX 450包括第一选择器451和第二选择器453。第一选择器451包括八个晶体管TRM_1<0>至TRM_1<7>(即，TRM_<7:0>)。根据第一使能信号EN0_L，晶体管TRM_1<0>至TRM_1<7>分别将第一位I/O线BIT_L<0>至BIT_L<7>(即，BIT_L<7:0>)联接到第一局部I/O线LIO_1<0>至LIO_1<7>(即，LIO_1<7:0>)。
第二选择器453包括八个晶体管TRMB_1<0>至TRMB_1<7>(即，TRMB_1<7:0>)。根据第一使能信号EN0_L，晶体管TRMB_1<0>至TRMB_1<7>分别将第一互补位I/O线BITB_L<0>至BITB_L<7>(即，BITB_L<7:0>)联接到相应的第一互补局部I/O线LIOB_1<0>至LIOB_1<7>(即，LIOB_1<7:0>)。
一起参照图7和图8，可以看出，根据第一使能信号EN0_L，第一主MUX 450将第一局部I/O线LIO_1<7:0>联接到第一位I/O线BIT_L<7:0>并将第一互补局部I/O线LIOB_1<7:0>联接到第一互补位I/O线BITB_L<7:0>。
第二主MUX 460的结构基本上与第一主MUX 450的结构相同，因此，这里省略重复描述。
图9A和图9B是更简要地示出图8的第一选择器451和第二选择器453的电路图。
一起参照图8和图9A，第一选择器451包括各自具有相同的结构的晶体管TRM_1<0>至TRM_1<7>。根据第一使能信号EN0_L，晶体管TRM_1<0>至TRM_1<7>分别将对应的第一局部I/O线LIO_1<7:0>联接到第一位I/O线BIT_L<7:0>。八个晶体管TRM_1<0>至TRM_1<7>可被共同标识为晶体管TRM_1<7:0>。
一起参照图8和图9B，第二选择器455包括具有相同结构的晶体管TRMB_1<0>至TRMB_1<7>。根据第一使能信号EN0_L，晶体管TRMB_1<0>至TRMB_1<7>分别将对应的第一互补局部I/O线LIOB_1<7:0>联接到第一互补位I/O线BITB_L<7:0>。八个晶体管TRMB_1<0>至TRMB_1<7>可被共同标识为晶体管TRMB_1<7:0>。
图10是更详细地示出图7的第一主高速缓存组410的框图。
参照图10，第一主高速缓存组410包括多个高速缓存锁存器411。各个高速缓存锁存器411可存储一位数据。
各个高速缓存锁存器411联接到对应的第一局部I/O线和对应的第一互补局部I/O线，并且还联接到对应的第一列选择线。
例如，位于第一行上的高速缓存锁存器联接到第一局部I/O线LIO_1<0>和第一互补局部I/O线LIOB_1<0>。位于第二行上的高速缓存锁存器联接到第一局部I/O线LIO_1<1>和第一互补局部I/O线LIOB_1<1>。
位于第一列上的高速缓存锁存器联接到第一列选择线CS_L<0>，并且位于第二列上的高速缓存锁存器联接到第一列选择线CS_L<1>。
图2所示的半导体存储器装置100可以按照一个字节为单位来操作。因此，半导体存储器装置100以八位为单位执行I/O操作。因此，如图10所示，八个高速缓存锁存器411联接到一列。
为了执行顺序操作，可根据第一主高速缓存组410中增加的列地址来依次启用传送至第一列选择线CS_L<0>至CL_L<i>(即，CS_L<i:0>)的信号。通过感测操作将存储在高速缓存锁存器411中的位数据传送至全局数据线GDL<15:0>的操作可由I/O控制器480控制。
第一修复高速缓存组420、第二主高速缓存组430和第二修复高速缓存组440具有与第一主高速缓存组410基本上相同的结构。因此，将省略重复描述。
图11是更详细地示出图7的修复MUX的框图。
参照图11，修复MUX 500包括第一MUX电路525、第二MUX电路523和交叉MUX电路511。在本说明书中，第一MUX电路525、第二MUX电路523和交叉MUX电路511可分别被称为第一选择电路、第二选择电路和交叉选择电路。
当不执行修复操作时，修复MUX 500不操作。第一位I/O线BIT_L<7:0>和第一互补位I/O线BITB_L<7:0>通过第一主MUX 450联接到第一局部I/O线LIO_1<7:0>和第一互补局部I/O线LIOB_1<7:0>。另外，第二位I/O线BIT_H<7:0>和第二互补位I/O线BITB_H<7:0>通过第二主MUX 460联接到第二局部I/O线LIO_2<7:0>和第二互补局部I/O线LIOB_2<7:0>。
在对与第一主高速缓存组对应的存储块的普通修复操作(即，正常修复操作)的情况下，第一MUX电路525基于第一修复使能信号EN_R_L操作。第一位I/O线BIT_L<7:0>和第一互补位I/O线BITB_L<7:0>联接到第一修复线RIO_L<7:0>和第一互补修复线RIOB_L<7:0>。
在对与第二主高速缓存组对应的存储块的普通或正常修复操作的情况下，第二MUX电路523基于第二修复使能信号EN_R_H操作。第二位I/O线BIT_H<7:0>和第二互补位I/O线BITB_H<7:0>联接到第二修复线RIO_H<7:0>和第二互补修复线RIOB_H<7:0>。
在对与第一主高速缓存组410对应的存储块的交叉修复操作中，第一MUX电路525和交叉MUX电路511基于第一修复使能信号EN_R_L和交叉修复使能信号EN_CR操作。第一位I/O线BIT_L<7:0>和第一互补位I/O线BITB_L<7:0>联接到第二修复线RIO_H<7:0>和第二互补修复线RIOB_H<7:0>。
在对与第二主高速缓存组430对应的存储块的交叉修复操作中，第二MUX电路523和交叉MUX电路511基于第二修复使能信号EN_R_H和交叉修复使能信号EN_CR操作。第二位I/O线BIT_H<7:0>和第二互补位I/O线BITB_H<7:0>联接到第一修复线RIO_L<7:0>和第一互补修复线RIOB_L<7:0>。
参照图11，可以看出，修复MUX 500包括两级MUX的配置。第一级520包括第一MUX电路525和第二MUX电路523。第二级510包括交叉MUX电路511。由于在正常修复操作的情况下交叉MUX 511不操作，所以数据信号仅通过第一级520的MUX。在交叉修复操作的情况下，除了第一MUX电路525和第二MUX电路523之外交叉MUX电路511也操作。因此，数据信号通过第一级520的MUX和第二级510的MUX二者。
图12A和图12B是更详细地示出图11所示的修复MUX 500的电路图。
参照图12A，示出电路，该电路将图11的修复MUX 500中的第一位I/O线BIT_L<7:0>、第二位I/O线BIT_H<7:0>、第一修复线RIO_L<7:0>和第二修复线RIO_H<7:0>联接。参照图12B，示出电路，该电路将图11的修复MUX 500中的第一互补位I/O线BITB_L<7:0>、第二互补位I/O线BITB_H<7:0>、第一互补修复线RIOB_L<7:0>和第二互补修复线RIOB_H<7:0>联接。
图12A的晶体管TRR_L<7:0>和图12B的晶体管TRRB_L<7:0>被包括在第一MUX电路525中。图12A的晶体管TRR_H<7:0>和图12B的晶体管TRRB_H<7:0>被包括在第二MUX电路523中。图12A的晶体管TRR_CR<7:0>和图12B的晶体管TRRB_CR<7:0>被包括在交叉MUX电路511中。
第一主MUX 450、修复MUX 500和第二主MUX 460的操作将参照图13至图15更详细地描述。
图13是示出当不执行修复时图7的高速缓存缓冲器160的数据输出操作的时序图。图13示出当不执行修复时基于联接到第一主高速缓存组410的第一主MUX 450的操作的时序图。
参照图13，当不执行修复时，施加到第一主MUX 450的第一使能信号EN0_L维持逻辑高状态，并且第一修复使能信号EN_R_L维持逻辑低状态。尽管图13中未示出，交叉修复信号EN_CR可维持逻辑低状态。
为了实现顺序数据输出，第一预充电信号BIT_PRC_L在使能状态和禁用状态之间周期性地重复。为此，与第一预充电信号BIT_PRC_L的i个脉冲对应依次启用“i”个第一列选择线CS_L<i:0>。即，在图13的时序图中，在时间t1，第一列选择线CS_L<i:0>当中与第一列对应的第一列选择线CS_L<0>的信号被启用，并且其它第一列选择线的信号被停用。另外，在时间t4，与第二列对应的第一列选择线CS_L<1>的信号被启用，并且其它第一列选择线的信号被停用。此过程被重复，直至与第i列对应的第一列选择线CS_L<i>的信号被启用。
在时间t1，当第一列选择信号CS_L<0>的信号被启用时，感测位于第一列上的高速缓存锁存器的数据。因此，可出现第一局部I/O线LIO_1<7:0>与对应的第一互补局部I/O线LIOB_1<7:0>之间的电压差。即，根据存储在高速缓存锁存器中的数据，第一局部I/O线LIO_1<7:0>与对应的第一互补局部I/O线LIOB_1<7:0>之间的电压差可出现或者可不出现。
由于第一主MUX 450正在操作，所以第一局部I/O线LIO_1<7:0>和对应的第一互补局部I/O线LIOB_1<7:0>的电压被传送至第一位I/O线BIT_L<7:0>和第一互补位I/O线BITB_L<7:0>。
在出现足够的电压差之后，在时间t2，施加到I/O控制器480的第一选通信号STB_L被启用或使能以感测数据。所感测的数据被传送至全局数据线GDL<7:0>。
在时间t3，第一列选择信号CS_L<0>的信号被启用，因此，第一位I/O线BIT_L<7:0>与第一互补位I/O线BITB_L<7:0>之间的电压差减小。由于第一主MUX 450正在操作，所以第一局部I/O线LIO_1<7:0>与对应的第一互补局部I/O线LIOB_1<7:0>之间的电压差也减小。通过该过程，执行感测位于第一列上的高速缓存锁存器的数据并在时间t4通过进入第二时段来感测位于第二列上的高速缓存锁存器的数据的操作。
图14是示出对第一主高速缓存组410中的存储块执行普通或正常修复操作的方法的时序图。尽管图14中未示出，交叉修复信号EN_CR维持逻辑低状态。
首先，在第一列的情况下，执行一般数据感测操作而没有修复。即，在时间t5，第一列选择信号CS_L<0>的信号被使能以感测存储在第一列的高速缓存锁存器中的数据。在时间t6，当第一选通信号STB_L被使能时，感测第一主高速缓存组410的第一列的数据。
随后，在时间t7，第一修复使能信号EN_R_L被使能，并且第一使能信号EN0_L被停用或禁用。因此，修复MUX 500的第一MUX电路525操作，并且第一主MUX 450不操作。第一位I/O线BIT_L<7:0>联接到第一修复线RIO_L<7:0>，并且第一互补位I/O线BITB_L<7:0>联接到第一互补修复线RIOB_L<7:0>。
由于在时间t7第一MUX电路525被停用，所以维持第一局部I/O线LIO_1<0>与第一互补局部I/O线LIOB_1<0>之间的电压差。
随后，在时间t8，第一修复列选择线RCS_L<y:0>当中的与第一列对应的第一修复列选择线RCS_L<0>的信号被使能。因此，根据位于第一修复高速缓存组420的第一列上的高速缓存锁存器中所存储的数据，出现第一修复线RIO_L<7:0>与第一互补修复线RIOB_L<7:0>之间的电压差。第一修复线RIO_L<7:0>与第一互补修复线RIOB_L<7:0>之间的电压差变为第一位I/O线BIT_L<7:0>与第一互补位I/O线BITB_L<7:0>之间的电压差。
随后，当第一选通信号STB_L被使能时，通过感测第一位I/O线BIT_L<7:0>与第一互补位I/O线BITB_L<7:0>之间的电压差而获得的结果作为输出数据被传送至全局数据线GDL<7:0>。
即，在数据感测的第二时段中，输出位于第一修复高速缓存组420的第一列上的高速缓存锁存器的数据。随后，在时间t9，第一修复使能信号EN_R_L被禁用，并且第一使能信号EN0_L被使能。因此，在时间t9之后执行与图13的时序图相同的操作。即，不输出第一修复高速缓存组420的数据，而输出第一主高速缓存组410的数据。
图15是示出交叉修复操作的时序图。图15示出利用与第二修复高速缓存组440对应的存储块来交叉修复与第一主高速缓存组410对应的存储块的操作。
首先，如图13和图14所示，可以看出，在时间t10至t12，位于第一主高速缓存组410的第一列的高速缓存锁存器的数据被输出至全局数据线GDL<7:0>。
在时间t12，交叉修复信号EN_CR被使能，第一修复使能信号EN_R_L被使能，并且第一使能信号EN0_L被禁用。
因此，图11的第一MUX电路525和交叉MUX电路511操作。第一位I/O线BIT_1<7:0>联接到第二修复线RIO_H<7:0>，并且第一互补位I/O线BITB_L<7:0>联接到第二互补修复线RIOB_H<7:0>。
由于在时间t12第一MUX电路525被停用，所以维持第一I/O线LIO_1<0>与第一互补局部I/O线LIOB_1<0>之间的电压差。
随后，在时间t13，第二修复列选择线RCS_H<z:0>当中的与第一列对应的第二修复列选择线RCS_H<0>的信号被使能。因此，根据位于第二修复高速缓存组440的第一列上的高速缓存锁存器中所存储的数据，出现第二修复线RIO_H<7:0>与第二互补修复线RIOB_H<7:0>之间的电压差。第二修复线RIO_H<7:0>与第二互补修复线RIOB_H<7:0>之间的电压差变为第一位I/O线BIT_L<7:0>与第一互补位I/O线BITB_L<7:0>之间的电压差。
随后，当第一选通信号STB_L被使能时，通过感测第一位I/O线BIT_L<7:0>与第一互补位I/O线BITB_L<7:0>之间的电压差而获得的结果作为输出数据被传送至全局数据线GDL<7:0>。
即，在数据感测的第二时段中，输出位于第二修复高速缓存组440的第一列上的高速缓存锁存器的数据。随后，在时间t14，交叉修复信号EN_CR被禁用，第一修复使能信号EN_R_L被使能，并且第一使能信号EN0_L被使能。因此，在时间t14之后执行与图14或图13的时序图相同的操作。即，不输出第二修复高速缓存组440的数据，但是输出第一主高速缓存组410的数据。
图16是示出交叉修复操作的问题的时序图。
在图16中，在图15的时间t12附近示出交叉修复信号EN_CR、第一修复使能信号EN_R_L和预充电信号BIT_PRC_L。
一起参照图11和图16，为了执行交叉修复操作，第一修复使能信号EN_R_L被施加到第一MUX电路525，并且交叉修复信号EN_CR被施加到交叉MUX电路511。如图11所示，要精确地控制第一级520的第一MUX电路525和交叉MUX电路511在交叉修复操作中的操作定时。然而，当交叉修复信号EN_CR和第一修复使能信号EN_R_L被施加到配置在两个级中的交叉MUX电路511和第一MUX电路525时，难以减小如图16所示出现的时间变化。这使得难以在交叉修复操作期间精确地高速传送数据。
为了解决该问题，在一些实施方式中，包括在高速缓存缓冲器160的修复MUX 500中的MUX电路被配置在一个级中。因此，在交叉修复操作中，修复MUX 500基于单个控制信号在第一主高速缓存组410和第二修复高速缓存组440之间执行修复MUX操作。因此，在交叉修复操作中控制信号的定时变化减小，并且在高速缓存缓冲器160的高速操作中可靠性改进。
图17是更详细地示出图2的高速缓存缓冲器160的另一实施方式的框图。
参照图17，高速缓存缓冲器160包括第一高速缓存组400、第二高速缓存组405、选择器447和I/O控制器480。除了选择器447之外的其它组件与图7所示的高速缓存缓冲器160的组件相同，因此，将省略重复描述。
图17所示的选择器447联接到第一高速缓存组400和第二高速缓存组405。通过选择器447，I/O控制器480可将数据输出到第一高速缓存组400和第二高速缓存组405，或者接收从第一高速缓存组400和第二高速缓存组405输入的数据。
选择器447在第一高速缓存组400中和/或在第二高速缓存组405中执行选择修复操作作为正常修复操作，在第一高速缓存组400和第二高速缓存组405之间执行选择修复操作作为交叉修复操作。
选择器447包括第一主MUX 450、第二主MUX 460和修复MUX 600。第一主MUX 450和第二主MUX 460的配置与图7所示相同。
修复MUX 600联接在第一修复高速缓存组420和第二修复高速缓存组440与I/O控制器480之间。
当通过正常修复操作修复与第一主高速缓存组410对应的存储块时，基于第一修复使能信号EN_R_L，修复MUX 600将第一修复线RIO_L<7:0>联接到第一位I/O线BIT_L<7:0>并将第一互补修复线RIOB_L<7:0>联接到第一互补位I/O线BITB_L<7:0>。
当通过正常修复操作修复与第二主高速缓存组430对应的存储块时，基于第二修复使能信号EN_R_H，修复MUX 600将第二修复线RIO_H<7:0>联接到第二位I/O线BIT_H<7:0>并将第二互补修复线RIOB_H<7:0>联接到第二互补位I/O线BiTB_H<7:0>。这与图7所示的修复MUX 500基本上相同。
当对于与第二主高速缓存组430对应的存储块需要交叉修复操作时，基于第一交叉修复使能信号EN_CR_L，修复MUX 600将第一修复线RIO_L<7:0>联接到第二位I/O线BIT_H<7:0>并将第一互补修复线RIOB_L<7:0>联接到第二互补位I/O线BITB_H<7:0>。
当对于与第一主高速缓存组410对应的存储块需要交叉修复操作时，基于第二交叉修复使能信号EN_CR_H，修复MUX 600将第二修复线RIO_H<7:0>联接到第一位I/O线BIT_L<7:0>并将第二互补修复线RIOB_H<7:0>联接到第一互补位I/O线BITB_L<7:0>。
将参照图18至图19D描述图17的修复MUX 600的更详细的配置。
图18是更详细地示出图17的修复MUX 600的框图。
参照图18，修复MUX 600包括第一正常修复MUX电路610、第二正常修复MUX电路620、第一交叉修复MUX电路640和第二交叉修复MUX电路650。在此实施方式中，第一正常修复MUX电路610、第二正常修复MUX电路620、第一交叉修复MUX电路640和第二交叉修复MUX电路650可分别被称为第一正常修复选择电路、第二正常修复选择电路、第一交叉修复选择电路和第二交叉修复选择电路。第一正常修复MUX电路610和第二正常修复MUX电路620可分别与图11的第一MUX电路525和第二MUX电路523基本上相同地配置。
基于第一交叉修复使能信号EN_CR_1，第一交叉修复MUX电路640将第一修复线RIO_L<7:0>和第一互补修复线RIOB_L<7:0>分别联接到第二位I/O线BIT_H<7:0>和第二互补位I/O线BITB_H<7:0>。
基于第二交叉修复使能信号EN_CR_H，第二交叉修复MUX电路650将第二修复线RIO_H<7:0>和第二互补修复线RIOB_H<7:0>分别联接到第一位I/O线BIT_L<7:0>和第一互补位I/O线BITB_L<7:0>。
在第一正常修复MUX电路610或第二正常修复MUX电路620正在操作的同时，第一交叉修复MUX电路640或第二交叉修复MUX电路650不操作。在第一交叉修复MUX电路640或第二交叉修复MUX电路650正在操作的同时，第一正常修复MUX电路610或第二正常修复MUX电路620不操作。
第一正常修复MUX电路610和第二正常修复MUX电路620以及第一交叉修复MUX电路640和第二交叉修复MUX电路650的详细配置将稍后参照图19A至图19D描述。
图19A和图19B是示出第一正常修复MUX电路610和第二正常修复MUX电路620的配置的电路图。图19C和图19D是示出第一交叉修复MUX电路640和第二交叉修复MUX电路650的配置的电路图。
参照图19A，第一正常修复MUX电路610包括多个晶体管，该多个晶体管基于第一修复使能信号EN_R_L分别将第一修复线RIO_L<7:0>和第一互补修复线RIOB_L<7:0>联接到第一位I/O线BIT_L<7:0>和第一互补位I/O线BITB_L<7:0>。尽管图19A中简要示出，可以看出，第一正常修复MUX电路610包括分别将第一修复线RIO_L<7:0>联接到第一位I/O线BIT_L<7:0>的八个晶体管TRR_L<7:0>以及分别将第一互补修复线RIOB_L<7:0>联接到第一互补位I/O线BITB_L<7:0>的八个晶体管TRRB_L<7:0>。即，在示例性实施方式中，第一正常修复MUX电路610可包括16个晶体管。
参照图19B，第二正常修复MUX电路620包括多个晶体管，该多个晶体管基于第二修复使能信号EN_R_H分别将第二修复线RIO_H<7:0>和第二互补修复线RIOB_H<7:0>联接到第二位I/O线BIT_H<7:0>和第二互补位I/O线BITB_H<7:0>。类似于图19A所示的第一正常修复MUX电路610，第二正常修复MUX电路620还可包括16个晶体管TRR_H<7:0>和TRRB_H<7:0>。
参照图19C，第一交叉修复MUX电路640包括多个晶体管，该多个晶体管基于第一交叉修复使能信号EN_CR_L分别将第一修复线RIO_L<7:0>和第一互补修复线RIOB_L<7:0>联接到第二位I/O线BIT_H<7:0>和第二互补位I/O线BITB_H<7:0>。类似于图19A和图19B所示的各个MUX电路，第一交叉修复MUX电路640也可包括16个晶体管TRC_1<7:0>和TRCB_1<7:0>。
参照图19D，第二交叉修复MUX电路650包括多个晶体管，该多个晶体管基于第二交叉修复使能信号EN_CR_H分别将第二修复线RIO_H<7:0>和第二互补修复线RIOB_H<7:0>联接到第一位I/O线BIT_L<7:0>和第一互补位I/O线BITB_L<7:0>。类似于图19A至图19C所示的各个MUX电路，第二交叉修复MUX电路650也可包括16个晶体管TRC_2<7:0>和TRCB_2<7:0>。
图20A和图20B是更详细地示出图18所示的修复MUX 600的电路图。
参照图20A，示出电路，该电路将图18的修复MUX 600中的第一位I/O线BIT_L<7:0>、第二位I/O线BIT_H<7:0>、第一修复线RIO_L<7:0>和第二修复线RIO_H<7:0>联接。参照图20B，示出电路，该电路将图18的修复MUX 600中的第一互补位I/O线BITB_L<7:0>、第二互补位I/O线BITB_H<7:0>、第一互补修复线RIOB_L<7:0>和第二互补修复线RIOB_H<7:0>联接。
图20A的晶体管TTR_L<7:0>和图20B的晶体管TRRB_L<7:0>被包括在第一正常修复MUX电路610中。图20A的晶体管TRR_H<7:0>和图20B的晶体管TRRB_H<7:0>被包括在第二正常修复MUX电路620中。图20A的晶体管TRC_1<7:0>和图20B的晶体管TRCB_1<7:0>被包括在第一交叉修复MUX电路640中。图20A的晶体管TRC_2<7:0>和图20B的晶体管TRCB_2<7:0>被包括在第二交叉修复MUX电路650中。即，可以看出，图20A和图20B的电路与图19A至图19D的电路相同。
图21是示出图17所示的高速缓存缓冲器160的交叉修复操作的时序图。
图21示出利用与第二修复高速缓存组440对应的存储块来交叉修复与第一主高速缓存组410对应的存储块的操作。由于执行交叉修复操作，所以第一修复使能信号EN_R_L和第二修复使能信号EN_R_H维持逻辑低状态。另外，第一交叉修复信号EN_CR_L也维持逻辑低状态。
首先，如图15所示，可以看出，在时间t15至t17，位于第一主高速缓存组410的第一列上的高速缓存锁存器的数据被输出至全局数据线GDL<7:0>。
在时间t17，第二交叉修复信号EN_CR_H被使能，并且第一使能信号EN0_1被禁用。
因此，图18的第二交叉MUX电路650操作。第一位I/O线BIT_L<7:0>联接到第二修复线RIO_H<7:0>，并且第一互补位I/O线BITB_L<7:0>联接到第二互补修复线RIOB_H<7:0>。
由于在时间t17第一交叉MUX电路640被禁用，所以维持第一局部I/O线LIO_1<0>与第一互补局部I/O线LIOB_1<0>之间的电压差。
随后，在时间t19，第二修复列选择线RCS_H<z:0>当中的与第一列对应的第二修复列选择线RCS_H<0>的信号被使能。因此，根据位于第二修复高速缓存组440的第一列上的高速缓存锁存器中所存储的数据，出现第二修复线RIO_H<7:0>与第二互补修复线RIOB_H<7:0>之间的电压差。第二修复线RIO_H<7:0>与第二互补修复线RIOB_H<7:0>之间的电压差变为第一位I/O线BIT_L<7:0>与第一互补位I/O线BITB_L<7:0>之间的电压差。
随后，当第一选通信号STB_L被使能时，通过感测第一位I/O线BIT_L<7:0>与第一互补位I/O线BITB_L<7:0>之间的电压差而获得的结果作为输出数据被传送至全局数据线GDL<7:0>。
即，在数据感测的第二时段中，输出位于第二修复高速缓存组440的第一列上的高速缓存锁存器的数据。随后，在时间t19，第二交叉修复信号EN_CR_H被禁用，并且第一使能信号EN0_L被使能。因此，在时间t19之后执行与图15的时序图相同的操作。即，不输出第二修复高速缓存组440的数据，但是输出第一主高速缓存组410的数据。
如上所述，在根据本公开的实施方式的高速缓存缓冲器160中，交叉修复操作中的MUX电路被配置在一个级中，因此有利的是为定时变化设计余量。因此，在高速缓存缓冲器160以及具有该高速缓存缓冲器160的半导体存储器装置100的高速操作中可靠性可改进。
图22是示出包括图2的半导体存储器装置100的存储器系统的框图。
参照图22，存储器系统1000包括半导体存储器装置100和控制器1100。
半导体存储器装置100可如参照图1至图21所述配置和操作。因此这里省略这种装置的共同描述。
控制器1100联接到主机(Host)和半导体存储器装置100。控制器1100被配置为响应于来自主机的请求而访问半导体存储器装置100。例如，控制器1100被配置为控制半导体存储器装置100的读操作、写操作、擦除操作和后台操作。控制器1100被配置为提供半导体存储器装置100与主机之间的接口。控制器1100被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100包括随机存取存储器(RAM)1110、处理器1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理器1120的工作存储器、半导体存储器装置100与主机之间的高速缓存存储器以及半导体存储器装置100与主机之间的缓冲存储器中的至少一个。处理器1120控制控制器1100的总体操作。
主机接口1130包括用于在主机与控制器1100之间交换数据的协议。在实施方式中，控制器1100被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议的各种接口协议中的至少一种来与主机通信。
存储器接口1140与半导体存储器装置100接口。例如，存储器接口1140可包括NAND接口或NOR接口。
纠错块1150被配置为利用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据的错误。
控制器1100和半导体存储器装置100可被集成到一个半导体装置中。在示例性实施方式中，控制器1100和半导体存储器装置100可被集成到一个半导体装置中以构成存储卡。例如，控制器1100和半导体存储器装置100可被集成到一个半导体装置中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或者通用闪存(UFS)的存储卡。
控制器1100和半导体存储器装置100可被集成到一个半导体装置中以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括被配置为将数据存储在半导体存储器中的存储装置。如果存储器系统1000用作半导体驱动器SSD，则联接到存储器系统1000的主机的操作速度可显著改进。
作为另一示例，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络本、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置的电子装置的各种组件之一、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成车联网的各种电子装置之一、RFID装置、或者构成计算系统的各种组件之一来提供。
在实施方式中，半导体存储器装置100或存储器系统1000可按照各种形式来封装。例如，半导体存储器装置100或存储器系统1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或者晶圆级处理层叠封装(WSP)的方式封装。
图23是示出图22的存储器系统1000的应用示例2000的框图。
参照图23，存储器系统2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个半导体存储器芯片。所述多个半导体存储器芯片被分成多个组。
图23示出了多个组通过第一通道CH1至第k通道CHk与控制器2200通信。各个半导体存储器芯片可与参照图2描述的半导体存储器装置100相同地配置和操作。
各个组被配置为通过一个公共通道来与控制器2200通信。控制器2200与参照图22描述的控制器1100相同地配置。控制器2200被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
在图23中，描述一个组的多个半导体存储器芯片联接到一个通道的情况。然而，在另一实施方式中，存储器系统2000可被修改，使得一个半导体存储器芯片联接到一个通道。
图24是示出包括参照图23描述的存储器系统2000的计算系统3000的框图。
参照图24，计算系统3000包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300供应的数据或者由CPU 3100处理的数据被存储在存储器系统2000中。
图24示出了半导体存储器装置2100通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可由CPU 3100和RAM 3200执行。
图24示出了提供参照图23描述的存储器系统2000。然而，存储器系统2000可由参照图22描述的存储器系统1000代替。在实施方式中，计算系统3000可被配置为包括参照图22和图23描述的存储器系统1000和2000二者。
根据本公开的实施方式，提供一种能够灵活地执行修复操作的高速缓存缓冲器。
此外，根据本公开的实施方式，提供一种能够灵活地执行修复操作的半导体存储器装置。
本文公开了各种实施方式，尽管采用了特定术语，它们仅在一般描述性意义上使用和解释，并非用于限制。在一些情况下，对于本领域普通技术人员而言将显而易见的是，自提交本申请起，除非明确地另外指示，否则结合特定实施方式描述的特征、特性和/或元件可单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离以下权利要求书中所阐述的本公开的精神和范围的情况下，可进行各种形式和细节上的改变。
相关申请的交叉引用
本申请要求2018年8月16日提交的韩国专利申请号10-2018-0095753的优先权，其整体通过引用并入本文。

Claims (23)

1.一种联接到页缓冲器的高速缓存缓冲器，该高速缓存缓冲器包括：
第一高速缓存组，该第一高速缓存组与存储器单元阵列的第一区域对应；
第二高速缓存组，该第二高速缓存组与所述存储器单元阵列的第二区域对应；
选择器，该选择器联接到所述第一高速缓存组和所述第二高速缓存组；以及
输入/输出I/O控制器，该I/O控制器联接到所述选择器并且被配置为将数据输出到所述第一高速缓存组和所述第二高速缓存组，或者接收从所述第一高速缓存组和所述第二高速缓存组输入的数据，
其中，所述选择器：
通过将经由第一数据线接收的数据传送至所述第一高速缓存组并将经由第二数据线接收的数据传送至所述第二高速缓存组来执行正常修复操作；并且
通过将经由所述第一数据线接收的数据传送至所述第二高速缓存组并将经由所述第二数据线接收的数据传送至所述第一高速缓存组来执行交叉修复操作。
2.根据权利要求1所述的高速缓存缓冲器，
其中，所述第一区域包括第一主区域和第一修复区域，并且所述第二区域包括第二主区域和第二修复区域，
其中，所述第一高速缓存组包括与所述第一主区域对应的第一主高速缓存组以及与所述第一修复区域对应的第一修复高速缓存组，并且
其中，所述第二高速缓存组包括与所述第二主区域对应的第二主高速缓存组以及与所述第二修复区域对应的第二修复高速缓存组。
3.根据权利要求2所述的高速缓存缓冲器，其中，所述选择器包括：
第一主选择器，该第一主选择器联接在所述第一主高速缓存组与所述I/O控制器之间；
第二主选择器，该第二主选择器联接在所述第二主高速缓存组与所述I/O控制器之间；以及
修复选择器，该修复选择器联接在所述第一修复高速缓存组与所述I/O控制器之间以及所述第二修复高速缓存组与所述I/O控制器之间。
4.根据权利要求3所述的高速缓存缓冲器，
其中，所述第一数据线包括第一位输入/输出I/O线，并且所述第二数据线包括第二位输入/输出I/O线，
其中，所述第一主高速缓存组和所述第一主选择器联接到第一局部输入/输出I/O线，并且所述第一主选择器和所述I/O控制器联接到所述第一位I/O线，并且
其中，所述第二主高速缓存组和所述第二主选择器联接到第二局部输入/输出I/O线，并且所述第二主选择器和所述I/O控制器联接到所述第二位I/O线。
5.根据权利要求4所述的高速缓存缓冲器，
其中，所述第一修复高速缓存组和所述修复选择器联接到第一修复线，并且所述第二修复高速缓存组和所述修复选择器联接到第二修复线，并且
其中，所述修复选择器和所述I/O控制器联接到所述第一位I/O线和所述第二位I/O线。
6.根据权利要求5所述的高速缓存缓冲器，其中，在正常操作中，
所述修复选择器被停用，并且所述第一主选择器和所述第二主选择器被启用，并且
所述第一局部I/O线联接到所述第一位I/O线，并且所述第二局部I/O线联接到所述第二位I/O线。
7.根据权利要求5所述的高速缓存缓冲器，其中，在对所述第一主高速缓存组的正常修复操作中，
所述第一主选择器被停用，并且所述第二主选择器被启用，并且
所述修复选择器将所述第一修复线和所述第一位I/O线联接。
8.根据权利要求5所述的高速缓存缓冲器，其中，在对所述第二主高速缓存组的正常修复操作中，
所述第一主选择器被启用，并且所述第二主选择器被停用，并且
所述修复选择器将所述第二修复线和所述第二位I/O线联接。
9.根据权利要求5所述的高速缓存缓冲器，其中，在对所述第二主高速缓存组的交叉修复操作中，
所述第一主选择器被启用，并且所述第二主选择器被停用，并且
所述修复选择器将所述第一修复线和所述第二位I/O线联接。
10.根据权利要求5所述的高速缓存缓冲器，其中，在对所述第一主高速缓存组的交叉修复操作中，
所述第一主选择器被停用，并且所述第二主选择器被启用，并且
所述修复选择器将所述第二修复线和所述第一位I/O线联接。
11.根据权利要求5所述的高速缓存缓冲器，其中，所述修复选择器包括：
第一选择电路，该第一选择电路联接在所述第一修复线与所述第一位I/O线之间；
第二选择电路，该第二选择电路联接在所述第二修复线与所述第二位I/O线之间；以及
交叉选择电路，该交叉选择电路联接在所述第一修复线与所述第二修复线之间。
12.根据权利要求11所述的高速缓存缓冲器，其中，在对所述第一主高速缓存组的正常修复操作中，所述第一选择电路基于第一修复使能信号将所述第一修复线和所述第一位I/O线联接，并且
其中，在对所述第二主高速缓存组的正常修复操作中，所述第二选择电路基于第二修复使能信号将所述第二修复线和所述第二位I/O线联接。
13.根据权利要求11所述的高速缓存缓冲器，其中，在对所述第一主高速缓存组的交叉修复操作中，所述第一选择电路和所述交叉选择电路分别基于第一修复使能信号和第一交叉修复使能信号来将所述第二修复线和所述第一位I/O线联接。
14.根据权利要求11所述的高速缓存缓冲器，其中，在对所述第二主高速缓存组的交叉修复操作中，所述第二选择电路和所述交叉选择电路分别基于第二修复使能信号和第二交叉修复使能信号来将所述第一修复线和所述第二位I/O线联接。
15.根据权利要求5所述的高速缓存缓冲器，其中，所述修复选择器包括：
第一正常修复选择电路，该第一正常修复选择电路被配置为基于所述第一修复使能信号将所述第一修复线和所述第一位I/O线联接；
第二正常修复选择电路，该第二正常修复选择电路被配置为基于所述第二修复使能信号将所述第二修复线和所述第二位I/O线联接；
第一交叉修复选择电路，该第一交叉修复选择电路被配置为基于所述第一交叉修复使能信号将所述第一修复线和所述第二位I/O线联接；以及
第二交叉修复选择电路，该第二交叉修复选择电路被配置为基于所述第二交叉修复使能信号将所述第二修复线和所述第一位I/O线联接。
16.根据权利要求15所述的高速缓存缓冲器，其中，所述第一正常修复选择电路包括联接在所述第一修复线与所述第一位I/O线之间的晶体管，其中，该晶体管被配置为通过所述第一修复使能信号而导通。
17.根据权利要求15所述的高速缓存缓冲器，其中，所述第二正常修复选择电路包括联接在所述第二修复线与所述第二位I/O线之间的晶体管，其中，该晶体管被配置为通过所述第一修复使能信号而导通。
18.根据权利要求15所述的高速缓存缓冲器，其中，所述第一交叉修复选择电路包括联接在所述第一修复线与所述第二位I/O线之间的晶体管，其中，该晶体管被配置为通过所述第一交叉修复使能信号而导通。
19.根据权利要求15所述的高速缓存缓冲器，其中，所述第二交叉修复选择电路包括联接在所述第二修复线与所述第一位I/O线之间的晶体管，其中，该晶体管被配置为通过所述第二交叉修复使能信号而导通。
20.一种存储器装置，该存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个存储器单元；
页缓冲器，该页缓冲器被配置为对所述存储器单元阵列执行编程操作或读操作；以及
高速缓存缓冲器，该高速缓存缓冲器联接到所述页缓冲器，
其中，所述高速缓存缓冲器包括：
第一高速缓存组，该第一高速缓存组与所述存储器单元阵列的第一区域对应；
第二高速缓存组，该第二高速缓存组与所述存储器单元阵列的第二区域对应；
选择器，该选择器联接到所述第一高速缓存组和所述第二高速缓存组；以及
输入/输出I/O控制器，该I/O控制器联接到所述选择器并且被配置为将数据输出到所述第一高速缓存组和所述第二高速缓存组，或者接收从所述第一高速缓存组和所述第二高速缓存组输入的数据，
其中，所述选择器：
通过将经由第一数据线接收的数据传送至所述第一高速缓存组并将经由第二数据线接收的数据传送至所述第二高速缓存组来执行正常修复操作；并且
通过将经由所述第一数据线接收的数据传送至所述第二高速缓存组并将经由所述第二数据线接收的数据传送至所述第一高速缓存组来执行交叉修复操作。
21.根据权利要求20所述的存储器装置，
其中，所述第一区域包括第一主区域和第一修复区域，并且所述第二区域包括第二主区域和第二修复区域，
其中，所述第一高速缓存组包括与所述第一主区域对应的第一主高速缓存组以及与所述第一修复区域对应的第一修复高速缓存组，并且
其中，所述第二高速缓存组包括与所述第二主区域对应的第二主高速缓存组以及与所述第二修复区域对应的第二修复高速缓存组。
22.根据权利要求21所述的存储器装置，其中，所述选择器包括：
第一主选择器，该第一主选择器联接在所述第一主高速缓存组与所述I/O控制器之间；
第二主选择器，该第二主选择器联接在所述第二主高速缓存组与所述I/O控制器之间；以及
修复选择器，该修复选择器联接在所述第一修复高速缓存组与所述I/O控制器之间以及所述第二修复高速缓存组与所述I/O控制器之间。
23.一种联接到存储器单元阵列的高速缓存缓冲器，该高速缓存缓冲器包括：
主高速缓存单元，该主高速缓存单元被配置为高速缓存所述存储器单元阵列内的主存储器区域的数据；
第一修复高速缓存单元，该第一修复高速缓存单元被配置为高速缓存所述存储器单元阵列内的第一修复存储器区域的数据；
第二修复高速缓存单元，该第二修复高速缓存单元被配置为高速缓存所述存储器单元阵列内的第二修复存储器区域的数据；以及
I/O控制组件，该I/O控制组件被配置为：
当所述主存储器区域可用时，通过所述主高速缓存单元与外部实体之间的第一路径来传送数据；
在被执行以利用所述第一修复存储器区域修复所述主存储器区域的正常修复操作期间，将所述第一路径改变为所述第一修复高速缓存单元与所述外部实体之间的第二路径；并且
在被执行以利用所述第二修复存储器区域修复所述主存储器区域的交叉修复操作期间，将所述第一路径改变为所述第二修复高速缓存单元与所述外部实体之间的第三路径。
CN201910484861.4A 2018-08-16 2019-06-05 高速缓存缓冲器以及具有其的半导体存储器装置 Active CN110838334B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0095753 2018-08-16
KR1020180095753A KR102606009B1 (ko) 2018-08-16 2018-08-16 캐시 버퍼 및 이를 포함하는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
CN110838334A true CN110838334A (zh) 2020-02-25
CN110838334B CN110838334B (zh) 2023-03-21

Family

ID=69524012

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910484861.4A Active CN110838334B (zh) 2018-08-16 2019-06-05 高速缓存缓冲器以及具有其的半导体存储器装置

Country Status (3)

Country Link
US (1) US10761763B2 (zh)
KR (1) KR102606009B1 (zh)
CN (1) CN110838334B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872678B1 (en) * 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1206147A (zh) * 1989-05-17 1999-01-27 国际商业机器公司 在数据处理系统提供容错环境和体系结构的装置
CN1770087A (zh) * 2004-10-21 2006-05-10 微软公司 使用外部存储器设备来改进系统性能
CN101013401A (zh) * 2006-02-03 2007-08-08 国际商业机器公司 用于预取数据线的方法和处理器
US20070283079A1 (en) * 2006-05-31 2007-12-06 Takashige Iwamura Flash memory storage system
CN102253865A (zh) * 2010-05-21 2011-11-23 英特尔公司 用于在系统中使用高速缓冲存储器的方法和装置
US20120236661A1 (en) * 2011-03-16 2012-09-20 Kabushiki Kaisha Toshiba Semiconductor storage device
CN104681071A (zh) * 2013-11-29 2015-06-03 爱思开海力士有限公司 半导体存储器件和及其i/o控制电路
US20170337130A1 (en) * 2016-05-20 2017-11-23 SK Hynix Inc. Memory device including page buffer and method of arranging page buffer
CN108074600A (zh) * 2016-11-11 2018-05-25 爱思开海力士有限公司 半导体存储器装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100512178B1 (ko) 2003-05-28 2005-09-02 삼성전자주식회사 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치
KR100856122B1 (ko) 2006-11-15 2008-09-03 삼성전자주식회사 소스 드라이버 및 소스 드라이버의 구동 방법
US7466611B1 (en) 2007-06-22 2008-12-16 Elite Semiconductor Memory Technology Inc. Selection method of bit line redundancy repair and apparatus performing the same
KR101201838B1 (ko) * 2009-12-24 2012-11-15 에스케이하이닉스 주식회사 프로그램 시간을 감소시킨 비휘발성 메모리 장치
KR20120005906A (ko) * 2010-07-09 2012-01-17 주식회사 하이닉스반도체 반도체 메모리 장치
US8867286B2 (en) * 2011-12-20 2014-10-21 Industrial Technology Research Institute Repairable multi-layer memory chip stack and method thereof
JP5657079B1 (ja) * 2013-10-24 2015-01-21 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9767863B2 (en) * 2015-09-11 2017-09-19 Toshiba Memory Corporation Redundancy memory device comprising a plurality of selecting circuits

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1206147A (zh) * 1989-05-17 1999-01-27 国际商业机器公司 在数据处理系统提供容错环境和体系结构的装置
CN1770087A (zh) * 2004-10-21 2006-05-10 微软公司 使用外部存储器设备来改进系统性能
CN101013401A (zh) * 2006-02-03 2007-08-08 国际商业机器公司 用于预取数据线的方法和处理器
US20070283079A1 (en) * 2006-05-31 2007-12-06 Takashige Iwamura Flash memory storage system
CN102253865A (zh) * 2010-05-21 2011-11-23 英特尔公司 用于在系统中使用高速缓冲存储器的方法和装置
US20120236661A1 (en) * 2011-03-16 2012-09-20 Kabushiki Kaisha Toshiba Semiconductor storage device
CN104681071A (zh) * 2013-11-29 2015-06-03 爱思开海力士有限公司 半导体存储器件和及其i/o控制电路
US20170337130A1 (en) * 2016-05-20 2017-11-23 SK Hynix Inc. Memory device including page buffer and method of arranging page buffer
CN108074600A (zh) * 2016-11-11 2018-05-25 爱思开海力士有限公司 半导体存储器装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
YIN DIAO等: "Analysis models and methods on the network storage system I/O performance", 《JOURNAL OF HARBIN INSTITUTE OF TECHNOLOGY》 *
张晗: "Oracle RAC数据库缓存优化方法研究", 《数码世界》 *

Also Published As

Publication number Publication date
KR20200020270A (ko) 2020-02-26
CN110838334B (zh) 2023-03-21
KR102606009B1 (ko) 2023-11-27
US20200057574A1 (en) 2020-02-20
US10761763B2 (en) 2020-09-01

Similar Documents

Publication Publication Date Title
CN109935267B (zh) 半导体存储器装置及其操作方法
CN110111832B (zh) 半导体存储器装置及其操作方法
CN110197693B (zh) 半导体存储器装置和与操作半导体存储器装置有关的方法
CN106558331B (zh) 包括三维阵列结构的半导体存储器件和包括其的存储系统
CN109949839B (zh) 存储器控制器及存储器控制器的操作方法
US20190096485A1 (en) Controller, semiconductor memory device, and memory system having the same
CN113470719A (zh) 半导体存储器装置、控制器、存储器系统及其操作方法
US9990969B2 (en) Page buffer and memory device including the same
CN109979513B (zh) 半导体存储器装置及其操作方法
CN113257314B (zh) 半导体存储器装置
US20180129559A1 (en) Semiconductor memory device, controller, and operating methods thereof
CN110045917B (zh) 存储器系统及其操作方法
KR20190111608A (ko) 반도체 메모리 장치 및 그 동작 방법
US10468091B2 (en) Semiconductor memory device and method for operating the same
CN110838334B (zh) 高速缓存缓冲器以及具有其的半导体存储器装置
US11693595B2 (en) Method of operating host and memory system connected thereto
KR20220036603A (ko) 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템
CN112242155A (zh) 半导体存储器装置
CN112860180B (zh) 半导体存储器装置及其操作方法
CN111986714B (zh) 半导体存储器装置
US10902898B2 (en) Decoding circuit to select a column select line corresponding to an address signal and semiconductor memory device having the same
CN114464221A (zh) 半导体存储器设备及其操作方法
CN115237337A (zh) 控制器及其操作方法
KR20230134893A (ko) 반도체 메모리 장치의 선택 트랜지스터 프로그램 방법
CN115132257A (zh) 半导体存储器设备和操作该半导体存储器设备的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant