KR100856122B1 - 소스 드라이버 및 소스 드라이버의 구동 방법 - Google Patents

소스 드라이버 및 소스 드라이버의 구동 방법 Download PDF

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Abstract

소스 드라이버가 개시된다. 상기 소스 드라이버는 입력되는 영상 데이터 신호들을 소정의 TTL 전압 레벨들로 변환하여 출력하는 데이터 수신부와, 상기 데이터 수신부로부터 출력된 영상 데이터 신호들을 수신하고, 수신된 상기 영상 데이터 신호들 각각을 제1클락 신호와 제2클락 신호 각각에 응답하여 샘플링하고, 상기 제2클락 신호에 응답하여, 샘플링된 영상 데이터 신호들 사이의 위상을 일치시켜 출력하는 데이터 레지스터와, 상기 데이터 레지스터로부터 출력된 영상 데이터 신호들을 래치하고 다수의 제어신호들에 응답하여 래치된 영상 데이터 신호들을 출력하는 데이터 래치부와, 감마 신호를 수신하고, 수신된 감마 신호와 상기 데이터 래치부로부터 출력되는 영상 데이터 신호들에 기초하여 소정의 감마 신호 레벨을 갖는 아날로그 영상 데이터 신호들을 출력하는 DAC를 구비한다.
소스 드라이버, 액정 표시 장치

Description

소스 드라이버 및 소스 드라이버의 구동 방법{Source driver and method of driving source driver}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 RSDS 데이터 전송 방법을 사용하는 일반적인 소스 드라이버의 블락도를 나타낸다
도 2는 도 1에 도시된 데이터 레지스터에서 영상 데이터 신호를 샘플링하는 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 데이터 래치부의 상세 블락도를 나타낸다.
도 4a는 극성 제어신호가 스트로브 신호보다 늦게 입력될 때 레벨 쉬프터 블락의 동작을 나타내는 타이밍도이다.
도 4b는 극성 제어신호가 스트로브 신호보다 빨리 입력될 때 레벨 쉬프터 블락의 동작을 나타내는 타이밍도이다.
도 5는 본 발명의 실시예에 따른 소스 드라이버의 기능 블락도를 나타낸다.
도 6은 도 5에 도시된 데이터 레지스터의 상세 블락도를 나타낸다.
도 7은 본 발명의 실시예에 따른 데이터 래치부의 블락도를 나타낸다.
도 8은 본 발명의 실시예에 따른 효과를 설명하기 위한 레벨 쉬프터 블락의 동작을 나타내는 타이밍도이다.
본 발명은 소스 드라이버 및 소스 드라이버의 구동 방법에 관한 것으로, 보다 상세하게는 레벨 쉬프터에서 불필요하게 소모되는 전류를 줄일 수 있는 소스 드라이버 및 상기 소스 드라이버의 구동 방법에 관한 것이다.
영상 표시 장치는 소스 드라이버, 게이트 드라이버, 및 화소 어레이(pixel array)를 포함한다. 상기 영상 표시 장치의 상기 화소 어레이에 디지털 영상 데이터를 표시하고자 할 때, 상기 게이트 드라이버는 게이트 라인을 순차적으로 구동하고, 상기 소스 드라이버는 상기 구동된 게이트 라인에 접속된 상기 화소 어레이의 화소들에 상기 디지털 영상 데이터를 표시한다.
일반적으로 상기 소스 드라이버를 구동하기 위한 데이터를 인터페이스 하는 방법에는 노이즈 이뮤니티(Noise Immunity) 특성 및 EMI(Electro-magnetic interference) 특성을 향상시키기 위하여 신호의 스윙 크기를 줄여 전송하는 RSDS(Reduced Swing Differential Signaling) 데이터 인터페이스 방법이 널리 사용되고 있다.
도 1은 RSDS 데이터 전송 방법을 사용하는 일반적인 소스 드라이버의 블락도를 나타낸다. 도 1을 참조하면, 상기 소스 드라이버(100)는 데이터 수신블락(110), 데이터 레지스터(120), 데이터 래치부(130), 쉬프트 레지스터 블락(140), DAC(150), 및 출력 버퍼 블락(160)을 구비한다.
상기 데이터 수신블락(110)은 8비트일 경우 영상 신호 송신부(미도시)로부터 출력되어 데이터 라인들(D00N/P ~ D23N/P)을 통하여 입력되는 영상 데이터 신호들을 수신하고, 수신된 영상 데이터 신호들을 소정의 TTL 전압 레벨로 변환하여 출력한다.
상기 데이터 레지스터(120)는 상기 데이터 수신부(110)로부터 출력되는 영상 데이터 신호들을 수신하고, 수신된 상기 영상 데이터 신호들을 샘플링하고 샘플링된 영상 데이터 신호들을 상기 데이터 래치부(130)로 출력한다.
도 2는 도1에 도시된 데이터 레지스터에서 영상 데이터 신호를 샘플링하는 동작을 설명하기 위한 타이밍도이다. 도 2를 참조하면, 상기 데이터 레지스터(120)는 RSDS 방식을 사용하는 소스 드라이버의 특성에 의하여 한 클락당 3개의 영상 데이터 신호들(예컨데, DO 내지 D2 또는 D3 내지 D5)를 출력한다. 또한, 6개의 영상 데이터 신호들(D0 내지 D5)을 하나의 단위로 하여 출력한다. 상기 영상 데이터 신호들(D0 내지 D5) 각각은 8비트의 데이터 비트로 구성된다.
도 3은 도1에 도시된 데이터 래치부의 상세 블락도를 나타낸다. 도 3을 참조하면, 상기 데이터 래치부(130)는 제1래치 어레이(131), 제2래치 어레이(132), 및 먹스 어레이(133), 및 레벨 쉬프터 블락(151)을 구비한다.
상기 제1래치 어레이(131)는 상기 쉬프트 레지스터 블락(140)으로부터 출력되는 쉬프트 레지스트 신호(SRout0 및 SRout1)에 응답하여 상기 데이터 레지스터(120)로부터 출력되는 영상 데이터 신호들(D0 내지 D5)을 샘플링(또는 래치)한 다.
상기 제2래치 어레이(132)는 상기 제1래치 어레이(131)로부터 출력되는 영상 데이터 신호들을 홀드하고, 스트로브 신호(strobe)에 응답하여 상기 영상 데이터 신호들을 출력한다.
상기 먹스 어레이(133)는 다수의 먹스들을 구비하고, 상기 다수의 먹스들 각각은 상기 제2래치 어레이(132) 중에서 서로 접속하고 있는 래치들로부터 출력된 영상 데이터 신호를 수신하고, 극성 제어신호(POL)에 응답하여 레벨 쉬프터 블락(151)으로 출력한다.
상기 레벨 쉬프터 블락(151)은 수신된 상기 영상 데이터 신호들(D0 내지 D5)을 소정의 전압 레벨로 변환하여 출력한다. 예컨데, 약 3V의 전압 레벨을 갖는 영상 데이터 신호들의 전압레벨을 약 7~18V의 전압 레벨로 변환하여 출력한다.
상기 DAC(150)는 입력되는 감마신호(VGMA)와 상기 데이터 래치부(130)로부터 출력되는 영상 데이터 신호(D0 내지 D5)에 기초하여 아날로그 영상 데이터 신호로 변환하여 상기 출력 버퍼(160)를 통하여 액정 패널내의 각각의 데이터 라인들로 출력하게 된다.
도 4a는 극성 제어신호가 스트로브 신호보다 늦게 입력될 때 레벨 쉬프터 블락의 동작을 나타내는 타이밍도이고, 도 4b는 극성 제어신호가 스트로브 신호보다 빨리 입력될 때 레벨 쉬프터 블락의 동작을 나타내는 타이밍도이다.
도 4a와 도 4b를 참조하면, 상기 스트로브 신호(strobe)와 상기 극성 제어신호(POL)는 소정의 시간차를 두고 입력되게 된다. 따라서, 상기 스트로브 신호(strobe)와 상기 극성 제어신호(POL)의 시간차만큼 상기 레벨 쉬프터 블락(151)의 출력 신호가 변하는 현상이 발생한다.
결국, 상기 소스 드라이버(100)는 불필요한 동작을 하게 되어 소비 전류가 증가하는 문제가 발생한다. 따라서, 상기 레벨 쉬프터 블락(151)의 출력신호를 원하는 출력을 유지하여 불필요한 전류 소모를 줄일 수 있는 방법이 요구된다.
따라서, 본 발명에 따른 기술적 과제는 상기 RSDS 전송 방식을 사용하는 소스 드라이버에서 상기 레벨 쉬프터 블락의 불필요한 동작을 없애고, 소비 전류를 줄일 수 있는 소스 드라이버 및 소스 드라이버의 구동 방법을 제공하는데 있다.
본 발명의 기술적 과제를 해결하기 위한 데이터 레지스터는 제1 클락 신호의 하강 에지에 응답하여 입력 데이터를 래치하고, 상기 제1 클락 신호의 상승 에지에 응답하여 상기 입력 데이터를 래치하기 위한 제1래치 회로와, 상기 제1래치 회로에 접속되고, 지연된 제1클락 신호의 상승 에지와 하강 에지 중에서 어느 하나에 응답하여, 상기 제1래치 회로에 의하여 각각 래치된 제1데이터와 제2데이터 각각을 래치하기 위한 제2래치 회로와, 상기 제2래치 회로에 접속되고, 제2 클락 신호의 상승 에지에 응답하여 상기 제2래치 회로에 의하여 각각 래치된 제1데이터와 제2데이터를 각각 래치하고, 상기 제2 클락 신호의 하강 에지에 응답하여 상기 제2래치 회로에 의하여 각각 래치된 제1데이터와 제2데이터 각각을 래치하기 위한 제3래치 회로와, 상기 제3래치 회로에 접속되고, 상기 제2 클락 신호의 하강 에지에 응답하여, 상기 제3래치 회로에 의하여 각각 래치된 제1데이터와 제2데이터 각각을 래치하기 위한 제4래치 회로를 구비한다.
상기 제2클락 신호는 상기 제1클락 신호를 2분주한 신호이다. 상기 데이터 레지스터는 상기 제1클락 신호를 수신하고 상기 지연된 제1클락 신호를 출력하는 지연회로를 더 구비한다.
본 발명의 기술적 과제를 해결하기 위한 소스 드라이버는 입력되는 영상 데이터 신호들을 소정의 TTL 전압 레벨들로 변환하여 출력하는 데이터 수신부와, 상기 데이터 수신부로부터 출력된 영상 데이터 신호들을 수신하고, 수신된 상기 영상 데이터 신호들 각각을 제1클락 신호와 제2클락 신호 각각에 응답하여 샘플링하고, 상기 제2클락 신호에 응답하여, 샘플링된 영상 데이터 신호들 사이의 위상을 일치시켜 출력하는 데이터 레지스터와, 상기 데이터 레지스터로부터 출력된 영상 데이터 신호들을 래치하고, 다수의 제어신호들에 응답하여 래치된 영상 데이터 신호들을 출력하는 데이터 래치부와, 감마 신호를 수신하고, 수신된 감마 신호와 상기 데이터 래치부로부터 출력되는 영상 데이터 신호들에 기초하여 소정의 감마 신호 레벨을 갖는 아날로그 영상 데이터 신호들을 출력하는 DAC를 구비한다.
상기 데이터 래치부는 상기 데이터 레지스터로부터 출력된 상기 영상 데이터 신호들을 수신하고, 극성 제어신호에 응답하여 수신된 상기 영상 데이터 신호들을 래치하기 위한 다수의 래치들을 구비하는 제1래치 어레이와, 다수의 먹스들과, 상기 다수의 먹스들로부터 출력되는 영상 데이터 신호들을 수신하고, 스트로브 신호에 응답하여 수신된 영상 데이터 신호들을 래치하기 위한 다수의 래치들을 구비하는 제2래치 어레이를 구비한다. 상기 다수의 먹스들 각각은 상기 제1래치 어레이의 제1래치로부터 출력되는 제1영상 데이터와 상기 제1래치와 인접한 제2래치로부터 출력된 제2영상 데이터를 수신하고, 수신된 제1영상 데이터와 제2영상 데이터 중에서 어느 하나를 상기 극성 제어 신호에 응답하여 출력한다.
상기 극성 제어신호는 상기 스트로브 신호보다 소정의 시간 앞서서 입력된다.
본 발명의 기술적 과제를 해결하기 위한 소스 드라이버의 구동 방법은 입력되는 영상 데이터 신호들을 소정의 TTL 전압 레벨들로 변환하여 출력하는 단계와, 변환된 TTL 전압 레벨들을 갖는 영상 데이터 신호들을 수신하고, 수신된 상기 영상 데이터 신호들 각각을 제1클락 신호와 제2 클락 신호 각각에 응답하여 샘플링하고, 상기 제2클락 신호에 응답하여, 샘플링된 영상 데이터 신호들 사이의 위상을 일치시켜 출력하는 단계와, 위상이 일치된 영상 데이터 신호들을 래치하고, 래치된 영상 데이터 신호들을 출력하는 단계와, 감마 신호를 수신하고, 수신된 감마 신호와 상기 래치된 영상 데이터 신호들에 기초하여 소정의 감마 신호 레벨을 갖는 아날로그 영상 데이터 신호들을 출력하는 단계를 구비한다.
상기 위상이 일치된 영상 데이터 신호들을 래치하고, 다수의 제어신호들에 응답하여 래치된 영상 데이터 신호들을 출력하는 단계는 상기 위상이 일치된 영상 데이터 신호들을 래치하는 단계와, 극성 제어신호에 응답하여 다수의 래치들을 구비하는 제1래치 어레이에서 어느 하나의 래치인 제1래치로부터 출력되는 제1영상 데이터와 상기 제1래치와 인접한 제2래치로부터 출력된 제2영상 데이터를 수신하고, 수신된 제1영상 데이터와 제2영상 데이터 중에서 어느 하나를 출력하는 단계와, 스트로브 신호에 응답하여, 상기 극성 제어신호에 응답하여 출력된 제1영상 데이터와 제2영상 데이터 중에서 어느 하나를 래치하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재번호를 나타낸다.
도 5는 본 발명의 실시예에 따른 소스 드라이버의 기능 블락도를 나타낸다. 도 5를 참조하면, 상기 소스 드라이버(500)는 데이터 수신부(510), 데이터 레지스터(520), 데이터 래치부(530), 쉬프트 레지스터 블락(540), DAC(550), 및 출력 버퍼(560)를 구비한다.
상기 데이터 수신부(510)는 상기 데이터 송신부(미도시)로부터 출력되어 데이터 라인들(D00N/P ~ D23N/P)을 통하여 입력되는 영상 데이터 신호들을 수신하고, 수신된 상기 영상 데이터 신호들을 소정의 TTL 전압 레벨을 갖는 영상 데이터 신호들로 변환하여 출력한다.
상기 데이터 송신부(미도시)와 상기 데이터 수신부(510)와의 인터페이스는 EMI(Electro-magnetic interference)의 영향을 줄이기 위하여 상기 영상 데이터 신호들(D0 내지 D5) 각각의 전압 스윙폭을 감소시켜 전송하는 RSDS(Reduced Swing Differential Signaling) 인터페이스 방식을 사용한다.
상기 데이터 레지스터(520)는 상기 데이터 수신부(510)로부터 출력된 영상 데이터 신호들을 수신하고, 시리얼(serial)로 입력되는 상기 영상 데이터 신호들의 위상을 일치시켜 패러럴(parallel) 신호들로 출력한다.
도 6은 도 5에 도시된 데이터 레지스터의 상세 블락도를 나타낸다. 설명의 편의를 위하여 하나의 전송라인을 통하여 입력되는 데이터들을 수신하기 위한 단위 데이터 레지스터를 예로 들어 설명하고자 한다.
도 6을 참조하면, 상기 데이터 레지스터(520)는 제1래치 회로(521), 제2래치 회로(522), 제3래치 회로(523), 및 제4래치 회로(524)를 구비한다. 상기 데이터 레지스터(520)는 입력되는 제1클럭 신호(CLK)를 지연시켜 지연된 제1클럭 신호를 출력하기 위한 지연회로(525)를 더 구비할 수 있다.
도 2에 도시된 타이밍도를 다시 참조하고, 설명의 편의를 위하여 상기 데이터 라인들(D00N/P ~ D23N/P) 중에서 하나의 데이터 라인(예컨데, D00N/P)을 통하여 입력되는 데이터 신호들(D0[0], D0[1], D3[0], 및 D3[1])의 동작에 기초하여 설명하고자 한다.
상기 제1래치 회로(521)는 제1영상 데이터 신호(D0)를 수신하고, 제1클럭신호(CLK)의 하강 에지(falling edge)와 상승 에지(rising edge)에 각각 응답하여 샘플링된 제1영상 데이터 신호들(D0[0] 및 D0[1])을 출력한다. 상기 제1래치 회로(521)는 다수의 플립플롭(Flip-Flop)들로 구현될 수 있다.
상기 제1영상 데이터 신호들(D0[0] 및 D0[1])은 상호간에 180도의 위상차가 발생하게 된다. 상기 제1래치 회로는(521) 상기 제1영상 데이터(D0)가 출력되면 순차적으로 제2영상 데이터 신호(D3)를 수신하여 래치한다.
상기 제2래치 회로(522)는 상기 제1래치 회로(521)로부터 출력되는 샘플링된 제1영상 데이터 신호들(D0[0] 및 D0[1])을 수신하고, 지연된 제1클락신호(DCLK)의 상승 에지(rising edge)와 하강 에지(falling edge) 중에서 어느 하나(예컨데, 하강 에지)에 응답하여 상기 제1영상 데이터 신호들(D0[0] 및 D0[1]) 상호간의 위상을 일치시켜 출력한다.
상기 제3래치 회로(523)는 상기 제1클락 신호(CLK)를 N(N은 자연수, 예컨데 N=2)배 분주한 제2클락 신호(HCLK)의 상승 에지와 하강 에지 각각에 응답하여 상기 제2래치 회로(522)로부터 출력되는 상기 제1영상 데이터신호(D0)와 상기 제2영상 데이터 신호(D3) 각각을 래치한다.
즉, 상기 제1영상 데이터 신호(D0)는 상승 에지에 응답하여 출력되고, 상기 제1영상 데이터 신호(D0)에 연속하여 입력되는 상기 제2영상 데이터 신호(D3)는 하강 에지에 응답하여 출력된다.
따라서, 상기 제1영상 데이터 신호(D0)는 상기 제2영상 데이터 신호(D3)보다 180도 빠른 위상을 가지고 출력하게 된다.
상기 제4래치 회로(524)는 상기 제2클락 신호(HCLK)의 하강 에지에 응답하여 상기 제3래치 회로(523)에 의하여 래치된 상기 제1영상 데이터 신호(D0)를 래치한다.
즉, 180도의 위상차를 가지는 제1영상 데이터 신호(D0)와 제2영상 데이터 신호(D3)의 위상차를 일치시키기 위하여 상기 제4래치 회로(524)에 래치된 제1영상 데이터 신호(D0)와 상기 제3래치 회로(523)에 래치된 제2영상 데이터 신호(D3)를 상기 제2클락 신호(HCLK)의 하강 에지에 응답하여 동시에 출력한다.
결국, 상기 데이터 레지스터(520)는 다수의 데이터 라인(D00N/P ~ D23N/P)을 통하여 영상 데이터 신호들(D0 내지 D5)을 수신하고, 수신된 상기 영상 데이터 신호들(D0 내지 D5)의 위상을 일치시켜 출력한다.
도 7은 본 발명의 실시예에 따른 데이터 래치부의 블락도를 나타낸다. 도 7을 참조하면, 상기 데이터 래치부(530)는 제1래치 어레이(710), 먹스 어레이(720), 및 제2래치 어레이(730)를 구비한다.
상기 제1래치 어레이(710)는 상기 쉬프트 레지스터 블락(540)로부터 출력되는 쉬프트 레지스트 신호(SRout)에 응답하여 상기 데이터 레지스터(520)로부터 출력되는 영상 데이터 신호들(D0 내지 D5)을 샘플링(또는 래치)한다.
상기 쉬프트 레지스트 신호(SRout)는 하나의 신호로써 상기 데이터 레지스터로(520)부터 출력되는 영상 데이터 신호들(D0 내지 D5)을 상기 제1래치 어레이(710)에 래치할 수 있다. 이는, 앞서 설명한 바와 같이 상기 데이터 레지스터(520)로부터 출력되는 영상 데이터 신호들(D0 내지 D5)은 동일한 위상을 가지고 출력하기 때문이다.
따라서, 상기 쉬프트 레지스트 블락(540)은 그 면적(또는, 크기)를 반으로 줄일 수 있다.
상기 먹스 어레이(720)는 다수의 먹스들을 구비하고, 상기 다수의 먹스들 각각은 상기 제1래치 어레이(710) 중에서 서로 접속하고 있는 래치들로부터 샘플링되어 출력된 데이터 영상 신호를 각각 수신하고, 수신된 데이터 영상 신호를 극성 제어신호(POL)에 응답하여 상기 제2래치 어레이(730)로 출력한다.
상기 제2래치 어레이(730)는 상기 먹스 어레이(720)로부터 출력되는 영상 데 이터 신호들을 홀드하고, 스트로브 신호(strobe)에 응답하여 상기 영상 데이터 신호들(D0 내지 D5)을 출력한다.
이때, 상기 스트로브 신호(strobe)는 상기 극성 제어신호(POL)보다 소정의 시간 앞서 인가되는 것이 바람직하다.
상기 레벨 쉬프터 블락(740)은 수신된 상기 영상 데이터 신호들(D0 내지 D5)을 소정의 전압 레벨로 변환하여 출력한다.
도 8은 본 발명의 실시예에 따른 상기 레벨 쉬프터 블락의 동작을 설명하기 위한 블락도이다. 도 8을 참조하면, 상기 레벨 쉬프터 블락의 출력신호는 상기 스트로브 신호(strobe)와 상기 극성 제어신호(POL)가 소정의 시간차를 두고 입력됨에도 불구하고, 상기 레벨 쉬프터 블락(740)의 출력신호는 변하지 않음을 볼 수 있다.
즉, 도 7을 참조하여 설명한 바와 같이 상기 먹스 어레이(720)를 상기 제1래치 어레이(710)와 상기 제2래치 어레이(730) 사이에 접속시켜 구현하고, 상기 극성 제어신호(POL)를 상기 스트로브 신호(strobe)보다 먼저 인가함으로써 상기 레벨 쉬프터 블락(740)이 불필요한 동작을 하는 것을 방지할 수 있다.
상기 DAC 블락(550)은 감마 신호(VGMA)를 수신하고, 수신된 감마 신호(VGMA)와 상기 데이터 래치부(530)로부터 출력된 영상 데이터 신호들(D0 내지 D5)에 기초하여 아날로그 영상 데이터 신호를 출력한다.
상기 DAC 블락(550)은 네가티브 디코더(NDEC)와 파지티브 디코더(PDEC)로 구현될 수 있다. 이는 액정 표시 장치의 특성상 장시간 동일한 전압이 인가될 경우 발생하는 결정층의 경사 고정과 잔상 현상을 방지하기 위하여 상기 극성 제어 신호(POL)에 응답하여 상기 먹스 어레이(720)로부터 출력되는 영상데이터 신호의 극성을 조정하여 상기 액정 표시 장치에 인가되는 신호의 극성을 변화시키기 위함이다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 소스 드라이버는 레벨 쉬프터 블락의 불필요한 동작을 제거함으로써, 상기 소스 드라이버의 불필요한 소모 전류를 감소할 수 있는 효과가 있다.
또한, 본 발명에 따른 소스 드라이버는 쉬프트 레지스터 블락의 출력신호를 감소시킴으로써 상기 쉬프트 레지스터 블락의 면적(또는 크기)을 줄일 수 있는 효과가 있다.

Claims (8)

  1. 제1 클락 신호의 하강 에지에 응답하여 입력 데이터를 래치하고, 상기 제1 클락 신호의 상승 에지에 응답하여 상기 입력 데이터를 래치하기 위한 제1래치 회로;
    상기 제1래치 회로에 접속되고, 지연된 제1클락 신호의 상승 에지와 하강 에지 중에서 어느 하나에 응답하여, 상기 제1래치 회로에 의하여 각각 래치된 제1데이터와 제2데이터 각각을 래치하기 위한 제2래치 회로;
    상기 제2래치 회로에 접속되고, 제2 클락 신호의 상승 에지에 응답하여 상기 제2래치 회로에 의하여 각각 래치된 제1데이터와 제2데이터를 각각 래치하고, 상기 제2 클락 신호의 하강 에지에 응답하여 상기 제2래치 회로에 의하여 각각 래치된 제1데이터와 제2데이터 각각을 래치하기 위한 제3래치 회로; 및
    상기 제3래치 회로에 접속되고, 상기 제2클락 신호의 하강 에지에 응답하여, 상기 제3래치 회로에 의하여 각각 래치된 제1데이터와 제2데이터 각각을 래치하기 위한 제4래치 회로를 구비하는 데이터 레지스터.
  2. 제1항에 있어서,
    상기 제2클락 신호는 상기 제1클락 신호를 2분주한 신호인 데이터 레지스터.
  3. 제1항에 있어서,
    상기 데이터 레지스터는 상기 제1클락 신호를 수신하고 상기 지연된 제1클락 신호를 출력하는 지연회로를 더 구비하는 데이터 레지스터.
  4. 입력되는 영상 데이터 신호들을 소정의 TTL 전압 레벨들로 변환하여 출력하는 데이터 수신부;
    상기 데이터 수신부로부터 출력된 영상 데이터 신호들을 수신하고, 수신된 상기 영상 데이터 신호들 각각을 제1클락 신호와 제2클락 신호 각각에 응답하여 샘플링하고, 상기 제2클락 신호에 응답하여, 샘플링된 영상 데이터 신호들 사이의 위상을 일치시켜 출력하는 데이터 레지스터;
    상기 데이터 레지스터로부터 출력된 영상 데이터 신호들을 래치하고, 다수의 제어신호들에 응답하여 래치된 영상 데이터 신호들을 출력하는 데이터 래치부; 및
    감마 신호를 수신하고, 수신된 감마 신호와 상기 데이터 래치부로부터 출력되는 영상 데이터 신호들에 기초하여 소정의 감마 신호 레벨을 갖는 아날로그 영상 데이터 신호들을 출력하는 DAC(digital to analog converter)를 구비하는 소스 드라이버.
  5. 제4항에 있어서,
    상기 데이터 래치부는,
    상기 데이터 레지스터로부터 출력된 상기 영상 데이터 신호들을 수신하고, 극성 제어신호에 응답하여 수신된 상기 영상 데이터 신호들을 래치하기 위한 다수의 래치들을 구비하는 제1래치 어레이;
    다수의 먹스들; 및
    상기 다수의 먹스들로부터 출력되는 영상 데이터 신호들을 수신하고, 스트로브 신호에 응답하여 수신된 영상 데이터 신호들을 래치하기 위한 다수의 래치들을 구비하는 제2래치 어레이를 구비하고,
    상기 다수의 먹스들 각각은,
    상기 제1래치 어레이의 제1래치로부터 출력되는 제1영상 데이터와 상기 제1래치와 인접한 제2래치로부터 출력된 제2영상 데이터를 수신하고, 수신된 제1영상 데이터와 제2영상 데이터 중에서 어느 하나를 상기 극성 제어 신호에 응답하여 출력하는 소스 드라이버.
  6. 제5항에 있어서,
    상기 극성 제어신호는 상기 스트로브 신호보다 소정의 시간 앞서서 입력되는 신호인 소스 드라이버.
  7. 입력되는 영상 데이터 신호들을 소정의 TTL 전압 레벨들로 변환하여 출력하는 단계;
    변환된 TTL 전압 레벨들을 갖는 영상 데이터 신호들을 수신하고, 수신된 상기 영상 데이터 신호들 각각을 제1클락 신호와 제2 클락 신호 각각에 응답하여 샘플링하고, 상기 제2클락 신호에 응답하여, 샘플링된 영상 데이터 신호들 사이의 위상을 일치시켜 출력하는 단계;
    위상이 일치된 영상 데이터 신호들을 래치하고, 래치된 영상 데이터 신호들을 출력하는 단계; 및
    감마 신호를 수신하고, 수신된 감마 신호와 상기 래치된 영상 데이터 신호들에 기초하여 소정의 감마 신호 레벨을 갖는 아날로그 영상 데이터 신호들을 출력하는 단계를 구비하는 소스 드라이버의 구동 방법.
  8. 제7항에 있어서, 상기 위상이 일치된 영상 데이터 신호들을 래치하고, 다수의 제어신호들에 응답하여 래치된 영상 데이터 신호들을 출력하는 단계는,
    상기 위상이 일치된 영상 데이터 신호들을 래치하는 단계;
    극성 제어신호에 응답하여 다수의 래치들을 구비하는 제1래치 어레이에서 어느 하나의 래치인 제1래치로부터 출력되는 제1영상 데이터와 상기 제1래치와 인접한 제2래치로부터 출력된 제2영상 데이터를 수신하고, 수신된 제1영상 데이터와 제2영상 데이터 중에서 어느 하나를 출력하는 단계; 및
    스트로브 신호에 응답하여, 상기 극성 제어신호에 응답하여 출력된 제1영상 데이터와 제2영상 데이터 중에서 어느 하나를 래치하는 단계를 구비하는 소스 드라이버의 구동 방법.
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