CN113257314B - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置可以包括单元串和页缓冲器。单元串可以包括与位线联接的漏极选择晶体管和与漏极选择晶体管联接的存储器单元。页缓冲器可以通过位线联接到单元串。页缓冲器可以包括锁存器和第一电流路径。锁存器可以存储具有指示对漏极选择晶体管的阈值电压验证的结果的值的数据。第一电流路径可以基于锁存器中所存储的数据的值将位线的电压设置为编程禁止电压。

Description

半导体存储器装置
技术领域
本公开的各种实施方式涉及一种电子装置，更具体地，涉及一种半导体存储器装置。
背景技术
通常，存储器装置可以具有其中串水平地布置在半导体基板上的二维结构，或者具有其中串垂直地层叠在半导体基板上的三维结构。已经设计三维存储器装置来克服二维存储器装置的集成度的限制，并且三维存储器装置可以包括垂直层叠在半导体基板上的多个存储器单元。
发明内容
本公开的各种实施方式涉及一种能够对单元串的漏极选择晶体管进行编程的半导体存储器装置。
本公开的一个实施方式可以提供一种半导体存储器装置，其包括单元串和页缓冲器。单元串可以包括与位线联接的漏极选择晶体管和与漏极选择晶体管联接的存储器单元。页缓冲器可以通过位线联接到单元串。页缓冲器可以包括锁存器和第一电流路径。锁存器可以存储具有指示对漏极选择晶体管的阈值电压验证的结果的值的数据。第一电流路径可以基于锁存器中所存储的数据的值将位线的电压设置为编程禁止电压。
本公开的一个实施方式可以提供一种半导体存储器装置，其包括单元串、锁存器、位线选择晶体管、页缓冲器感测晶体管、电源晶体管和电压选择电路。单元串可以包括漏极选择晶体管和与漏极选择晶体管联接的存储器单元。锁存器可以存储具有指示对漏极选择晶体管的阈值电压验证的结果的值的数据。位线选择晶体管可以联接到漏极选择晶体管。页缓冲器感测晶体管可以联接在位线选择晶体管和第一节点之间；电源晶体管可以联接在电源和第一节点之间。电压选择电路可以提供电源的电压。电源晶体管可以基于锁存器中所存储的数据的值而选择性地导通，从而将电源的电压作为编程禁止电压提供给位线。
本公开的一个实施方式可以提供一种半导体存储器装置，其包括单元串、电压提供电路、第一控制电路和第二控制电路。单元串可以包括联接到在初始时段之前被放电的位线的漏极选择晶体管。电压提供电路被配置为可以在初始时段期间提供第一电压，并且在验证时段期间提供第二电压。第一控制电路被配置为在初始时段期间，当漏极选择晶体管的阈值电压超出范围时，使位线保持放电。第二控制电路被配置为在初始时段期间，当阈值电压落入范围内时，利用第一电压对位线进行充电，并且第二控制电路被配置为在验证时段期间利用第二电压对位线充电。
附图说明
图1是示出根据本公开的一个实施方式的半导体存储器装置的图。
图2是示出例如图1的存储器单元阵列的一个实施方式的框图。
图3是示出图2的存储器块BLK1至BLKz中的任意一个BLK1的示例的电路图。
图4是示出图2的存储器块BLK1至BLKz中的任意一个BLK1’的示例的电路图。
图5是示出例如图1的存储器单元阵列的示例的框图。
图6是单元串的电路图。
图7是示出根据本公开的一个实施方式的页缓冲器PB的结构的电路图。
图8A和图8B是示出例如图7所示的页缓冲器的操作的图。
图9是示出根据本公开的一个实施方式的页缓冲器PB的结构的电路图。
图10A和图10B是示出例如图9所示的页缓冲器的位线设置操作的图。
图11是示出基于图10A和图10B所示的操作的漏极选择晶体管DST的编程操作的时序图。
图12A是示出根据本公开的一个实施方式的半导体存储器装置的框图。
图12B是示出例如图12A的电压选择电路和页缓冲器的结构的电路图。
图13是示出例如图12A和图12B所示的电压选择电路的示例的图。
图14是示出包括例如图13所示的电压选择电路的页缓冲器的编程操作和验证操作的时序图。
图15是示出包括例如图1的半导体存储器装置的存储器系统的框图。
图16是示出例如图15的存储器系统的应用的框图。
图17是示出包括例如图16所示的存储器系统2000的计算系统的框图。
具体实施方式
本文提供的具体结构描述和功能描述针对本公开的实施方式。然而，本发明可以以各种其它方式来配置和执行。因此，本发明不受所公开的实施方式或其具体细节的限制。在整个说明书中，对“一个实施方式”或“另一实施方式”等的引用不一定仅指一个实施方式，并且对任何此类短语的不同引用不一定指相同的实施方式。
图1是示出根据本公开的一个实施方式的半导体存储器装置100的图。
参照图1，半导体存储器装置100可以包括存储器单元阵列110、地址解码器120、读/写电路130、控制逻辑140、电压发生器150和高速缓存缓冲器160。
存储器单元阵列110包括多个存储器块BLK1至BLKz。存储器块BLK1至BLKz通过字线WL联接到地址解码器120。存储器块BLK1至BLKz通过位线BL1至BLm联接到读/写电路130。存储器块BLK1至BLKz中的每一个包括多个存储器单元。在一个实施方式中，存储器单元可以是非易失性存储器单元，其可以具有垂直沟道结构。存储器单元阵列110可以由具有二维结构的存储器单元阵列形成。在另一实施方式中，存储器单元阵列110可以由具有三维结构的存储器单元阵列形成。在本公开的实施方式中，存储器单元阵列110中的存储器块BLK1至BLKz中的每一个可以包括多个子块。例如，存储器块BLK1至BLKz中的每一个可以包括两个子块。在另一示例中，存储器块BLK1至BLKz中的每一个可以包括四个子块。然而，本发明不限于每个存储器块的任何特定数量的子块。存储器单元阵列中的每一个存储器单元可以存储至少一位数据。例如，存储器单元阵列110中的每一个存储器单元可以是存储1位数据的单层单元(SLC)、存储2位数据的多层单元(MLC)、存储3位数据的三层单元(TLC)或存储4位数据的四层单元(QLC)。在各种实施方式中，存储器单元阵列110可以包括各自存储5位或更多位数据的多个存储器单元。
地址解码器120、读/写电路130和电压发生器150可以共同作为用于驱动存储器单元阵列110的外围电路而操作。地址解码器120通过字线WL联接到存储器单元阵列110。地址解码器120可以在控制逻辑140的控制下操作。
地址解码器120可以解码接收到的地址中的块地址。地址解码器120可以基于所解码的块地址选择至少一个存储器块。当在读取操作期间执行读取电压施加操作时，地址解码器120可以将从电压发生器150生成的读取电压Vread施加到选定存储器块的选定字线，并且将通过电压Vpass施加到其它未选定字线。在编程验证操作期间，地址解码器120可以将由电压发生器150生成的验证电压施加到选定存储器块的选定字线，并且将通过电压Vpass施加到其它未选定字线。
地址解码器120可以解码接收到的地址中的列地址。地址解码器120可以将所解码的列地址传输到读/写电路130。
基于页执行半导体存储器装置100的读取操作或编程操作。在读取操作或编程操作的请求中接收的地址可以包括块地址、行地址和列地址。地址解码器120可以响应于块地址和行地址而选择一个存储器块和一条字线。列地址可以由地址解码器120解码，并且被提供给读/写电路130。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读/写电路130包括多个页缓冲器PB1至PBm。读/写电路130可以在存储器单元阵列110的读取操作期间作为读取电路操作，并且在写入操作期间作为写入电路操作。页缓冲器PB1至PBm通过位线BL1至BLm联接到存储器单元阵列110。在读取操作或编程验证操作期间，为了感测存储器单元的阈值电压，页缓冲器PB1至PBm可以连续地向联接到存储器单元的位线提供感测电流，并且每个页缓冲器可以通过节点感测取决于对应存储器单元的编程状态的流动电流量的变化，并且将其锁存为感测数据。读/写电路130响应于从控制逻辑140输出的页缓冲器控制信号而操作。
在读取操作期间，读/写电路130可以感测存储器单元的数据并且临时存储读出的数据，并且然后将数据DATA输出到半导体存储器装置100的高速缓存缓冲器160。在一个实施方式中，读/写电路130可以包括列选择电路等以及页缓冲器(或页寄存器)。
控制逻辑140联接到地址解码器120、读/写电路130、高速缓存缓冲器160和电压发生器150。控制逻辑140可以接收命令CMD和控制信号CTRL。控制逻辑140可以响应于控制信号CTRL而控制半导体存储器装置100的整体操作。控制逻辑140可以输出用于控制多个页缓冲器PB1至PBm的节点预充电电位电平的控制信号。控制逻辑140可以控制读/写电路130执行存储器单元阵列110的读取操作。控制逻辑140可以控制读/写电路130和高速缓存缓冲器160之间的数据传输。
电压发生器150响应于从控制逻辑140输出的电压发生器控制信号而在读取操作期间胜场读取电压Vread和通过电压Vpass。
高速缓存缓冲器160可以从半导体存储器装置100的外部装置接收数据DATA，临时存储数据DATA，并且然后将数据DATA传输到读/写电路130。在一个实施方式中，高速缓存缓冲器160可以从半导体存储器装置100的外部控制器接收用于编程操作的数据DATA，并且将接收到的数据DATA传输到读/写电路130。读/写电路130可以将从高速缓存缓冲器160接收的数据DATA编程到存储器单元阵列110的选定存储器单元。
高速缓存缓冲器160可以临时存储从读/写电路130传输的数据DATA，并且然后将数据DATA传输到半导体存储器装置100的外部装置。在一个实施方式中，读/写电路130可以读取存储在存储器单元阵列110的选定存储器单元中的数据DATA。由读/写电路130读取的数据DATA可以临时存储在高速缓存缓冲器160中。高速缓存缓冲器160可以将从读/写电路130接收的读数据传输到控制器。
图2是示出图1的存储器单元阵列110的一个实施方式的框图。
参照图2，存储器单元阵列110可以包括多个存储器块BLK1至BLKz。每个存储器块具有三维结构。每个存储器块可以包括层叠在基板上的多个存储器单元。存储器单元沿+X方向、+Y方向和+Z方向布置。参照图3和图4更详细地描述每个存储器块的结构。
图3是示出图2的存储器块BLK1至BLKz中的任意一个BLK1的示例的电路图。
参照图3，第一存储器块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在第一存储器块BLK1中，沿行方向(即，+X方向)布置m个单元串。沿行方向布置的m个单元串分别联接到第一位线BL1至第m位线BLm。沿列方向(即，+Y方向)布置q(q是自然数)个单元串。在图3中，为了清楚起见，仅示出了沿列方向布置的两个单元串，尽管可以如此布置两个以上单元串。
单元串CS11至CS1m和CS21至CS2m中的每一个形成为“U”形形状。单元串CS11至CS1m和CS21至CS2m中的每一个包括层叠在基板(未示出)上的管式晶体管PT、存储器单元MC1至MCn、源极选择晶体管SST和漏极选择晶体管DST，所述基板设置在存储器块BLK1的下部中。
选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有类似的结构。例如，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括联接到对应行线的沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCp之间。源极选择晶体管SST的各个栅极共同联接到源极选择线SSL。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn被划分成第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此联接。第一存储器单元MC1至第p存储器单元MCp沿-Z方向连续布置，并且串联联接在源极选择晶体管SST和管式晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn沿+Z方向连续布置，并且串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
单元串的管式晶体管PT的各个栅极联接到管线(pipeline)PL。
每个单元串的漏极选择晶体管DST联接在对应位线和存储器单元MCp+1至MCn之间。第一行中的单元串CS11至CS1m的漏极选择晶体管DST联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管DST联接到第二漏极选择线DSL2。
换句话说，沿同一行(+X方向)布置的单元串(例如，CS11至CS1m)通过对应的漏极选择晶体管联接到同一漏极选择线(例如，DSL1)。沿不同的行布置的单元串(例如，CS11和CS21)联接到不同的漏极选择线DSL1和DSL2。
图4是示出图2的存储器块BLK1至BLKz中的任意一个BLK1’的示例的电路图。
参照图4，第一存储器块BLK1’包括多个单元串CS11’至CS1m’和CS21’至CS2m’。在第一存储器块BLK1’中，沿行方向(即，+X方向)布置m个单元串。沿行方向布置的m个单元串分别联接到第一位线BL1至第m位线BLm。沿列方向(即，+Y方向)布置q(q是自然数)个单元串。在图4中，为了清楚起见，仅示出了沿列方向布置的两个单元串，尽管可以如此布置两个以上单元串。
单元串CS11’至CS1m’和CS21’至CS2m’中的每一个沿+Z方向延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括层叠在基板(未示出)上的源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和漏极选择晶体管DST，所述基板设置在存储器块BLK1’下部中。
单元串的各个源极选择晶体管SST共同联接到公共源极线CSL。每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。每个单元串的源极选择晶体管SST的栅极联接到源极选择线SSL。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。设置在相同高度的存储器单元联接到相同字线。第一存储器单元MC1至第n存储器单元MCn分别联接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MC1至MCn之间。沿相同的行方向(+X方向)布置的单元串的漏极选择晶体管联接到同一漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管DST联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管DST联接到第二漏极选择线DSL2。
因此，图4的存储器块BLK1’具有与图3的存储器块BLK1的等效电路相似的等效电路，不同之处在于从每个单元串中排除了管式晶体管PT。
在图4中，沿行方向布置的第一单元串至第m单元串CS11’至CS1m’或CS21’至CS2m’分别联接到第一位线BL1至第m位线BLm。在一个实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。应当理解，沿行方向布置的单元串CS11’至CS1m’或CS21’至CS2m’中的偶数编号单元串联接到对应的偶数位线，并且沿行方向布置的单元串CS11’至CS1m’或CS21’至CS2m’中的奇数编号单元串联接到对应的奇数位线。
图5是示出图1的存储器单元阵列110的示例的框图。
本公开的技术构思可以应用于其中存储器单元布置成二维结构的配置。参照图5，存储器单元阵列110可以包括多个存储器块PBLK1至PBLKz。多个平面存储器块PBLK1至PBLKz中的每一个可以包括分别联接到第一位线BL1至第m位线BLm的第一单元串CS1至第m单元串CSm。
第一单元串CS1至第m单元串CSm中的每一个可以包括彼此串联联接的源极选择晶体管SST、多个存储器单元MC1至MCn和漏极选择晶体管DST。源极选择晶体管SST联接到源极选择线SSL。第一存储器单元至第n存储器单元Mn分别联接到第一字线WL1至第n字线WLn。漏极选择晶体管DST联接到漏极选择线DSL。源极选择晶体管SST的源极联接到公共源极线CSL。漏极选择晶体管DST的漏极联接到对应的位线。源极选择线SSL、第一字线WL1至第n字线WLn以及漏极选择线DSL被包括在图1的行线RL中。源极选择线SSL、第一字线WL1至第n字线WLn以及漏极选择线DSL由地址解码器120驱动。
在一个实施方式中，各个存储器单元可以是非易失性存储器单元。
图6是单元串115的电路图。图6所示的单元串115可以位于图3至图5所示的存储器块中。如图6所示，每个单元串中所包括的漏极选择晶体管DST和源极选择晶体管SST可以由具有与存储器单元MC1至MCn的结构相同的结构的晶体管形成。漏极选择晶体管DST和源极选择晶体管SST可以不用于存储数据。因为漏极选择晶体管DST和源极选择晶体管SST具有与存储器单元MC1至MCn的结构相同的结构，所以漏极选择晶体管DST和源极选择晶体管SST各自可以包括联接到对应的行线的沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。因此，可以分别根据漏极选择晶体管DST和源极选择晶体管SST的电荷存储层中捕获的电荷的量来确定漏极选择晶体管DST和源极选择晶体管SST的阈值电压。
为了对单元串115中所包括的存储器单元适当地执行操作，即编程操作、读取操作和擦除操作，漏极选择晶体管DST和源极选择晶体管SST的阈值电压应保持在设定的范围内。为了调整漏极选择晶体管DST和源极选择晶体管SST的阈值电压，可以对漏极选择晶体管DST和源极选择晶体管SST执行编程操作或擦除操作。
在对一般的存储器单元MC1至MCn的编程操作期间，根据待存储在特定存储器单元中的数据和对应存储器单元的阈值电压状态，存储器单元可以具有编程使能状态和编程禁止状态中的任何一种状态。
例如，如果在对包括第一存储器单元MC1的物理页的编程操作期间需要增大第一存储器单元MC1的阈值电压，则第一存储器单元MC1可以处于编程使能状态。在这种情况下，第一存储器单元MC1的沟道电压可以是编程使能电压。例如，编程使能电压可以是接地电压。在第一存储器单元MC1处于编程使能状态时将编程脉冲施加到第一字线WL1的情况下，第一存储器单元MC1的栅极电压和沟道电压之间的差相对较大。因此，可以将电子捕获在第一存储器单元MC1的电荷存储层中，由此可以增大第一存储器单元MC1的阈值电压。
例如，如果在对包括第一存储器单元MC1的物理页的编程操作期间不需要增大第一存储器单元MC1的阈值电压，则第一存储器单元MC1可以处于编程禁止状态。在这种情况下，第一存储器单元MC1的沟道电压可以是编程禁止电压。在第一存储器单元MC1处于编程禁止状态时将编程脉冲施加到第一字线WL1的情况下，第一存储器单元MC1的栅极电压和沟道电压之间的差相对较小。因此，可以不将电子捕获在第一存储器单元MC1的电荷存储层中。因此，第一存储器单元MC1的阈值电压可以保持原样。
在对存储器单元的编程操作期间，如果单元串中所包括的存储器单元需要保持在编程禁止状态，则可以将编程禁止电压施加到对应的位线。因此，即使将导通电压施加到与漏极选择晶体管联接的漏极选择线DSL，也可以将编程禁止电压施加到位线，由此可以截止漏极选择晶体管DST。在这种情况下，单元串115的沟道区域可以自升压(self-boosted)，从而可以增大存储器单元MC1至MCn的沟道电压。因此，单元串115中的所有存储器单元可以处于编程禁止状态。
然而，当在对漏极选择晶体管DST的编程操作期间需要漏极选择晶体管DST处于编程禁止状态时，不能使用自升压，这是因为漏极选择晶体管DST直接联接到位线。
因此，在对漏极选择晶体管DST的编程操作期间，需要直接调整位线电压，使得漏极选择晶体管DST保持在编程禁止状态。
图7是示出根据本公开的一个实施方式的页缓冲器PB的结构的电路图。
参照图7，页缓冲器PB可以通过位线BL1联接到单元串115。页缓冲器PB可以包括第一晶体管T1至第十三晶体管T13。
第一晶体管T1可以联接在第一电源电压V1和位线BL1之间。第一晶体管T1可以由位线预充电信号BLPRCH控制。第二晶体管T2可以联接在位线BL1和节点N1之间，并且由位线选择信号SELBL控制。第三晶体管T3可以联接在节点N1和地之间，并且由位线放电信号BLDSCH控制。第四晶体管T4可以联接在节点N1和节点CSO之间，并且由页缓冲器感测信号PB_SENSE控制。
第五晶体管T5可以联接在节点N2和节点CSO之间，并且由CSO控制信号SA_CSOC控制。第六晶体管T6可以联接在第二电源V2和节点N2之间，并且由锁存器LAT的节点(QS)电压控制。第七晶体管T7可以联接在节点N2和节点SO之间，并且由CSO预充电信号SA_PRCH_N控制。第八晶体管T8可以联接在节点SO和节点CSO之间，并且由SO传输信号TRAN_SO控制。第九晶体管T9和第十晶体管T10可以顺序地联接在节点CSO和地之间。第九晶体管T9可以由SA_放电信号SA_DSCH控制。第十晶体管T10可以由锁存器LAT的节点(QS)电压控制。
第十一晶体管T11可以联接在锁存器LAT的节点QS和节点NA之间，并且由第一锁存器控制信号C1控制。第十二晶体管T12可以联接在锁存器LAT的节点QS_N和节点NA之间，并且由第二锁存器控制信号C2控制。第十三晶体管T13可以联接在节点NA和地之间，并且由节点(SO)电压控制。
参照图7，第六晶体管T6和第七晶体管T7可以是PMOS晶体管，而其它晶体管可以是NMOS晶体管。
参照图7，第一电源电压V1和第一晶体管T1可以构成外部电源VSE。外部电源VSE可以向位线BL1提供编程禁止电压，以使漏极选择晶体管DST进入编程禁止状态。为此，第一电源电压V1可以是要施加到单独焊盘的外部高电压。位线预充电信号BLPRCH可以控制第一晶体管T1，从而将第一电源电压V1提供给位线BL1，以使单元串115的漏极选择晶体管DST进入编程禁止状态。
图8A和图8B是示出参照图7描述的页缓冲器的操作的图。具体而言，图8A是示出在对单元串115的漏极选择晶体管DST的编程操作期间，基于锁存器LAT的数据使漏极选择晶体管DST进入编程使能状态或编程禁止状态的操作的图。图8B是示出基于图8A所示的操作对漏极选择晶体管DST进行编程操作的时序图。
参照图8A，可以使用第一电源电压V1(①)对位线BL1预充电。为此，可以导通第一晶体管T1，并且可以截止第二晶体管T2。因此，可以将位线BL1的电压预充电到第一电源电压V1。
此后，可以基于锁存器LAT中存储的数据来设置位线BL1的电压。锁存器LAT可以存储对漏极选择晶体管DST的阈值电压验证操作的结果。因此，根据锁存器LAT中存储的数据，可以确定是否要增大漏极选择晶体管DST的阈值电压。在编程操作期间，可以验证漏极选择晶体管DST的阈值电压，并且可以将验证的结果存储在锁存器LAT中。
例如，在阈值电压验证操作的结果指示失败的情况下，需要进一步增大漏极选择晶体管DST的阈值电压。因此，在这种情况下，可以将位值“1”存储在锁存器LAT中。在锁存器LAT中存储位值“1”的情况下，节点QS的电压可以指示逻辑值“1”。由“1”表示的电压可以是相对较高的电压，并且可以是用于导通第十晶体管T10以及截止第六晶体管T6的电压。
在阈值电压验证操作的结果指示验证已经通过的情况下，这表示漏极选择晶体管DST的阈值电压足够高，从而不再需要对漏极选择晶体管DST进行编程。因此，需要使漏极选择晶体管DST处于编程禁止状态。在作为阈值电压验证操作的结果，漏极选择晶体管DST的阈值电压足够高的情况下，可以将第一值的数据存储在锁存器LAT中。在一个实施方式中，第一值可以是位值“0”。在锁存器LAT中存储位值“0”的情况下，节点QS的电压可以指示“0”。也就是说，由“0”指示的电压可以是相对较低的电压，以截止第十晶体管T10并且导通第六晶体管T6。当然，这里使用的位值约定可以颠倒。也就是说，在上述情况下，“1”可以用来表示相对较低的电压，而“0”可以用来表示相对较高的电压。
图8A示出了当第二值的数据存储在锁存器LAT中时的操作。在一个实施方式中，第二值可以是位值“1”。与该逻辑约定相反，第二值可以是“0”。在图8A的实施方式中，由于位值“1”存储在锁存器LAT中，因此指示“1”的节点QS的电压能够导通第十晶体管T10。此外，在第二晶体管T2、第四晶体管T4和第九晶体管T9导通的情况下，可以在位线BL1和地之间形成电流路径。因此，位线BL1的电压可以释放，从而具有0V的值。换句话说，在位值“1”存储在锁存器LAT中的情况下，已预充电到第一电源电压V1的位线BL1的电压可以降低到0V。由于位线BL1的电压已降低到0V，因此漏极选择晶体管DST可以处于编程使能状态。此后，如果编程电压施加到漏极选择线DSL，则漏极选择晶体管DST的阈值电压可以增大。
尽管在图8A中未示出，但是如果位值“0”存储在锁存器LAT中，则节点QS的电压指示“0”。在这种情况下，可以截止第十晶体管T10。即使第二晶体管T2、第四晶体管T4和第九晶体管T9导通，位线BL1和地之间的电流路径也可以被阻断。因此，位线BL1的电压可以保持在第一电源电压V1。换句话说，在位值“0”存储在锁存器LAT中的情况下，可以保持已预充电到第一电源电压V1的位线BL1的电压。由于位线BL1的电压保持在第一电源电压V1，因此漏极选择晶体管DST可以处于编程禁止状态。此后，即使将编程电压施加到漏极选择线DSL，漏极选择晶体管DST的阈值电压也不会增大。
图8B是示出按照奇数串和偶数串对漏极选择晶体管DST执行编程操作的方法的时序图。图8B示出对联接到奇数位线的单元串的漏极选择晶体管DST执行编程操作的过程。
参照图8B，在时间t1，可以将联接到奇数位线的页缓冲器的位线预充电信号BLPRCH(odd)启用至高电平。在时间t1，还可以将联接到偶数位线的页缓冲器的位线预充电信号BLPRCH(even)启用到高电平。
因此，可以通过第一电源电压V1启用奇数位线BL(odd)和偶数位线BL(even)。在时间t2，可以将联接到奇数位线的页缓冲器的位线预充电信号BLPRCH(odd)停用到低电平。
在时间t3，可以将页缓冲器感测信号PB_SENSE启用到高电平。在时间t3，可以将联接到奇数位线的页缓冲器的位线选择信号SELBL启用到高电平。在时间t3，可以将联接到偶数位线的页缓冲器的位线选择信号SELBL保持在低电平。在时间t3，可以将SA_放电信号SA_DSCH启用到高电平。
因为在时间t3，联接到偶数位线的页缓冲器的位线选择信号SELBL保持在低电平，所以偶数位线BL(even)的电压可以保持在第一电源电压V1。对于联接到奇数位线BL(odd)的页缓冲器而言，可以导通第二晶体管T2、第四晶体管T4和第九晶体管T9(如图8A所示)。因此，可以根据存储在联接到奇数位线BL(odd)的页缓冲器PB的锁存器LAT中的值而改变或保持位线电压。
如上所述，在位值“1”存储在锁存器LAT中的情况下，节点QS的电压指示“1”。因此，在时间t3，可以导通第十晶体管T10。因此，奇数位线BL(odd)的电压可以释放，从而具有0V的值。在位值“0”存储在锁存器LAT中的情况下，节点QS的电压指示“0”。因此，可以将奇数位线BL(odd)的电压保持在第一电源电压V1。
在时间t4，可以将页缓冲器感测信号PB_SENSE、联接到奇数位线的页缓冲器的位线选择信号SELBL和SA_放电信号SA_DSCH停用到低电平。因此，单元串115和页缓冲器之间的连接可以中断。
此后，在时间t5，可以将编程电压VPGM施加到选定漏极选择线DSL，并且可以将未选漏极选择线DSL的电压保持在0V。此外，可以将编程通过电压Vpass施加到与单元串115联接的字线WL。图8B所示的漏极选择线DSL可以是图6所示的漏极选择线DSL1。图8B所示的字线WL可以对应于图6所示的第一字线WL1至第n字线WLn中的任何一条。
由于奇数位线BL(odd)中具有编程禁止状态的位线的电压保持在第一电源电压V1，因此可以不对联接到对应位线的单元串的漏极选择晶体管DST进行编程。由于奇数位线BL(odd)中具有编程使能状态的位线的电压已经降低到0V，因此可以对联接到对应位线的单元串的漏极选择晶体管DST进行编程。
由于偶数位线BL(even)全部都保持在第一电源电压V1，因此可以不对联接到对应位线的单元串的漏极选择晶体管DST进行编程。
此后，在时间t6，可以中断被施加到漏极选择线DSL的编程电压VPGM，并且可以中断被施加到字线WL的编程通过电压Vpass。在时间t7，可以将位线放电信号BLDSCH启用到高电平。因此，可以将所有位线的电压释放到0V
在图8B中，从t1到t2的时段可以对应于位线(BL)预充电时段，从t3到t4的时段可以对应于位线BL设置时段，并且从t5到t6的时段可以对应于漏极选择晶体管(DST)编程时段。
尽管图8B示出对联接到奇数位线的单元串的漏极选择晶体管DST执行编程操作的过程，但也可以以类似于联接到奇数位线的单元串的方式来执行对联接到偶数位线的单元串的漏极选择晶体管DST执行编程操作的过程。
在参照图7至图8B描述的页缓冲器中，BL预充电时段和BL设置时段可以分开，在这种情况下，其各自的操作分开执行，如图8B所示。这可能导致对漏极选择晶体管执行编程操作所花费的时间增加。
在根据本公开的一个实施方式的页缓冲器中，BL预充电时段和BL设置时段可以彼此整合。此外，可以移除外部电源VSE，并且漏极选择晶体管DST可以基于第二电源电压V2而保持在编程禁止状态。
图9是示出根据本公开的一个实施方式的页缓冲器PB的结构的电路图。参照图9，页缓冲器PB可以通过位线BL1联接到单元串115。页缓冲器PB可以包括第二晶体管T2至第十三晶体管T13。
第二(位线选择)晶体管T2可以联接在位线BL1和节点N1之间，并且由位线选择信号SELBL控制。第三(位线放电)晶体管T3可以联接在节点N1和地之间，并且由位线放电信号BLDSCH控制。第四(页缓冲器感测)晶体管T4可以联接在节点N1和节点CSO之间，并且由页缓冲器感测信号PB_SENSE控制。
第五晶体管T5可以联接在节点N2和节点CSO之间，并且由CSO控制信号SA_CSOC控制。第六(电源)晶体管T6可以联接在第二电源V2和节点N2之间，并且由锁存器LAT的节点(QS)电压控制。第七(SO节点预充电)晶体管T7可以联接在节点N2和节点SO之间，并且由CSO预充电信号SA_PRCH_N控制。第八(SO节点传输)晶体管T8可以联接在节点SO和节点CSO之间，并且由SO传输信号TRAN_SO控制。第九SO(感测节点放电)晶体管T9和第十晶体管T10可以顺序地联接在节点CSO和地之间。SO感测节点放电晶体管T9可以由SA放电信号SA_DSCH控制。第十(锁存器传输)晶体管T10可以由锁存器LAT的节点(QS)电压控制。
第十一(锁存器组)晶体管T11可以联接在锁存器LAT的节点QS和节点NA之间，并且由第一锁存器控制信号C1控制。第十二(锁存器复位)晶体管T12可以联接在锁存器LAT的节点QS_N和节点NA之间，并且由第二锁存器控制信号C2控制。第十三(SO掩蔽)晶体管T13可以联接在节点NA和地之间，并且由节点(SO)电压控制。
参照图9，第六晶体管T6和第七晶体管T7可以是PMOS晶体管，而其它晶体管可以是NMOS晶体管。
与图7的实施方式相比，图9的页缓冲器可以不包括图7的第一晶体管T1。除了第一晶体管T1之外，图9的页缓冲器的配置可以与图7的页缓冲器的配置相同。
图10A和图10B是示出参照图9描述的页缓冲器的位线设置操作的图。在一个实施方式中，存储在锁存器中的第一值可以是位值“0”，并且第二值可以是位值“1”。在另一实施方式中，该位约定可以颠倒。
图10A示出当第二值存储在锁存器LAT中时的操作。图10B示出当第一值存储在锁存器LAT中时的操作。
具体而言，图10A示出了当位“1”存储在锁存器LAT中时页缓冲器的位线设置操作。图10B示出了当位“0”存储在锁存器LAT中时页缓冲器的位线设置操作。
参照图10A，由于位值“1”存储在锁存器LAT中，因此节点QS的电压指示“1”。因此，可以导通第十晶体管T10。此外，在第二晶体管T2、第四晶体管T4和第九晶体管T9导通的情况下，可以在位线BL1和地之间形成电流路径。因此，位线BL1的电压可以释放，从而具有0V的值。由于位线BL1的电压变为0V，因此漏极选择晶体管DST可以处于编程使能状态。此后，如果编程电压施加到漏极选择线DSL，则漏极选择晶体管DST的阈值电压可以增大。
参照图10B，由于位值“0”存储在锁存器LAT中，因此节点QS的电压可以指示“0”。在这种情况下，可以截止第十晶体管T10。即使第二晶体管T2、第四晶体管T4和第九晶体管T9导通，在位线BL1和地之间的电流路径也可以被阻断。
由于节点QS的电压指示逻辑值“0”，因此可以导通第六晶体管T6。此外，在第二晶体管T2、第四晶体管T4和第七晶体管T7以及第八晶体管T8导通的情况下，可以在位线BL1和第二电源V2之间形成电流路径。因此，可以将第一位线BL1的电压预充电到第二电源电压V2。第二电源电压V2可以足以将漏极选择晶体管DST保持在编程禁止状态。此后，即使将编程电压施加到漏极选择线DSL，也可以不对漏极选择晶体管DST进行编程。
图11是示出基于参照图10A和图10B描述的操作的漏极选择晶体管DST的编程操作的时序图。图11示出了对联接到所有位线的单元串上的漏极选择晶体管进行编程而不区分奇数位线和偶数位线的方法。
参照图11，在时间t11，可以将页缓冲器感测信号PB_SENSE、位线选择信号SELBL、SO传输信号TRAN_SO和SA放电信号SA_DSCH启用到高电平。此外，在时间t11，可以将SA预充电信号SA_PRCH_N启用到低电平。因此，在时间t11，可以导通第四晶体管T4、第二晶体管T2、第八晶体管T8、第九晶体管T9和第七晶体管T7。
因此，在位值“1”存储在锁存器LAT中的情况下，位线BL的电压可以变成0V，如图10A所示。另一方面，在位值“0”存储在锁存器LAT中的情况下，位线BL的电压可以变成第二电源电压V2，如图10B所示。
此后，在时间t12，可以将页缓冲器感测信号PB_SENSE、位线选择信号SELBL、SO传输信号TRAN_SO和SA放电信号SA_DSCH停用到低电平。此外，在时间t12，可以将SA预充电信号SA_PRCH_N停用到高电平。
此后，在时间t13，可以将编程电压VPGM施加到选定漏极选择线DSL，并且可以将未选定漏极选择线DSL的电压保持在0V。此外，可以将编程通过电压Vpass施加到与单元串115联接的字线WL。图11所示的漏极选择线DSL可以是图6所示的漏极选择线DSL1。图11所示的字线WL可以对应于图6所示的第一字线WL1至第n字线WLn中的任何一条。
由于具有编程禁止状态的位线的电压是第二电源电压V2，因此可以不对联接到对应位线的单元串的漏极选择晶体管DST进行编程。由于具有编程使能状态的位线的电压是0V，因此可以对联接到对应位线的单元串的漏极选择晶体管DST进行编程。
此后，在时间t14，可以中断被施加到漏极选择线DSL的编程电压VPGM，并且可以中断被施加到字线WL的编程通过电压Vpass。在时间t15，可以将位线放电信号BLDSCH启用到高电平。因此，可以将所有位线的电压放电到0V。
在图11中，从t11到t12的时段可以对应于位线(BL)设置时段，并且从t13到t14的时段可以对应于对漏极选择晶体管DST进行编程的时段。
参照图11和图8B，图11的DST编程操作仅需要位线设置时段，而图8B的DST编程操作中需要分开地提供位线预充电时段和位线设置时段。因此，根据图9至图11所示的实施方式，可以减少漏极选择晶体管的编程时间。在图9所示实施方式的情况下，可以进一步简化电路，因为不需要图7所示的外部电源VSE。
参照图9至图11，第二电源电压V2可以用于漏极选择晶体管DST的编程禁止操作。尽管在图9至图11中未示出，但是第二电源电压V2可以用于漏极选择晶体管DST的验证操作。根据图9至图11所示的实施方式，第二电源电压可以用于漏极选择晶体管DST的编程禁止操作和验证操作两者。
使得漏极选择晶体管DST进入编程禁止状态的电压可以是相对较高的电压。在漏极选择晶体管DST的验证操作中使用的电压可以是相对较低的电压。因此，在第二电源电压V2用于漏极选择晶体管DST的编程禁止操作和验证操作两者的情况下，可能导致低效率。例如，如果第二电源电压V2是相对较高的电压，则可以平稳地(smoothly)执行漏极选择晶体管DST的编程禁止操作，但是可能增大验证操作中的功耗。另一方面，如果第二电源电压V2是相对较低的电压，则可以最小化验证操作中的功耗，但可能无法可靠地执行漏极选择晶体管DST的编程禁止操作，使得漏极选择晶体管DST的阈值电压可能会不合需要地增大。这可能导致漏极选择晶体管DST的阈值电压分布变差。
图12A是示出根据本公开的一个实施方式的半导体存储器装置的框图。参照图12A，半导体存储器装置可以包括读/写电路130、控制逻辑140和电压发生器150。读/写电路130可以包括页缓冲器131和电压选择电路135。图12A的电压发生器150和控制逻辑140可以分别是与图1所示的电压发生器150和控制逻辑140相同的组件。虽然图1中未示出，但是图12A的电压选择电路135可以被包括在读/写电路130中，并且多个电压选择电路135可以与对应的页缓冲器联接。换句话说，电压选择电路135的数量可以与读/写电路130中所包括的页缓冲器PB1至PBm的数量相同。为了清楚起见，图12A示出了一个电压选择电路135和与之对应的页缓冲器131。
电压发生器150可以生成第一电源电压V1和第二电源电压V2，并且将它们传输到电压选择电路135。控制逻辑140可以生成用于控制电压选择电路135的操作的电压选择控制信号VCS，并且将电压选择控制信号VCS传输到电压选择电路135。电压选择电路135可以基于电压选择控制信号VCS选择第一电源电压V1或第二电源电压V2，并且将所选择的电压V1或V2传输到页缓冲器131。参照图13描述电压选择电路135的示例。
图12B是示出图12A的电压选择电路135和页缓冲器131的结构的电路图。参照图12B，页缓冲器可以通过位线BL1联接到单元串115。页缓冲器可以包括第二晶体管T2至第十三晶体管T13。此外，页缓冲器可以通过节点NVS与电压选择电路135联接。
第二晶体管T2可以联接在位线BL1和节点N1之间，并且由位线选择信号SELBL控制。第三晶体管T3可以联接在节点N1和地之间，并且由位线放电信号BLDSCH控制。第四晶体管T4可以联接在节点N1和节点CSO之间，并且由页缓冲器感测信号PB_SENSE控制。
第五晶体管T5可以联接在节点N2和节点CSO之间，并且由CSO控制信号SA_CSOC控制。第六晶体管T6可以联接在节点NVS和节点N2之间，并且由锁存器LAT的节点(QS)电压控制。第七晶体管T7可以联接在节点N2和节点SO之间，并且由CSO预充电信号SA_PRCH_N控制。第八晶体管T8可以联接在节点SO和节点CSO之间，并且由SO传输信号TRAN_SO控制。第九晶体管T9和第十晶体管T10可以顺序地联接在节点CSO和地之间。第九晶体管T9可以由SA放电信号SA_DSCH控制。第十晶体管T10可以由锁存器LAT的节点(QS)电压控制。
第十一晶体管T11可以联接在锁存器LAT的节点QS和节点NA之间，并且由第一锁存器控制信号C1控制。第十二晶体管T12可以联接在锁存器LAT的节点QS_N和节点NA之间，并且由第二锁存器控制信号C2控制。第十三晶体管T13可以联接在节点NA和地之间，并且由节点(SO)电压控制。
电压选择电路135可以通过节点NVS联接到第六晶体管T6。
参照图12B，第六晶体管T6和第七晶体管T7可以是PMOS晶体管，而其它晶体管可以是NMOS晶体管。
与其中第六晶体管T6联接到第二电源V2的图9的实施方式不同，在图12B的实施方式中，第六晶体管T6可以联接到电压选择电路135。电压选择电路135可以在漏极选择晶体管的编程操作和验证操作期间向节点NVS提供不同的电源电压，以解决结合图9描述的上述问题。因此，可以优化漏极选择晶体管的编程操作和验证操作。
下面参照图13和图14描述图12B所示的电压选择电路135的示例。
图13是示出图12A和图12B所示的电压选择电路135的示例的图。参照图13，电压选择电路135可以包括NMOS晶体管NMT和PMOS晶体管PMT。NMOS晶体管NMT和PMOS晶体管PMT可以由电压选择控制信号VCS控制。在电压选择控制信号VCS具有高电平的情况下，可以导通NMOS晶体管NMT，并且可以截止PMOS晶体管PMT。在这种情况下，可以将第一电源电压V1提供给节点NVS。在电压选择控制信号VCS具有低电平的情况下，可以截止NMOS晶体管NMT，并且可以导通PMOS晶体管PMT。在这种情况下，可以将第二电源电压V2提供给节点NVS。在漏极选择晶体管DST的编程操作期间，可以施加高电平电压选择控制信号VCS。在漏极选择晶体管DST的验证操作期间，可以施加低电平电压选择控制信号VCS。因此，可以优化漏极选择晶体管的编程操作和验证操作。
图14是示出包括图13所示的电压选择电路的页缓冲器的编程操作和验证操作的时序图。
参照图14，示出了在漏极选择晶体管的编程时段和验证时段期间漏极选择线DSL的施加电压、电压选择控制信号VCS和节点NVS的电压，所述漏极选择晶体管的操作在多个循环内重复执行。
在漏极选择晶体管的编程时段期间，可以将编程脉冲VPGM施加到选定漏极选择线DSL，并且可以将电压选择信号VCS控制在高电平。因此，可以将作为相对较高的电压的第一电源电压V1提供给节点NVS。
在漏极选择晶体管的验证时段期间，可以将验证电压Vvrf施加到选定漏极选择线DSL，并且可以将电压选择信号VCS控制在低电平。因此，可以将作为相对较低的电压的第二电源电压V2提供给节点NVS。
依照根据图14所示的实施方式的页缓冲器，在漏极选择晶体管DST的编程操作期间，可以将作为高电压的第一电源电压V1提供给节点NVS，并且在漏极选择晶体管DST的验证操作期间，可以将作为低电压的第二电源电压V2施加到节点NVS。因此，可以优化漏极选择晶体管的编程操作和验证操作。
图15是示出包括图1的半导体存储器装置100的存储器系统1000的框图。
参照图15，存储器系统1000包括半导体存储器装置100和控制器1200。
半导体存储器装置100可以与参照图1至图14描述的任意半导体存储器装置具有相同的配置和操作。
控制器1200联接到主机和半导体存储器装置100。控制器1200可以响应于来自主机的请求而访问半导体存储器装置100。例如，控制器1200可以控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1200可以提供半导体存储器装置100和主机之间的接口连接。控制器1200可以驱动用于控制半导体存储器装置100的固件。
控制器1200可以包括随机存取存储器(RAM)1210、处理器1220、主机接口1230、存储器接口1240和纠错块1250。RAM 1210可以用作处理器1220的工作存储器、半导体存储器装置100和主机之间的高速缓存存储器和/或半导体存储器装置100和主机之间的缓冲存储器。处理器1220可以控制控制器1200的整体操作。
主机接口1230可以包括用于在主机和控制器1200之间执行数据交换的协议。在一个实施方式中，控制器1200可以通过各种接口协议中的至少一种与主机通信，所述各种接口协议例如为通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCIExpress(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子装置(IDE)协议和/或私有协议。
存储器接口1240可以与半导体存储器装置100进行接口连接。例如，存储器接口可以包括NAND接口或NOR接口。
纠错块1250可以使用纠错码(ECC)来检测和纠正从半导体存储器装置100接收的数据中的错误。
控制器1200和半导体存储器装置100可以集成到单个半导体装置中。在一个实施方式中，控制器1200和半导体存储器装置100可以集成到单个半导体装置以形成存储卡，例如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存存储(UFS)。
控制器1200和半导体存储器装置100可以集成到单个半导体装置以形成固态驱动器(SSD)。SSD可以包括被配置为在半导体存储器中存储数据的存储装置。当存储器系统1000用作SSD时，可以极大提高联接到存储器系统1000的主机的操作速度。
在一个实施方式中，可以将存储器系统1000设置为电子装置的各种元件中的一种，所述电子装置例如为计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏控制台、导航装置、黑匣子、数码相机、三维电视、数字音频记录器，数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置中的一种、用于形成计算机网络的各种电子装置中的一种、用于形成远程信息处理网络的各种电子装置中的一种、RFID装置或用于形成计算系统的各种元件中的一种等。
在一个实施方式中，半导体存储器装置100或存储器系统1000可以嵌入在各种类型的封装中的任何一种中。例如，可以将半导体存储器装置100或存储器系统1000封装为层叠式封装(PoP)、球栅阵列(BGAs)、芯片级封装(CSPs)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle裸片封装、晶圆裸片形式(Die in Wafer Form)、板载芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)等。
图16是示出图15的存储器系统1000的应用的示例2000的框图。
参照图16，存储器系统2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个存储器芯片。半导体存储器芯片可以划分成多个组，例如，k个组。
在图16中，示出了k个组分别通过第一信道CH1到第k信道CHk与控制器2200通信。每个半导体存储器芯片可以与参照图1描述的半导体存储器装置100具有相同的配置和操作。
每个组可以通过一个公共信道与控制器2200通信。控制器2200与参照图15描述的控制器1200具有相同的配置，并且被配置为通过多个信道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
在图16中，一个组内的多个半导体存储器芯片联接到一个信道。然而，应当理解，可以将存储器系统2000改变为使得单个存储器芯片联接到指定信道的配置。
图17是示出包括结合图16说明的存储器系统2000的计算系统3000的框图。
参照图17，计算系统3000包括中央处理器(CPU)3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可以通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或者由CPU 3100处理的数据可以存储在存储器系统2000中。
在图17中，半导体存储器装置2100被示出为通过控制器2200联接到系统总线3500。然而，在另一实施方式中，半导体存储器装置2100可以直接联接到系统总线3500。控制器2200的功能可以由CPU 3100和RAM 3200执行。
在图17中，示出为设置了参照图16描述的存储器系统2000。然而，图17的存储器系统2000可以是参照图15描述的存储器系统1000。在一个实施方式中，计算系统3000可以包括存储器系统1000和2000两者。
本公开的各种实施方式可以提供一种能够对单元串的漏极选择晶体管进行编程的半导体存储器装置。
本文已经公开了各种实施方式，并且尽管使用了特定的术语，但是它们仅在一般和描述性的意义上被使用和解释，而不是出于限制的目的。在一些情况下，对于本领域的普通技术人员显而易见的是，在提交本申请时，结合特定实施方式描述的特征、特性和/或元件可以单独使用，或与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另有特别说明。因此，本领域技术人员应当理解，在不脱离如所附权利要求所述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2020年1月28日提交的韩国专利申请No.10-2020-0010018的优先权，其通过引用整体并入本文。

Claims (18)

1.一种半导体存储器装置，该半导体存储器装置包括：
单元串，所述单元串包括与位线联接的漏极选择晶体管和与所述漏极选择晶体管联接的存储器单元；以及
页缓冲器，所述页缓冲器通过所述位线联接到所述单元串，
其中，所述页缓冲器包括：
锁存器，所述锁存器被配置为存储数据，所述数据的值指示对所述漏极选择晶体管的阈值电压验证的结果；以及
第一电流路径，所述第一电流路径被配置为基于所述锁存器中所存储的所述数据的值将所述位线的电压设置为编程禁止电压，
其中，所述第一电流路径包括：
位线选择晶体管，所述位线选择晶体管联接到所述位线；
页缓冲器感测晶体管，所述页缓冲器感测晶体管联接在所述位线选择晶体管和第一节点之间；以及
电源晶体管，所述电源晶体管联接在电源和所述第一节点之间，并且被配置为基于所述锁存器中所存储的具有第一值的所述数据而将所述电源的电压传输到所述第一节点。
2.根据权利要求1所述的半导体存储器装置，其中，当对所述漏极选择晶体管的所述阈值电压验证的结果指示所述阈值电压验证已经通过时，所述锁存器所存储的所述数据具有所述第一值，并且所述第一电流路径基于所述锁存器中所存储的具有所述第一值的所述数据而将所述位线的电压设置为所述编程禁止电压。
3.根据权利要求1所述的半导体存储器装置，其中，所述第一电流路径还包括串联联接在所述页缓冲器感测晶体管和所述电源晶体管之间的SO节点传输晶体管和SO节点预充电晶体管。
4.根据权利要求3所述的半导体存储器装置，
其中，所述位线选择晶体管、所述页缓冲器感测晶体管和所述SO节点传输晶体管均由NMOS晶体管形成，并且
其中，所述SO节点预充电晶体管和所述电源晶体管均由PMOS晶体管形成。
5.根据权利要求4所述的半导体存储器装置，其中，与所述锁存器中所存储的所述数据相对应的电压传输到所述电源晶体管的栅极。
6.根据权利要求5所述的半导体存储器装置，其中，在所述电源晶体管导通的时段的至少一部分期间，所述位线选择晶体管、所述页缓冲器感测晶体管、所述SO节点传输晶体管和所述SO节点预充电晶体管导通，从而将所述电源的电压传输到所述位线。
7.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括第二电流路径，所述第二电流路径被配置为基于所述锁存器中所存储的所述数据的值将所述位线的电压设置为编程使能电压。
8.根据权利要求7所述的半导体存储器装置，其中，当对所述漏极选择晶体管的所述阈值电压验证的结果指示所述阈值电压验证已经失败时，所述锁存器中所存储的所述数据具有第二值，并且所述第二电流路径基于所述锁存器中所存储的具有所述第二值的所述数据而将所述位线的电压设置为所述编程使能电压。
9.根据权利要求8所述的半导体存储器装置，其中，所述第二电流路径包括：
所述位线选择晶体管；
所述页缓冲器感测晶体管；
感测节点放电晶体管，所述感测节点放电晶体管联接在所述第一节点和第二节点之间；
锁存器传输晶体管，所述锁存器传输晶体管联接在所述第二节点和接地节点之间，
其中，与所述锁存器中所存储的所述数据相对应的电压传输到所述锁存器传输晶体管的栅极。
10.根据权利要求9所述的半导体存储器装置，其中，所述位线选择晶体管、所述页缓冲器感测晶体管、所述感测节点放电晶体管和所述锁存器传输晶体管中的每一个都是NMOS晶体管。
11.根据权利要求10所述的半导体存储器装置，
其中，所述锁存器传输晶体管基于与所述锁存器中所存储的具有所述第二值的所述数据相对应的电压而导通，并且
其中，在所述锁存器传输晶体管导通的时段的至少一部分期间，所述位线选择晶体管、所述页缓冲器感测晶体管和所述感测节点放电晶体管导通，从而将所述接地节点的接地电压传输到所述位线。
12.一种半导体存储器装置，该半导体存储器装置包括：
单元串，所述单元串包括漏极选择晶体管和与所述漏极选择晶体管联接的存储器单元；
锁存器，所述锁存器被配置为存储数据，所述数据的值指示对所述漏极选择晶体管的阈值电压验证的结果；
位线选择晶体管，所述位线选择晶体管联接到所述漏极选择晶体管；
页缓冲器感测晶体管，所述页缓冲器感测晶体管联接在所述位线选择晶体管和第一节点之间；
电源晶体管，所述电源晶体管联接在电源和所述第一节点之间；以及
电压选择电路，所述电压选择电路被配置为提供所述电源的电压，
其中，所述电源晶体管基于所述锁存器中所存储的所述数据的值而选择性地导通，从而将所述电源的电压作为编程禁止电压提供给所述位线。
13.根据权利要求12所述的半导体存储器装置，
该半导体存储器装置还包括串联联接在所述页缓冲器感测晶体管和所述电源晶体管之间的SO节点传输晶体管和SO节点预充电晶体管，
其中，所述位线选择晶体管、所述页缓冲器感测晶体管和所述SO节点传输晶体管均由NMOS晶体管形成，并且
其中，所述SO节点预充电晶体管和所述电源晶体管中的每一个都是PMOS晶体管。
14.根据权利要求13所述的半导体存储器装置，
其中，与所述锁存器中所存储的所述数据相对应的电压传输到所述电源晶体管的栅极，并且
其中，当对所述漏极选择晶体管的所述阈值电压验证的结果指示所述阈值电压验证已经通过时，所述锁存器存储具有第一值的所述数据，并且所述电源晶体管基于与所述锁存器中所存储的具有所述第一值的所述数据相对应的电压而导通。
15.根据权利要求14所述的半导体存储器装置，其中，在所述电源晶体管导通的时段的至少一部分期间，所述位线选择晶体管、所述页缓冲器感测晶体管、所述SO节点传输晶体管和所述SO节点预充电晶体管导通，从而将所述电源的电压传输到所述位线。
16.根据权利要求13所述的半导体存储器装置，该半导体存储器装置还包括：
感测节点放电晶体管，所述感测节点放电晶体管联接在所述第一节点和第二节点之间；以及
锁存器传输晶体管，所述锁存器传输晶体管联接在所述第二节点和接地节点之间，
其中，与所述锁存器中所存储的所述数据相对应的电压传输到所述锁存器传输晶体管的栅极。
17.根据权利要求16所述的半导体存储器装置，
其中，所述锁存器传输晶体管基于与所述锁存器中所存储的具有第二值的所述数据相对应的电压而导通，并且
其中，在所述锁存器传输晶体管导通的时段的至少一部分期间，所述位线选择晶体管、所述页缓冲器感测晶体管和所述感测节点放电晶体管导通，从而将所述接地节点的接地电压传输到所述位线。
18.根据权利要求12所述的半导体存储器装置，
其中，所述电压选择电路在对所述漏极选择晶体管的编程操作期间提供第一电压作为所述电源的电压，并且
其中，在对所述漏极选择晶体管的验证操作期间，提供小于所述第一电压的第二电压作为所述电源的电压。
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