KR20220060848A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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KR20220060848A
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최형진
신재현
양인곤
임성묵
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에스케이하이닉스 주식회사
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Abstract

본 기술은 메모리 장치 및 이의 동작 방법에 관한 것으로, 따른 메모리 장치는 다수의 메모리 셀들 및 다수의 선택 트랜지스터들을 포함하는 메모리 블록; 선택 트랜지스터 프로그램 동작 시 상기 다수의 선택 트랜지스터들 중 선택된 선택 트랜지스터들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및 상기 선택 트랜지스터 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 주변 회로는 상기 선택 트랜지스터 프로그램 동작 시 상기 메모리 블록의 소스 라인에 양의 전위를 가지는 커플링 전압을 인가한다.

Description

메모리 장치 및 이의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 메모리 장치 및 이의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 메모리 장치의 선택 트랜지스터의 프로그램 동작 시 선택 트랜지스터의 문턱 전압 분포를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 다수의 메모리 셀들 및 다수의 선택 트랜지스터들을 포함하는 메모리 블록; 선택 트랜지스터 프로그램 동작 시 상기 다수의 선택 트랜지스터들 중 선택된 선택 트랜지스터들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및 상기 선택 트랜지스터 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 주변 회로는 상기 선택 트랜지스터 프로그램 동작 시 상기 메모리 블록의 소스 라인에 양의 전위를 가지는 커플링 전압을 인가한다.
본 발명의 실시 예에 따른 메모리 장치는 다수의 메모리 셀들 및 다수의 드레인 선택 트랜지스터들을 포함하는 메모리 블록; 선택 트랜지스터 프로그램 동작 시 상기 다수의 드레인 선택 트랜지스터들 중 선택된 드레인 선택 트랜지스터들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및 상기 선택 트랜지스터 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 주변 회로는 상기 선택 트랜지스터 프로그램 동작 시 상기 메모리 블록의 소스 라인에 양의 전위를 가지는 커플링 전압을 인가하며, 상기 다수의 드레인 선택 트랜지스터들 중 비 선택된 드레인 선택 트랜지스터들과 연결된 제2 비트 라인들은 상기 커플링 전압에 의한 커플링 현상에 의해 전위 레벨이 상승한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 선택된 드레인 선택 라인과 연결된 다수의 드레인 선택 트랜지스터들 중 프로그램 동작을 수행할 선택된 드레인 선택 트랜지스터들과 연결된 제1 비트라인들에 프로그램 허용 전압을 인가하고, 비 선택된 드레인 선택 트랜지스터들과 연결된 제2 비트라인들에 제1 프로그램 금지 전압을 인가하는 단계; 소스 라인에 상기 제1 프로그램 금지 전압보다 높은 전위를 가지는 커플링 전압을 인가하는 단계; 및 상기 선택된 드레인 선택 라인에 패스 전압 및 프로그램 전압을 순차적으로 인가하여 상기 선택된 드레인 선택 트랜지스터들을 프로그램하는 단계를 포함한다.
본 기술은 선택 트랜지스터의 프로그램 동작 시 비 선택된 선택 트랜지스터의 문턱 전압이 상승하는 것을 억제하여 선택 트랜지스터들의 문턱 전압 분포 폭을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 장치의 선택 트랜지스터 프로그램 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 실시 예에 따른 선택 트랜지스터 프로그램 동작을 설명하기 위한 신호들의 파형도이다.
도 7은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral CoPV3onent Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 메모리 커트롤러(1200)는 프로그램 동작 시 프로그램 동작에 대응하는 커맨드(CMD), 어드레스(ADD) 및 프로그램할 데이터(DATA)를 메모리 장치(1100)로 전송한다. 또한 메모리 커트롤러(1200)는 리드 동작 시 메모리 장치(1100)로부터 리드된 데이터(DATA)를 수신하여 임시 저장하고, 임시 저장된 데이터(DATA)를 호스트(2000)로 전송할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
실시 예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLm; m은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 선택 라인(first select line), 제2 선택 라인(second select line), 상기 제1 및 제2 선택 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 선택 라인과 워드 라인들 사이, 제2 선택 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인일 수 있고, 제2 선택 라인은 드레인 선택 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 선택 라인들 및 소스 라인들(SL; source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLm)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
각각의 메모리 블록들(MB1~MBk; 110) 각각은 드레인 선택 라인과 연결된 드레인 선택 트랜지스터들을 포함한다. 드레인 선택 트랜지스터들은 비트 라인들(BL1~BLm)과 메모리 셀들 사이에 연결되며, 드레인 선택 라인을 통해 인가되는 동작 전압에 응답하여 비트 라인들(BL1~BLm)과 메모리 셀들을 연결할 수 있다. 드레인 선택 트랜지스터들은 설정된 문턱 전압 값을 갖도록 프로그램될 수 있으며, 이를 선택 트랜지스터 프로그램 동작으로 정의할 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 또한 주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)에 포함된 드레인 선택 트랜지스터들의 선택 트랜지스터 프로그램 동작을 수행하도록 구성될 수 있다.
예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250), 패스/페일 판단부(pass/fail check circuit; 260) 및 소스 라인 드라이버(source line driver; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 디코더 제어 신호들(AD_signals)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다. 예를 들어 로우 디코더(220)는 선택 트랜지스터 프로그램 동작 시 로우 디코더 제어 신호들(AD_signals)에 응답하여 전압 생성 회로(210)에서 생성된 프로그램 전압을 로컬 라인들(LL) 중 선택된 드레인 선택 라인에 인가하고, 전압 생성 회로(210)에서 생성된 패스 전압을 워드 라인들에 인가할 수 있다. 로우 디코더(220)는 선택 트랜지스터 프로그램 동작 시 로컬 라인들(LL) 중 비 선택된 드레인 선택 라인 및 소스 선택 라인에는 그라운드 전압을 인가할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLm)에 연결된 다수의 페이지 버퍼들(PB1~PBm; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBm; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBm; 231)은 프로그램 동작 시 프로그램할 데이터를 임시로 저장하고 임시 저장된 프로그램할 데이터에 기초하여 비트 라인들(BL1~BLm)의 전위 레벨을 조절한다. 또한 페이지 버퍼들(PB1~PBm; 231)은 리드 또는 프로그램 검증 동작 시 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다.
페이지 버퍼들(PB1~PBm; 231)은 선택 트랜지스터 프로그램 동작 시 대응하는 비트 라인들(BL1~BLm)에 제1 프로그램 금지 전압 또는 프로그램 허용 전압을 인가할 수 있다. 예를 들어 페이지 버퍼들(PB1~PBm; 231)은 선택 트랜지스터 프로그램 동작 시 프로그램하려는 드레인 선택 트랜지스터와 연결된 비트 라인에는 프로그램 허용 전압을 인가하고, 프로그램하지 않는 드레인 선택 트랜지스터와 연결된 비트 라인에는 제1 프로그램 금지 전압을 인가할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
패스/페일 판단부(260)는 리드 동작(read operation) 또는 프로그램 검증 동작(program verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 센싱 전압(VPB)은 프로그램 검증 동작 시 패스로 판단된 메모리 셀들의 수에 기초하여 제어되는 전압일 수 있다.
소스 라인 드라이버(270)는 메모리 셀 어레이(100)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고, 소스 라인(SL)에 인가되는 전압을 제어할 수 있다. 소스 라인 드라이버(270)는 제어 로직(300)으로부터 소스 라인 제어 신호(CTRL_SL)를 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 라인(SL)에 인가되는 전압을 제어할 수 있다.
소스 라인 드라이버(270)는 선택 트랜지스터 프로그램 동작 시 소스 라인(SL)에 커플링 전압을 인가할 수 있다. 커플링 전압은 양의 전위를 가지는 전압일 수 있다. 커플링 전압은 메모리 장치(1100)의 코어 전원 전압보다 전위가 높은 전압일 수 있다. 커플링 전압은 제1 프로그램 금지 전압보다 전위가 높은 전압일 수 있다. 커플링 전압은 선택 트랜지스터 프로그램 동작 시 비트 라인들의 전위 레벨을 커플링 현상에 의해 상승시키기 위한 전압이다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 디코더 제어 신호들(AD_signals), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 제어 로직(300)은 선택 트랜지스터 프로그램 동작 시 소스 라인(SL)에 커플링 전압을 인가하도록 소스 라인 드라이버(270)를 제어할 수 있다. 예를 들어, 제어 로직(300)은 선택 트랜지스터 프로그램 동작 시 비트 라인들(BL1~BLm) 중 프로그램하지 않는 드레인 선택 트랜지스터와 연결된 비트 라인에 제1 프로그램 금지 전압을 인가하도록 페이지 버퍼 그룹(230)을 제어한 후, 소스 라인(SL)에 커플링 전압을 인가하도록 소스 라인 드라이버(270)를 제어할 수 있다. 제어 로직(300)은 소스 라인(SL)에 커플링 전압이 인가될 때 비트 라인들(BL1~BLm)이 플로팅 상태가 되도록 페이지 버퍼 그룹(230)을 제어할 수 있다. 이로 인하여 선택 트랜지스터 프로그램 동작 시 비트 라인들(BL1~BLm) 중 프로그램하지 않는 드레인 선택 트랜지스터와 연결된 비트 라인은 페이지 버퍼 그룹(230)에 의해 제1 프로그램 금지 전압으로 전위 레벨이 상승된 후, 소스 라인(SL)에 인가되는 커플링 전압에 의한 커플링 현상에 의해 전위 레벨이 제1 프로그램 금지 전압보다 높은 제2 프로그램 금지 전압 레벨로 상승하게 된다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(110)은 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 페이지들(PPG)이 포함될 수 있다.
도 4는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'I'자형 또는 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 4에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11~ST1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21~ST2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(110)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 장치의 선택 트랜지스터 프로그램 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 실시 예에 따른 선택 트랜지스터 프로그램 동작을 설명하기 위한 신호들의 파형도이다.
도 2 내지 도 6을 참조하여 본 발명의 실시 예에 따른 메모리 장치의 선택 트랜지스터 프로그램 동작 방법을 설명하면 다음과 같다.
단계 S510에서, 페이지 버퍼들(PB1~PBm; 231)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(예를 들어 MB1)에 포함된 드레인 선택 트랜지스터(DST)들 중 프로그램 동작을 수행할 선택된 드레인 선택 트랜지스터들(DST)에 연결된 제1 비트라인들(BL(PGM))에 프로그램 허용 전압(예를 들어, VSS)을 일정 시간 인가한다. 또한, 페이지 버퍼들(PB1~PBm; 231)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(예를 들어 MB1)에 포함된 드레인 선택 트랜지스터(DST)들 중 프로그램 동작을 수행하지 않는 비 선택된 드레인 선택 트랜지스터들(DST)에 연결된 제2 비트라인들(BL(Inhibit))에 제1 프로그램 금지 전압(VH1)을 일정 시간 인가한다. 제1 프로그램 금지 전압(VH1)은 메모리 장치(1100)의 코어 전원 전압일 수 있다. 이로 인하여 제2 비트라인들(BL(Inhibit))은 제1 프로그램 금지 전압(VH1) 레벨로 차지될 수 있다.
페이지 버퍼들(PB1~PBm; 231)은 선택된 메모리 블록(예를 들어 MB1)의 비트 라인들(BL1~BLm)에 프로그램 허용 전압(VSS) 또는 제1 프로그램 금지 전압(VH1)을 일정 시간 동안 인가한 후, 비트 라인들(BL1~BLm)을 플로팅 상태로 제어한다.
단계 S520에서, 소스 라인 드라이버(270)는 제어 로직(300)의 제어에 따라 소스 라인(SL)에 커플링 전압(Vcp)을 인가한다. 커플링 전압(Vcp)은 제1 프로그램 금지 전압(VH1)보다 전위가 높은 전압일 수 있다. 커플링 전압(Vcp)은 코어 전원 전압보다 전위가 높은 전압일 수 있다. 이로 인하여, 앞서 설명한 단계 S510에서 제1 프로그램 금지 전압(VH1) 레벨로 차지된 후 플로팅 상태로 제어된 제2 비트라인들(BL(Inhibit))은 소스 라인(SL)에 인가되는 커플링 전압(Vcp)에 의한 커플링 현상에 의해 제2 프로그램 금지 전압(VH2) 레벨로 상승될 수 있다. 제2 프로그램 금지 전압(VH2)은 제1 프로그램 금지 전압(VH1)보다 높은 전위를 갖는다.
이때, 프로그램 허용 전압(VSS) 레벨로 차지된 후 플로팅 상태로 제어된 제1 비트라인들(BL(PGM))의 전위는 소스 라인(SL)에 인가되는 커플링 전압(Vcp)에 의한 커플링 현상에 의해 일정 레벨 상승할 수 있다.
단계 S530에서, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 패스 전압(Vpass) 및 프로그램 전압(Vpgm)을 생성하여 출력하고, 로우 디코더(220)는 전압 생성 회로(210)에서 생성된 패스 전압(Vpass) 및 프로그램 전압(Vpgm)을 선택된 메모리 블록(MB1)의 선택된 드레인 선택 라인(Sel DSL)에 순차적으로 인가한다.
예를 들어, 로우 디코더(220)는 전압 생성 회로(210)에서 생성된 패스 전압(Vpass)을 선택된 드레인 선택 라인(Sel DSL) 및 워드 라인들(WL; WL1 내지 WLn)에 인가하고, 일정 시간 후 전압 생성 회로(210)에서 생성된 프로그램 전압(Vpgm)을 선택된 드레인 선택 라인(Sel DSL)에 인가하여 선택된 드레인 선택 라인(Sel DSL)에 연결된 드레인 선택 트랜지스터들(DST) 중 제1 비트라인들(BL(PGM))에 연결된 드레인 선택 트랜지스터들을 프로그램한다.
선택된 드레인 선택 라인(Sel DSL)에 패스 전압(Vpass)을 인가하는 구간 중 일부 구간에서, 페이지 버퍼들(PB1~PBm; 231)은 제1 비트라인들(BL(PGM))에 프로그램 허용 전압(VSS)을 일정 시간 인가하여 제1 비트라인들(BL(PGM))의 전위를 프로그램 허용 전압(VSS) 레벨로 제어할 수 있다. 이때, 페이지 버퍼들(PB1~PBm; 231)은 제2 비트라인들(BL(Inhibit))에 제1 프로그램 금지 전압(VH1)을 인가할 수 있으나, 제2 비트라인들(BL(Inhibit))은 제2 프로그램 금지 전압(VH2) 레벨을 유지한다.
선택된 드레인 선택 라인(Sel DSL)에 프로그램 전압(Vpgm)이 인가되는 동안 제2 비트라인들(BL(Inhibit))은 제1 프로그램 금지 전압(VH1)보다 전위가 높은 제2 프로그램 금지 전압(VH2) 레벨을 유지될 수 있다. 따라서, 선택된 드레인 선택 라인(Sel DSL)에 연결된 드레인 선택 트랜지스터들(DST) 중 프로그램 동작을 수행하지 않는 제2 비트라인들(BL(Inhibit))에 연결된 드레인 선택 트랜지스터들(DST)은 문턱 전압 상승이 억제된다.
이 후, 로우 디코더(220)는 프로그램 전압(Vpgm)이 인가되던 선택된 드레인 선택 라인(Sel DSL)을 그라운드 레벨로 디스차지하고, 패스 전압(Vpass)이 인가되던 워드 라인들(WL; WL1 내지 WLn)을 그라운드 레벨로 디스차지한다. 이 후, 소스 라인 드라이버(270)는 커플링 전압(Vcp)이 인가되던 소스 라인(SL)을 그라운드 레벨로 디스차지한다. 이때, 소스 라인(SL)은 복수의 스텝으로 전위 레벨이 디스차지될 수 있다.
로우 디코더(220)는 선택 트랜지스터 프로그램 동작 시 비 선택된 드레인 선택 라인(Unsel DSL) 및 소스 선택 라인(SSL)에 그라운드 전압(VSS)을 인가할 수 있다.
도 7은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러(1200)의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 2에 도시된 메모리 장치(1100)의 예시를 통해 구현될 수 있다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러(1200)의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 2에 도시된 메모리 장치(1100)의 예시를 통해 구현될 수 있다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러(1200)의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 2에 도시된 메모리 장치(1100)의 예시를 통해 구현될 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러(1200)의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 2에 도시된 메모리 장치(1100)의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1000: 메모리 시스템
1100: 메모리 장치
1200: 메모리 컨트롤러
100: 메모리 셀 어레이
200: 주변 회로들
300: 제어 로직

Claims (20)

  1. 다수의 메모리 셀들 및 다수의 선택 트랜지스터들을 포함하는 메모리 블록;
    선택 트랜지스터 프로그램 동작 시 상기 다수의 선택 트랜지스터들 중 선택된 선택 트랜지스터들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 선택 트랜지스터 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 주변 회로는 상기 선택 트랜지스터 프로그램 동작 시 상기 메모리 블록의 소스 라인에 양의 전위를 가지는 커플링 전압을 인가하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 선택 트랜지스터들은 비트 라인들과 연결된 드레인 선택 트랜지스터들인 메모리 장치.
  3. 제 2 항에 있어서,
    상기 주변 회로는 패스 전압 및 프로그램 전압을 생성하기 위한 전압 생성 회로;
    상기 전압 생성 회로에서 생성된 상기 패스 전압 및 프로그램 전압을 상기 메모리 블록의 선택 라인들 및 워드라인들에 인가하기 위한 로우 디코더;
    상기 비트 라인들과 연결되며, 상기 선택 트랜지스터 프로그램 동작 시 상기 비트 라인들 중 프로그램 동작을 수행할 선택 드레인 선택 트랜지스터들과 연결된 제1 비트 라인들에 프로그램 허용 전압을 인가하고, 프로그램 동작을 수행하지 않는 비 선택 드레인 선택 트랜지스터들과 연결된 제2 비트 라인들에 제1 프로그램 금지 전압을 인가하기 위한 페이지 버퍼 그룹; 및
    상기 선택 트랜지스터 프로그램 동작 시 상기 소스 라인에 상기 커플링 전압을 인가하기 위한 소스 라인 드라이버를 포함하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 로우 디코더는 상기 선택 라인들 중 선택된 드레인 선택 라인에 상기 패스 전압 및 상기 프로그램 전압을 순차적으로 인가하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 페이지 버퍼 그룹은 상기 선택된 드레인 선택 라인에 상기 패스 전압이 인가되기 전에 상기 제1 비트 라인들에 상기 프로그램 허용 전압을 인가하며 상기 제2 비트 라인들에 상기 제1 프로그램 금지 전압을 인가하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 페이지 버퍼 그룹은 상기 제1 비트 라인들 및 상기 제2 비트 라인들 각각에 상기 프로그램 허용 전압 및 상기 제1 프로그램 금지 전압을 인가한 후, 상기 제1 비트 라인들 및 상기 제2 비트 라인들을 플로팅 상태로 제어하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 소스 라인 드라이버는 상기 제1 비트 라인들 및 상기 제2 비트 라인들이 상기 플로팅 상태인 구간에서부터 상기 소스 라인에 상기 커플링 전압을 인가하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 플로팅 상태인 상기 제2 비트 라인들은 상기 소스 라인에 인가되는 상기 커플링 전압에 의한 커플링 현상에 의해 전위 레벨이 상기 제1 프로그램 금지 전압보다 높은 전위의 제2 프로그램 금지 전압 레벨로 상승하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 페이지 버퍼 그룹은 상기 패스 전압이 상기 선택된 드레인 선택 라인에 인가되는 구간에서 상기 플로팅 상태인 상기 제1 비트 라인들에 상기 프로그램 허용 전압을 일정 시간 동안 인가하여 상기 제1 비트 라인들의 전위를 상기 프로그램 허용 전압 레벨로 제어하는 메모리 장치.
  10. 다수의 메모리 셀들 및 다수의 드레인 선택 트랜지스터들을 포함하는 메모리 블록;
    선택 트랜지스터 프로그램 동작 시 상기 다수의 드레인 선택 트랜지스터들 중 선택된 드레인 선택 트랜지스터들에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 선택 트랜지스터 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 주변 회로는 상기 선택 트랜지스터 프로그램 동작 시 상기 메모리 블록의 소스 라인에 양의 전위를 가지는 커플링 전압을 인가하며,
    상기 다수의 드레인 선택 트랜지스터들 중 비 선택된 드레인 선택 트랜지스터들과 연결된 제2 비트 라인들은 상기 커플링 전압에 의한 커플링 현상에 의해 전위 레벨이 상승하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 주변 회로는 패스 전압 및 프로그램 전압을 생성하기 위한 전압 생성 회로;
    상기 전압 생성 회로에서 생성된 상기 패스 전압 및 프로그램 전압을 상기 메모리 블록의 선택 라인들 및 워드라인들에 인가하기 위한 로우 디코더;
    상기 메모리 블록의 비트 라인들과 연결되며, 상기 선택 트랜지스터 프로그램 동작 시 상기 비트 라인들 중 프로그램 동작을 수행할 상기 선택된 드레인 선택 트랜지스터들과 연결된 제1 비트 라인들에 프로그램 허용 전압을 인가하고, 프로그램 동작을 수행하지 않는 상기 비 선택 드레인 선택 트랜지스터들과 연결된 상기 제2 비트 라인들에 제1 프로그램 금지 전압을 인가하기 위한 페이지 버퍼 그룹; 및
    상기 선택 트랜지스터 프로그램 동작 시 상기 소스 라인에 상기 커플링 전압을 인가하기 위한 소스 라인 드라이버를 포함하는 메모리 장치.
  12. 제 11 항에 있어서,
    상기 로우 디코더는 상기 선택 라인들 중 선택된 드레인 선택 라인에 상기 패스 전압 및 상기 프로그램 전압을 순차적으로 인가하는 메모리 장치.
  13. 제 12 항에 있어서,
    상기 페이지 버퍼 그룹은 상기 선택된 드레인 선택 라인에 상기 패스 전압이 인가되기 전에 상기 제1 비트 라인들에 상기 프로그램 허용 전압을 인가하며 상기 제2 비트 라인들에 상기 제1 프로그램 금지 전압을 일정 시간 인가한 후, 상기 제1 비트 라인들 및 상기 제2 비트 라인들을 플로팅 상태로 제어하는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 소스 라인 드라이버는 상기 제1 비트 라인들 및 상기 제2 비트 라인들이 상기 플로팅 상태인 구간에서부터 상기 소스 라인에 상기 제1 프로그램 금지 전압보다 높은 전위를 가지는 상기 커플링 전압을 인가하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 페이지 버퍼 그룹은 상기 패스 전압이 상기 선택된 드레인 선택 라인에 인가되는 구간에서 상기 플로팅 상태인 상기 제1 비트 라인들에 상기 프로그램 허용 전압을 일정 시간 동안 인가하여 상기 제1 비트 라인들의 전위를 상기 프로그램 허용 전압 레벨로 제어하는 메모리 장치.
  16. 선택된 드레인 선택 라인과 연결된 다수의 드레인 선택 트랜지스터들 중 프로그램 동작을 수행할 선택된 드레인 선택 트랜지스터들과 연결된 제1 비트라인들에 프로그램 허용 전압을 인가하고, 비 선택된 드레인 선택 트랜지스터들과 연결된 제2 비트라인들에 제1 프로그램 금지 전압을 인가하는 단계;
    소스 라인에 상기 제1 프로그램 금지 전압보다 높은 전위를 가지는 커플링 전압을 인가하는 단계; 및
    상기 선택된 드레인 선택 라인에 패스 전압 및 프로그램 전압을 순차적으로 인가하여 상기 선택된 드레인 선택 트랜지스터들을 프로그램하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 소스 라인에 상기 커플링 전압을 인가하는 단계에서, 상기 제1 비트라인들 및 상기 제2 비트라인들은 플로팅 상태로 제어되는 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 플로팅 상태의 제2 비트라인들은 상기 소스 라인에 인가되는 상기 커플링 전압에 의한 커플링 현상에 의해 전위 레벨이 상승하는 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 커플링 전압은 상기 제1 프로그램 금지 전압보다 전위 레벨이 높은 메모리 장치의 동작 방법.
  20. 제 16 항에 있어서,
    상기 선택된 드레인 선택 라인에 상기 패스 전압이 인가되는 구간에서 일정 시간 동안 상기 제1 비트라인들에 상기 프로그램 허용 전압을 인가하는 메모리 장치의 동작 방법.
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