KR20070093750A - 반도체 메모리 장치 및 그에 따른 시스템 - Google Patents
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Abstract
본 발명은 리프레쉬에 의한 타이밍 버든을 줄이는 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 시스템은 반도체 메모리 장치; 및 상기 반도체 메모리 장치를 제어하며 리프레쉬 명령과 읽기 혹은 쓰기 명령을 동시에 줄 수 있는 메모리 콘트롤러를 포함하되, 상기 반도체 메모리 장치는, 제 1 및 제 2 서브뱅크를 갖는 제 1 뱅크; 제 3 및 제 4 서브뱅크를 갖는 제 2 뱅크; 및 상기 메모리 콘트롤러의 리프레쉬 명령에 따라 상기 제 1 서브뱅크 및 상기 제 4 서브뱅크가 리프레쉬 동작을 수행하는 동안에 상기 메모리 콘트롤러의 읽기 및 쓰기 명령 중 어느 하나에 따라 상기 제 2 서브뱅크 및 상기 제 4 서브뱅크는 읽기 및 쓰기 동작중 상기 어느 하나를 수행하도록 상기 제 1 뱅크 및 상기 제 2 뱅크를 제어하는 제어장치를 포함하는 것을 특징으로 하는 제어장치를 포함하는 것을 특징으로 한다. 본 발명에 따른 반도체 메모리 장치는 서브뱅크를 분리하여 리프레쉬 동작하도록 하여, 리프레쉬하면서 동시에 데이터를 읽기 혹은 쓰기를 할 수 있게 된다. 따라서 리프레쉬 명령과 읽기 명령이 겹치더라도 타이밍 버든이 존재하지 않게 된다.
뱅크, 리프레쉬
Description
도 1은 종래의 반도체 메모리 장치에 있어서 리프레쉬 동작과 읽기 동작이 겹쳤을 때에 대한 타이밍도이다.
도 2는 본 발명에 따른 반도체 메모리 장치에 대한 실시예이다.
도 3은 본 발명의 반도체 메모리 장치에 있어서 리프레쉬 동작과 읽기 동작이 겹쳤을 때에 대한 타이밍도이다.
도 4는 본 발명에 따른 메모리 시스템에 대한 실시예이다.
*도면의 주요부분에 대한 부호의 설명*
100, 200: 뱅크
300: 제어장치
320: 리프레쉬 콘트롤러 340: 읽기/쓰기 콘트롤러
400: 반도체 메모리 장치
500: 메모리 콘트롤러
360,520: 액티브 어드레스 버퍼 380,540: 쓰기 버퍼
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 리프레쉬에 의한 타이밍 버든을 줄이는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory;RAM)과 롬(Read Only Memory;ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(Nonvolatile Memory Device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등을 포함한다.
도 1은 종래의 반도체 메모리 장치에 있어서 리프레쉬 동작과 읽기 동작이 겹쳤을 때에 대한 타이밍도이다. 종래의 반도체 메모리 장치는 리드 타이밍(Read Timing)과 리프레쉬(Refresh Timing)이 겹치게 되면, 무조건 리프레쉬를 먼저 수행하고 있다.
도 1을 참조하면, 반도체 메모리 장치는 타이밍이 겹치게 된 경우 다음과 같이 동작한다. 반도체 메모리 장치는 읽기 동작 명령을 진행하고 있는 도중에 리프레쉬 명령을 받게 된다. 종래의 반도체 메모리 시스템은 리프레쉬 명령이 리드 명령보다 선행동작하기 때문에 읽기 동작을 멈추고 리프레쉬 동작을 먼저 수행하게 된다. 모든 셀을 프라차지(Precharge)하고, 그 다음에 리프레쉬(Reflesh)하고, 그 다음에 활성화(Activation) 시키게 된다. 리프레쉬 명령이 끝나면 그 다음에 리드 명령을 실행하기 위해여 활성화 시키고 그 다음에 리드(Read) 동작을 하고 마지막 프리차지(Precharge)하여 리드 명령을 마치게 된다.
따라서 종래의 반도체 메모리 장치는 리프레쉬 명령의 선행 수행을 위하여 모든 셀을 프리차지 하고, 리프레쉬 한다음 활성화시키는 과정은 타이밍 버든이 되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 리프레쉬와 읽기 동작의 타이밍이 겹치더라도 타이밍 버든이 존재하지 않는 반도체 메모리 장치 및 이것의 시스템을 제공하는데 있다.
본 발명에 따른 반도체 메모리 장치는 제 1 및 제 2 서브뱅크를 갖는 제 1 뱅크; 제 3 및 제 4 서브뱅크를 갖는 제 2 뱅크; 및 상기 제 1 서브뱅크 및 상기 제 4 서브뱅크가 리프레쉬 동작을 수행하는 동안에, 상기 제 2 서브뱅크 및 상기 제 4 서브뱅크는 읽기 및 쓰기 동작중 상기 어느 하나를 수행하도록 상기 제 1 뱅크 및 상기 제 2 뱅크를 제어하는 제어장치를 포함한다.
이 실시예에 있어서, 상기 제어장치는, 상기 읽기/쓰기 동작 동안 상기 리프레쉬 명령에 응답하여 상기 리프레쉬 동작을 제어하는 리프레쉬 컨트롤러; 및 상기 읽기/쓰기 명령에 응답하여 상기 읽기/쓰기 동작을 제어하는 읽기/쓰기컨트롤러를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어장치는 상기 리프레쉬 명령과 액티브 어드레스 명령이 충돌할 때 상기 리프레쉬 명령을 선행 수행하기 위해 상기 액티스 어드레스를 임시로 보관하는 액티스 어드레스 버퍼를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어 장치는 상기 리프레쉬 명령과 쓰기 명령의 충돌할 때 상기 리프레쉬 명령을 선행 수행하기 위하여 상기 쓰기 데이터를 임시적으로 보관하는 쓰기 버퍼를 구비하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 DRAM인 것을 특징으로 한다.
본 발명에 따른 메모리 시스템은 반도체 메모리 장치; 및 상기 반도체 메모리 장치를 제어하며 리프레쉬 명령과 읽기 및 쓰기 명령중 어느 하나를 동시에 줄 수 있는 메모리 콘트롤러를 포함하되, 상기 반도체 메모리 장치는, 제 1 및 제 2 서브뱅크를 갖는 제 1 뱅크; 제 3 및 제 4 서브뱅크를 갖는 제 2 뱅크; 및 상기 메모리 콘트롤러의 리프레쉬 명령에 따라 상기 제 1 서브뱅크 및 상기 제 3 서브뱅크가 리프레쉬 동작을 수행하는 동안에 상기 메모리 콘트롤러의 읽기 및 쓰기 명령 중 어느 하나에 따라 상기 제 2 서브뱅크 및 제 4 서브뱅크는 읽기 및 쓰기 동작중 어느 하나를 수행하도록 상기 제 1 뱅크 및 상기 제 2 뱅크를 제어하는 제어장치를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어장치는, 상기 읽기/쓰기 동작 동안 상기 리프레쉬 명령에 응답하여 상기 리프레쉬 동작을 제어하는 리프레쉬 컨트롤러; 및 상기 읽기/쓰기 명령에 응답하여 상기 읽기/쓰기 동작을 제어하는 읽기/쓰기컨트롤러를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 메모리 콘트롤러는 상기 리프레쉬 명령과 액티브 어드레스 명령이 충돌할 때 상기 리프레쉬 명령을 선행 수행하기 위해 상기 액티스 어드레스를 임시로 보관하는 액티스 어드레스 버퍼를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 메모리 콘트롤러는 상기 리프레쉬 명령과 쓰기 명령의 충돌할 때 상기 리프레쉬 명령을 선행 수행하기 위하여 상기 쓰기 데이터를 임시로 보관하는 쓰기 버퍼를 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반도체 메모리 장치는 DRAM인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 반도체 메모리 장치에 대한 실시예이다. 본 발명에 따른 반도체 메모리 장치(400) 제 1 뱅크(100), 제 2 뱅크(200) 및 제어장치(300)을 포함하고 있다. 메모리 콘트롤러(500)는 반도체 메모리 장치(400)에 명령어를 전달하여 데이터 입출력을 제어한다.
제 1 뱅크(100)는 두 개의 서브 뱅크들(A-1,A-2)을 포함하고 있다. 제 1 서브 뱅크(A-1)가 리프레쉬 동작하면 제 2 서브 뱅크(A-2)는 읽기 혹은 쓰기 동작을 한다. 반대로 제 2 서브 뱅크(A-2)가 리프레쉬 동작하면 제 1 서브 뱅크(A-1)는 읽기 혹은 쓰기 동작을 한다.
제 2 뱅크(200)는 두 개의 서브 뱅크들(B-1,B-2)을 포함하고 있다. 제 1 서브 뱅크(B-1)가 리프레쉬 동작하면 제 2 서브 뱅크(B-2)는 읽기 혹은 쓰기 동작을 한다. 반대로 제 2 서브 뱅크(B-2)가 리프레쉬 동작하면 제 1 서브 뱅크(B-1)는 읽기 혹은 쓰기 동작을 한다.
제어장치(300)는 리프레쉬 콘트롤러(320), 입출력 콘트롤러(340), 액티브 어드레스 버퍼(360) 및 라이트 버퍼(380)를 포함하고 있다. 제어장치(300)는 각 서브 뱅크들(A-1,A-2,B-1,B-2)의 동작 모드를 선택하도록 제어한다. 리프레쉬 콘트롤러(320)는 서브뱅크의 리프레쉬 여부를 결정한다. 입출력 콘트롤러(340)는 서브뱅크(A-2)와 서브뱅크(B-2)의 읽기/쓰기 동작 여부를 결정한다.
도 2를 참조하면, 서브 뱅크(A-1)와 서브 뱅크(B-2)는 제 1 리프레쉬 라인을 공유하며, 서브 뱅크(A-2)와 서브 뱅크(B-1)는 제 2 리프레쉬 라인을 공유하고 있다. 서브 뱅크(A-2)와 서브 뱅크(B-2)는 데이터 라인을 공유하고 있다. 따라서 반도체 메모리 장치(400)는 두개의 서브 뱅크 그룹(A-1,B-2)와 서브 뱅크 그룹(A-2,B-1)가 교대로 리프레쉬 되고 있으며, 동시에 서브 뱅크들(A-2,B-2)에서 읽기/쓰기 동작을 리프레쉬 상관없이 할 수 있게 된다.
좀더 상세하게 설명하자면 다음과 같다. 리프레쉬 콘트롤러(320)는 제 1 리프레쉬 라인에 공유된 서브 뱅크들(A-1,B-2)을 리프레쉬 시킨다. 입출력 콘트롤러(340)는 제 1 데이터 라인에 공유된 서브 뱅크들(A-2,B-2)에 읽기 혹은 쓰기 동작 을 할 수 있게 한다. 서브 뱅크(B-2)가 리프레쉬 동작을 하고 있기 때문에, 서브 뱅크(A-2)에서 읽기 동작 혹은 쓰기 동작을 하게 된다. 리프레쉬 콘트롤러(320)는 제 1 리프레쉬 라인에 공유된 서브 뱅크들(A-1,B-2)의 리프레쉬 동작이 끝나면, 제 2 리프레쉬 라인에 공유된 서브 뱅크들(A-2,B-1)을 리프레쉬 시킨다.
일시적으로 메모리 콘트롤러(500)에서 전달된 리프레쉬 명령과 액티브 어드레스 명령이 충돌할 수 있다. 이때 리프레쉬 동작을 먼저 처리하기 위해서, 액티스 어드레스 버퍼(AAB:360)는 액티스 어드레스를 저장해 둔다.
또한 일시적으로 리프레쉬 명령과 쓰기 명령이 충돌할 수 있다. 이때 리프레쉬 동작을 먼저 처리하기 위해서, 라이트 버퍼(WB:380)는 외부로 들어오는 데이터를 임시로 저장해 둔다. 이러한 충돌은 Max tRFC 만큼의 라이트 타임 딜레이(Write Time Delay)를 내부적으로 가져올 수 있으나 이는 전체적인 칩성능에는 아무런 영향이 없다. 라이트 버퍼(W/B)이 저장되는 데이터는 최대 tRFC+tRCD 만큼 딜레이 될 수 있다.
도 3은 본 발명의 반도체 메모리 장치에 있어서 리프레쉬 동작과 읽기 동작이 겹쳤을 때에 대한 타이밍도이다. 도 3을 참조하면, 반도체 메모리 장치(400)의 리프레쉬 동작을 하는 동안, 읽기 혹은 쓰기 동작을 동시에 수행하게 된다. 따라서 종래의 읽기 동작중에서 리프레쉬 명령이 들어올 때 리프레쉬 동작을 완료할 때까지 기다려야 하던 타이밍 버든을 줄일 수 있게 된다.
다시 말하면, 본 발명에 따른 반도체 메모리 장치는 주기적으로 레프레쉬를 하며 읽기 혹은 쓰기 동작을 수행하는 기능을 가진 DRAM의 특성과 외부적으로 리프 레쉬 타임이 따로 필요하지 않은 SRAM의 특성을 띠고 있다. 따라서 DRAM과 FCRAM의 장점을 동시에 포함하여 타이밍 버든을 줄일 수 있게 된다.
도 4는 본 발명에 따른 메모리 시스템에 대한 실시예이다. 메모리 시스템은 반도체 메모리 장치(400)과 메모리 콘트롤러(500)를 포함하고 있다. 메모리 콘트롤러(500)는 명령어를 전달하여 반도체 메모리 장치(400)를 제어한다. 메모리 콘트롤러는 액티브 어드레스 버퍼(520) 및 라이트 버퍼(540)를 포함하고 있다. 액티브 어드레스 버퍼(520)는 액티브 어드레스 명령과 리프레쉬 명령이 충돌할 때, 리프레쉬를 선행 동작하기 위해서 엑티브 어드레스를 저장해 두는 곳이다. 라이트 버퍼(540)는 쓰기 명령과 리프레쉬 명령이 충돌할 때 리프레쉬를 선행 동작하기 위해서 입력하려는 데이터를 저장해 두는 곳이다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 서브뱅크를 분리하여 리프레쉬 동작하도록 하여, 리프레쉬 하면서 동시에 데이터를 읽기 혹은 쓰기를 할 수 있게 된다. 따라서 리프레쉬 명령과 읽기 명령이 겹치더라도 타이밍 버든이 존재하지 않게 된다.
Claims (10)
- 제 1 및 제 2 서브뱅크를 갖는 제 1 뱅크;제 3 및 제 4 서브뱅크를 갖는 제 2 뱅크; 및상기 제 1 서브뱅크 및 상기 제 4 서브뱅크가 리프레쉬 동작을 수행하는 동안에, 상기 제 2 서브뱅크 및 상기 제 4 서브뱅크는 읽기 및 쓰기 동작중 상기 어느 하나를 수행하도록 상기 제 1 뱅크 및 상기 제 2 뱅크를 제어하는 제어장치를 포함하는 반도체 메모리 정치.
- 제 1 항에 있어서,상기 제어장치는,상기 읽기/쓰기 동작 동안 상기 리프레쉬 명령에 응답하여 상기 리프레쉬 동작을 제어하는 리프레쉬 컨트롤러; 및상기 읽기/쓰기 명령에 응답하여 상기 읽기/쓰기 동작을 제어하는 읽기/쓰기컨트롤러를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제어장치는 상기 리프레쉬 명령과 액티브 어드레스 명령이 충돌할 때 상기 리프레쉬 명령을 선행 수행하기 위해 상기 액티스 어드레스를 임시로 보관하는 액티스 어드레스 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제어 장치는 상기 리프레쉬 명령과 쓰기 명령의 충돌할 때 상기 리프레쉬 명령을 선행 수행하기 위하여 상기 쓰기 데이터를 임시적으로 보관하는 쓰기 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 반도체 메모리 장치는 DRAM인 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치; 및상기 반도체 메모리 장치를 제어하며 리프레쉬 명령과 읽기 및 쓰기 명령중 어느 하나를 동시에 줄 수 있는 메모리 콘트롤러를 포함하되,상기 반도체 메모리 장치는,제 1 및 제 2 서브뱅크를 갖는 제 1 뱅크;제 3 및 제 4 서브뱅크를 갖는 제 2 뱅크; 및상기 메모리 콘트롤러의 리프레쉬 명령에 따라 상기 제 1 서브뱅크 및 상기 제 3 서브뱅크가 리프레쉬 동작을 수행하는 동안에 상기 메모리 콘트롤러의 읽기 및 쓰기 명령 중 어느 하나에 따라 상기 제 2 서브뱅크 및 제 4 서브뱅크는 읽기 및 쓰기 동작중 어느 하나를 수행하도록 상기 제 1 뱅크 및 상기 제 2 뱅크를 제어하는 제어장치를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제 6 항에 있어서,상기 제어장치는,상기 읽기/쓰기 동작 동안 상기 리프레쉬 명령에 응답하여 상기 리프레쉬 동작을 제어하는 리프레쉬 컨트롤러; 및상기 읽기/쓰기 명령에 응답하여 상기 읽기/쓰기 동작을 제어하는 읽기/쓰기컨트롤러를 포함하는 것을 특징으로 하는 메모리 시스템.
- 제 6 항에 있어서,상기 메모리 콘트롤러는 상기 리프레쉬 명령과 액티브 어드레스 명령이 충돌할 때 상기 리프레쉬 명령을 선행 수행하기 위해 상기 액티스 어드레스를 임시로 보관하는 액티스 어드레스 버퍼를 더 포함하는 것을 특징으로 하는 메모리 시스템.
- 제 7 항에 있어서,상기 메모리 콘트롤러는 상기 리프레쉬 명령과 쓰기 명령의 충돌할 때 상기 리프레쉬 명령을 선행 수행하기 위하여 상기 쓰기 데이터를 임시로 보관하는 쓰기 버퍼를 더 포함하는 것을 특징으로 하는 메모리 시스템.
- 상기 반도체 메모리 장치는 DRAM인 것을 특징으로 하는 반도체 메모리 시스템.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060024055A KR20070093750A (ko) | 2006-03-15 | 2006-03-15 | 반도체 메모리 장치 및 그에 따른 시스템 |
Applications Claiming Priority (1)
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| KR1020060024055A KR20070093750A (ko) | 2006-03-15 | 2006-03-15 | 반도체 메모리 장치 및 그에 따른 시스템 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070093750A true KR20070093750A (ko) | 2007-09-19 |
Family
ID=38687904
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060024055A KR20070093750A (ko) | 2006-03-15 | 2006-03-15 | 반도체 메모리 장치 및 그에 따른 시스템 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070093750A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8976615B2 (en) | 2012-09-17 | 2015-03-10 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of performing refresh operation without auto refresh command |
| KR20160081797A (ko) * | 2014-12-30 | 2016-07-08 | 삼성전자주식회사 | 버퍼를 갖는 컴퓨팅 시스템 및 그것의 동작 방법 |
| US9552867B2 (en) | 2014-04-28 | 2017-01-24 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and memory systems including the same |
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2006
- 2006-03-15 KR KR1020060024055A patent/KR20070093750A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8976615B2 (en) | 2012-09-17 | 2015-03-10 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of performing refresh operation without auto refresh command |
| US9552867B2 (en) | 2014-04-28 | 2017-01-24 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and memory systems including the same |
| KR20160081797A (ko) * | 2014-12-30 | 2016-07-08 | 삼성전자주식회사 | 버퍼를 갖는 컴퓨팅 시스템 및 그것의 동작 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |