JP3267259B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に、バースト読み書き専用のＤＲＡＭ（Dyna
mic Random Access Memory）であって、書き込み／読み
出しサイクル間を連続した書き込み／読み出し動作が可
能であるとともに、最初の書き込み／読み出しサイクル
時のアクセス時間が短い半導体記憶装置に関する。
に係り、特に、バースト読み書き専用のＤＲＡＭ（Dyna
mic Random Access Memory）であって、書き込み／読み
出しサイクル間を連続した書き込み／読み出し動作が可
能であるとともに、最初の書き込み／読み出しサイクル
時のアクセス時間が短い半導体記憶装置に関する。
【０００２】
【従来の技術】バースト読み書き専用のＤＲＡＭにおい
ては、ワード線ごとの書き込みサイクル及び読み出しサ
イクルにおいて、メモリセルアレイに対して複数ビット
分のデータを連続して読み書きするので、高速読み書き
が可能であり、従ってＭＰＵ（Micro Processor Unit）
の２次キャッシュ用メモリとして適している。しかしな
がら、ＤＲＡＭはそのメモリセルの構造上、書き込み／
読み出しサイクルの開始時に、ビット線の電位を、所定
電位にプリチャージする動作を必要とするため、書き込
みサイクル／読み出しサイクルを連続的に行って、連続
したデータの入出力を行うことはそのままでは不可能で
あって、特別の工夫を必要とする。
ては、ワード線ごとの書き込みサイクル及び読み出しサ
イクルにおいて、メモリセルアレイに対して複数ビット
分のデータを連続して読み書きするので、高速読み書き
が可能であり、従ってＭＰＵ（Micro Processor Unit）
の２次キャッシュ用メモリとして適している。しかしな
がら、ＤＲＡＭはそのメモリセルの構造上、書き込み／
読み出しサイクルの開始時に、ビット線の電位を、所定
電位にプリチャージする動作を必要とするため、書き込
みサイクル／読み出しサイクルを連続的に行って、連続
したデータの入出力を行うことはそのままでは不可能で
あって、特別の工夫を必要とする。
【０００３】これに対して、外部からの制御に同期し
て、高速にデータの書き込み／読み出しを行うことを目
的とするＳＤＲＡＭ（Synchronous Dynamic Random Acc
ess Memory）では、メモリセルアレイを複数のバンクに
分割して、バンクを切り換えながら、書き込み／読み出
しを行うようにするとともに、非動作状態のバンクにお
いて予めプリチャージを行っておくことによって、連続
的なデータの書き込み／読み出しを行えるようにしてい
る。しかしながら、ＳＤＲＡＭの場合であっても、同一
バンク内では、やはり、連続的な書き込み／読み出しを
行うことはできなかった。
て、高速にデータの書き込み／読み出しを行うことを目
的とするＳＤＲＡＭ（Synchronous Dynamic Random Acc
ess Memory）では、メモリセルアレイを複数のバンクに
分割して、バンクを切り換えながら、書き込み／読み出
しを行うようにするとともに、非動作状態のバンクにお
いて予めプリチャージを行っておくことによって、連続
的なデータの書き込み／読み出しを行えるようにしてい
る。しかしながら、ＳＤＲＡＭの場合であっても、同一
バンク内では、やはり、連続的な書き込み／読み出しを
行うことはできなかった。
【０００４】以下、ＳＤＲＡＭの場合における、同一バ
ンク内の書き込み／読み出し動作について説明する。図
１０は、複数バンクからなるメモリセルアレイを有する
ＳＤＲＡＭの電気的構成を示すブロック図、図１１はＳ
ＤＲＡＭの書き込み動作を説明するタイミングチャー
ト、図１２は、ＳＤＲＡＭの読み出し動作を説明するタ
イミングチャートである。
ンク内の書き込み／読み出し動作について説明する。図
１０は、複数バンクからなるメモリセルアレイを有する
ＳＤＲＡＭの電気的構成を示すブロック図、図１１はＳ
ＤＲＡＭの書き込み動作を説明するタイミングチャー
ト、図１２は、ＳＤＲＡＭの読み出し動作を説明するタ
イミングチャートである。
【０００５】図１０に示されたＳＤＲＡＭにおいては、
外部からのチップセレクト信号／ＣＳ（／は反転信号を
示す。以下同じ），ロウアドレスストローブ信号／ＲＡ
Ｓ，カラムアドレスストローブ信号／ＣＡＳ，ライトイ
ネーブル信号／ＷＥをコマンドデコーダ１０１でデコー
ドして、書き込み／読み出し及びリフレッシュ等の動作
モードを定める内部制御信号を生成して、コントロール
ロジック１０２に供給する。コントロールロジック１０
２では、モードレジスタ１０３からの書き込み／読み出
しのレイテイシ等の情報に応じて、内部制御信号のタイ
ミングを定めて各部に供給する。これによって、ロウア
ドレスバッファ及びリフレッシュカウンタ１０４では、
ワード線を立ちあげるためのＸ（ロウ）アドレスをロウ
デコーダ１０５に供給し、カラムアドレスバッファ及び
バーストカウンタ１０６では、ビット線を立ち上げるた
めのＹ（カラム）アドレスをカラムデコーダ１０７に供
給するので、選択されたバンクＡにおいて、データの書
き込み／読み出しが行われる状態になる。この際、ロウ
アドレスバッファ及びリフレッシュカウンタ１０４で
は、リフレッシュコマンドに応じてリフレッシュされる
ワード線をカウントし、カラムアドレスバッファ及びバ
ーストカウンタ１０６では、バースト読み書きするデー
タビット数をカウントする。センスアンプ１０８は、読
み出し時、各メモリセルの出力データを増幅して論理状
態を確定する。また、データ制御回路１０９は、書き込
み／読み出し時における、メモリセルアレイに対するデ
ータバスの選択の制御を行うとともにバンクの選択の制
御を行う。ラッチ回路１１０は、外部回路との間の入出
力データの受渡しのために、外部制御信号ＤＱＭに応じ
てデータを一時保持し、入出力バッファ１１１は外部回
路との間でデータの授受を行う。クロック発生回路１１
２は、この際、各部に動作用クロックを供給する。
外部からのチップセレクト信号／ＣＳ（／は反転信号を
示す。以下同じ），ロウアドレスストローブ信号／ＲＡ
Ｓ，カラムアドレスストローブ信号／ＣＡＳ，ライトイ
ネーブル信号／ＷＥをコマンドデコーダ１０１でデコー
ドして、書き込み／読み出し及びリフレッシュ等の動作
モードを定める内部制御信号を生成して、コントロール
ロジック１０２に供給する。コントロールロジック１０
２では、モードレジスタ１０３からの書き込み／読み出
しのレイテイシ等の情報に応じて、内部制御信号のタイ
ミングを定めて各部に供給する。これによって、ロウア
ドレスバッファ及びリフレッシュカウンタ１０４では、
ワード線を立ちあげるためのＸ（ロウ）アドレスをロウ
デコーダ１０５に供給し、カラムアドレスバッファ及び
バーストカウンタ１０６では、ビット線を立ち上げるた
めのＹ（カラム）アドレスをカラムデコーダ１０７に供
給するので、選択されたバンクＡにおいて、データの書
き込み／読み出しが行われる状態になる。この際、ロウ
アドレスバッファ及びリフレッシュカウンタ１０４で
は、リフレッシュコマンドに応じてリフレッシュされる
ワード線をカウントし、カラムアドレスバッファ及びバ
ーストカウンタ１０６では、バースト読み書きするデー
タビット数をカウントする。センスアンプ１０８は、読
み出し時、各メモリセルの出力データを増幅して論理状
態を確定する。また、データ制御回路１０９は、書き込
み／読み出し時における、メモリセルアレイに対するデ
ータバスの選択の制御を行うとともにバンクの選択の制
御を行う。ラッチ回路１１０は、外部回路との間の入出
力データの受渡しのために、外部制御信号ＤＱＭに応じ
てデータを一時保持し、入出力バッファ１１１は外部回
路との間でデータの授受を行う。クロック発生回路１１
２は、この際、各部に動作用クロックを供給する。
【０００６】図１１は、図１０に示されたＳＤＲＡＭに
おける書き込み時の各部動作を説明している。バンクＡ
に対する書き込み時には、アクティブコマンドによって
チップセレクト信号／ＣＳとロウアドレスストローブ信
号／ＲＡＳがロウレベルになり、アドレスＡ１１によっ
てバンクＡが選択され、アドレスＡ１０によってＸアド
レスＸＡ０が選択され、アドレスＡＤＤ（Ａ９〜Ａ０）
によってＸアドレスＸＡ０が選択される。さらにライト
コマンドによって、チップセレクト信号／ＣＳとカラム
アドレスストローブ信号／ＣＡＳがロウレベルになり、
アドレスＡ１１によってバンクＡが選択され、アドレス
ＡＤＤ（Ａ９〜Ａ０）によってＹアドレスＹＡ０が選択
され、ライトイネーブル信号／ＷＥがロウレベルになる
ことによって、ワード線ＷＬの活性化時、データＤＱが
Ｙアドレスに応じて、Ｄ００，Ｄ０１，Ｄ０２，Ｄ０３
の順に、バースト的に書き込まれる。次の書き込みサイ
クル開始前に、プリチャージコマンドによって、チップ
セレクト信号／ＣＳとライトイネーブル信号／ＷＥがロ
ウレベルになり、アドレスＡ１１によってバンクＡが選
択されて、バンクＡの各ビット線のプリチャージが行わ
れる。書き込み動作が連続する場合には、アドレスＡ１
０によって、次のＸアドレスＸＡ１が選択され、アドレ
スＡＤＤによってＹアドレスＹＡ１が選択されて、以
下、同様のサイクルが繰り返される。
おける書き込み時の各部動作を説明している。バンクＡ
に対する書き込み時には、アクティブコマンドによって
チップセレクト信号／ＣＳとロウアドレスストローブ信
号／ＲＡＳがロウレベルになり、アドレスＡ１１によっ
てバンクＡが選択され、アドレスＡ１０によってＸアド
レスＸＡ０が選択され、アドレスＡＤＤ（Ａ９〜Ａ０）
によってＸアドレスＸＡ０が選択される。さらにライト
コマンドによって、チップセレクト信号／ＣＳとカラム
アドレスストローブ信号／ＣＡＳがロウレベルになり、
アドレスＡ１１によってバンクＡが選択され、アドレス
ＡＤＤ（Ａ９〜Ａ０）によってＹアドレスＹＡ０が選択
され、ライトイネーブル信号／ＷＥがロウレベルになる
ことによって、ワード線ＷＬの活性化時、データＤＱが
Ｙアドレスに応じて、Ｄ００，Ｄ０１，Ｄ０２，Ｄ０３
の順に、バースト的に書き込まれる。次の書き込みサイ
クル開始前に、プリチャージコマンドによって、チップ
セレクト信号／ＣＳとライトイネーブル信号／ＷＥがロ
ウレベルになり、アドレスＡ１１によってバンクＡが選
択されて、バンクＡの各ビット線のプリチャージが行わ
れる。書き込み動作が連続する場合には、アドレスＡ１
０によって、次のＸアドレスＸＡ１が選択され、アドレ
スＡＤＤによってＹアドレスＹＡ１が選択されて、以
下、同様のサイクルが繰り返される。
【０００７】図１２は、図１０に示されたＳＤＲＡＭに
おける読み出し時の各部動作を説明している。バンクＡ
に対する読み出し時には、アクティブコマンドによって
チップセレクト信号／ＣＳとロウアドレスストローブ信
号／ＲＡＳがロウレベルになり、アドレスＡ１１によっ
てバンクＡが選択され、アドレスＡ１０によってＸアド
レスＸＡ０が選択され、アドレスＡＤＤ（Ａ９〜Ａ０）
によってＸアドレスＸＡ０が選択される。さらにリード
コマンドによって、チップセレクト信号／ＣＳとカラム
アドレスストローブ信号／ＣＡＳがロウレベルになり、
アドレスＡ１１によってバンクＡが選択され、アドレス
ＡＤＤ（Ａ９〜Ａ０）によってＹアドレスＹＡ０が選択
されることによって、データＤＱがＹアドレスに応じ
て、ワード線ＷＬの活性化時、３クロック遅れて（レイ
テンシ３の場合）、Ｄ００，Ｄ０１，Ｄ０２，Ｄ０３の
順に、バースト的に読み出される。次の読み出しサイク
ル開始前に、プリチャージコマンドによって、チップセ
レクト信号／ＣＳとライトイネーブル信号／ＷＥがロウ
レベルになり、アドレスＡ１１によってバンクＡが選択
されて、バンクＡの各データ線のプリチャージが行われ
る。読み出し動作が連続する場合には、アドレスＡ１０
によって、次のＸアドレスＸＡ１が選択され、アドレス
ＡＤＤによってＹアドレスＹＡ１が選択されて、以下、
同様のサイクルが繰り返される。
おける読み出し時の各部動作を説明している。バンクＡ
に対する読み出し時には、アクティブコマンドによって
チップセレクト信号／ＣＳとロウアドレスストローブ信
号／ＲＡＳがロウレベルになり、アドレスＡ１１によっ
てバンクＡが選択され、アドレスＡ１０によってＸアド
レスＸＡ０が選択され、アドレスＡＤＤ（Ａ９〜Ａ０）
によってＸアドレスＸＡ０が選択される。さらにリード
コマンドによって、チップセレクト信号／ＣＳとカラム
アドレスストローブ信号／ＣＡＳがロウレベルになり、
アドレスＡ１１によってバンクＡが選択され、アドレス
ＡＤＤ（Ａ９〜Ａ０）によってＹアドレスＹＡ０が選択
されることによって、データＤＱがＹアドレスに応じ
て、ワード線ＷＬの活性化時、３クロック遅れて（レイ
テンシ３の場合）、Ｄ００，Ｄ０１，Ｄ０２，Ｄ０３の
順に、バースト的に読み出される。次の読み出しサイク
ル開始前に、プリチャージコマンドによって、チップセ
レクト信号／ＣＳとライトイネーブル信号／ＷＥがロウ
レベルになり、アドレスＡ１１によってバンクＡが選択
されて、バンクＡの各データ線のプリチャージが行われ
る。読み出し動作が連続する場合には、アドレスＡ１０
によって、次のＸアドレスＸＡ１が選択され、アドレス
ＡＤＤによってＹアドレスＹＡ１が選択されて、以下、
同様のサイクルが繰り返される。
【０００８】
【発明が解決しようとする課題】このように、バンク構
造を有するＳＤＲＡＭであっても同一バンク内の場合
は、書き込み／読み出しサイクルが連続する場合に、書
き込み／読み出し動作を連続的に行うことはできなかっ
た。同様に、一般にはバンク構造を有しないＤＲＡＭの
場合も、書き込み／読み出しサイクルが連続する場合
に、書き込み／読み出し動作を連続的に行うことはでき
なかった。しかしながらＤＲＡＭの場合に、書き込み／
読み出しサイクルが連続するときに、書き込み／読み出
し動作を連続的に行うことができれば、記憶装置の能力
を増大し、動作速度を向上する上で効果的であるが、従
来このような提案はなされていなかった。
造を有するＳＤＲＡＭであっても同一バンク内の場合
は、書き込み／読み出しサイクルが連続する場合に、書
き込み／読み出し動作を連続的に行うことはできなかっ
た。同様に、一般にはバンク構造を有しないＤＲＡＭの
場合も、書き込み／読み出しサイクルが連続する場合
に、書き込み／読み出し動作を連続的に行うことはでき
なかった。しかしながらＤＲＡＭの場合に、書き込み／
読み出しサイクルが連続するときに、書き込み／読み出
し動作を連続的に行うことができれば、記憶装置の能力
を増大し、動作速度を向上する上で効果的であるが、従
来このような提案はなされていなかった。
【０００９】この発明は、上述の事情に鑑みてなされた
ものであって、バンク構造を有しないＤＲＡＭの場合
に、書き込み／読み出しサイクルが連続するときに、書
き込み／読み出し動作を連続的に行うことが可能な、半
導体記憶装置を提供することを目的としている。
ものであって、バンク構造を有しないＤＲＡＭの場合
に、書き込み／読み出しサイクルが連続するときに、書
き込み／読み出し動作を連続的に行うことが可能な、半
導体記憶装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は半導体記憶装置に係り、ロウ
アドレスに応じてワード線を選択し、カラムアドレスに
応じてビット線を選択することによって、該ワード線と
ビット線とによって定まる書き込み／読み出し手段を介
してメモリセルに対するデータの書き込み又は読み出し
を行う半導体記憶装置において、 上記書き込み／読み出
し手段と入出力データを分配するカラムセレクタとの間
に、書き込み又は読み出しされるデータを一時保持する
データラッチを設けるとともに、 上記ワード線を活性化
するための信号を生成するワード線駆動信号生成手段
が、書き込みを指示する書き込み／読み出しモード信号
の発生によって第１の所定遅延時間後にワンショット化
して発生した信号と、書き込み／読み出し動作開始信号
の発生によって第２の所定遅延時間後にワンショット化
して発生した信号との論理積によってデータ書き込み終
了を示す書き込み終了信号を発生する手段と、上記ワー
ド線活性化信号の発生によって第３の所定遅延時間後に
ワンショット化してデータ読み出し終了を示す読み出し
終了信号を発生する手段とからなるリセット信号発生手
段と、 読み出し状態のとき上記書き込み／読み出し動作
開始信号の発生によって第４の所定遅延時間後に発生し
た信号を選択し、書き込み状態のとき上記書き込み／読
み出し動作開始信号の発生によって上記第４の所定遅延
時間と第５の所定遅延時間の和の時間後に発生した信号
を選択してラッチすることによって上記ワード線活性化
信号を発生するとともに、上記書き込み終了信号と読み
出し終了信号との論理和の信号によって、上記ラッチを
解除して上記ワード線活性化信号を停止するタイミング
生成手段とを少なくとも備えていることを特徴としてい
る。
に、請求項１記載の発明は半導体記憶装置に係り、ロウ
アドレスに応じてワード線を選択し、カラムアドレスに
応じてビット線を選択することによって、該ワード線と
ビット線とによって定まる書き込み／読み出し手段を介
してメモリセルに対するデータの書き込み又は読み出し
を行う半導体記憶装置において、 上記書き込み／読み出
し手段と入出力データを分配するカラムセレクタとの間
に、書き込み又は読み出しされるデータを一時保持する
データラッチを設けるとともに、 上記ワード線を活性化
するための信号を生成するワード線駆動信号生成手段
が、書き込みを指示する書き込み／読み出しモード信号
の発生によって第１の所定遅延時間後にワンショット化
して発生した信号と、書き込み／読み出し動作開始信号
の発生によって第２の所定遅延時間後にワンショット化
して発生した信号との論理積によってデータ書き込み終
了を示す書き込み終了信号を発生する手段と、上記ワー
ド線活性化信号の発生によって第３の所定遅延時間後に
ワンショット化してデータ読み出し終了を示す読み出し
終了信号を発生する手段とからなるリセット信号発生手
段と、 読み出し状態のとき上記書き込み／読み出し動作
開始信号の発生によって第４の所定遅延時間後に発生し
た信号を選択し、書き込み状態のとき上記書き込み／読
み出し動作開始信号の発生によって上記第４の所定遅延
時間と第５の所定遅延時間の和の時間後に発生した信号
を選択してラッチすることによって上記ワード線活性化
信号を発生するとともに、上記書き込み終了信号と読み
出し終了信号との論理和の信号によって、上記ラッチを
解除して上記ワード線活性化信号を停止するタイミング
生成手段とを少なくとも備えていることを特徴としてい
る。
【００１１】また、請求項２記載の発明は、請求項１記
載の半導体記憶装置に係り、上記タイミング生成手段に
おいて、上記第４の所定遅延時間が、設計マージンとし
て設定され、上記第５の所定遅延時間が、上記メモリセ
ルへのデータ書き込みと上記ビット線のプリチャージと
に必要な時間として設定されていることを特徴としてい
る。
載の半導体記憶装置に係り、上記タイミング生成手段に
おいて、上記第４の所定遅延時間が、設計マージンとし
て設定され、上記第５の所定遅延時間が、上記メモリセ
ルへのデータ書き込みと上記ビット線のプリチャージと
に必要な時間として設定されていることを特徴としてい
る。
【００１２】また、請求項３記載の発明は半導体記憶装
置に係り、ロウアドレスに応じてワード線を選択し、カ
ラムアドレスに応じてビット線を選択することによっ
て、該ワード線とビット線とによって定まる書き込み／
読み出し手段を介してメモリセルに対するデータの書き
込み又は読み出しを行う半導体記憶装置において、 上記
書き込み／読み出し手段と入出力データを分配するカラ
ムセレクタとの間に、書き込み又は読み出しされるデー
タを一時保持するデータラッチを設けるとともに、 上記
ワード線を活性化するための信号を生成するワード線駆
動信号生成手段が、書き込みを指示する書き込み／読み
出しモード信号の発生によって第１の所定遅延時間後に
ワンショット化して発生した信号と、書き込み／読み出
し動作開始信号の発生によって第２の所定遅延時間後に
ワンショット化して発生した信号との論理積によってデ
ータ書き込み終了を示す書き込み終了信号を発生する手
段と、上記ワード線活性化信号の発生によって第３の所
定遅延時間後にワンショット化してデータ読み出し終了
を示す読み出し終了信号を発生する手段とからなるリセ
ット信号発生手段と、上記書き込み終了信号及び読み出
し終了信号が発生しない状態で上記書き込み／読み出し
動作開始信号をラッチした信号によって上記ワード線活
性化信号を出力し、上記ワード線活性化信号を第４の所
定時間遅延して上記ビット線のプリチャージの終了を示
す遅延したワード線活性化信号を出力するとともに、上
記書き込み停止信号と読み出し停止信号との論理和の信
号の発生によって、上記ワード線活性化信号を停止して
上記遅延したワード線活性化信号を停止するタイミング
生成手段とを少なくとも備えていることを特徴としてい
る。
置に係り、ロウアドレスに応じてワード線を選択し、カ
ラムアドレスに応じてビット線を選択することによっ
て、該ワード線とビット線とによって定まる書き込み／
読み出し手段を介してメモリセルに対するデータの書き
込み又は読み出しを行う半導体記憶装置において、 上記
書き込み／読み出し手段と入出力データを分配するカラ
ムセレクタとの間に、書き込み又は読み出しされるデー
タを一時保持するデータラッチを設けるとともに、 上記
ワード線を活性化するための信号を生成するワード線駆
動信号生成手段が、書き込みを指示する書き込み／読み
出しモード信号の発生によって第１の所定遅延時間後に
ワンショット化して発生した信号と、書き込み／読み出
し動作開始信号の発生によって第２の所定遅延時間後に
ワンショット化して発生した信号との論理積によってデ
ータ書き込み終了を示す書き込み終了信号を発生する手
段と、上記ワード線活性化信号の発生によって第３の所
定遅延時間後にワンショット化してデータ読み出し終了
を示す読み出し終了信号を発生する手段とからなるリセ
ット信号発生手段と、上記書き込み終了信号及び読み出
し終了信号が発生しない状態で上記書き込み／読み出し
動作開始信号をラッチした信号によって上記ワード線活
性化信号を出力し、上記ワード線活性化信号を第４の所
定時間遅延して上記ビット線のプリチャージの終了を示
す遅延したワード線活性化信号を出力するとともに、上
記書き込み停止信号と読み出し停止信号との論理和の信
号の発生によって、上記ワード線活性化信号を停止して
上記遅延したワード線活性化信号を停止するタイミング
生成手段とを少なくとも備えていることを特徴としてい
る。
【００１３】また、請求項４記載の発明は、請求項３記
載の半導体記憶装置に係り、上記タイミング生成手段に
おいて、上記第４の所定遅延時間が、上記ビット線をプ
リチャージするのに必要な時間として設定されているこ
とを特徴としている。
載の半導体記憶装置に係り、上記タイミング生成手段に
おいて、上記第４の所定遅延時間が、上記ビット線をプ
リチャージするのに必要な時間として設定されているこ
とを特徴としている。
【００１４】また、請求項５記載の発明は、請求項１乃
至４のいずれか一記載の半導体記憶装置に係り、上記リ
セット信号発生手段において、上記第１の所定遅延時間
が、上記書き込み／読み出し動作開始信号の立ち下がり
後上記メモリセルへのデータ書き込みが終了して上記ワ
ード線活性化信号が立ち下げられるまでの時間として設
定され、上記第２の所定遅延時間が、上記書き込み／読
み出しモード信号が書き込み状態になった後上記メモリ
セルへの書き込みが終了して上記ワード線活性化信号が
立ち下げられるまでの時間として設定され、上記第３の
所定遅延時間が、上記ワード線活性化信号が立ち上がっ
てから上記データラッチらデータが読み出されて上記ワ
ード線活性化信号が立ち下げられるまでの時間として設
定されていることを特徴としている。
至４のいずれか一記載の半導体記憶装置に係り、上記リ
セット信号発生手段において、上記第１の所定遅延時間
が、上記書き込み／読み出し動作開始信号の立ち下がり
後上記メモリセルへのデータ書き込みが終了して上記ワ
ード線活性化信号が立ち下げられるまでの時間として設
定され、上記第２の所定遅延時間が、上記書き込み／読
み出しモード信号が書き込み状態になった後上記メモリ
セルへの書き込みが終了して上記ワード線活性化信号が
立ち下げられるまでの時間として設定され、上記第３の
所定遅延時間が、上記ワード線活性化信号が立ち上がっ
てから上記データラッチらデータが読み出されて上記ワ
ード線活性化信号が立ち下げられるまでの時間として設
定されていることを特徴としている。
【００１５】
【００１６】
【００１７】
【作用】この発明の構成では、入出力データを分配する
カラムセレクタから書き込み／読み出し回路に接続する
データ線に、バースト的に書き込み又は読み出しされる
データを一時保持するデータラッチを挿入するととも
に、ワード線を活性化するタイミングを定めるワード線
駆動信号生成回路において、書き込みサイクルでは、書
き込み／読み出し動作開始信号の発生からデータラッチ
に保持されたデータの書き込み終了に対応する所定の遅
延時間経過後にワード線を立ち下げたのちビット線のプ
リチャージに必要な所定の遅延時間経過後にワード線を
立ち上げ、読み出しサイクルでは、書き込み／読み出し
動作開始指示信号の発生によってワード線を立ち上げた
のち所定の遅延時間経過後にワード線を立ち下げてビッ
ト線のプリチチャージを行うようにしたので、書き込み
サイクルでは、データラッチに保持されたデータがメモ
リセルに書き込まれてからプリチャージに必要な時間経
過後に、次の書き込みサイクルを開始し、読み出しサイ
クルでは、データをデータラッチに読み出してからプリ
チャージを行ったのち、次の読み出しサイクルを開始す
ることができ、従って、書き込み／読み出しサイクルが
連続する場合に、書き込み／読み出し動作を連続的に実
行することができる。
カラムセレクタから書き込み／読み出し回路に接続する
データ線に、バースト的に書き込み又は読み出しされる
データを一時保持するデータラッチを挿入するととも
に、ワード線を活性化するタイミングを定めるワード線
駆動信号生成回路において、書き込みサイクルでは、書
き込み／読み出し動作開始信号の発生からデータラッチ
に保持されたデータの書き込み終了に対応する所定の遅
延時間経過後にワード線を立ち下げたのちビット線のプ
リチャージに必要な所定の遅延時間経過後にワード線を
立ち上げ、読み出しサイクルでは、書き込み／読み出し
動作開始指示信号の発生によってワード線を立ち上げた
のち所定の遅延時間経過後にワード線を立ち下げてビッ
ト線のプリチチャージを行うようにしたので、書き込み
サイクルでは、データラッチに保持されたデータがメモ
リセルに書き込まれてからプリチャージに必要な時間経
過後に、次の書き込みサイクルを開始し、読み出しサイ
クルでは、データをデータラッチに読み出してからプリ
チャージを行ったのち、次の読み出しサイクルを開始す
ることができ、従って、書き込み／読み出しサイクルが
連続する場合に、書き込み／読み出し動作を連続的に実
行することができる。
【００１８】この発明の別の構成では、入出力データを
分配するカラムセレクタから書き込み／読み出し回路に
接続するデータ線に、バースト的に書き込み又は読み出
しされるデータを一時保持するデータラッチを挿入する
とともに、ワード線を活性化するタイミングを定めるワ
ード線駆動信号生成回路において、書き込みサイクル又
は読み出しサイクルが連続する場合に、書き込み終了信
号の発生または読み出し終了信号の発生によってワード
線を立ち下げたのち、ビット線のプリチャージに必要な
所定の遅延時間経過後にワード線を立ち上げるととも
に、最初の書き込み又は読み出しサイクルにおいて、書
き込み／読み出し動作開始信号の発生によって直ちにワ
ード線を立ち上げるようにしたので、書き込みサイクル
では、データラッチに保持されたデータがメモリセルに
書き込まれてからプリチャージに必要な時間経過後に、
次の書き込みサイクルを開始し、読み出しサイクルで
は、データをデータラッチに読み出してからプリチャー
ジを行ったのち、次の読み出しサイクルを開始すること
ができ、従って、書き込み／読み出しサイクルが連続す
る場合に、書き込み／読み出し動作を連続的に実行する
ことができる。また、この場合に、最初の書き込み／読
み出しサイクルでは、書き込み／読み出し動作開始信号
の発生によって、直ちにワード線活性化信号を立ち上げ
てワード線を活性化するようにしたので、書き込み／読
み出しのアクセス時間を短縮することができる。
分配するカラムセレクタから書き込み／読み出し回路に
接続するデータ線に、バースト的に書き込み又は読み出
しされるデータを一時保持するデータラッチを挿入する
とともに、ワード線を活性化するタイミングを定めるワ
ード線駆動信号生成回路において、書き込みサイクル又
は読み出しサイクルが連続する場合に、書き込み終了信
号の発生または読み出し終了信号の発生によってワード
線を立ち下げたのち、ビット線のプリチャージに必要な
所定の遅延時間経過後にワード線を立ち上げるととも
に、最初の書き込み又は読み出しサイクルにおいて、書
き込み／読み出し動作開始信号の発生によって直ちにワ
ード線を立ち上げるようにしたので、書き込みサイクル
では、データラッチに保持されたデータがメモリセルに
書き込まれてからプリチャージに必要な時間経過後に、
次の書き込みサイクルを開始し、読み出しサイクルで
は、データをデータラッチに読み出してからプリチャー
ジを行ったのち、次の読み出しサイクルを開始すること
ができ、従って、書き込み／読み出しサイクルが連続す
る場合に、書き込み／読み出し動作を連続的に実行する
ことができる。また、この場合に、最初の書き込み／読
み出しサイクルでは、書き込み／読み出し動作開始信号
の発生によって、直ちにワード線活性化信号を立ち上げ
てワード線を活性化するようにしたので、書き込み／読
み出しのアクセス時間を短縮することができる。
【００１９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体記憶装置の
電気的構成を示すブロック図、図２及び図３は、同半導
体記憶装置におけるワード線駆動信号生成回路の電気的
構成を示すブロック図、図４は、同半導体記憶装置にお
ける書き込み時の各部動作を説明するタイミングチャー
ト、図５は、同半導体記憶装置における読み出し時の各
部動作を説明するタイミングチャートである。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体記憶装置の
電気的構成を示すブロック図、図２及び図３は、同半導
体記憶装置におけるワード線駆動信号生成回路の電気的
構成を示すブロック図、図４は、同半導体記憶装置にお
ける書き込み時の各部動作を説明するタイミングチャー
ト、図５は、同半導体記憶装置における読み出し時の各
部動作を説明するタイミングチャートである。
【００２０】この例の半導体記憶装置は、図１に示すよ
うに、カラムデコーダ１と、カラムセレクタ２と、デー
タラッチ（ＤＬＡＴ）３１ 〜３ｎ と、データアンプ
（ＤＡ）４１ 〜４ｎ と、書き込み／読み出し回路
（ＳＡ）５１ 〜５４ とから概略構成されている。な
お、図１の回路においては、カラムセレクタ２によって
選択される複数のＤＬＡＴ３１ 〜３ｎ ，ＤＡ４１
〜４ｎ のうちの、ＤＬＡＴ３１ ，ＤＡ４ １ によっ
て制御されるＳＡ５１ ，ＳＡ５２ の構成のみを示し
ているが、他の部分についても同様である。
うに、カラムデコーダ１と、カラムセレクタ２と、デー
タラッチ（ＤＬＡＴ）３１ 〜３ｎ と、データアンプ
（ＤＡ）４１ 〜４ｎ と、書き込み／読み出し回路
（ＳＡ）５１ 〜５４ とから概略構成されている。な
お、図１の回路においては、カラムセレクタ２によって
選択される複数のＤＬＡＴ３１ 〜３ｎ ，ＤＡ４１
〜４ｎ のうちの、ＤＬＡＴ３１ ，ＤＡ４ １ によっ
て制御されるＳＡ５１ ，ＳＡ５２ の構成のみを示し
ているが、他の部分についても同様である。
【００２１】カラムデコーダ１は、カラムアドレスに応
じて、カラムセレクタ２における選択を制御するカラム
セレクト信号ＣＳと、書き込み／読み出し回路の選択を
制御するライトカラムセレクト信号ＷＣＳとを出力す
る。カラムセレクタ２は、カラムセレクト信号ＣＳに応
じて複数のデータラッチ３１ 〜３ｎ から選択して、
入出力線（Ｉ／０）に接続する。データラッチ３１ 〜
３ｎ は、書き込み又は読み出しデータを一時保持す
る。データアンプ４１ 〜４ｎ は、対応するデータラ
ッチ３１ 〜３ｎ の書き込み又は読み出しデータを増
幅する。書き込み／読み出し回路（ＳＡ）５１ 〜５
４ は、ライトカラムセレクト信号ＷＣＳによって選択
されたとき、書き込み／読み出し回路に接続されたビッ
ト線ＢＬ０〜ＢＬ３，／ＢＬ０〜／ＢＬ３との間におけ
る、メモリセルに対するデータの書き込み／読み出し
と、ビット線ＢＬ，／ＢＬ０とデータ線ＤＬ，／ＤＬに
対するプリチャージとを行う。
じて、カラムセレクタ２における選択を制御するカラム
セレクト信号ＣＳと、書き込み／読み出し回路の選択を
制御するライトカラムセレクト信号ＷＣＳとを出力す
る。カラムセレクタ２は、カラムセレクト信号ＣＳに応
じて複数のデータラッチ３１ 〜３ｎ から選択して、
入出力線（Ｉ／０）に接続する。データラッチ３１ 〜
３ｎ は、書き込み又は読み出しデータを一時保持す
る。データアンプ４１ 〜４ｎ は、対応するデータラ
ッチ３１ 〜３ｎ の書き込み又は読み出しデータを増
幅する。書き込み／読み出し回路（ＳＡ）５１ 〜５
４ は、ライトカラムセレクト信号ＷＣＳによって選択
されたとき、書き込み／読み出し回路に接続されたビッ
ト線ＢＬ０〜ＢＬ３，／ＢＬ０〜／ＢＬ３との間におけ
る、メモリセルに対するデータの書き込み／読み出し
と、ビット線ＢＬ，／ＢＬ０とデータ線ＤＬ，／ＤＬに
対するプリチャージとを行う。
【００２２】次に、図１を参照して、この例の半導体記
憶装置の動作を説明する。例えば、書き込み／読み出し
回路５１ に対応するメモリセルにデータの書き込み又
は読み出しを行おうとするときは、Ｘアドレスに応じて
図示されないメインワード線駆動信号ＭＷＬに応じてサ
ブワード線ＳＷＬ駆動信号を発生するとともに、Ｙアド
レスをカラムデコーダ１に与える。カラムデコーダ１
は、カラムセレクト信号ＣＳとライトカラムセレクト信
号ＷＣＳを発生し、カラムセレクト信号ＣＳに応じて、
カラムセレクタ２が書き込み又は読み出し時データを一
時保持するためのデータラッチを選択するとともに、ラ
イトカラムセレクト信号ＷＣＳに応じて、選択されたデ
ータラッチに対応するデータアンプが動作状態になる。
憶装置の動作を説明する。例えば、書き込み／読み出し
回路５１ に対応するメモリセルにデータの書き込み又
は読み出しを行おうとするときは、Ｘアドレスに応じて
図示されないメインワード線駆動信号ＭＷＬに応じてサ
ブワード線ＳＷＬ駆動信号を発生するとともに、Ｙアド
レスをカラムデコーダ１に与える。カラムデコーダ１
は、カラムセレクト信号ＣＳとライトカラムセレクト信
号ＷＣＳを発生し、カラムセレクト信号ＣＳに応じて、
カラムセレクタ２が書き込み又は読み出し時データを一
時保持するためのデータラッチを選択するとともに、ラ
イトカラムセレクト信号ＷＣＳに応じて、選択されたデ
ータラッチに対応するデータアンプが動作状態になる。
【００２３】書き込み／読み出し回路５１ に接続され
たメモリセルへのデータ書き込み時には、図示されない
入出力（Ｉ／Ｏ）線から入力されたデータは、データラ
ッチ３１ で一時保持されたのち、データアンプ４１
で増幅されて、データ線ＤＬ，／ＤＬに出力されるとと
もに、ライトカラムセレクト信号ＷＣＳに応じて、書き
込み／読み出し回路５１ のライトスイッチ部が活性化
される。この状態でライトスイッチ信号ＷＳ０がハイレ
ベルになることによって、データ線ＤＬがビット線ＢＬ
０に接続され、データ線／ＤＬがビット線／ＢＬ０に接
続されることによって、メモリセルへのデータの書き込
みが行われる。
たメモリセルへのデータ書き込み時には、図示されない
入出力（Ｉ／Ｏ）線から入力されたデータは、データラ
ッチ３１ で一時保持されたのち、データアンプ４１
で増幅されて、データ線ＤＬ，／ＤＬに出力されるとと
もに、ライトカラムセレクト信号ＷＣＳに応じて、書き
込み／読み出し回路５１ のライトスイッチ部が活性化
される。この状態でライトスイッチ信号ＷＳ０がハイレ
ベルになることによって、データ線ＤＬがビット線ＢＬ
０に接続され、データ線／ＤＬがビット線／ＢＬ０に接
続されることによって、メモリセルへのデータの書き込
みが行われる。
【００２４】書き込み／読み出し回路５１ に接続され
たメモリセルからのデータ読み出し時には、メモリセル
からビット線ＢＬ０，／ＢＬ０に読み出された出力は、
センスアンプ部に入力される。センスアンプ部は、Ｐチ
ャネル電源ＳＡＰ，Ｎチャネル電源ＳＡＮによって動作
して、ビット線ＢＬ０，／ＢＬ０の微小電圧を増幅す
る。この状態でリードスイッチ信号ＲＳ０がハイレベル
になったとき、ビット線ＢＬ又は／ＢＬのどちらかハイ
レベルになった方に対応してデータ線／ＤＬ又はＤＬが
接地されることによって、接地されなかったデータ線の
１／２ＶＣＣと接地されたデータ線のグランドレベルと
によって定まる論理状態が、読み出しデータとしてデー
タアンプ４１ を経てデータラッチ３１ に一時保持さ
れ、カラムセレクタ２を介して入出力線Ｉ／０に出力さ
れる。
たメモリセルからのデータ読み出し時には、メモリセル
からビット線ＢＬ０，／ＢＬ０に読み出された出力は、
センスアンプ部に入力される。センスアンプ部は、Ｐチ
ャネル電源ＳＡＰ，Ｎチャネル電源ＳＡＮによって動作
して、ビット線ＢＬ０，／ＢＬ０の微小電圧を増幅す
る。この状態でリードスイッチ信号ＲＳ０がハイレベル
になったとき、ビット線ＢＬ又は／ＢＬのどちらかハイ
レベルになった方に対応してデータ線／ＤＬ又はＤＬが
接地されることによって、接地されなかったデータ線の
１／２ＶＣＣと接地されたデータ線のグランドレベルと
によって定まる論理状態が、読み出しデータとしてデー
タアンプ４１ を経てデータラッチ３１ に一時保持さ
れ、カラムセレクタ２を介して入出力線Ｉ／０に出力さ
れる。
【００２５】また、データ線ＤＬ，／ＤＬのプリチャー
ジ時には、プリチャージビットライン信号ＰＢＬがハイ
レベルになることによって、ビット線ＢＬ０，／ＢＬ０
が短絡されるとともに、１／２ＶＣＣの電圧が与えられ
て、ビット線ＢＬ０，／ＢＬ０がプリチャージされる。
ジ時には、プリチャージビットライン信号ＰＢＬがハイ
レベルになることによって、ビット線ＢＬ０，／ＢＬ０
が短絡されるとともに、１／２ＶＣＣの電圧が与えられ
て、ビット線ＢＬ０，／ＢＬ０がプリチャージされる。
【００２６】この例の半導体記憶装置におけるワード線
駆動信号生成回路１０は、図２（ａ）に示すように、Ｄ
ＣＳバッファ１１と、ＤＷＲバッファ１２と、アドレス
バッファ１３と、アドレスラッチ１４と、リセット信号
発生回路１５と、タイミング生成回路１６と、プリデコ
ーダ１７と、Ｘデコーダ（ＸＤＥＣ）１８とから構成さ
れている。また、図２（ｂ）はＤＣＳバッファ１１の具
体的構成、図２（ｃ）はＤＷＲバッファ１２の具体的構
成、図２（ｄ）はアドレスバッファ１３の具体的構成、
図３（ｅ）はアドレスラッチ１４の具体的構成、図３
（ｆ）はリセット信号発生回路１５の具体的構成、図３
（ｇ）はタイミング生成回路１６の具体的構成をそれぞ
れ示す。
駆動信号生成回路１０は、図２（ａ）に示すように、Ｄ
ＣＳバッファ１１と、ＤＷＲバッファ１２と、アドレス
バッファ１３と、アドレスラッチ１４と、リセット信号
発生回路１５と、タイミング生成回路１６と、プリデコ
ーダ１７と、Ｘデコーダ（ＸＤＥＣ）１８とから構成さ
れている。また、図２（ｂ）はＤＣＳバッファ１１の具
体的構成、図２（ｃ）はＤＷＲバッファ１２の具体的構
成、図２（ｄ）はアドレスバッファ１３の具体的構成、
図３（ｅ）はアドレスラッチ１４の具体的構成、図３
（ｆ）はリセット信号発生回路１５の具体的構成、図３
（ｇ）はタイミング生成回路１６の具体的構成をそれぞ
れ示す。
【００２７】ＤＣＳバッファ１１は、クロック信号ＣＬ
Ｋによって、書き込み／読み出し動作の開始を指示する
外部制御信号ＤＣＳの立ち下がりを検出して、内部制御
信号である書き込み／読み出し動作開始信号ＩＣＳを立
ち下げ、ワード線の活性化を指示するワード線活性化信
号ＲＡＥ信号の立ち上がりによってＩＣＳ信号を立ち上
げる。ＤＷＲバッファ１２は、クロック信号ＣＬＫによ
って、書き込み／読み出しのモードを定める外部制御信
号ＤＷＲ信号の立ち上がりを検出して、ＤＷＲ信号に対
応する内部制御信号である書き込み／読み出しモード信
号ＩＷＲを書き込み時ロウレベルにし、読み出し時ハイ
レベルにする。アドレスバッファ１３は、クロック信号
ＣＬＫによって、外部アドレスＸＡＤＤを検出して、外
部アドレスＸＡＤＤに対応する内部アドレスＩＡを発生
する。アドレスラッチ１４は、ＲＡＥ信号がハイレベル
のとき、前回入力した内部アドレスＩＡを保持して内部
ＸアドレスＩＸＡとして出力し、ＲＡＥ信号がロウレベ
ルになったとき保持したアドレスを消去し、ＲＡＥ信号
が再びハイレベルになったとき、次の内部アドレスＩＡ
によって新たな内部ＸアドレスＩＸＡを保持して出力す
る。
Ｋによって、書き込み／読み出し動作の開始を指示する
外部制御信号ＤＣＳの立ち下がりを検出して、内部制御
信号である書き込み／読み出し動作開始信号ＩＣＳを立
ち下げ、ワード線の活性化を指示するワード線活性化信
号ＲＡＥ信号の立ち上がりによってＩＣＳ信号を立ち上
げる。ＤＷＲバッファ１２は、クロック信号ＣＬＫによ
って、書き込み／読み出しのモードを定める外部制御信
号ＤＷＲ信号の立ち上がりを検出して、ＤＷＲ信号に対
応する内部制御信号である書き込み／読み出しモード信
号ＩＷＲを書き込み時ロウレベルにし、読み出し時ハイ
レベルにする。アドレスバッファ１３は、クロック信号
ＣＬＫによって、外部アドレスＸＡＤＤを検出して、外
部アドレスＸＡＤＤに対応する内部アドレスＩＡを発生
する。アドレスラッチ１４は、ＲＡＥ信号がハイレベル
のとき、前回入力した内部アドレスＩＡを保持して内部
ＸアドレスＩＸＡとして出力し、ＲＡＥ信号がロウレベ
ルになったとき保持したアドレスを消去し、ＲＡＥ信号
が再びハイレベルになったとき、次の内部アドレスＩＡ
によって新たな内部ＸアドレスＩＸＡを保持して出力す
る。
【００２８】リセット信号発生回路１５は、遅延回路１
５１によってＩＣＳ信号を遅延してワンショット化した
信号と、遅延回路１５２によってＩＷＲ信号を遅延して
ワンショット化した信号の論理積によって書き込み動作
終了を示す書き込み終了信号ＷＥＮＤを発生し、遅延回
路１５３によってＲＡＥ信号を遅延してワンショット化
して読み出し動作の終了を示す読み出し終了信号ＲＥＮ
Ｄを発生する。タイミング生成回路１６は、ＩＷＲ信号
に応じてマルチプレクサ１６３を切り換えることによっ
て、ＩＷＲ信号がハイレベル（読み出し状態）のとき、
遅延回路１６１によってＩＣＳ信号を遅延した信号を選
択してラッチし反転してＲＡＥ信号を立ち上げ、ＩＷＲ
信号がロウレベル（書き込み状態）のときは、ＩＣＳ信
号を遅延回路１６１と遅延回路１６２によって遅延した
信号を選択してラッチし反転してＲＡＥ信号を立ち上げ
るとともに、書き込み終了信号ＷＥＮＤ又は読み出し終
了信号ＲＥＮＤの発生によってラッチを解除して、ＲＡ
Ｅ信号を立ち下げる。プリデコーダ１７は、ＲＡＥ信号
の発生によって、内部アドレスＩＸＡを有効にし、ＸＤ
ＥＣ１８は、内部アドレスＩＸＡに応じて、メインワー
ド線駆動信号ＭＷＬを生成する。
５１によってＩＣＳ信号を遅延してワンショット化した
信号と、遅延回路１５２によってＩＷＲ信号を遅延して
ワンショット化した信号の論理積によって書き込み動作
終了を示す書き込み終了信号ＷＥＮＤを発生し、遅延回
路１５３によってＲＡＥ信号を遅延してワンショット化
して読み出し動作の終了を示す読み出し終了信号ＲＥＮ
Ｄを発生する。タイミング生成回路１６は、ＩＷＲ信号
に応じてマルチプレクサ１６３を切り換えることによっ
て、ＩＷＲ信号がハイレベル（読み出し状態）のとき、
遅延回路１６１によってＩＣＳ信号を遅延した信号を選
択してラッチし反転してＲＡＥ信号を立ち上げ、ＩＷＲ
信号がロウレベル（書き込み状態）のときは、ＩＣＳ信
号を遅延回路１６１と遅延回路１６２によって遅延した
信号を選択してラッチし反転してＲＡＥ信号を立ち上げ
るとともに、書き込み終了信号ＷＥＮＤ又は読み出し終
了信号ＲＥＮＤの発生によってラッチを解除して、ＲＡ
Ｅ信号を立ち下げる。プリデコーダ１７は、ＲＡＥ信号
の発生によって、内部アドレスＩＸＡを有効にし、ＸＤ
ＥＣ１８は、内部アドレスＩＸＡに応じて、メインワー
ド線駆動信号ＭＷＬを生成する。
【００２９】次に、図２及び図３を参照して、この例の
ワード線駆動信号生成回路１０の動作を説明する。書き
込みサイクルでは、ＤＷＲバッファ１２において、ＤＷ
Ｒ信号がロウレベルであって、書き込み／読み出しモー
ド信号ＩＷＲがロウレベルになっている。ＤＣＳバッフ
ァ１１においてＤＣＳ信号の立ち下がりを検出して書き
込み／読み出し動作開始信号ＩＣＳを立ち下げ、タイミ
ング生成回路１６においてＩＣＳ信号の立ち下がりから
遅延回路１６１と遅延回路１６２とによって定まる時間
遅延して、ワード線活性化信号ＲＡＥを立ち上げる。こ
の場合の遅延時間は、ＩＣＳ信号の発生からデータラッ
チに保持されたデータの書き込み終了までの時間とビッ
ト線のプリチャージに必要な時間の和に相当する時間で
ある。なお、遅延回路１６１は、ＩＣＳ信号がＩＷＲ信
号より先に発生したために、マルチプレクサ１６３が誤
選択を生じることを防止するために設けられたものであ
って、設計マージンとして設定される。一方、アドレス
バッファ１３において、外部アドレスＸＡＤＤの発生に
応じて内部アドレスＩＡを発生し、アドレスラッチ１４
においてＲＡＥ信号の発生によってアドレスＩＡをラッ
チして内部ＸアドレスＩＸＡを発生して、プリデコーダ
１７，ＸＤＥＣ１８を経てメインワード線駆動信号ＭＷ
Ｌを出力する。また、ＲＡＥ信号の立ち上がりによっ
て、ＤＣＳバッファ１１においてＩＣＳ信号を立ち上げ
る。リセット信号発生回路１５から、ＩＣＳ信号の立ち
上がり後、遅延回路１５１によって定まる時間遅延し
て、書き込み終了信号ＷＥＮＤが発生することによっ
て、タイミング生成回路１６からのＲＡＥ信号が立ち下
がる。この場合の遅延時間は、ＩＣＳ信号が立ち下がっ
てからデータラッチのデータがメモリセルに書き込み終
了して、ワード線が立ち下げられるまでの時間として設
定される。
ワード線駆動信号生成回路１０の動作を説明する。書き
込みサイクルでは、ＤＷＲバッファ１２において、ＤＷ
Ｒ信号がロウレベルであって、書き込み／読み出しモー
ド信号ＩＷＲがロウレベルになっている。ＤＣＳバッフ
ァ１１においてＤＣＳ信号の立ち下がりを検出して書き
込み／読み出し動作開始信号ＩＣＳを立ち下げ、タイミ
ング生成回路１６においてＩＣＳ信号の立ち下がりから
遅延回路１６１と遅延回路１６２とによって定まる時間
遅延して、ワード線活性化信号ＲＡＥを立ち上げる。こ
の場合の遅延時間は、ＩＣＳ信号の発生からデータラッ
チに保持されたデータの書き込み終了までの時間とビッ
ト線のプリチャージに必要な時間の和に相当する時間で
ある。なお、遅延回路１６１は、ＩＣＳ信号がＩＷＲ信
号より先に発生したために、マルチプレクサ１６３が誤
選択を生じることを防止するために設けられたものであ
って、設計マージンとして設定される。一方、アドレス
バッファ１３において、外部アドレスＸＡＤＤの発生に
応じて内部アドレスＩＡを発生し、アドレスラッチ１４
においてＲＡＥ信号の発生によってアドレスＩＡをラッ
チして内部ＸアドレスＩＸＡを発生して、プリデコーダ
１７，ＸＤＥＣ１８を経てメインワード線駆動信号ＭＷ
Ｌを出力する。また、ＲＡＥ信号の立ち上がりによっ
て、ＤＣＳバッファ１１においてＩＣＳ信号を立ち上げ
る。リセット信号発生回路１５から、ＩＣＳ信号の立ち
上がり後、遅延回路１５１によって定まる時間遅延し
て、書き込み終了信号ＷＥＮＤが発生することによっ
て、タイミング生成回路１６からのＲＡＥ信号が立ち下
がる。この場合の遅延時間は、ＩＣＳ信号が立ち下がっ
てからデータラッチのデータがメモリセルに書き込み終
了して、ワード線が立ち下げられるまでの時間として設
定される。
【００３０】最後の書き込みサイクルでは、リセット信
号発生回路１５において、書き込み／読み出しモード信
号ＩＷＲがハイレベルになってから、遅延回路１５２で
定まる時間遅延して、書き込み終了信号ＷＥＮＤが発生
することによって、タイミング生成回路１６からのＲＡ
Ｅ信号が立ち下がる。この場合の遅延時間は、ＩＷＲ信
号が立ち上がってから、データラッチのデータがメモリ
セルに書き込み終了して、ワード線が立ち下げられるま
での時間として設定される。
号発生回路１５において、書き込み／読み出しモード信
号ＩＷＲがハイレベルになってから、遅延回路１５２で
定まる時間遅延して、書き込み終了信号ＷＥＮＤが発生
することによって、タイミング生成回路１６からのＲＡ
Ｅ信号が立ち下がる。この場合の遅延時間は、ＩＷＲ信
号が立ち上がってから、データラッチのデータがメモリ
セルに書き込み終了して、ワード線が立ち下げられるま
での時間として設定される。
【００３１】読み出しサイクルでは、ＤＷＲ信号はハイ
レベルなので、書き込み／読み出しモード信号ＩＷＲが
ハイレベルになっている。ＤＣＳバッファ１１において
ＤＣＳ信号の立ち下がりを検出して、書き込み／読み出
し動作開始信号ＩＣＳを立ち下げ、タイミング生成回路
１６において遅延回路１６１によって定まる時間遅延し
て、ワード線活性化信号ＲＡＥを立ち上げる。この場
合、ＲＡＥ信号は、遅延回路１６１によって定まる設計
マージンの時間だけ、書き込み時のＩＷＲ信号の立ち下
がりのタイミングより遅れて立ち上がる。リセット信号
発生回路１５では、ＲＡＥ信号が立ち上がってから遅延
回路１５３によって定まる時間遅延して、読み出し終了
信号ＲＥＮＤが発生し、タイミング生成回路１６では、
これによってＲＡＥ信号を立ち下げる。この場合の遅延
時間は、ＲＡＥ信号が立ち上がってから、メモリセルか
らデータがデータラッチに読み出されて、ワード線が立
ち下げられるまでの時間として設定される。
レベルなので、書き込み／読み出しモード信号ＩＷＲが
ハイレベルになっている。ＤＣＳバッファ１１において
ＤＣＳ信号の立ち下がりを検出して、書き込み／読み出
し動作開始信号ＩＣＳを立ち下げ、タイミング生成回路
１６において遅延回路１６１によって定まる時間遅延し
て、ワード線活性化信号ＲＡＥを立ち上げる。この場
合、ＲＡＥ信号は、遅延回路１６１によって定まる設計
マージンの時間だけ、書き込み時のＩＷＲ信号の立ち下
がりのタイミングより遅れて立ち上がる。リセット信号
発生回路１５では、ＲＡＥ信号が立ち上がってから遅延
回路１５３によって定まる時間遅延して、読み出し終了
信号ＲＥＮＤが発生し、タイミング生成回路１６では、
これによってＲＡＥ信号を立ち下げる。この場合の遅延
時間は、ＲＡＥ信号が立ち上がってから、メモリセルか
らデータがデータラッチに読み出されて、ワード線が立
ち下げられるまでの時間として設定される。
【００３２】次に、図１，図２〜図４を参照して、この
例の半導体記憶装置の書き込み時の動作を説明する。最
初の書き込みサイクルにおいて、Ｘ（ロウ）アドレスと
して、外部アドレスＸＡＤＤによってＸ０が与えられ、
Ｙ（カラム）アドレスとして、外部アドレスＹＡＤＤに
よって、Ｙ００，Ｙ０１，Ｙ０２，Ｙ０３が与えられ
る。ワード線駆動信号生成回路１０では、図示されない
制御部からの、外部制御信号ＤＷＲに基づく書き込み／
読み出しモード信号ＩＷＲが書き込みを指示するロウレ
ベルのとき、外部制御信号ＤＣＳに基づく書き込み／読
み出し動作開始信号ＩＣＳを遅延回路１６１及び遅延回
路１６２を経て選択することによって、ＩＣＳ信号の立
ち下がりから、データラッチに保持されたデータの書き
込みが終了してワード線が立ち下げられ、さらにビット
線のプリチャージが終了する時間経過時に、ワード線活
性化信号ＲＡＥを立ち上げる。これによって、外部アド
レスＸＡＤＤに対応する内部アドレスＩＡをＲＡＥ信号
に応じてラッチして生成した内部ＸアドレスＩＸＡをデ
コードして、アドレスＸ０のメインワード線ＭＷＬを駆
動し、さらに図示されないサブワードドライバを介して
サブワード線ＳＷＬを駆動するとともに、カラムデコー
ダ１を介して、ＹアドレスＹ００，Ｙ０１，Ｙ０２，Ｙ
０３に対応するカラムセレクタ２，データアンプ４1
，…とライトカラムセレクト信号線ＷＣＳを活性化す
る。そして、順次入力された最初の書き込みサイクルの
データＤ００，Ｄ０１，Ｄ０２，Ｄ０３を、カラムセレ
クタ２によって選択されたデータラッチ３1 ，…に並
列にラッチしたのち、順次、データアンプ４1 ， …
を経て、ＹアドレスＹ００，Ｙ０１，Ｙ０２，Ｙ０３に
対応する書き込み／読み出し回路５1 ，…を介して、
対応するメモリセルに書き込む。
例の半導体記憶装置の書き込み時の動作を説明する。最
初の書き込みサイクルにおいて、Ｘ（ロウ）アドレスと
して、外部アドレスＸＡＤＤによってＸ０が与えられ、
Ｙ（カラム）アドレスとして、外部アドレスＹＡＤＤに
よって、Ｙ００，Ｙ０１，Ｙ０２，Ｙ０３が与えられ
る。ワード線駆動信号生成回路１０では、図示されない
制御部からの、外部制御信号ＤＷＲに基づく書き込み／
読み出しモード信号ＩＷＲが書き込みを指示するロウレ
ベルのとき、外部制御信号ＤＣＳに基づく書き込み／読
み出し動作開始信号ＩＣＳを遅延回路１６１及び遅延回
路１６２を経て選択することによって、ＩＣＳ信号の立
ち下がりから、データラッチに保持されたデータの書き
込みが終了してワード線が立ち下げられ、さらにビット
線のプリチャージが終了する時間経過時に、ワード線活
性化信号ＲＡＥを立ち上げる。これによって、外部アド
レスＸＡＤＤに対応する内部アドレスＩＡをＲＡＥ信号
に応じてラッチして生成した内部ＸアドレスＩＸＡをデ
コードして、アドレスＸ０のメインワード線ＭＷＬを駆
動し、さらに図示されないサブワードドライバを介して
サブワード線ＳＷＬを駆動するとともに、カラムデコー
ダ１を介して、ＹアドレスＹ００，Ｙ０１，Ｙ０２，Ｙ
０３に対応するカラムセレクタ２，データアンプ４1
，…とライトカラムセレクト信号線ＷＣＳを活性化す
る。そして、順次入力された最初の書き込みサイクルの
データＤ００，Ｄ０１，Ｄ０２，Ｄ０３を、カラムセレ
クタ２によって選択されたデータラッチ３1 ，…に並
列にラッチしたのち、順次、データアンプ４1 ， …
を経て、ＹアドレスＹ００，Ｙ０１，Ｙ０２，Ｙ０３に
対応する書き込み／読み出し回路５1 ，…を介して、
対応するメモリセルに書き込む。
【００３３】外部制御信号ＤＣＳに基づく書き込み／読
み出し動作開始信号ＩＣＳの立ち下がりによって、書き
込み終了信号ＷＥＮＤが発生し、これによってタイミン
グ生成回路１６では、ワード線活性化信号ＲＡＥが立ち
下がってワード線が立ち下げられるとともに、遅延回路
１６１，遅延回路１６２を介してＲＡＥ信号が再び立ち
上がるまでの時間に、図１に示すプリチャージビットラ
イン信号ＰＢＬを活性化することによって、ビット線Ｂ
Ｌ，／ＢＬのプリチャージが行われる。また、データア
ンプＤＡによって、データ線ＤＬ，／ＤＬがプリチャー
ジされる。
み出し動作開始信号ＩＣＳの立ち下がりによって、書き
込み終了信号ＷＥＮＤが発生し、これによってタイミン
グ生成回路１６では、ワード線活性化信号ＲＡＥが立ち
下がってワード線が立ち下げられるとともに、遅延回路
１６１，遅延回路１６２を介してＲＡＥ信号が再び立ち
上がるまでの時間に、図１に示すプリチャージビットラ
イン信号ＰＢＬを活性化することによって、ビット線Ｂ
Ｌ，／ＢＬのプリチャージが行われる。また、データア
ンプＤＡによって、データ線ＤＬ，／ＤＬがプリチャー
ジされる。
【００３４】次の書き込みサイクルにおいて、Ｘ（ロ
ウ）アドレスとして、外部アドレスＸＡＤＤによってＸ
１が与えられ、Ｙ（カラム）アドレスとして、外部アド
レスＹＡＤＤによって、Ｙ１０，Ｙ１１，Ｙ１２，Ｙ１
３が与えられる。ＲＡＥ信号が再び立ち上がることによ
って、アドレスＸ１のメインワード線ＭＷＬを駆動し、
さらに図示されないサブワードドライバを介してサブワ
ード線ＳＷＬを駆動するとともに、ＹアドレスＹ１０，
Ｙ１１，Ｙ１２，Ｙ１３に対応するカラムセレクタ２，
データアンプ４１ ，…とライトカラムセレクト信号線
ＷＣＳを活性化する。そして順次入力された次の書き込
みサイクルのデータＤ１０，Ｄ１１，Ｄ１２，Ｄ１３
を、カラムセレクタ２によって選択されたデータラッチ
３１ ，…に並列にラッチしたのち、順次、データアン
プ４１ ，…を経て、ＹアドレスＹ１０，Ｙ１１，Ｙ１
２，Ｙ１３に対応する書き込み／読み出し回路５１ ，
…を介して、対応するメモリセルに書き込む。
ウ）アドレスとして、外部アドレスＸＡＤＤによってＸ
１が与えられ、Ｙ（カラム）アドレスとして、外部アド
レスＹＡＤＤによって、Ｙ１０，Ｙ１１，Ｙ１２，Ｙ１
３が与えられる。ＲＡＥ信号が再び立ち上がることによ
って、アドレスＸ１のメインワード線ＭＷＬを駆動し、
さらに図示されないサブワードドライバを介してサブワ
ード線ＳＷＬを駆動するとともに、ＹアドレスＹ１０，
Ｙ１１，Ｙ１２，Ｙ１３に対応するカラムセレクタ２，
データアンプ４１ ，…とライトカラムセレクト信号線
ＷＣＳを活性化する。そして順次入力された次の書き込
みサイクルのデータＤ１０，Ｄ１１，Ｄ１２，Ｄ１３
を、カラムセレクタ２によって選択されたデータラッチ
３１ ，…に並列にラッチしたのち、順次、データアン
プ４１ ，…を経て、ＹアドレスＹ１０，Ｙ１１，Ｙ１
２，Ｙ１３に対応する書き込み／読み出し回路５１ ，
…を介して、対応するメモリセルに書き込む。
【００３５】書き込みサイクルの終了によって、ＤＷＲ
信号がハイレベルになると、ワード線駆動信号生成回路
１０では、書き込み／読み出しモード信号ＩＷＲがハイ
レベルになることによって、リセット発生回路１５から
書き込み動作の終了を示すＷＥＮＤ信号が発生し、これ
によってタイミング生成回路１６では、ＲＡＥ信号が立
ち下がるので、ワード線が立ち下げられて書き込み動作
が終了する。
信号がハイレベルになると、ワード線駆動信号生成回路
１０では、書き込み／読み出しモード信号ＩＷＲがハイ
レベルになることによって、リセット発生回路１５から
書き込み動作の終了を示すＷＥＮＤ信号が発生し、これ
によってタイミング生成回路１６では、ＲＡＥ信号が立
ち下がるので、ワード線が立ち下げられて書き込み動作
が終了する。
【００３６】次に、図１，図２，図３，図５を参照し
て、この例の半導体記憶装置の読み出し時の動作を説明
する。最初の読み出しサイクルにおいて、Ｘ（ロウ）ア
ドレスとして、外部アドレスＸＡＤＤによってＸ０が与
えられ、Ｙ（カラム）アドレスとして、外部アドレスＹ
ＡＤＤによって、Ｙ００，Ｙ０１，Ｙ０２，Ｙ０３が与
えられる。このとき、制御部からの書き込み／読み出し
の別を指示するＤＷＲ信号はハイレベルであって、書き
込み／読み出しモード信号ＩＷＲも読み出し指示に対応
してハイレベルである。書き込み／読み出しの動作開始
を指示するＤＣＳ信号の発生によって、ワード線駆動信
号生成回路１０において書き込み／読み出し動作開始信
号ＩＣＳが立ち下がることによって、ワード線活性化信
号ＲＡＥ信号が立ち上がる。これによって、外部アドレ
スＸＡＤＤに対応する内部アドレスＩＡをＲＡＥ信号に
応じてラッチした内部ＸアドレスＩＸＡをデコードし
て、アドレスＸ０のメインワード線ＭＷＬを駆動し、さ
らに図示されないサブワードドライバを介してサブワー
ド線ＳＷＬを駆動するとともに、アドレスデコーダ１を
介して、ＹアドレスＹ００，Ｙ０１，Ｙ０２，Ｙ０３に
対応するカラムセレクタ２，データアンプ４１ ，…を
活性化することによって、ＹアドレスＹ００，Ｙ０１，
Ｙ０２，Ｙ０３に対応する書き込み／読み出し回路５
１ ，…を介して、対応するメモリセルから読み出され
た最初の読み出しサイクルのデータＤ００，Ｄ０１，Ｄ
０２，Ｄ０３を、データアンプ４１ ，…を経て、デー
タラッチ３１ ，…に並列にラッチしたのち、順次、カ
ラムセレクタ２を介して、所定のレイテンシに相当する
クロック時間後に、データＤＱとして入出力線Ｉ／Ｏに
出力する。
て、この例の半導体記憶装置の読み出し時の動作を説明
する。最初の読み出しサイクルにおいて、Ｘ（ロウ）ア
ドレスとして、外部アドレスＸＡＤＤによってＸ０が与
えられ、Ｙ（カラム）アドレスとして、外部アドレスＹ
ＡＤＤによって、Ｙ００，Ｙ０１，Ｙ０２，Ｙ０３が与
えられる。このとき、制御部からの書き込み／読み出し
の別を指示するＤＷＲ信号はハイレベルであって、書き
込み／読み出しモード信号ＩＷＲも読み出し指示に対応
してハイレベルである。書き込み／読み出しの動作開始
を指示するＤＣＳ信号の発生によって、ワード線駆動信
号生成回路１０において書き込み／読み出し動作開始信
号ＩＣＳが立ち下がることによって、ワード線活性化信
号ＲＡＥ信号が立ち上がる。これによって、外部アドレ
スＸＡＤＤに対応する内部アドレスＩＡをＲＡＥ信号に
応じてラッチした内部ＸアドレスＩＸＡをデコードし
て、アドレスＸ０のメインワード線ＭＷＬを駆動し、さ
らに図示されないサブワードドライバを介してサブワー
ド線ＳＷＬを駆動するとともに、アドレスデコーダ１を
介して、ＹアドレスＹ００，Ｙ０１，Ｙ０２，Ｙ０３に
対応するカラムセレクタ２，データアンプ４１ ，…を
活性化することによって、ＹアドレスＹ００，Ｙ０１，
Ｙ０２，Ｙ０３に対応する書き込み／読み出し回路５
１ ，…を介して、対応するメモリセルから読み出され
た最初の読み出しサイクルのデータＤ００，Ｄ０１，Ｄ
０２，Ｄ０３を、データアンプ４１ ，…を経て、デー
タラッチ３１ ，…に並列にラッチしたのち、順次、カ
ラムセレクタ２を介して、所定のレイテンシに相当する
クロック時間後に、データＤＱとして入出力線Ｉ／Ｏに
出力する。
【００３７】これと同時に、ワード線駆動信号生成回路
１０では、リセット信号発生回路１５において、ＲＡＥ
信号の立ち上がりから遅延回路１５３によって定まる一
定時間後に読み出し終了信号ＲＥＮＤを発生し、タイミ
ング生成回路１６では、これによってＲＡＥ信号を立ち
下げるので、メインワード線駆動信号ＭＷＬが立ち下が
り、ワード線が立ち下げられるので、図１に示すプリチ
ャージビットライン信号ＰＢＬを活性化することによっ
て、ビット線ＢＬ，／ＢＬのプリチャージが行われる。
また、データアンプＤＡによって、データ線ＤＬ，／Ｄ
Ｌがプリチャージされる。
１０では、リセット信号発生回路１５において、ＲＡＥ
信号の立ち上がりから遅延回路１５３によって定まる一
定時間後に読み出し終了信号ＲＥＮＤを発生し、タイミ
ング生成回路１６では、これによってＲＡＥ信号を立ち
下げるので、メインワード線駆動信号ＭＷＬが立ち下が
り、ワード線が立ち下げられるので、図１に示すプリチ
ャージビットライン信号ＰＢＬを活性化することによっ
て、ビット線ＢＬ，／ＢＬのプリチャージが行われる。
また、データアンプＤＡによって、データ線ＤＬ，／Ｄ
Ｌがプリチャージされる。
【００３８】次の読み出しサイクルにおいて、Ｘ（ロ
ウ）アドレスとして、外部アドレスＸＡＤＤによってＸ
１が与えられ、Ｙ（カラム）アドレスとして、外部アド
レスＹＡＤＤによって、Ｙ１０，Ｙ１１，Ｙ１２，Ｙ１
３が与えられることによって、最初の読み出しサイクル
と同様にして、次の読み出しサイクルのデータＤ１０，
Ｄ１１，Ｄ１２，Ｄ１３が読み出され、その後、ビット
線ＢＬ，／ＢＬ及びデータ線ＤＬ，／ＤＬのプリチャー
ジが行われる。
ウ）アドレスとして、外部アドレスＸＡＤＤによってＸ
１が与えられ、Ｙ（カラム）アドレスとして、外部アド
レスＹＡＤＤによって、Ｙ１０，Ｙ１１，Ｙ１２，Ｙ１
３が与えられることによって、最初の読み出しサイクル
と同様にして、次の読み出しサイクルのデータＤ１０，
Ｄ１１，Ｄ１２，Ｄ１３が読み出され、その後、ビット
線ＢＬ，／ＢＬ及びデータ線ＤＬ，／ＤＬのプリチャー
ジが行われる。
【００３９】このように、この例の半導体記憶装置で
は、書き込みサイクルでは、データラッチに保持された
データがメモリセルに書き込まれてからプリチャージに
必要な時間経過後に、次の書き込みサイクルを開始する
ようにし、読み出しサイクルでは、データをデータラッ
チに読み出してからプリチャージを行ったのち、次の読
み出しサイクルを開始するようにしたので、書き込み／
読み出しサイクルが連続する場合に、書き込み／読み出
し動作を連続的に実行することができる。
は、書き込みサイクルでは、データラッチに保持された
データがメモリセルに書き込まれてからプリチャージに
必要な時間経過後に、次の書き込みサイクルを開始する
ようにし、読み出しサイクルでは、データをデータラッ
チに読み出してからプリチャージを行ったのち、次の読
み出しサイクルを開始するようにしたので、書き込み／
読み出しサイクルが連続する場合に、書き込み／読み出
し動作を連続的に実行することができる。
【００４０】◇第２実施例 図６及び図７は、この発明の第２実施例である半導体記
憶装置におけるワード線駆動信号生成回路の電気的構成
を示すブロック図、図８は、同半導体記憶装置における
書き込み時の各部動作を説明するタイミングチャート、
また、図９は、同半導体記憶装置における書き込み時の
各部動作を説明するタイミングチャートである。この例
の半導体記憶装置の構成は、図１に示された第１実施例
の場合と同様である。この例の半導体記憶装置における
ワード線駆動信号生成回路１０Ａは、図６（ａ）に示す
ように、ＤＣＳバッファ１１と、ＤＷＲバッファ１２
と、アドレスバッファ１３と、アドレスラッチ１４と、
リセット信号発生回路１５と、プリデコーダ１７と、Ｘ
デコーダ（ＸＤＥＣ）１８と、タイミング生成回路１９
とから構成されている。また、図６（ｂ）はＤＣＳバッ
ファ１１の具体的構成、図６（ｃ）はＤＷＲバッファ１
２の具体的構成、図６（ｄ）はアドレスバッファ１３の
具体的構成、図７（ｅ）はアドレスラッチ１４の具体的
構成、図７（ｆ）はリセット信号発生回路１５の具体的
構成、図７（ｇ）はタイミング生成回路１９の具体的構
成をそれぞれ示す。
憶装置におけるワード線駆動信号生成回路の電気的構成
を示すブロック図、図８は、同半導体記憶装置における
書き込み時の各部動作を説明するタイミングチャート、
また、図９は、同半導体記憶装置における書き込み時の
各部動作を説明するタイミングチャートである。この例
の半導体記憶装置の構成は、図１に示された第１実施例
の場合と同様である。この例の半導体記憶装置における
ワード線駆動信号生成回路１０Ａは、図６（ａ）に示す
ように、ＤＣＳバッファ１１と、ＤＷＲバッファ１２
と、アドレスバッファ１３と、アドレスラッチ１４と、
リセット信号発生回路１５と、プリデコーダ１７と、Ｘ
デコーダ（ＸＤＥＣ）１８と、タイミング生成回路１９
とから構成されている。また、図６（ｂ）はＤＣＳバッ
ファ１１の具体的構成、図６（ｃ）はＤＷＲバッファ１
２の具体的構成、図６（ｄ）はアドレスバッファ１３の
具体的構成、図７（ｅ）はアドレスラッチ１４の具体的
構成、図７（ｆ）はリセット信号発生回路１５の具体的
構成、図７（ｇ）はタイミング生成回路１９の具体的構
成をそれぞれ示す。
【００４１】この例におけるＤＣＳバッファ１１，ＤＷ
Ｒバッファ１２，アドレスバッファ１３，アドレスラッ
チ１４，リセット信号発生回路１５，プリデコーダ１
７，Ｘデコーダ（ＸＤＥＣ）１８は、図２及び図３に示
された第１実施例の場合と同様であるが、タイミング生
成回路１９の構成のみが、第２実施例と異なっている。
タイミング生成回路１９は、ＩＣＳ信号の発生によって
ＲＡＥ信号を立ち上げ、リセット信号発生回路１５から
のＷＥＮＤ信号又はＲＥＮＤ信号の発生によってＲＡＥ
信号を立ち下げるとともに、ＲＡＥ信号の立ち下がりか
ら所定時間後にＲＡＥＤ信号を立ち下げ、さらにＲＡＥ
Ｄ信号の立ち下がりによってＲＡＥ信号を立ち上げる。
Ｒバッファ１２，アドレスバッファ１３，アドレスラッ
チ１４，リセット信号発生回路１５，プリデコーダ１
７，Ｘデコーダ（ＸＤＥＣ）１８は、図２及び図３に示
された第１実施例の場合と同様であるが、タイミング生
成回路１９の構成のみが、第２実施例と異なっている。
タイミング生成回路１９は、ＩＣＳ信号の発生によって
ＲＡＥ信号を立ち上げ、リセット信号発生回路１５から
のＷＥＮＤ信号又はＲＥＮＤ信号の発生によってＲＡＥ
信号を立ち下げるとともに、ＲＡＥ信号の立ち下がりか
ら所定時間後にＲＡＥＤ信号を立ち下げ、さらにＲＡＥ
Ｄ信号の立ち下がりによってＲＡＥ信号を立ち上げる。
【００４２】次に、図６及び図７を参照して、この例の
ワード線駆動信号生成回路１０Ａの動作を説明する。書
き込みサイクルでは、ＤＷＲバッファ１２において、Ｄ
ＷＲ信号がロウレベルであって、書き込み／読み出しモ
ード信号ＩＷＲがロウレベルになっている。ＤＣＳバッ
ファ１１においてＤＣＳ信号の立ち下がりを検出して書
き込み／読み出し動作開始信号ＩＣＳを立ち下げる。タ
イミング生成回路１９では、ＩＣＳ信号の立ち下がりに
よってワード線活性化信号ＲＡＥ信号を立ち上げ、ＲＡ
Ｅ信号の立ち上がりによって、遅延回路１９１によって
定まる時間遅延して、ＲＡＥＤ信号を立ち上げる。この
場合の遅延時間は、ビット線のプリチャージに必要な時
間である。一方、アドレスバッファ１３において、外部
アドレスＸＡＤＤの発生に応じて内部アドレスＩＡを発
生し、アドレスラッチ１４においてＲＡＥ信号の発生に
よってアドレスＩＡをラッチして内部ＸアドレスＩＸＡ
を発生して、プリデコーダ１７，ＸＤＥＣ１８を経てメ
インワード線駆動信号ＭＷＬを出力する。また、ＲＡＥ
信号の立ち上がりによって、ＤＣＳバッファ１１におい
てＩＣＳ信号を立ち上げる。リセット信号発生回路１５
から、ＩＣＳ信号の立ち下がり後、遅延回路１５１によ
って定まる時間遅延して、書き込み終了信号ＷＥＮＤが
発生することによって、タイミング生成回路１９からの
ＲＡＥ信号が立ち下がる。この場合の遅延時間は、ＩＣ
Ｓ信号が立ち下がってからデータラッチのデータがメモ
リセルに書き込み終了して、ワード線が立ち下げられる
までの時間として設定される。
ワード線駆動信号生成回路１０Ａの動作を説明する。書
き込みサイクルでは、ＤＷＲバッファ１２において、Ｄ
ＷＲ信号がロウレベルであって、書き込み／読み出しモ
ード信号ＩＷＲがロウレベルになっている。ＤＣＳバッ
ファ１１においてＤＣＳ信号の立ち下がりを検出して書
き込み／読み出し動作開始信号ＩＣＳを立ち下げる。タ
イミング生成回路１９では、ＩＣＳ信号の立ち下がりに
よってワード線活性化信号ＲＡＥ信号を立ち上げ、ＲＡ
Ｅ信号の立ち上がりによって、遅延回路１９１によって
定まる時間遅延して、ＲＡＥＤ信号を立ち上げる。この
場合の遅延時間は、ビット線のプリチャージに必要な時
間である。一方、アドレスバッファ１３において、外部
アドレスＸＡＤＤの発生に応じて内部アドレスＩＡを発
生し、アドレスラッチ１４においてＲＡＥ信号の発生に
よってアドレスＩＡをラッチして内部ＸアドレスＩＸＡ
を発生して、プリデコーダ１７，ＸＤＥＣ１８を経てメ
インワード線駆動信号ＭＷＬを出力する。また、ＲＡＥ
信号の立ち上がりによって、ＤＣＳバッファ１１におい
てＩＣＳ信号を立ち上げる。リセット信号発生回路１５
から、ＩＣＳ信号の立ち下がり後、遅延回路１５１によ
って定まる時間遅延して、書き込み終了信号ＷＥＮＤが
発生することによって、タイミング生成回路１９からの
ＲＡＥ信号が立ち下がる。この場合の遅延時間は、ＩＣ
Ｓ信号が立ち下がってからデータラッチのデータがメモ
リセルに書き込み終了して、ワード線が立ち下げられる
までの時間として設定される。
【００４３】最後の書き込みサイクルでは、リセット信
号発生回路１５において、書き込み／読み出しモード信
号ＩＷＲがハイレベルになってから、遅延回路１５２で
定まる時間遅延して、書き込み終了信号ＷＥＮＤが発生
することによって、タイミング生成回路１６からのＲＡ
Ｅ信号が立ち下がる。この場合の遅延時間は、ＩＷＲ信
号が立ち上がってから、データラッチのデータがメモリ
セルに書き込み終了して、ワード線が立ち下げられるま
での時間として設定される。
号発生回路１５において、書き込み／読み出しモード信
号ＩＷＲがハイレベルになってから、遅延回路１５２で
定まる時間遅延して、書き込み終了信号ＷＥＮＤが発生
することによって、タイミング生成回路１６からのＲＡ
Ｅ信号が立ち下がる。この場合の遅延時間は、ＩＷＲ信
号が立ち上がってから、データラッチのデータがメモリ
セルに書き込み終了して、ワード線が立ち下げられるま
での時間として設定される。
【００４４】読み出しサイクルでは、ＤＷＲ信号はハイ
レベルなので、書き込み／読み出しモード信号ＩＷＲが
ハイレベルになっている。ＤＣＳバッファ１１において
ＤＣＳ信号の立ち下がりを検出して、書き込み／読み出
し動作開始信号ＩＣＳを立ち下げ、これによって、タイ
ミング生成回路１９においてワード線活性化信号ＲＡＥ
を立ち上げるとともに、遅延回路１９１によって定まる
時間遅延して、ＲＡＥＤ信号を立ち上げる。リセット信
号発生回路１５では、ＲＡＥ信号が立ち上がってから遅
延回路１５３によって定まる時間遅延して、読み出し終
了信号ＲＥＮＤが発生し、タイミング生成回路１９で
は、これによってＲＡＥ信号を立ち下げる。この場合の
遅延時間は、ＲＡＥ信号が立ち上がってから、メモリセ
ルからデータがデータラッチに読み出されるまでの時間
として設定される。さらにＲＡＥ信号の立ち下がりによ
って、ＲＡＥＤ信号を立ち下げる。
レベルなので、書き込み／読み出しモード信号ＩＷＲが
ハイレベルになっている。ＤＣＳバッファ１１において
ＤＣＳ信号の立ち下がりを検出して、書き込み／読み出
し動作開始信号ＩＣＳを立ち下げ、これによって、タイ
ミング生成回路１９においてワード線活性化信号ＲＡＥ
を立ち上げるとともに、遅延回路１９１によって定まる
時間遅延して、ＲＡＥＤ信号を立ち上げる。リセット信
号発生回路１５では、ＲＡＥ信号が立ち上がってから遅
延回路１５３によって定まる時間遅延して、読み出し終
了信号ＲＥＮＤが発生し、タイミング生成回路１９で
は、これによってＲＡＥ信号を立ち下げる。この場合の
遅延時間は、ＲＡＥ信号が立ち上がってから、メモリセ
ルからデータがデータラッチに読み出されるまでの時間
として設定される。さらにＲＡＥ信号の立ち下がりによ
って、ＲＡＥＤ信号を立ち下げる。
【００４５】次に、図１，図６〜図８を参照して、この
例の半導体記憶装置における書き込み時の動作を説明す
る。最初の書き込みサイクルにおいて、Ｘ（ロウ）アド
レスとして、外部アドレスＸＡＤＤによってＸ０が与え
られ、Ｙ（カラム）アドレスとして、外部アドレスＹＡ
ＤＤによって、Ｙ００，Ｙ０１，Ｙ０２，Ｙ０３が与え
られる。ワード線駆動信号生成回路１０Ａでは、図示さ
れない制御部からの、外部制御信号ＤＷＲに基づく書き
込み／読み出しモード信号ＩＷＲが書き込みを指示する
ロウレベルのとき、外部制御信号ＤＣＳに基づく書き込
み／読み出し動作開始信号ＩＣＳの立ち下がりによっ
て、ワード線活性化信号ＲＡＥを立ち上げる。これによ
って、外部アドレスＸＡＤＤに対応する内部アドレスＩ
ＡをＲＡＥ信号に応じてラッチして生成した内部Ｘアド
レスＩＸＡをデコードして、アドレスＸ０のメインワー
ド線ＭＷＬを駆動し、さらに図示されないサブワードド
ライバを介してサブワード線ＳＷＬを駆動するととも
に、カラムデコーダ１を介して、ＹアドレスＹ００，Ｙ
０１，Ｙ０２，Ｙ０３に対応するカラムセレクタ２，デ
ータアンプ４1 ，…とライトカラムセレクト信号線Ｗ
ＣＳを活性化する。そして順次入力された最初の書き込
みサイクルのデータＤ００，Ｄ０１，Ｄ０２，Ｄ０３
を、カラムセレクタ２によって選択されたデータラッチ
３1 ， …に並列にラッチしたのち、順次、データア
ンプ４1 ，…を経て、ＹアドレスＹ００，Ｙ０１，Ｙ
０２，Ｙ０３に対応する書き込み／読み出し回路５1
， …を介して、対応するメモリセルに書き込む。ま
た、ＲＡＥ信号の立ち上げによって、遅延回路１９１で
定まる時間遅延して、ＲＡＥＤ信号を立ち上げる。
例の半導体記憶装置における書き込み時の動作を説明す
る。最初の書き込みサイクルにおいて、Ｘ（ロウ）アド
レスとして、外部アドレスＸＡＤＤによってＸ０が与え
られ、Ｙ（カラム）アドレスとして、外部アドレスＹＡ
ＤＤによって、Ｙ００，Ｙ０１，Ｙ０２，Ｙ０３が与え
られる。ワード線駆動信号生成回路１０Ａでは、図示さ
れない制御部からの、外部制御信号ＤＷＲに基づく書き
込み／読み出しモード信号ＩＷＲが書き込みを指示する
ロウレベルのとき、外部制御信号ＤＣＳに基づく書き込
み／読み出し動作開始信号ＩＣＳの立ち下がりによっ
て、ワード線活性化信号ＲＡＥを立ち上げる。これによ
って、外部アドレスＸＡＤＤに対応する内部アドレスＩ
ＡをＲＡＥ信号に応じてラッチして生成した内部Ｘアド
レスＩＸＡをデコードして、アドレスＸ０のメインワー
ド線ＭＷＬを駆動し、さらに図示されないサブワードド
ライバを介してサブワード線ＳＷＬを駆動するととも
に、カラムデコーダ１を介して、ＹアドレスＹ００，Ｙ
０１，Ｙ０２，Ｙ０３に対応するカラムセレクタ２，デ
ータアンプ４1 ，…とライトカラムセレクト信号線Ｗ
ＣＳを活性化する。そして順次入力された最初の書き込
みサイクルのデータＤ００，Ｄ０１，Ｄ０２，Ｄ０３
を、カラムセレクタ２によって選択されたデータラッチ
３1 ， …に並列にラッチしたのち、順次、データア
ンプ４1 ，…を経て、ＹアドレスＹ００，Ｙ０１，Ｙ
０２，Ｙ０３に対応する書き込み／読み出し回路５1
， …を介して、対応するメモリセルに書き込む。ま
た、ＲＡＥ信号の立ち上げによって、遅延回路１９１で
定まる時間遅延して、ＲＡＥＤ信号を立ち上げる。
【００４６】外部制御信号ＤＣＳに基づく書き込み／読
み出し動作開始信号ＩＣＳの立ち下がりによって、遅延
回路１５１によって定まる時間遅延して書き込み終了信
号ＷＥＮＤが発生し、これによってタイミング生成回路
１９では、ワード線活性化信号ＲＡＥが立ち下がってワ
ード線が立ち下げられるとともに、ＲＡＥ信号の立ち下
がりから遅延回路１９１によって定まる時間経過後にＲ
ＡＥＤ信号が立ち下がることによって、ＲＡＥ信号が再
び立ち上がり、ＩＣＳ信号も立ち上がる。この際、ＲＡ
Ｅ信号が立ち下がって、再び立ち上がるまでの時間に、
図１に示すＰＢＬ信号を活性化することによって、ビッ
ト線ＢＬ，／ＢＬのプリチャージが行われる。また、デ
ータアンプＤＡによって、データ線ＤＬ，／ＤＬがプリ
チャージされる。
み出し動作開始信号ＩＣＳの立ち下がりによって、遅延
回路１５１によって定まる時間遅延して書き込み終了信
号ＷＥＮＤが発生し、これによってタイミング生成回路
１９では、ワード線活性化信号ＲＡＥが立ち下がってワ
ード線が立ち下げられるとともに、ＲＡＥ信号の立ち下
がりから遅延回路１９１によって定まる時間経過後にＲ
ＡＥＤ信号が立ち下がることによって、ＲＡＥ信号が再
び立ち上がり、ＩＣＳ信号も立ち上がる。この際、ＲＡ
Ｅ信号が立ち下がって、再び立ち上がるまでの時間に、
図１に示すＰＢＬ信号を活性化することによって、ビッ
ト線ＢＬ，／ＢＬのプリチャージが行われる。また、デ
ータアンプＤＡによって、データ線ＤＬ，／ＤＬがプリ
チャージされる。
【００４７】次の書き込みサイクルにおいて、Ｘ（ロ
ウ）アドレスとして、外部アドレスＸＡＤＤによってＸ
１が与えられ、Ｙ（カラム）アドレスとして、外部アド
レスＹＡＤＤによって、Ｙ１０，Ｙ１１，Ｙ１２，Ｙ１
３が与えられる。ＲＡＥ信号が再び立ち上がることによ
って、アドレスＸ１のメインワード線ＭＷＬを駆動し、
さらに図示されないサブワードドライバを介してサブワ
ード線ＳＷＬを駆動するとともに、ＹアドレスＹ１０，
Ｙ１１，Ｙ１２，Ｙ１３に対応するカラムセレクタ２，
データアンプ４１ ，…とライトカラムセレクト信号線
ＷＣＳを活性化する。そして順次入力された次の書き込
みサイクルのデータＤ１０，Ｄ１１，Ｄ１２，Ｄ１３
を、カラムセレクタ２によって選択されたデータラッチ
３１ ， …に並列にラッチしたのち、順次、データア
ンプ４１ ，…を経て、ＹアドレスＹ１０，Ｙ１１，Ｙ
１２，Ｙ１３に対応する書き込み／読み出し回路５
１ ， …を介して、対応するメモリセルに書き込む。
ウ）アドレスとして、外部アドレスＸＡＤＤによってＸ
１が与えられ、Ｙ（カラム）アドレスとして、外部アド
レスＹＡＤＤによって、Ｙ１０，Ｙ１１，Ｙ１２，Ｙ１
３が与えられる。ＲＡＥ信号が再び立ち上がることによ
って、アドレスＸ１のメインワード線ＭＷＬを駆動し、
さらに図示されないサブワードドライバを介してサブワ
ード線ＳＷＬを駆動するとともに、ＹアドレスＹ１０，
Ｙ１１，Ｙ１２，Ｙ１３に対応するカラムセレクタ２，
データアンプ４１ ，…とライトカラムセレクト信号線
ＷＣＳを活性化する。そして順次入力された次の書き込
みサイクルのデータＤ１０，Ｄ１１，Ｄ１２，Ｄ１３
を、カラムセレクタ２によって選択されたデータラッチ
３１ ， …に並列にラッチしたのち、順次、データア
ンプ４１ ，…を経て、ＹアドレスＹ１０，Ｙ１１，Ｙ
１２，Ｙ１３に対応する書き込み／読み出し回路５
１ ， …を介して、対応するメモリセルに書き込む。
【００４８】書き込みサイクルの終了によって、ＤＷＲ
信号がハイレベルになると、ワード線駆動信号生成回路
１０Ａでは、ＩＷＲ信号がハイレベルになることによっ
て、リセット信号発生回路１５から書き込み終了信号Ｗ
ＥＮＤ信号が発生し、これによってタイミング生成回路
１９では、ＲＡＥ信号が立ち下がるのでワード線が立ち
下げられ、さらにＲＡＥＤ信号も立ち下がって、書き込
み動作が終了する。
信号がハイレベルになると、ワード線駆動信号生成回路
１０Ａでは、ＩＷＲ信号がハイレベルになることによっ
て、リセット信号発生回路１５から書き込み終了信号Ｗ
ＥＮＤ信号が発生し、これによってタイミング生成回路
１９では、ＲＡＥ信号が立ち下がるのでワード線が立ち
下げられ、さらにＲＡＥＤ信号も立ち下がって、書き込
み動作が終了する。
【００４９】次に、図１，図６，図７，図９を参照し
て、この例の半導体記憶装置における読み出し時の動作
を説明する。最初の読み出しサイクルにおいて、Ｘ（ロ
ウ）アドレスとして、外部アドレスＸＡＤＤによってＸ
０が与えられ、Ｙ（カラム）アドレスとして、外部アド
レスＹＡＤＤによって、Ｙ００，Ｙ０１，Ｙ０２，Ｙ０
３が与えられる。このとき、制御部からの書き込み／読
み出しの別を指示するＤＷＲ信号はハイレベルであっ
て、書き込み／読み出しモード信号ＩＷＲも読み出し指
示に対応してハイレベルである。書き込み／読み出しの
動作開始を指示するＤＣＳ信号の発生によって、ワード
線駆動信号生成回路１０Ａにおいて書き込み／読み出し
動作開始信号ＩＣＳが立ち下がることによって、ワード
線活性化信号ＲＡＥが立ち上がる。これによって、外部
アドレスＸＡＤＤに対応する内部アドレスＩＡをＲＡＥ
信号に応じてラッチして生成した内部ＸアドレスＩＸＡ
をデコードして、アドレスＸ０のメインワード線ＭＷＬ
を駆動し、さらに図示されないサブワードドライバを介
してサブワード線ＳＷＬを駆動するとともに、アドレス
デコーダ１を介して、ＹアドレスＹ００，Ｙ０１，Ｙ０
２，Ｙ０３に対応するカラムセレクタ２，データアンプ
４１ ，…を活性化することによって、ＹアドレスＹ０
０，Ｙ０１，Ｙ０２，Ｙ０３に対応する書き込み／読み
出し回路５１ ， …を介して、対応するメモリセルか
ら読み出された最初の読み出しサイクルのデータＤ０
０，Ｄ０１，Ｄ０２，Ｄ０３を、データアンプ４１ ，
…を経て、データラッチ３１ ， …に並列にラッチした
のち、順次、カラムセレクタ２を介して、所定のレイテ
ンシに相当するクロック時間後に、データＤＱとして入
出力線Ｉ／Ｏに出力する。
て、この例の半導体記憶装置における読み出し時の動作
を説明する。最初の読み出しサイクルにおいて、Ｘ（ロ
ウ）アドレスとして、外部アドレスＸＡＤＤによってＸ
０が与えられ、Ｙ（カラム）アドレスとして、外部アド
レスＹＡＤＤによって、Ｙ００，Ｙ０１，Ｙ０２，Ｙ０
３が与えられる。このとき、制御部からの書き込み／読
み出しの別を指示するＤＷＲ信号はハイレベルであっ
て、書き込み／読み出しモード信号ＩＷＲも読み出し指
示に対応してハイレベルである。書き込み／読み出しの
動作開始を指示するＤＣＳ信号の発生によって、ワード
線駆動信号生成回路１０Ａにおいて書き込み／読み出し
動作開始信号ＩＣＳが立ち下がることによって、ワード
線活性化信号ＲＡＥが立ち上がる。これによって、外部
アドレスＸＡＤＤに対応する内部アドレスＩＡをＲＡＥ
信号に応じてラッチして生成した内部ＸアドレスＩＸＡ
をデコードして、アドレスＸ０のメインワード線ＭＷＬ
を駆動し、さらに図示されないサブワードドライバを介
してサブワード線ＳＷＬを駆動するとともに、アドレス
デコーダ１を介して、ＹアドレスＹ００，Ｙ０１，Ｙ０
２，Ｙ０３に対応するカラムセレクタ２，データアンプ
４１ ，…を活性化することによって、ＹアドレスＹ０
０，Ｙ０１，Ｙ０２，Ｙ０３に対応する書き込み／読み
出し回路５１ ， …を介して、対応するメモリセルか
ら読み出された最初の読み出しサイクルのデータＤ０
０，Ｄ０１，Ｄ０２，Ｄ０３を、データアンプ４１ ，
…を経て、データラッチ３１ ， …に並列にラッチした
のち、順次、カラムセレクタ２を介して、所定のレイテ
ンシに相当するクロック時間後に、データＤＱとして入
出力線Ｉ／Ｏに出力する。
【００５０】これと同時に、ワード線駆動信号生成回路
１０Ａでは、リセット信号発生回路１５においてＲＡＥ
信号の立ち上がりから遅延回路１５３によって定まる一
定時間後に、読み出し終了信号ＲＥＮＤを発生し、タイ
ミング生成回路１９では、これによってＲＡＥ信号を立
ち下げ、さらに遅延回路１９１によって定まる時間経過
時にＲＡＥＤ信号を立ち下げる。この際、ＲＡＥ信号の
立ち下がりによってメインワード線駆動信号ＭＷＬが立
ち下げられ、ワード線が立ち下がるので、図１に示すプ
リチャージビットライン信号ＰＢＬを活性化することに
よって、ビット線ＢＬ，／ＢＬのプリチャージが行われ
る。またデータアンプＤＡによって、データ線ＤＬ，／
ＤＬがプリチャージされる。
１０Ａでは、リセット信号発生回路１５においてＲＡＥ
信号の立ち上がりから遅延回路１５３によって定まる一
定時間後に、読み出し終了信号ＲＥＮＤを発生し、タイ
ミング生成回路１９では、これによってＲＡＥ信号を立
ち下げ、さらに遅延回路１９１によって定まる時間経過
時にＲＡＥＤ信号を立ち下げる。この際、ＲＡＥ信号の
立ち下がりによってメインワード線駆動信号ＭＷＬが立
ち下げられ、ワード線が立ち下がるので、図１に示すプ
リチャージビットライン信号ＰＢＬを活性化することに
よって、ビット線ＢＬ，／ＢＬのプリチャージが行われ
る。またデータアンプＤＡによって、データ線ＤＬ，／
ＤＬがプリチャージされる。
【００５１】次の読み出しサイクルにおいて、Ｘ（ロ
ウ）アドレスとして、外部アドレスＸＡＤＤによってＸ
１が与えられ、Ｙ（カラム）アドレスとして、外部アド
レスＹＡＤＤによって、Ｙ１０，Ｙ１１，Ｙ１２，Ｙ１
３が与えられることによって、最初の読み出しサイクル
と同様にして、次の読み出しサイクルのデータＤ１０，
Ｄ１１，Ｄ１２，Ｄ１３が読み出され、その後、ビット
線ＢＬ，／ＢＬ及びデータ線ＤＬ，／ＤＬのプリチャー
ジが行われる。
ウ）アドレスとして、外部アドレスＸＡＤＤによってＸ
１が与えられ、Ｙ（カラム）アドレスとして、外部アド
レスＹＡＤＤによって、Ｙ１０，Ｙ１１，Ｙ１２，Ｙ１
３が与えられることによって、最初の読み出しサイクル
と同様にして、次の読み出しサイクルのデータＤ１０，
Ｄ１１，Ｄ１２，Ｄ１３が読み出され、その後、ビット
線ＢＬ，／ＢＬ及びデータ線ＤＬ，／ＤＬのプリチャー
ジが行われる。
【００５２】このように、この例の半導体記憶装置で
は、書き込みサイクルでは、データラッチに保持された
データがメモリセルに書き込まれてからプリチャージに
必要な時間経過後に、次の書き込みサイクルを開始する
ようにし、読み出しサイクルでは、データをデータラッ
チに読み出してからプリチャージを行ったのち、次の読
み出しサイクルを開始するようにしたので、書き込み／
読み出しサイクルが連続する場合に、書き込み／読み出
し動作を連続的に実行することができるとともに、最初
の書き込み／読み出しサイクルでは、ＤＣＳ信号の発生
によって、第１実施例のようにＩＷＲ信号の論理を行う
ことなく、直ちにＲＡＥ信号を立ち上げてワード線を活
性化するので、書き込み／読み出しのアクセス時間を短
縮することができる。
は、書き込みサイクルでは、データラッチに保持された
データがメモリセルに書き込まれてからプリチャージに
必要な時間経過後に、次の書き込みサイクルを開始する
ようにし、読み出しサイクルでは、データをデータラッ
チに読み出してからプリチャージを行ったのち、次の読
み出しサイクルを開始するようにしたので、書き込み／
読み出しサイクルが連続する場合に、書き込み／読み出
し動作を連続的に実行することができるとともに、最初
の書き込み／読み出しサイクルでは、ＤＣＳ信号の発生
によって、第１実施例のようにＩＷＲ信号の論理を行う
ことなく、直ちにＲＡＥ信号を立ち上げてワード線を活
性化するので、書き込み／読み出しのアクセス時間を短
縮することができる。
【００５３】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があっても、この発明に含まれる。例えば、第１実
施例の場合の遅延回路１６１は、ＩＣＳ信号とＩＷＲ信
号のタイミング関係を適当に設定することによって、省
略することも可能である。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があっても、この発明に含まれる。例えば、第１実
施例の場合の遅延回路１６１は、ＩＣＳ信号とＩＷＲ信
号のタイミング関係を適当に設定することによって、省
略することも可能である。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、ワード線とビット線とによって定まる書き込み／読
み出し回路を介してメモリセルにデータを読み書きする
半導体記憶装置において、ビット線に入出力データを分
配するカラムセレクタから書き込み／読み出し回路に接
続するデータ線に、バースト的に書き込み又は読み出し
されるデータを一時保持するデータラッチを挿入すると
ともに、書き込みサイクルでは、データラッチに保持さ
れたデータがメモリセルに書き込まれてからプリチャー
ジに必要な時間経過後に、次の書き込みサイクルを開始
するようにし、読み出しサイクルでは、データをデータ
ラッチに読み出してからプリチャージを行ったのち、次
の読み出しサイクルを開始するようにしたので、書き込
み／読み出しサイクルが連続する場合に、書き込み／読
み出し動作を連続的に実行することができる。また、最
初の書き込み／読み出しサイクルでは、書き込み／読み
出し動作開始信号の発生によって、直ちにワード線活性
化信号を立ち上げてワード線を活性化するようにしたの
で、書き込み／読み出しのアクセス時間を短縮すること
ができる。
ば、ワード線とビット線とによって定まる書き込み／読
み出し回路を介してメモリセルにデータを読み書きする
半導体記憶装置において、ビット線に入出力データを分
配するカラムセレクタから書き込み／読み出し回路に接
続するデータ線に、バースト的に書き込み又は読み出し
されるデータを一時保持するデータラッチを挿入すると
ともに、書き込みサイクルでは、データラッチに保持さ
れたデータがメモリセルに書き込まれてからプリチャー
ジに必要な時間経過後に、次の書き込みサイクルを開始
するようにし、読み出しサイクルでは、データをデータ
ラッチに読み出してからプリチャージを行ったのち、次
の読み出しサイクルを開始するようにしたので、書き込
み／読み出しサイクルが連続する場合に、書き込み／読
み出し動作を連続的に実行することができる。また、最
初の書き込み／読み出しサイクルでは、書き込み／読み
出し動作開始信号の発生によって、直ちにワード線活性
化信号を立ち上げてワード線を活性化するようにしたの
で、書き込み／読み出しのアクセス時間を短縮すること
ができる。
【図１】この発明の第１実施例である半導体記憶装置の
電気的構成を示すブロック図である。
電気的構成を示すブロック図である。
【図２】同半導体記憶装置におけるワード線駆動信号生
成回路の電気的構成を示すブロック図である。
成回路の電気的構成を示すブロック図である。
【図３】同ワード線駆動信号生成回路の電気的構成を示
すブロック図である。
すブロック図である。
【図４】同半導体記憶装置における書き込み時の各部動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図５】同半導体記憶装置における書き込み時の各部動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図６】この発明の第２実施例である半導体記憶装置に
おけるワード線駆動信号生成回路の電気的構成を示すブ
ロック図である。
おけるワード線駆動信号生成回路の電気的構成を示すブ
ロック図である。
【図７】同ワード線駆動信号生成回路の電気的構成を示
すブロック図である。
すブロック図である。
【図８】同半導体記憶装置における書き込み時の各部動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図９】同半導体記憶装置における書き込み時の各部動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図１０】複数バンクからなるメモリセルアレイを有す
るＳＤＲＡＭの電気的構成を示すブロック図である。
るＳＤＲＡＭの電気的構成を示すブロック図である。
【図１１】ＳＤＲＡＭの書き込み動作を説明するタイミ
ングチャートである。
ングチャートである。
【図１２】ＳＤＲＡＭの読み出し動作を説明するタイミ
ングチャートである。
ングチャートである。
１ カラムデコーダ ２ カラムセレクタ ３１ 〜３ｎ データラッチ ４１ 〜４ｎ データアンプ ５１ 〜５４ 書き込み／読み出し回路（書き込
み／読み出し手段） １０，１０Ａ ワード線駆動信号生成回路（ワード
線駆動信号生成手段） １１ ＤＣＳバッファ １２ ＤＷＲバッファ １３ アドレスバッファ １４ アドレスラッチ １５ タイミング生成回路 １６，１９ リセット信号発生回路 １７ プリデコーダ １８ Ｘデコーダ
み／読み出し手段） １０，１０Ａ ワード線駆動信号生成回路（ワード
線駆動信号生成手段） １１ ＤＣＳバッファ １２ ＤＷＲバッファ １３ アドレスバッファ １４ アドレスラッチ １５ タイミング生成回路 １６，１９ リセット信号発生回路 １７ プリデコーダ １８ Ｘデコーダ
Claims (5)
- 【請求項１】 ロウアドレスに応じてワード線を選択
し、カラムアドレスに応じてビット線を選択することに
よって、該ワード線とビット線とによって定まる書き込
み／読み出し手段を介してメモリセルに対するデータの
書き込み又は読み出しを行う半導体装置おいて、 前記書き込み／読み出し手段と入出力データを分配する
カラムセレクタとの間に、書き込み又は読み出しされる
データを一時保持するデータラッチを設けるとともに、 前記ワード線を活性化するための信号を生成するワード
線駆動信号生成手段が、 書き込みを指示する書き込み／読み出しモード信号の発
生によって第１の所定遅延時間後にワンショット化して
発生した信号と、書き込み／読み出し動作開始信号の発
生によって第２の所定遅延時間後にワンショット化して
発生した信号との論理積によってデータ書き込み終了を
示す書き込み終了信号を発生する手段と、前記ワード線
活性化信号の発生によって第３の所定遅延時間後にワン
ショット化してデータ読み出し終了を示す読み出し終了
信号を発生する手段とからなるリセット信号発生手段
と、 読み出し状態のとき前記書き込み／読み出し動作開始信
号の発生によって第４の所定遅延時間後に発生した信号
を選択し、書き込み状態のとき前記書き込み／読み出し
動作開始信号の発生によって前記第４の所定遅延時間と
第５の所定遅延時間の和の時間後に発生した信号を選択
してラッチすることによって前記ワード線活性化信号を
発生するとともに、前記書き込み終了信号と読み出し終
了信号との論理和の信号によって、前記ラッチを解除し
て前記ワード線活性化信号を停止するタイミング生成手
段とを少なくとも備えていることを特徴とする半導体記
憶装置。 - 【請求項２】 前記タイミング生成手段において、前記
第４の所定遅延時間が、設計マージンとして設定され、
前記第５の所定遅延時間が、前記メモリセルへのデータ
書き込みと前記ビット線のプリチャージとに必要な時間
として設定されていることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 ロウアドレスに応じてワード線を選択
し、カラムアドレスに応じてビット線を選択することに
よって、該ワード線とビット線とによって定まる書き込
み／読み出し手段を介してメモリセルに対するデータの
書き込み又は読み出しを行う半導体記憶装置において、 前記書き込み／読み出し手段と入出力データを分配する
カラムセレクタとの間に、書き込み又は読み出しされる
データを一時保持するデータラッチを設けるとともに、 前記ワード線を活性化するための信号を生成するワード
線駆動信号生成手段が、 書き込みを指示する書き込み／読み出しモード信号の発
生によって第１の所定遅延時間後にワンショット化して
発生した信号と、書き込み／読み出し動作開始信号の発
生によって第２の所定遅延時間後にワンショット化して
発生した信号との論理積によってデータ書き込み終了を
示す書き込み終了信号を発生する手段と、前記ワード線
活性化信号の発生によって第３の所定遅延時間後にワン
ショット化してデータ読み出し終了を示す読み出し終了
信号を発生する手段とからなるリセット信号発生手段
と、 前記書き込み終了信号及び読み出し終了信号が発生しな
い状態で前記書き込み／読み出し動作開始信号をラッチ
した信号によって前記ワード線活性化信号を出力し、前
記ワード線活性化信号を第４の所定時間遅延して前記ビ
ット線のプリチャージの終了を示す遅延したワード線活
性化信号を出力するとともに、前記書き込み停止信号と
読み出し停止信号との論理和の信号の発生によって、前
記ワード線活性化信号を停止して前記遅延したワード線
活性化信号を停止するタイミング生成手段とを少なくと
も備えていることを特徴とする半導体記憶装置。 - 【請求項４】 前記タイミング生成手段において、前記
第４の所定遅延時間が、前記ビット線をプリチャージす
るのに必要な時間として設定されていることを特徴とす
る請求項３記載の半導体記憶装置。 - 【請求項５】 前記リセット信号発生手段において、前
記第１の所定遅延時間が、前記書き込み／読み出し動作
開始信号の立ち下がり後前記メモリセルへのデータ書き
込みが終了して前記ワード線活性化信号が立ち下げられ
るまでの時間 として設定され、前記第２の所定遅延時間
が、前記書き込み／読み出しモード信号が書き込み状態
になった後前記メモリセルへの書き込みが終了して前記
ワード線活性化信号が立ち下げられるまでの時間として
設定され、前記第３の所定遅延時間が、前記ワード線活
性化信号が立ち上がってから前記データラッチにデータ
が読み出されて前記ワード線活性化信号が立ち下げられ
るまでの時間として設定されていることを特徴とする請
求項１乃至４のいずれか一記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36551698A JP3267259B2 (ja) | 1998-12-22 | 1998-12-22 | 半導体記憶装置 |
| KR1019990059573A KR100325043B1 (ko) | 1998-12-22 | 1999-12-21 | 반도체 메모리 장치 |
| US09/468,294 US6208563B1 (en) | 1998-12-22 | 1999-12-21 | Semiconductor memory device which continuously performs read/write operations with short access time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36551698A JP3267259B2 (ja) | 1998-12-22 | 1998-12-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000187982A JP2000187982A (ja) | 2000-07-04 |
| JP3267259B2 true JP3267259B2 (ja) | 2002-03-18 |
Family
ID=18484459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36551698A Expired - Fee Related JP3267259B2 (ja) | 1998-12-22 | 1998-12-22 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6208563B1 (ja) |
| JP (1) | JP3267259B2 (ja) |
| KR (1) | KR100325043B1 (ja) |
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|---|---|---|---|---|
| JP2001035158A (ja) | 1999-07-22 | 2001-02-09 | Nec Corp | メモリアクセス方法及びメモリアクセス方式 |
| KR100816915B1 (ko) * | 2000-07-07 | 2008-03-26 | 모사이드 테크놀로지스, 인코포레이티드 | 일정한 액세스 레이턴시를 지닌 고속 ｄｒａｍ 및 메모리 소자 |
| JP3851865B2 (ja) * | 2001-12-19 | 2006-11-29 | 株式会社東芝 | 半導体集積回路 |
| JP4200420B2 (ja) * | 2002-06-13 | 2008-12-24 | パナソニック株式会社 | 半導体記憶装置および半導体記憶装置の書き込み方法 |
| DE10232962B4 (de) * | 2002-07-19 | 2004-07-08 | Infineon Technologies Ag | Schaltung und Verfahren zum Schreiben und Auslesen von Daten aus einer dynamischen Speicherschaltung |
| US7127584B1 (en) * | 2003-11-14 | 2006-10-24 | Intel Corporation | System and method for dynamic rank specific timing adjustments for double data rate (DDR) components |
| KR100825022B1 (ko) * | 2006-08-31 | 2008-04-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
| TW200947462A (en) * | 2008-05-05 | 2009-11-16 | Nat Univ Tsing Hua | Dual mode accessing signal control apparatus and dual mode timing signal generating apparatus |
| US20110149667A1 (en) * | 2009-12-23 | 2011-06-23 | Fatih Hamzaoglu | Reduced area memory array by using sense amplifier as write driver |
| US8482962B2 (en) * | 2011-04-27 | 2013-07-09 | Robert Newton Rountree | Low noise memory array |
| KR20180058478A (ko) * | 2016-11-24 | 2018-06-01 | 에스케이하이닉스 주식회사 | 반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 리드 및 라이트 동작 방법 |
| CN116206651B (zh) * | 2023-05-05 | 2023-07-14 | 华中科技大学 | 一种宽电压域sram读写时序控制电路及方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2646032B2 (ja) * | 1989-10-14 | 1997-08-25 | 三菱電機株式会社 | Ｌｉｆｏ方式の半導体記憶装置およびその制御方法 |
| JP2823466B2 (ja) * | 1993-01-28 | 1998-11-11 | 株式会社東芝 | 半導体記憶装置 |
| KR970003238A (ko) * | 1995-06-30 | 1997-01-28 | 김주용 | 연속 라이팅이 가능한 디램 |
| KR0165362B1 (ko) * | 1995-12-19 | 1999-02-01 | 김광호 | 연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법 |
| US5749086A (en) * | 1996-02-29 | 1998-05-05 | Micron Technology, Inc. | Simplified clocked DRAM with a fast command input |
| US5815458A (en) * | 1996-09-06 | 1998-09-29 | Micron Technology, Inc. | System and method for writing data to memory cells so as to enable faster reads of the data using dual wordline drivers |
| KR100245276B1 (ko) * | 1997-03-15 | 2000-02-15 | 윤종용 | 버스트 모드 성능을 갖는 랜덤 억세스 메모리 장치 및 그의 동작 방법 |
| US5828612A (en) * | 1997-10-27 | 1998-10-27 | Motorola, Inc. | Method and circuit for controlling a precharge cycle of a memory device |
| US6021083A (en) * | 1997-12-05 | 2000-02-01 | Macronix International Co., Ltd. | Block decoded wordline driver with positive and negative voltage modes |
-
1998
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