KR0165362B1 - 연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법 - Google Patents

연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법 Download PDF

Info

Publication number
KR0165362B1
KR0165362B1 KR1019950052235A KR19950052235A KR0165362B1 KR 0165362 B1 KR0165362 B1 KR 0165362B1 KR 1019950052235 A KR1019950052235 A KR 1019950052235A KR 19950052235 A KR19950052235 A KR 19950052235A KR 0165362 B1 KR0165362 B1 KR 0165362B1
Authority
KR
South Korea
Prior art keywords
cycle
address
data
input
semiconductor memory
Prior art date
Application number
KR1019950052235A
Other languages
English (en)
Other versions
KR970051210A (ko
Inventor
한규한
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950052235A priority Critical patent/KR0165362B1/ko
Publication of KR970051210A publication Critical patent/KR970051210A/ko
Application granted granted Critical
Publication of KR0165362B1 publication Critical patent/KR0165362B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

라이트 사이클 시간을 줄이기 위하여 프리챠아지 사이클을 감소시켜 연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법을 개시한다.
반도체 메모리 셀 어레이와 셀 어레이에 데이터를 저장하기 위한 어드레스 입력수단, 데이터 입력수단, 셀 어레이로의 데이터 출력 수단 등의 일련의 회로를 가진 반도체 메모리의 라이트 방법에 있어서,
동일한 사이클내에서 프리챠아지시 주어진 동일 데이터로 사이클 활성화시 입력되는 어드레스에 따라 연속적으로 특정한 저장 수단에 라이트하는 것을 특징으로 하는 반도체 메모리 라이트 방법을 제공한다.
상기 어드레스는 사이클의 프리챠아지시 첫 번째 어드레스가 주어지고 사이클 활성화시 정해진 시간 간격에 따라 연속적으로 입력되어진다.
따라서, 본 발명에 의하면 사이클 활성화시 라이트할 어드레스를 계속 받아들여서 다수의 어드레스에 동일한 데이터를 연속적으로 라이트함으로써 각 어드레스의 라이트에 필요하던 프리챠아지 시간을 제거하여 전체 라이트 시간을 줄임으로써 시스템 성능 향상에 기여한다.

Description

연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법
제1도는 반도체 메모리 장치에서 라이트 사이클을 나타낸 종래기술의 타이밍도이다.
제2도는 종래기술의 어드레스 버퍼 제어 신호인 PIYALB 및 어드레스 전이 검출 신호인 ATSB를 발생시키는 회로를 나타낸다.
제3도는 반도체 메모리 장치에서 본 발명에 의한 라이트 사이클을 나타낸 타이밍도이다.
제4도는 본 발명의 어드레스 버퍼 제어 신호인 PIYALB 및 어드레스 전이 검출 신호인 ATSB를 발생시키는 회로를 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
CASB : 사이클 마스터 클록 ADDR : 입력 어드레스
DATA : 입력 데이터 PIYALB : 어드레스 입력 버퍼 제어신호
ATSB : 어드레스 전이 검출 신호 IOEQ : 입출력 라인 균등화 신호
DTCP : 입출력 라인으로의 데이터 라이트 신호
PISWE : 연속적인 라이트 사이클 인에이블 마스터 신호
DSL : 어드레스에 의한 입출력 라인과 비트라인 연결 트랜지스터의 게이트 신호
본 발명은 반도체 메모리 라이트 방법에 관한 것으로, 특히 연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법에 관한 것이다.
비디오 램의 등장과 함께 많은 시스템 메이커들은 시스템의 성능 향상을 위해 비디오 램과 같은 그래픽 버퍼를 사용해왔다. 주로 CRT(Cathoderay tube)에 공급되는 데이터를 저장하기 위한 프레임 버퍼로 사용되어 지는 비디오 램이나 윈도우 램류의 대표적인 기능인 블록 라이트는 한 사이클에서 다수 칼럼에 데이터를 저장하는 특징을 갖는다. 이는 그래픽용이라는 특성상 동일 데이터가 많은 부분을 차지하는 이유에서 다수 칼럼에 동일 데이터가 저장되도록 고안된 기능이다.
하지만 레이아웃적인 제한으로 4 비트, 8비트로 제한되어 사용되고 있고, 이는 현재 일반적인 CRT의 해상도(RESOLUTION)가 1024*768로 필요 데이터 수는 1024*768*8(1 픽셀=8비트) 임을 감안할 때 굉장히 작은 수이다. 따라서 비록 블록 라이트를 이용하여 데이터 저장을 한다 해도 수없이 많은 사이클이 필요함을 알 수 있다.
블록 라이트 사이클을 포함한 기존의 라이트 사이클은 프리챠아지 사이클시 저장할 데이터와 지정된 어드레스를 입력하고 사이클 활성시 지정된 어드레스에 입력된 데이터를 라이트한다.
제1도는 반도체 메모리 장치에서 라이트 사이클을 나타낸 종래기술의 타이밍도이다.
타이밍도를 보면 어드레스 입력을 받아들이는 버퍼를 제어하는 PIYALB신호의 사이클이 활성되면서 '하이(High)'상태로 변하기 때문에 어드레스를 활성구간에서는 받아들이지 않게 된다. 구체적으로, PIYALB라는 칼럼 어드레스 버퍼의 입력을 제어하는 신호를 통해서 PIYALB가 '로우(LOW)'인 경우에 tCP 즉, 사이클 프리챠아지 시간 동안 어드레스를 받아들인다. 또한, PIYALB는 사이클 활성화시에는 '하이(HIGH)' 상태가 되어 어드레스를 받아들이지 않는다.
IOEQ는 입출력 라인에 데이터를 라이트하기 전 입출력 라인의 균등화(equalization)를 시키는데 이 신호는 어드레스 전이시 펄스를 갖는 ATSB의 제어를 받는다. DTCP는 입출력 라인에 데이터를 라이트하는 신호이다.
제2도는 종래기술의 어드레스 버퍼 제어 신호인 PIYALB 및 어드레스전이 검출 신호인 ATSB를 발생시키는 회로를 나타낸다.
도면을 참조하면 로우(ROW)신호인 PIR과 칼럼(COLUMN)신호인 PIC를 입력으로 하여 어드레스 버퍼 제어 신호인 PIYALB를 생성한다. 또한, 어드레스 전이 신호인 PATS를 버퍼링하여 어드레스 전이 검출 신호인 ATSB를 발생시킨다.
상술한 바와 같이 종래기술의 데이터 라이트 사이클은 입력되는 데이터가 동일하다해도 데이터와 이를 검출하기 위해 매번 클록의 전이(TRANSITION)을 통해 프리챠아지 사이클이 요구된다. 즉, 프리차아지 시간이 항상 필요한 것이다. 이러한 사이클 시간의 증가는 시스템 성능향상에 장애가 된다.
특히, 이러한 동작이 주된 기능인 블록 라이트가 대표적인 기능이고 이 블록 라이트 또한 1회 사이클에 라이트할 수 있는 칼럼수는 제한되어 있기 때문에 프리챠아지 사이클에 의한 전체 라이트 시간의 증가는 막을 수 없다.
따라서, 본 발명의 목적은 상기 문제점을 극복하여 동일한 데이터를 연속적으로 다수의 칼럼 어드레스에 저장하고자 할 때 사이클 시간을 줄이기 위하여 프리챠아지 사이클을 감소 시켜 연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은,
반도체 메모리 셀 어레이와 셀 어레이에 데이터를 저장하기 위한 어드레스 입력수단, 데이터 입력수단, 셀 어레이로의 데이터 출력 수단 등의 일련의 회로를 가진 반도체 메모리의 라이트 방법에 있어서,
동일한 사이클내에서 프리챠아지시 주어진 동일 데이터로 사이클 활성화시 입력되는 어드레스에 따라 연속적으로 특정한 저장 수단에 라이트하는 것을 특징으로 하는 반도체 메모리 라이트 방법을 제공한다.
상기 어드레스는 사이클의 프리챠아지시 첫 번째 어드레스가 주어지고 사이클 활성화시 정해진 시간 간격에 따라 연속적으로 입력되어진다.
상기 입력되는 어드레스를 연속적으로 받아들이기 위해 상기 어드레스 입력 수단을 열도록 한다.
상기 프리챠아지 사이클은 라이트하고자하는 마지막 어드레스가 끝나는 시점을 기준으로하여 이루어진다.
상기 사이클 활성화시 일정시간의 데이터 입력외의 또다른 에이터 입력없이 다수 어드레스에 데이터를 저장한다.
상기 사이클 활성화시 입력되는 어드레스에 연속적인 라이트가 이루어지는 동안 어드레스 이외의 클록은 전이하지 않게 한다.
따라서, 본 발명에 의하면 사이클 활성화시 라이트할 어드레스를 계속 받아들여서 다수의 어드레스에 동일한 데이터를 연속적으로 라이트함으로써 각 어드레스의 라이트에 필요하던 프리챠아지 시간을 제거하여 전체 라이트 시간을 줄임으로써 시스템 성능 향상에 기여한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제3도는 반도체 메모리 장치에서 본 발명에 의한 라이트 사이클을 나타낸 타이밍도이다.
제4도는 본 발명의 어드레스 버퍼 제어 신호인 PIYALB 및 어드레스 전이 검출 신호인 ATSB를 발생시키는 회로를 나타낸다.
도면을 참조하면 로우(ROW)신호인 PIR과 칼럼(COLUMN)신호인 PIC 및 연속적인 라이트 사이클 인에이블 마스터 신호인 PISWE를 입력으로 하여 어드레스 버퍼 제어 신호인 PIYALB을 생성한다. 또한, 어드레스 전이 신호인 PATS와 연속적인 라이트 사이클 인에이블 마스터 신호인 PISWE를 입력으로 하는 NOR게이트와 인버터를 거쳐 어드레스 전이 검출 신호인 ATSB를 발생시킨다.
본 발명은 기존의 라이트 사이클에서 동일한 데이터를 연속적으로 다수의 칼럼 어드레스에 저장하고자 할 때 사이클 시간을 줄이기 위해 기존의 라이트 사이클에서 프리챠아지 시간을 통해 저장될 데이터와 어드레스를 받아들이던 것을 데이터는 프리챠아지 시간에서 받아들이고 어드레스는 프리챠아지 시간시 첫 번째 어드레스를 받아들이고 일정시간 후 사이클 활성화시 또 다른 어드레스를 연속적으로 받아들임으로써 원하는 어드레스에 프리챠아지 시간 없이 연속적으로 데이터의 저장이 가능하게 하는 방법이다.
본 발명에 의한 참조도면의 타이밍도를 보면,
연속적인 라이트를 하기 위한 연속적인 라이트 사이클의 마스터 신호인 PISWE신호가 사이클 활성화시 인에이블되고, 이는 제4도의 회로에서 보듯이 어드레스 버퍼 제어 신호인 PIYALB를 '로우(LOW)'상태로 유지시켜서 사이클 활성화 동안에도 어드레스를 계속적으로 받아들일 수 있게하여 준다.
이렇게 연속적으로 받아들여진 어드레스는 제3도의 CSL을 계속 인에이블 시키고 입출력 라인에 데이터를 라이트하는 신호인 DTCP가 계속 인에이블되어 있기 때문에 같은 에이터를 각 어드레스인 각 CSL에 저장하게 된다.
이때 ATSB는 제3도에서 보듯이 PISWE가 '하이(HIGH)'일 때 '하이(HIGH)' 상태를 유지하므로 IOEQ도 '하이(HIGH)'가 되어 입출력 라인 균등화(equalization)는 하지 않게 된다.
따라서, 제1도의 종래의 기술의 tWRITE 시간 동안 3개의 어드레스에 라이트하는 동안 tCP=tCAS인 경우에 제3도의 본 발명의 라이트 사이클에서는 6개의 어드레스에 라이트를 하게 된다.
즉 종래의 기술이 N개의 어드레스에 라이트할 경우,
N번의 라이트 사이클이 필요하므로
tCP : 프리챠아지 시간 tCAS : 활성 시간 tT : 클록 전이 시간라하면,
(1tCP+1 tCAS+2tT) * N의 시간이 필요하고
본 발명의 연속 사이클은
1 tCP+1 tCAS * N + 2 tT의 시간이 필요하므로
N개의 어드레스에 동일한 데이터를 라이트할 때
(1 tCP + 2 tT) * (N-1) 만큼의 시간이 줄어든다.
따라서, 본 발명에 의하면 사이클 활성화시 라이트할 어드레스를 계속 받아들여서 다수의 어드레스에 동일한 데이터를 연속적으로 라이트함으로써 각 어드레스의 라이트에 필요하던 프리챠아지 시간을 제거하여 전체 라이트 시간을 줄임으로써 시스템 성능 향상에 기여한다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (6)

  1. 반도체 메모리 셀 어레이와 셀 어레이에 데이터를 저장하기 위한 어드레스 입력수단, 데이터 입력수단, 셀 어레이로의 데이터 출력 수단 등의 일련의 회로를 가진 반도체 메모리의 라이트 방법에 있어서, 동일한 사이클내에서 프리챠아지시 주어진 동일 데이터로 사이클 활성화시 입력되는 어드레스에 따라 연속적으로 특정한 저장 수단에 라이트하는 것을 특징으로 하는 반도체 메모리 라이트 방법.
  2. 제1항에 있어서, 상기 어드레스는 사이클의 프리챠아지시 첫 번째 어드레스가 주어지고 사이클 활성화시 정해진 시간 간격에 따라 연속적으로 입력되어지는 것을 특징으로하는 반도체 메모리 라이트 방법.
  3. 제1항에 있어서, 상기 입력되는 어드레스를 연속적으로 받아들이기 위해 상기 어드레스 입력 수단을 열도록 하는 것을 특징으로 하는 반도체 메모리 라이트 방법.
  4. 제1항에 있어서, 상기 프리챠아지 사이클은 라이트하고자하는 마지막 어드레스가 끝나는 시점을 기준으로하여 이루어지는 것을 특징으로 하는 반도체 메모리 라이트 방법.
  5. 제1항에 있어서, 상기 사이클 활성화시 일정시간의 데이터 입력외의 또다른 데이터 입력없이 다수 어드레스에 데이터를 저장하는 것을 특징으로 하는 반도체 메모리 라이트 방법.
  6. 제1항에 있어서, 상기 사이클 활성화시 입력되는 어드레스에 연속적인 라이트가 이루어지는 동안 어드레스 이외의 클록은 전이하지 않게하는 것을 특징으로 하는 반도체 메모리 라이트 방법.
KR1019950052235A 1995-12-19 1995-12-19 연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법 KR0165362B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950052235A KR0165362B1 (ko) 1995-12-19 1995-12-19 연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950052235A KR0165362B1 (ko) 1995-12-19 1995-12-19 연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법

Publications (2)

Publication Number Publication Date
KR970051210A KR970051210A (ko) 1997-07-29
KR0165362B1 true KR0165362B1 (ko) 1999-02-01

Family

ID=19441573

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950052235A KR0165362B1 (ko) 1995-12-19 1995-12-19 연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법

Country Status (1)

Country Link
KR (1) KR0165362B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100313961B1 (ko) * 1999-12-30 2001-11-15 박종섭 에스지램(ｓｇｒａｍ)의 라이트 구동장치
KR100325043B1 (ko) * 1998-12-22 2002-03-04 가네꼬 히사시 반도체 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100325043B1 (ko) * 1998-12-22 2002-03-04 가네꼬 히사시 반도체 메모리 장치
KR100313961B1 (ko) * 1999-12-30 2001-11-15 박종섭 에스지램(ｓｇｒａｍ)의 라이트 구동장치

Also Published As

Publication number Publication date
KR970051210A (ko) 1997-07-29

Similar Documents

Publication Publication Date Title
US4633441A (en) Dual port memory circuit
KR100202777B1 (ko) 램의 컬럼액세스를 가속하기위한 데이타버스구조
US6359813B1 (en) Semiconductor memory device having improved data transfer rate without providing a register for holding write data
US5228002A (en) First-in first-out memory device and method for accessing the device
KR950027625A (ko) 화상 데이타의 고속 리라이트가 가능한 반도체 집적회로 장치와 그것을 이용한 화상 데이타 처리시스템
KR920015371A (ko) 반도체 집적회로
US6160748A (en) Apparatus and method for maintaining bit line charge state during a read operation
KR100290286B1 (ko) 빠른 입출력 라인 프리차지 스킴을 구비한 반도체 메모리 장치
US5379263A (en) Semiconductor memory device which can provide required data flexibly under simplified control and operating method therefor
US5185719A (en) High speed dynamic, random access memory with extended reset/precharge time
US5826056A (en) Synchronous memory device and method of reading data from same
US4779234A (en) First-in-first-out memory capable of simultaneous readings and writing operations
US5568427A (en) Memory and method of reading out of the memory
US5841716A (en) Static type semiconductor memory device having a digit-line potential equalization circuit
US6073219A (en) Semiconductor memory device with high speed read-modify-write function
US6345007B1 (en) Prefetch and restore method and apparatus of semiconductor memory device
US6201756B1 (en) Semiconductor memory device and write data masking method thereof
US4947374A (en) Semiconductor memeory device in which writing is inhibited in address skew period and controlling method thereof
US4602356A (en) Semiconductor memory device
KR950007447B1 (ko) 반도체 기억장치
KR0165362B1 (ko) 연속적인 라이트 사이클에 의한 반도체 메모리 라이트 방법
US5457654A (en) Memory circuit for pre-loading a serial pipeline
US5701273A (en) Memory device
KR100221748B1 (ko) 리프레쉬 기능이 없는 dram 구성의 캐쉬 메모리 장치
KR20080107435A (ko) 클록 센스 증폭기를 구비한 메모리

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060830

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee