KR20020089990A - 반도체 메모리 장치의 셀 데이타 보호회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 데이타 보호 회로에 관한 것으로, 정상 동작에서는 기존과 마찬가지로 워드라인 디스에이블 신호(WLDE)가 발생한 다음 시간 간격없이 바로 비트라인 이퀄라이징 신호(BLEQ)가 발생되도록 하여 tRP과 tRWL을 모두 만족시키고, 리프레시 동작에서는 tRWL과 같은 마진이 필요하지 않으므로, 상기 워드라인 디스에이블 신호(WLDE)를 짧은 시간에 발생시킨 다음 일정 시간후에 비트라인 이퀄라이징 신호(BLEQ)가 발생되도록 하여 비트라인에 실린 데이타를 보호할 수 있다.

Description

반도체 메모리 장치의 셀 데이타 보호회로{CIRCUIT FOR PROTECTIVE CELL DATA OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 셀 데이타 보호회로에 관한 것으로, 특히 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM)의 리프레시 모드(Refresh mode)에서 셀의 데이타를 안전하게 보호할 수 있는 반도체 메모리 장치의 셀 데이타 보호회로에 관한 것이다.
먼저, 본 발명이 속하는 기술 분야의 배경적 이해를 돕기 위해, 디램(DRAM)의 전반적인 구성을 도 1을 참조하여 설명하기로 한다. 상기 도면에 도시된 바와 같이, DRAM은 다수개의 데이터를 저장하기 위한 메모리 셀 어레이부(10)와, m 비트 행 어드레스를 받아들이기 위한 행 어드레스 버퍼부(11)와, n 비트 열 어드레스를 받아들이기 위한 열 어드레스 버퍼부(12)와, 상기 행 어드레스 버퍼부(11)에서 출력된 신호에 의해 상기 메모리 셀 어레이부(10)의 워드 라인(들)(도시되지 않음)을 선택하기 위한 행 디코더부(13)와, 상기 열 어드레스 버퍼부(12)에서 출력된 신호에 의해 상기 메모리 셀 어레이부(10)의 비트 라인(들)(도시되지 않음)을 선택하기 위한 열 디코더부(14)와, 데이터를 받아들이기 위한 데이터 입력 버퍼부(15)와, 그리고 데이터를 출력하기 위한 데이터 출력 버퍼부(16)를 구비하고 있다. 나아가, 상기 DRAM은 메모리 셀 어레이 내의 비트 라인(들)(도시되지 않음)에 연결되어서 선택된 셀(들)로부터 데이터 신호(들)을 읽어내어서 증폭하는 센스 앰프부(17)와, 상기 열 디코더부(14)의 출력(들)에 응답해서 메모리 셀 어레이 내의 비트 라인(들)을 상기 데이터 입력 및 출력 버퍼부(들)(15,16)와 선택적으로 연결하는 I/O 게이트 회로부(18)와, 그리고 상기 메모리 셀 어레이부(10)의 주변 회로들의 동작을 제어하기 위한 칩 제어부(20)를 구비하고 있다.
잘 알려진 바와 같이, DRAM의 한 메모리 셀은 하나의 선택 트랜지스터(select transistor)와 하나의 데이터 저장 커패시터(data storing capacitor)로 구성되기 때문에 반도체 기판 내에서의 집적 밀도(integration density)를 높이기에 적합한 반도체 메모리 소자로서 DRAM이 널리 사용되고 있다.
그러나, DRAM에서는 상기 저장 커패시터 및 선택 트랜지스터를 통해 전하가 누설되기 때문에 DRAM 셀들에 전하를 재충전(recharge)하는 리프레시를 주기적으로 수행하는 것이 필요하다. 따라서, 도 1에 도시된 바와 같이, DRAM은, 에스램(SRAM)과 불휘발성 반도체 메모리와는 달리, 메모리 셀들에 저장된 데이터 신호들이 센스 앰프부(17)에 의해서 주기적으로 증폭되어서 메모리 셀들에 재기입될 수 있도록 제어하는 리프레시 회로부(30)를 더 구비하고 있다. 상기 리프레시 회로부(30)는 주기적인 리프레시의 수행을 위한 타이밍 신호(들)을 발생하는 리프레시 타이머부(31)와, 상기 타이밍 신호(들)에 따라서 메모리 장치의 리프레시와 관련된 제반 동작들을 제어하기 위한 리프레시 제어부(32) 및, 상기 리프레시 제어부(32)에 의해 제어되어서 내부 리프레시 어드레스들(internalrefresh addresses)을 발생하는 리프레시 어드레스 발생부(33)로 구성된다.
DRAM 셀들을 리프레싱하는 데 널리 사용되고 있는 몇 가지 잘 알려진 방법들이 있다. 다음에는 주요 리프레시 방법들에 대해 간략히 설명한다.
먼저, 라스 온리 리프레시(RAS Only Refresh : ROR)는 컬럼 어드레스 스트로브 바(column address strobe bar: /CAS) 신호가 프리차지 레벨로 유지하고 있는 동안에 로오 어드레스 스트로브 바(row address strobe bar: /RAS) 신호만을 활성화시킴으로써 셀들에 대한 리프레시를 수행하는 방법이다. 이 ROR 방법에서는 각 리프레시 동작들을 위해 외부에서 리프레시 어드레스들이 메모리 장치로 제공되어야 하며, 각 리프레시 동작 중에는 메모리 장치와 연결되어 있는 어드레스 버스들이 다른 목적들을 위해서 사용될 수가 없다.
다음으로, 카스 비포어 라스(CAS-Before-RAS : CBR) 리프레시가 있다. CBR 리프레시는 외부로부터 리프레시 어드레스를 주는 대신 디램 칩에 내장된 리프레시 타이머부(31)에서 로오 어드레스를 발생시켜 리프레시를 수행하는 방식이다.
또다른 리프레시 방법으로는 히든 리프레시(Hidden Refresh) 방법이 있다. 이 방식은 리드 동작과 CBR 동작이 합쳐진 형태이다. 리드 사이클에서 /CAS가 '로우'로 액티브되어 있으면 출력 데이타는 계속 유효한 상태를 유지하게 되는데 이때 /RAS가 '하이'로 되었다가 다시 '로우'로 되돌아가면 이때부터는 CBR 상태이므로 CBR 리프레시 1 사이클이 완료된다. 데이타 출력 버퍼부(16)는 /CAS에 의해서만 제어되므로 이 사이클 내내 유효 데이타가 출력되어 외부에서 보기에는 정상 리드 동작과 같지만 내부적으로는 CBR 카운터에 의해 생성된 내부 어드레스를 사용하여 리프레시가 이루어지기 때문에 히든 리프레시라 불리운다.
이상에서 설명한 상기 ROR 방식과 상기 CBR 리프레시 방식 및 상기 히든 리프레시 방식들에서는 /RAS 신호가 외부로부터 인가되고 제어 클럭의 상태에 따라리프레시 어드레스를 외부로부터 받아들이거나 또는 내부에서 생성하거나 하는 소위 펄스 리프레시 방식이었다. 최근에는 리프레시 동기 신호로 사용되던 /RAS 신호마저도 디램 내부에서 발생시키는 동작 모드가 저전력 소모 또는 배터리 백업(Battery Back-Up: BBU)등의 목적을 위해 사용되고 있다. 즉, DRAM 제어 신호들이 어떤 특정 타이밍 조건(이 경우 CBR 진입 후 이 모드를 유지하면서 100㎲ 이상이 경과한 경우)(즉, 셀프 리프레시 /RAS 펄스폭(tRASS)이 100㎲ 이상인 경우)을 만족시킬 때에 한해 외부로부터 제어 신호 없이도 내부에서 생성된 리프레시 타이머부(31)에 의해 자동적으로 리프레시 요구 신호가 발생되어 소자 내부에서 자동적으로 라스(RAS)계의 제어 신호들이 발생되고 내부에서 생성된 어드레스에 의해 리프레시 동작이 실행된다. 이러한 리프레시 동작을 셀프 리프레시(Self Refresh) 동작이라고 한다.
셀프 리프레시 모드는 저전력 동작이나 데이터를 오랜기간 저장하기위해 사용되는 모드이다. 셀프 리프레시 모드에서는 클럭 인에이블(cke) 핀을 제외한 클럭을 포함하는 전체 입력핀이 비활성화되고 리프레시 어드레스뿐만 아니라 리프레시 진입 명령까지 내부에서 발생되어 이들의 발생주기를 늘림으로써 전력소모를 줄일 수 있다.
셀프 리프레시 모드는 전체 뱅크(bank)가 유휴(idle) 상태에 있을때 칩 선택신호(/CS), 라스바 신호(/RAS), 카스바 신호(/CAS)와 클럭 인에이블 신호(CKE)를 '로우'로 하고 라이트 인에이블 신호(/WE)를 '하이'로 하여 셀프 리프레시 모드에진입하며, 일단 이 모드에 진입하면 클럭 인에이블(cke) 핀을 제외한 모든 입력핀이 무시된다.
셀프 리프레시 모드를 빠져나오는 방법은 우선 클럭을 정상으로 입력하고 클럭 인에이블 신호(cke)를 '하이'로 하여 클럭 버퍼를 정상화하면 일정시간(/RAS precharge time : tRP)이 지난 후에 에스디램(SDRAM)이 유휴 상태가 되는데, 이 상태에서 다른 명령을 입력시킬 수 있다.
셀 어레이의 모든 행들을 리프레시하는 데 필요한 시간 간격 즉, 메모리 셀 어레이의 어떤 행의 리프레시 동작으로부터 바로 그 행의 다음 리프레시 동작까지의 시간 길이를 통상적으로 리프레시 주기(refresh period)라 한다. 예를 들어, 2048 행들 x 512 열들 x 16 비트들의 셀 어레이 구성을 갖는 그리고 주기 당 2K(=2048) 리프레시 사이클들(refreshcycles)을 수행하는 16 메가비트(megabit) DRAM에 대해서, 하나의 행에 연결된 512 메모리 셀들의 리프레싱에 필요한 최대 시간 간격(maximum time interval)(즉, 리프레시 주기)가 128㎳라면, 이 시간 간격 내에 2048 행들을 순차적으로 리프레시하는 것이 필요하다. 이런 경우, 사이클 간 시간 간격(inter-cycle time interval) 즉, 리프레시 클럭 주기(refreshclock period)는 약 62.5㎲(=128㎳÷2048 rows)가 되며, 매 주어진 시간 간격 62.5㎲ 마다 하나의 리프레시 사이클(예컨대, 80∼200㎱)이 실행된다.
도 2는 일반적인 디램의 리드 모디파이 라이트(Read-Modify-Write : RMW) 동작의 타이밍도이다.
리드 모디파이 라이트(RMW)는 선택된 메모리 셀로부터 데이타를 읽어낸 뒤 동일한 메모리 셀에 리드 동작이 끝남과 동시에 다시 라이트를 행하는 동작으로 동일한 데이타를 라이트하는 것은 의미가 없으므로 읽어낸 뒤 데이타와 반대되는(즉, 모디파이된) 데이타를 라이트하게 된다.
도면에서, tRWC는 리드 모디파이 라이트 사이클 시간으로 /RAS가 '로우'로 액티브된 시간이고, tRP는 /RAS 프리차지 시간으로 /RAS가 '로우'로 액티브된 다음 '하이'로 프리차지된 구간이다. tRWL는 라이트 인에이블바 신호(/WE)가 '로우'로 액티브된 시점에서부터 /RAS가 '로우'로 액티브된 시점까지의 시간이고, tCWL는 라이트 인에이블바 신호(/WE)가 '로우'로 액티브된 시점에서부터 /CAS가 '로우'로 액티브된 시점까지의 시간이다. 그리고, tRCS는 리드 커맨드 셋업 시간(Read Command Set-up Time)이고, tCWD는 /CAS가 '로우'로 액티브된 시점에서부터 /WE가 '로우'로 액티브되는 시점까지의 시간이며, tWP는 라이트 커맨드 펄스폭이다. 또한, tCAC는 /CAS가 '로우'로 액티브된 시점에서부터 데이타가 출력되는 시점까지의 시간이고, tDS는 데이타 셋업 시간(Data Set-up Time)이며, tDH는 데이타 홀드 시간(Data Hold Time)이다. 또한, tRAC는 /RAS가 '로우'로 액티브된 시점에서부터 데이타가 출력되는 시점까지의 시간이고, tMOD는 데이타를 출력하는 시점에서부터 라이트 커맨드 신호가 입력될 때까지의 시간이다.
도 3은 종래의 프리차지 동작시 워드라인디스에이블신호(WLDE)와 비트라인센스앰프 제어신호(SN,/SN)(/SP1,/SP2) 및 비트라인 이퀄라이징신호(BLEQ)를 발생하는 프리차지 제어신호 발생회로의 블록도이다.
도시된 바와 같이, 종래의 프리차지 제어신호 발생회로는 프리차지 동작을 알리는 프라치지 신호(PRECH)를 수신하여 제 1 지연 시간 후에 워드라인 디스에이블 신호(WLDE)와 비트라인 센스앰프 디스에이블 신호(SADE)를 발생하는 제 1 딜레이부(40)와, 상기 제 1 딜레이부(40)로부터 출력된 신호가 수신된 시간으로부터 제 2 지연 시간 후에 어드레스 리세트 신호(ADD RESET)와 비트라인 이퀄라이징신호(BLEQ)를 발생하는 제 2 딜레이부(42)로 구성된다.
상기 제 1 딜레이부(40)에서는 상기 프리차지 신호(PRECH)가 수신된 시간으로부터 8∼9㎱의 시간이 경과한 후 상기 워드라인 디스에이블 신호(WLDE)와 비트라인 센스앰프 디스에이블 신호(SADE)를 발생하고, 상기 제 2 딜레이부(42)에서는 상기 프리차지 신호(PRECH)가 수신된 시간으로부터 12∼13㎱의 시간이 경과한 후 상기 어드레스 리세트 신호(ADD RESET)와 비트라인 이퀄라이징신호(BLEQ)를 발생한다.
상기 비트라인 센스앰프 디스에이블 신호(SADE)가 액티브될 때 도 4에 도시된 비트라인센스앰프의 인에이블 신호(/SN,SN)와 제 2 구동신호(/SP2)가 각각 디스에이블 되어 비트라인센스앰프의 동작을 제어한다.
도 4는 일반적인 디램의 비트 라인 센스 앰프 회로도이다.
도시된 바와 같이, 비트 라인 센스 앰프는 풀업 바이어스 노드(Nd1) 및 풀다운 바이어스 노드(Nd2) 사이에 크로스 커플드 래치형으로 구성되며 비트 라인(BL) 및 비트바 라인(/BL)의 데이타를 감지 증폭하는 센스 앰프부(50)와, 외부로부터 공급되는 외부 전원전압(Vdd)과 풀업 바이어스 노드(Nd1) 사이에 직렬로 접속되며 상기 제 1 구동 신호(/SP1) 및 센스앰프 인에이블 신호(/SN)에 의해 각각 제어되어, 상기 센스 앰프부(50)의 초기 동작시 상기 풀업 바이어스 노드(Nd1)로 외부 전원전압(Vdd)을 공급하는 PMOS 트랜지스터(P3)(5)로 구성된 제1 풀업 드라이버부(52)와, 내부 전원전압(Vdc)과 상기 풀업 바이어스 노드(Nd1) 사이에 접속되며 상기 제 2 구동 신호(/SP2)에 의해 제어되어, 상기 제 1 구동 신호(/SP1)가 디스에이블된 이후에 상기 내부 전원전압(Vdc)을 상기 풀업 바이어스 노드(Nd1)로 공급하는 PMOS 트랜지스터(P4)로 구성된 제2 풀업 드라이버단(54)과, 상기 풀다운 바이어스 노드(Nd2)와 접지전압(Vss) 사이에 접속되며 상기 센스앰프 인에이블 신호(SN)에 의해 제어되는 NMOS 트랜지스터(N3)로 구성된 풀다운 드라이버부(56)로 구성된다.
DRAM에서는 셀 캐패시터(cell capacitor)와 비트 라인(BL), 혹은 비트바 라인(/BL)의 캐패시턴스(capacitance)에 의해 공유된 미세한 전하(charge)를 '하이(High)' 데이타로 인식할 수 있는 전원전압(Vdc) 레벨(1.8V)과 '로우(Low)' 데이타로 인식할 수 있는 접지전압(VSS) 레벨(OV)까지 증폭시키기 위해 래치(latch) 형태의 비트 라인 센스 앰프(BLSA)를 사용한다. 그러나 셀(cell)에 저장된 데이타와 그것의 보수(complement) 데이타를 센싱(sensing)하여 각각 전원전압(Vdc)과 접지전압(Vss) 레벨로 디베러프(develop) 시키는데 시간이 많이 소요되므로, 비트 라인 센스 앰프(BLSA)는 초기 동작시 오버 드라이빙(over driving)동작을 한다. 이러한 동작은 상기 제 1 및 제 2 구동 신호(/SP1)(/SP2)에 의해 외부 전원전압(Vdd)과 내부 전원전압(Vdc)을 센스 앰프의 풀업 바이어스 노드(Nd1)로 순차적으로 공급되도록 하므로써 '하이' 데이타로 증폭될 신호를 오버 드라이빙하게 된다. 즉, 센스 앰프(BLSA)의 초기 동작시에는 상기 제 1 구동 신호(SP1)에 의해 인가된 외부 전원전압(VDD)으로 빠르게 구동시킨 다음, 상기 제 2 구동 신호(SP2)에 의해 인가된 내부 전원전압(VDC)으로 동작 상태가 유지되도록 한다.
도 5a 및 도 5b는 종래기술에 따른 디램의 노멀 동작 및 리프레시 동작에서의 동작 타이밍을 나타낸 것이다.
도 4와 도 5a 및 도 5b를 참조하여 반도체 메모리의 셀에 저장된 데이타가 밖으로 독출되는 과정에 대해 설명하기로 한다.
먼저, 수신된 로오 어드레스에 의해 1개의 워드 라인을 액티브 시키기 위한 워드라인 구동신호(WL)가 '로우'에서 '하이'로 액티브되면, 일정 시간 이후에 센스앰프 인에이블 신호(SN)가 '하이'로 액티브되고{센스앰프 인에이블 신호(/SN)(도시되지 않음)는 '로우'로 액티브 됨}, 제 1 구동 신호(/SP1)가 일정 시간 동안 '로우'로 액티브되므로써, 비트라인 센스앰프가 동작하여 액티브된 워드 라인의 셀 데이터를 래치(latch) 시킨다. 이때, 비트라인 센스앰프는 제 1 구동 신호(/SP1)에 의해 공급된 외부 전원전압(Vdd)에 의해 오버드라이빙 동작을 한 후 제 2 구동 신호(/SP2)에 의해 내부 전원전압(Vdc)으로 동작이 된다.
그 다음, 컬럼 어드레스가 입력되면 그중 선택된 비트 라인 센스앰프의 정보를 데이터 버스라인을 통해서 데이터라인 센스앰프(도시되지 않음)로 보내게 된다.상기 데이타라인 센스앰프에서 증폭된 데이타는 데이타 출력 버퍼를 통해 밖으로 출력된다.
한편, 워드라인 구동신호(WL)가 '하이'에서 '로우'로 디스에이블되면, 센스앰프 인에이블 신호(SN)(/SN)가 디스에이블되고, 센스 앰프의 제 2 구동 신호(/SP2)가 '로우'에서 '하이'로 디스에이블되어 비트라인센스앰프는 동작을 멈추게 된다. 또한, 상기 워드라인 구동신호(WL)가 '로우'로 디스에이블될 때, 비트라인 이퀄라이징 신호(BLEQ)가 '로우'에서 '하이'로 액티브되어 비트 라인(BL)과 비트바 라인(/BL)을 각각 반 전원전압(1/2Vdd)으로 프리차지 시키게 된다.
여기서, 상기 비트라인 이퀄라이징신호(BLEQ)는 워드 라인(WL)이 디스에이블되고 상기 비트라인센스앰프가 디스에이블된 이후에 발생된다.
그런데, 리프레시 동작을 하는 종래의 반도체 메모리 장치에 있어서는, 리프레시 동작시 tRP(/RAS precharge time)과 tRWL(write command to /RAS read time)을 만족시키기 위해, 마지막 프리차지 동작에서 워드 라인(WL)이 디스에이블되는 구간과 비트라인 이퀄라이징 신호(BLEQ)가 발생되는 구간 사이에 시간적인 여유없이 신호를 발생시키고 있다. 즉, 워드 라인은 라이트한 데이타가 충분히 셀에 저장되는 시간을 기다려야 하기 때문에 10㎱ 이상 유지해야 하지만, tRP= 15㎱를 만족하기 위해 더 이상 비트라인 이퀄라이징 동작 시점을 늦출 수가 없기 때문이다.
따라서, 종래의 반도체 메모리 장치는 도 5b에 도시된 바와 같이, 리프레시동작시 워드 라인(WL)이 디스에이블되는 구간과 비트라인 이퀄라이징신호(BLEQ)가 인에이블되는 구간이 서로 겹치게 되어 셀에 저장된 데이타가 손상되는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 디램의 리프레시 동작시 워드 라인을 완전히 디스에이블시키고 난 다음에 비트라인 이퀄라이징 동작이 수행되도록 제어하므로써, 리프레시 동작시 셀 데이타를 안전하게 보호할 수 있는 반도체 메모리 장치의 셀 데이타 보호회로를 제공하는데 있다.
도 1은 일반적인 디램의 블록구성도
도 2는 일반적인 디램의 리드 모디파이 라이트 동작의 타이밍도
도 3은 종래의 프리차지 동작시 각종 제어 신호를 발생하는 프리차지 제어신호 발생 회로도
도 4는 일반적인 디램의 비트 라인 센스 앰프 회로도
도 5a 및 도 5b는 종래기술에 따른 디램의 노멀 동작 및 리프레시 동작에서의 동작 타이밍도
도 6은 본 발명에 의한 반도체 메모리 장치의 셀 데이타 보호 회로도
도 7a는 도 6에 도시된 셀 데이타 보호 회로에 의한 리프레시 동작에서의 동작 타이밍도
도 7b는 도 7a에서 워드 라인의 디스에이블 구간과 비트라인 이퀄라이징 신호의 인에이블 구간을 확대한 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
100 : 선택부110 : 제 1 딜레이부
120 : 제 2 딜레이부130 : 제 3 딜레이부
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 셀 데이타 보호회로는, 프리차지 신호를 수신하여 제 1 지연 시간을 갖는 워드라인 디스에이블신호와 비트라인센스앰프 디스에이블신호를 발생하는 제 1 딜레이부와, 상기 제 1 딜레이부로 부터의 신호를 수신하여 제 2 지연 시간을 갖는 워드라인 디스에이블신호와 비트라인센스앰프 디스에이블신호를 발생하는 제 2 딜레이부와, 상기 제 2 딜레이부로 부터의 신호를 수신하여 제 3 지연 시간을 갖는 어드레스 리세트 신호와 비트라인 이퀄라이징신호를 발생하는 제 3 딜레이부와, 리프레시 동작에서는 상기 제 1 딜레이부에서 발생된 신호를 출력하고, 정상 동작에서는 상기 제 2 딜레이부에서 발생된 신호를 출력하는 선택부를 구비하며, 상기 정상 동작에서는 라스 프리차지 시간(tRP)과 라이트 명령 이후의 라스 리드 시간(tRWL)을 만족하도록 상기 워드라인디스에이블신호와 상기 비트라인 이퀄라이징신호를 발생시키고, 상기 리프레시 동작에서는 상기 워드라인 디스에이블신호와 상기 비트라인 이퀄라이징신호 사이에 시간 간격이 있도록 발생시키는 것을 특징으로 한다.
상기 제 1 내지 제 3 지연 시간의 합은 상기 라스 프리차지 시간(tRP)보다 작은 것을 특징으로 한다.
상기 선택부는 상기 리프레시 동작시 상기 제 1 딜레이부로부터 수신된 신호를 출력하는 제 1 전달 게이트와, 상기 정상 동작시 상기 제 2 딜레이부로부터 수신된 신호를 출력하는 제 2 전달 게이트로 구성된 것을 특징으로 한다.
상기 제 1 및 제 2 전달 게이트는 PMOS 및 NMOS 트랜지스터의 조합으로 각각 구성된 것을 특징으로 한다.
상기 제 2 딜레이부와 상기 제 3 딜레이부 사이에 제 4 딜레이부를 추가로 구성한 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 6은 본 발명에 의한 반도체 메모리 장치의 셀 데이타 보호 회로도로서, 프리차지 신호(PRECH)를 수신하여 제 1 지연 시간 후에 워드라인 디스에이블 신호(WLDE)와 비트라인 센스앰프 디스에이블 신호(SADE)를 발생하는 제 1 딜레이부(110)와, 상기 제 1 딜레이부(110)에서 수신된 상기 워드라인 디스에이블신호(WLDE)와 비트라인 센스앰프 디스에이블 신호(SADE)를 제 2 지연 시간 후에 발생하는 제 2 딜레이부(120)와, 상기 제 2 딜레이부(120)에서 출력된 신호를 수신하여 제 3 지연 시간 후에 어드레스 리세트 신호(ADD RESET)와 비트라인 이퀄라이징신호(BLEQ)를 발생하는 제 3 딜레이부(130)와, 리프레시 동작 신호(REFR)에 의해 상기 제 1 딜레이부(11)에서 출력된 신호(WLDE,SADE)와 상기 제 2 딜레이부(110)(120)에서 출력된 신호(WLDE',SADE')중 어느 하나를 선택하여 출력하는 선택부(100)를 구비한다.
상기 제 1 딜레이부(110)는 상기 프리차지 신호(PRECH)가 수신된 시간으로부터 4∼5㎱(종래의 경우, 8∼9㎱)의 시간이 경과한 후에 상기 워드라인 디스에이블 신호(WLDE)와 비트라인 센스앰프 디스에이블 신호(SADE)를 발생하고, 상기 제 2 딜레이부(120)는 상기 제 1 딜레이부(110)에서 수신된 상기 워드라인 디스에이블 신호(WLDE)와 비트라인 센스앰프 디스에이블 신호(SADE)를 3∼5㎱ 지연시켜 발생한다{즉, 상기 프리차지 신호(PRECH)가 수신된 시간으로부터 8∼9㎱ 시간 후에 발생됨}. 그리고, 상기 제 3 딜레이부(130)는 상기 제 2 딜레이부(120)에서 수신된 상기 워드라인 디스에이블 신호(WLDE')와 비트라인 센스앰프 디스에이블 신호(SADE')로부터 3∼5㎱의 시간이 경과한 후에 상기 어드레스 리세트 신호(ADD RESET)와 비트라인 이퀄라이징신호(BLEQ)를 발생한다{즉, 상기 프리차지 신호(PRECH)가 수신된 시간으로부터 12∼13㎱ 시간 후에 발생됨}. 이러한 조건들은 라스 프리차지 시간(tRP)이 15㎱라 가정하였을 때 이루어진 것이다.
상기 비트라인 센스앰프 디스에이블 신호(SADE)가 액티브될 때, 도 4에 도시된 비트라인센스앰프의 인에이블 신호(/SN,SN)와 제 2 구동신호(/SP2)가 각각 디스에이블되어 비트라인센스앰프의 동작을 멈추게 한다.
상기 선택부(100)는 리프레시 동작 신호(REFR)가 '하이'로 액티브될 때(리프레시 동작 모드), 상기 제 1 딜레이부(110)에서 수신된 상기 워드라인 디스에이블신호(WLDE)와 비트라인 센스앰프 디스에이블신호(SADE)를 출력하는 전달 게이트(P11,N11)와, 상기 리프레시 동작 신호(REFR)가 '로우'로 디스에이블될 때(정상 동작 모드), 상기 제 2 딜레이부(120)에서 수신된 상기 워드라인 디스에이블신호(WLDE')와 비트라인 센스앰프 디스에이블신호(SADE')를 출력하는 전달 게이트(P12,N12)로 구성된다. 이때, 상기 제 1 전달 게이트(P11,N11)와 상기 제 2 전달 게이트(P12,N12)는 PMOS 및 NMOS 트랜지스터의 조합으로 각각 구성된다.
상기 선택부(100)는 정상 동작{상기 리프레시 동작 신호(REFR)가 '로우'로 디스에이블된 상태}에서 상기 전달 게이트(P12,N12)를 통해 상기 제 2 딜레이부(120)에서 수신된 상기 워드라인 디스에이블신호(WLDE')와 비트라인 센스앰프 디스에이블신호(SADE')를 출력한다. 이때, 상기 선택부(100)에서 출력되는 상기 워드라인 디스에이블신호(WLDE')와 비트라인센스앰프 디스에이블신호(SADE')는 상기 프리차지 신호(PRECH)가 수신된 시점으로부터 8∼9㎱ 정도 지연된 신호이다. 상기 워드라인 디스에이블신호(WLDE')가 발생된 다음, 1∼2㎱ 시간 후에 비트라인 이퀄라이징 신호(BLEQ)가 제 3 딜레이부(130)를 통해 발생된다.
따라서, 본 발명의 반도체 메모리 장치의 셀 데이타 보호회로는 정상 동작에서 라스 프리차지 시간(tRP)이 15㎱일 때, tRP안에 워드라인 디스에이블 신호(WLDE)와 비트라인센스앰프 이퀄라이징 신호(BLEQ)를 발생하므로, tRP와 tRWL(write command to /RAS read time)을 모두 만족한다.
그리고, 상기 선택부(100)는 리프레시 동작{리프레시 동작 신호(REFR)가 '하이'로 액티브된 상태}에서, 상기 전달 게이트(P11,N11)를 통해 상기 제 1 딜레이부(110)를 통해 수신된 상기 워드라인 디스에이블신호(WLDE)와 비트라인 센스앰프 디스에이블신호(SADE)를 출력한다. 이때, 상기 선택부(100)에서 출력되는 상기 워드라인 디스에이블신호(WLDE)와 비트라인센스앰프 디스에이블신호(SADE)는 상기 프리차지 신호(PRECH)가 수신된 시점으로부터 4∼5㎱ 정도 지연된 신호이다. 그리고, 상기 워드라인 디스에이블신호(WLDE)가 발생된 다음, 상기 제 2 및 제 3 딜레이부(120)(130)에서 각각 딜레이 시간(7∼8㎱) 후에 비트라인 이퀄라이징 신호(BLEQ)가 제 3 딜레이부(130)를 통해 발생된다.
따라서, 상기 워드라인 디스에이블 신호(WLDE)는 상기 프리차지 신호(PRECH)가 수신된 시간으로부터 4∼5㎱의 시간이 경과된 후에 발생되고, 상기 비트라인 이퀄라이징신호(BLEQ)는 상기 프리차지 신호(PRECH)가 수신된 시간으로부터 12∼13㎱의 시간이 경과된 후에 발생되기 때문에, 워드 라인을 디스에이블시키는 동작과 비트 라인을 이퀄라이징시키는 동작 사이에는 종래의 경우에 비하여 많은 시간적인 여유를 갖는다(이러한 신호의 발생은 리프레시 동작에서는 tRWL과 같은 마진(margin)이 필요하지 않기 때문에 가능하다). 그러므로, 워드 라인이 완전히디스에이블된 이후에 비트라인 이퀄라이징신호(BLEQ)가 발생되기 때문에, 셀의 데이타를 보호할 수 있다.
도 7a는 도 6에 도시된 셀 데이타 보호 회로에 의한 리프레시 동작에서의 동작 타이밍을 나타낸 것이다. 그리고, 도 7b는 도 7a에서 워드 라인의 디스에이블 구간과 비트라인 이퀄라이징 신호의 인에이블 구간을 확대한 동작 타이밍도이다.
도시된 바와 같이, 워드라인 구동신호(WL)가 '하이'로 인에이블되는 구간에서, 비트 라인(BL)과 비트바 라인(/BL)의 데이타를 센싱하는 센스 앰프의 제어 신호(/SP1,/SP2,SN)의 동작 파형과 비트라인 이퀄라이징 신호(BLEQ)의 동작 파형은 도 5a에서 설명한 종래의 동작 파형과 동일하다.
한편, 워드라인 구동신호(WL)가 '하이'에서 '로우'로 디스에이블되면, 센스앰프 인에이블 신호(SN)(/SN: 도시되지 않음)가 각각 디스에이블되고, 센스 앰프의 제 2 구동 신호(/SP2)가 '로우'에서 '하이'로 디스에이블되어 비트라인센스앰프는 동작을 멈추게 된다. 또한, 상기 비트라인 이퀄라이징 신호(BLEQ)는 상기 워드라인 구동신호(WL)가 '로우'로 완전히 디스에이블된 후, 일정 시간이 지난 다음 '하이'로 액티브되어 비트 라인(BL)과 비트바 라인(/BL)을 각각 반 전원전압(1/2Vdd)으로 프리차지시키게 된다. 따라서, 리프레시 모드에서는 워드라인을 짧은 시간(4∼7㎱)에 디스에이블시키고, 그 다음 일정 시간 후에 비트라인 이퀄라이징 신호(BLEQ)를 발생시킴으로써, 비트 라인의 데이타를 보호할 수 있다.
결론적으로, 라스 프리차지 시간(tRP)이 15㎱라 가정할 때, 디램이 정상적으로 동작할 때에는 라스 프라차지 시간(tRP)과 tRWL(write command to /RAS read time)을 만족시키기 위해서, 상기 워드라인 디스에이블 신호(WLDE)를 상기 프리차지 신호(PRECH)가 발생된 시점으로부터 11㎱ 이전에 발생시킨다(종래의 경우와 동일함). 그러나, 리프레시 동작에서는 tRWL과 같은 마진(margin)이 필요하지 않으므로, 상기 워드라인 디스에이블 신호(WLDE)를 상기 프리차지 신호(PRECH)가 발생된 시점으로부터 4∼5㎱ 만에 발생시킨다. 이때, 비트라인 이퀄라이징 신호(BLEQ)는 상기 프리차지 신호(PRECH)가 발생된 시간으로부터 7∼8㎱ 후에 발생되므로, 비트라인에 실린 데이타를 보호할 수 있다.
본 발명의 다른 실시예로써, 도 6의 상기 제 2 딜레이부(120)와 제 3 딜레이부(130) 사이에 또다른 딜레이부를 추가로 구성하여, 리프레시 동작시 상기 워드라인 디스에이블 신호(WLDE)가 발생된 후, 비트라인 이퀄라이징 신호(BLEQ)의 발생 시점을 조절할 수 있다. 이런 경우, 리프레시 동작에서 워드라인이 디스에이블 된 다음 상기 비트라인 이퀄라이징 신호(BLEQ)를 늦게 발생할 필요가 있을 경우 사용될 수 있다. 즉, 딜레이 록 루프(Delay Locked Loop: DLL)의 록킹 타임(locking time)을 갖는 반도체 메모리 장치에서 유용하게 사용될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 반도체 메모리 장치의 데이타 보호 회로에 의하면, 정상 동작에서는 기존과 마찬가지로 워드라인 디스에이블 신호(WLDE)가 발생한 다음 바로 비트라인 이퀄라이징 신호(BLEQ)가 발생되도록 하여 tRP과 tRWL을 모두 만족시킬 수 있다. 또한, 리프레시 동작에서는 tRWL과 같은 마진(margin)이 필요하지 않으므로, 상기 워드라인 디스에이블 신호(WLDE)를 짧은 시간에 발생시킨 다음 일정 시간후에 비트라인 이퀄라이징 신호(BLEQ)가 발생되도록 하여 비트라인에 실린 데이타를 보호할 수 있는 잇점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 반도체 메모리 장치의 셀 데이타 보호회로에 있어서,
    프리차지 신호를 수신하여 제 1 지연 시간을 갖는 워드라인 디스에이블신호와 비트라인센스앰프 디스에이블신호를 발생하는 제 1 딜레이부와,
    상기 제 1 딜레이부로 부터의 신호를 수신하여 제 2 지연 시간을 갖는 워드라인 디스에이블신호와 비트라인센스앰프 디스에이블신호를 발생하는 제 2 딜레이부와,
    상기 제 2 딜레이부로 부터의 신호를 수신하여 제 3 지연 시간을 갖는 어드레스 리세트 신호와 비트라인 이퀄라이징신호를 발생하는 제 3 딜레이부와,
    리프레시 동작에서는 상기 제 1 딜레이부에서 발생된 신호를 출력하고, 정상 동작에서는 상기 제 2 딜레이부에서 발생된 신호를 출력하는 선택부를 구비하며,
    상기 정상 동작에서는 라스 프리차지 시간(tRP)과 라이트 명령 이후의 라스 리드 시간(tRWL)을 만족하도록 상기 워드라인 디스에이블신호와 상기 비트라인 이퀄라이징신호를 발생시키고, 상기 리프레시 동작에서는 상기 워드라인 디스에이블신호와 상기 비트라인 이퀄라이징신호 사이에 시간 간격이 있도록 발생시키는 것을 특징으로 하는 반도체 메모리 장치의 셀 데이타 보호회로.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 3 지연 시간의 합은 상기 라스 프리차지 시간(tRP)보다 작은 것을 특징으로 하는 반도체 메모리 장치의 셀 데이타 보호회로.
  3. 제 1 항에 있어서, 상기 선택부는,
    상기 리프레시 동작시 상기 제 1 딜레이부로부터 수신된 신호를 출력하는 제 1 전달 게이트와, 상기 정상 동작시 상기 제 2 딜레이부로부터 수신된 신호를 출력하는 제 2 전달 게이트로 구성된 것을 특징으로 하는 반도체 메모리 장치의 셀 데이타 보호회로.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 전달 게이트는 PMOS 및 NMOS 트랜지스터의 조합으로 각각 구성된 것을 특징으로 하는 반도체 메모리 장치의 셀 데이타 보호회로.
  5. 제 1 항에 있어서,
    상기 제 2 딜레이부와 상기 제 3 딜레이부 사이에 제 4 딜레이부를 추가로 구성한 것을 특징으로 하는 반도체 메모리 장치의 셀 데이타 보호회로.
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