JP3562888B2

JP3562888B2 - バッファ制御方法およびその制御回路

Info

Publication number: JP3562888B2
Application number: JP32004095A
Authority: JP
Inventors: 康史岡本
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-12-08
Filing date: 1995-12-08
Publication date: 2004-09-08
Anticipated expiration: 2015-12-08
Also published as: JPH09162886A

Description

【０００１】
【発明の属する技術分野】
この発明は、パケット通信に用いられるバッファの制御方法、とくに、ＡＴＭ通信方式において用いられるセルの一時蓄積用バッファの制御方法に関するものである。
【０００２】
【従来の技術】
ＡＴＭ通信方式においては、情報のデータ列をセルと呼ばれる固定長のデータブロックに分割してデータの送受信が行われている。また、上記セルがバースト的に発生することを前提として、ＡＴＭ通信方式用の各種システムは構成、設計されている。つまり、セルが時系列で連続して存在するように、有効なセルと有効なセルとの間に、数セル分の空き時間を確保するための無効セルと呼ばれる空きセルを挿入することになる。上記空きセルは、データ列としては無効であっても、バースト性を確保しＡＴＭ通信方式特有の帯域制限を行う上では非常に有効である。このため、セルをバッファに蓄積する際に、むやみに削除若しくは廃棄することは好ましくない。
【０００３】
【発明が解決しようとする課題】
しかしながら、ＡＴＭ通信方式に用いられる従来のバッファ蓄積方法では、セルデータ列の時系列を確保しようとした場合には、空きセルも含めて全てバッファに蓄積する方法をとっていた。この場合、有限な記憶容量を持つバッファに空きセルデータ、つまり無意なデータを蓄積することになり、この方法は、セル蓄積用のバッファのメモリ領域を有効に活用するという点では、好ましくない。また、バッファのメモリ領域を有効に活用しようと、空きセルを全て削除して有効セルのみをバッファリングする方法をとることもできるが、この方法は、セルデータの順序性は確保するものの、帯域の面から見た時系列確保が困難となる。
【０００４】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るバッファ制御方法は、有効パケットである第１のパケットデータを受信するステップと、第１のパケットデータをメモリの第１の蓄積領域に蓄積するステップと、入力されるパケットである第２のパケットデータを受信するステップと、第２のパケットデータが有効パケットであるかどうかを検出するステップと、第２のパケットデータが有効パケットではないと検出された場合、第２のパケットデータを廃棄するとともに、第１の蓄積領域と時系列的に後に結合される前記メモリの第２の蓄積領域に蓄積されているカウンター値であって、第１のパケットデータのつぎに第２のパケットデータがいくつ連続して受信されたかを示すカウンター値を１つインクリメントするステップと、再び前記第２のパケットデータを受信する状態に戻るステップとを有する。さらに、本発明に係るバッファ制御方法は、有効パケットである第１のパケットデータを受信するステップと、第１のパケットデータをメモリの第１の蓄積領域に蓄積するステップと、入力されるパケットである第２のパケットデータを受信するステップと、第２のパケットデータが有効パケットであるかどうかを検出するステップと、第２のパケットデータが有効パケットではないと検出された場合、前記第２のパケットデータを廃棄するとともに、第１の蓄積領域と時系列的に後に結合されるメモリの第２の蓄積領域に、有効パケットではないことを示す情報符号を蓄積するステップと、再び前記第２のパケットデータを受信する状態に戻るステップとを有する。
【０００５】
【発明の実施の形態例】
本発明の第１の形態例を図１を用いて説明する。図１は、本発明の要部であるメモリ制御回路２０を示したブロック図である。図１中には、メモリ制御回路２０のほかに、メモリ制御回路２０の対象となるメモリ１０も図示されている。図１に示されるメモリ制御回路２０およびメモリ１０は、パケット通信網において、通信網に接続される各種端末から送信される情報を一時蓄積するメモリおよびその制御回路である。本形態例は、本発明を非同期転送モード（以下、ＡＴＭと呼ぶ）に適用した形態例である。具体的には、発着端末自体または発着端末間を結ぶ網内の経路、すなわちスイッチングポイントとなる交換機またはクロスコネクトに適用したものである。
【０００６】
まず、メモリ部１０に格納する情報について説明する。ＡＴＭ通信方式では、音声、映像、データの通信メディアによらず、すべての情報を「セル」と呼ばれる固定長のブロックにいれて情報転送する。セルは、図２に示されるように、ヘッダ部とペイロード部からなる。ヘッダ部には、セルを交換機でスイッチングさせるために使用される情報が格納されており、ペイロード部には、ユーザ情報が格納されている。また、セルとともに、セルの先頭位置を示す信号（以下、フレーム信号と呼ぶ）もセルを処理する上では必要であり、フレーム信号は、例えば、アウトバンド方式（別線）でセルとともに伝達される。
【０００７】
図１に示されるように、第１の形態例のメモリ制御回路２０は、書き込み制御部２１、読み出し制御部２２および蓄積数制御部２３とから構成される。書き込み制御部２１は、メモリ１０に書き込むべきセルの先頭を示すフレーム信号をポートＳｈで受信する。また、メモリ１０に書き込むべきセルをポートＤｉで受信し、ポートＳｈで受信するフレーム信号でセルの先頭を検知することにより、入力されるセルをメモリ１０に書き込む。さらに、書き込み制御部２１は、ポートＤｉから入力されるセルが、有効セルであるか、空きセルまたは無効セルであるかを判定する機能を有する。空きセルとは、物理レイヤで速度整合のために挿入、送出されるセルであり、その他の用途には使用されない。有効セルとは、空きセル以外のセルであって、ヘッダ部に誤りを含まないセル、あるいはヘッダ誤りが訂正されたセルである。また、ヘッダ誤りを含むが検出されなかった場合も有効セルと見なされる。無効セルとは、空きセル以外のセルであって、ヘッダ部に誤りが検出され、かつ、それが訂正できなかったセルである。無効セルは、物理レイヤで廃棄されることになる。
【０００８】
読み出し制御部２２は、読み出し要求信号をポートＳｄで受信し、該読み出し要求信号に従って、メモリ１０に蓄積されているセルのデータを読み出す。蓄積数制御部２３は、メモリ１０に蓄積されているセルのセル数を計数し、所定の信号を書き込み制御部２１または読み出し制御部２２へ送出する。
【０００９】
メモリ１０のセル格納領域は、図３に示されるように、有効セルデータ蓄積領域とセル数蓄積領域とからなる。有効セルデータ蓄積領域は、有効セルデータ、つまり有効セルのヘッダ部およびペイロード部のデータを格納するための蓄積領域である。セル数蓄積領域は、連続して入力される空きセルまたは無効セルのセル数をカウントし、そのカウンター値を格納するための蓄積領域である。それぞれのセル数蓄積領域は、２つの有効セルデータ蓄積領域と時系列的に論理結合されている。例えば、セル数蓄積領域Ｂ１は、有効セルデータ蓄積領域Ａ１および有効セルデータ蓄積領域Ａ２と時系列的に論理結合されている。つまり、有効セルデータ蓄積領域Ａ１に蓄積された有効セルが入力されてから次に入力される有効セルデータ、つまり有効セルデータ蓄積領域Ａ２に格納される有効セルが入力されるまでに入力された空きセルまたは無効セルのセル数が、セル数蓄積領域Ｂ１に格納される。ここで、有効セルデータ蓄積領域Ａ１とセル数蓄積領域Ｂ１との関係において、「セル数蓄積領域Ｂ１は、有効セルデータ蓄積領域Ａ１と時系列的に後に結合されている」という。メモリ１０は、例えば、デユアルポートメモリを用いて構成することができる。この場合、書き込み制御部２１および読み出し制御部２２が別々にポインタを持つことになり、この構成により図３で示す蓄積領域の時系列的な論理結合を実現できる。
【００１０】
つぎに、本発明に係る第１の形態例の動作を詳細に説明する。まず、書き込み動作について図４を用いて説明する。まず、初期値としてセル数蓄積領域のカウンター値をリセットし、以下に示す記号ｍを０とする（処理４−１）。書き込み制御部２１に対して、ポートＳｈおよびポートＤｉにそれぞれセルの先頭を示すフレーム信号とセルデータが入力されると（処理４−２）、書き込み制御部２１は、蓄積数制御部２３よりメモリ１０の蓄積状態を示す情報を受け取る。書き込み制御部２１は、該情報により、メモリ１０において書き込み可能な蓄積領域が残されていない状態（以下、ＦＵＬＬ状態とよぶ）であるか否かの判定を行う（処理４−３）。メモリ１０がＦＵＬＬ状態であった場合、書き込み制御部２１は、ポートＤｉから入力されたセルデータをメモリ１０に書き込まず、そのセルデータを廃棄し、例えば、自装置内のＯＳＩの上位レイヤに対して廃棄情報を通知する（処理４−４）。
【００１１】
メモリ１０がＦＵＬＬ状態ではなく、書き込みが可能である場合、書き込み制御部２１は、ポートＤｉから入力されたセルデータが有効セルであるか否かを判定する（処理４−５）。有効セルであるか否かの判定方法としては、例えば、ヘッダ及びペイロード部の指示情報を読みとって、その情報から判定する方法がある。また、他の方法としては、空きセルのデータフォーマットをシステム共通で予め設定することにより、そのフォーマットであるかどうかで判定する方法や、書き込み制御部２１が有効セルであるか否かの情報をＯＵＴバンド方式で受取り、判定する方法がある。
【００１２】
上記判定方法等により入力されたセルが有効セルであると判定した場合、書き込み制御部２１は、値ｍを１つインクリメントする（処理４−６）。実際には、書き込みポインタをインクリメントすることになる。さらに、そのセルのデータをメモリ１０の有効セルデータ蓄積領域Ａｍに書き込む（４−７）。
【００１３】
一方、入力されたセルが有効セルではないと判定された場合、書き込み制御部２１は、そのセルのデータをメモリ１０の有効セルデータ蓄積領域には書き込まず、以下の処理をする。有効セルではないと判定されたこのセルが入力される以前に入力された有効セルのうち、最新の有効セルのデータが蓄積されている有効セルデータ蓄積領域Ａｍと時系列的に次に結合されているセル数蓄積領域Ｂｍのカウンター値を１つ更新、つまり１つインクリメントし、処理を終える（処理４−８）。
【００１４】
さらに引き続いて、有効セルではないセルが書き込み制御部２１のポートＤｉに入力された場合、上記セル数蓄積領域Ｂｍのカウンター値をさらに更新する（処理４−２、４−３、４−５、４−８）。このセル数蓄積領域Ｂｍのカウンター値の更新手続きは、セルがポートＤｉに入力され、そのセルが有効セルと判定されるまで続く。有効セルと判定された場合は、書き込み制御部２１は、セル数蓄積領域Ｂｍと時系列的に次に結合されている有効セルデータ蓄積Ａ（ｍ＋１）にその有効セルのデータを書き込む（処理４−２、４−３、４−５、４−６、４−７）。
【００１５】
つぎに、メモリ１０にセルデータが蓄積されていない状態（以下、ＥＭＰＴＹ状態とよぶ）の場合の動作を説明する。メモリ１０のＥＭＰＴＹ状態とは、例えば、動作中にバッファ内の全ての有効セルデータが読み出された場合が考えられる。この場合、図４の動作フローに従い、読み込み制御部２１は、最後に書き込んだ有効セルデータ蓄積領域と時系列的に次に結合されているセル数蓄積領域のカウンター値を次に有効セルが入力されるまで更新し続ける。
【００１６】
つぎに、読み出し動作について説明する。読み出し要求信号がポートＳｄに入力されると、読み出し制御部２２は、該読み出し要求が入力される直前に読み出した有効セルデータ蓄積領域と時系列的に次に結合されているセル数蓄積領域のカウンター値を読み出す。
【００１７】
ここで、読み出したカウンター値が０でない場合、このカウンター値は、直前に読み出された有効セルデータに引き続いて入力されている無効セルまたは空きセルの読み出し処理が終わっていないことを示している。したがって、このセル数蓄積領域のカウンター値を一つ減算カウントし、更新値を再度当該セル蓄積領域に格納する。さらに、読み出し制御部２２は、セルデータをつぎに受信する装置へ空きセルと定義されたデータ列を出力する。
【００１８】
読み出し制御部２２は、読み出し要求が入力される度に、セル数蓄積領域のカウンター値が０になるまで上記の処理を続ける。読み出し要求信号が入力され、セル数蓄積領域のカウンター値が０であり、かつ、メモリ１０がＥＭＰＴＹ状態でなかった場合、次の有効セルデータ蓄積領域から有効セルのデータを読み出し、当該セルデータをつぎに受信する装置へ出力する。
【００１９】
また、読み出し要求信号が入力され、セル数蓄積領域のカウンター値が０であり、かつ、メモリ１０がＥＭＰＴＹ状態である場合、空きセルと定義されたデータ列をセルデータをつぎに受信する装置へ出力する。この場合、読み出し制御部２２は、メモリ１０のセル数蓄積領域のカウンター値を減算しない。
【００２０】
蓄積数制御部２３は、書き込み制御部２１が有効セルをメモリ１０に書き込む度にセル蓄積数を一つインクリメントし、読み出し制御部２２が有効セルをメモリ１０から読み出す度にセル蓄積数を一つデクリメントする。これにより、蓄積数制御部２３は、メモリ１０に滞留、つまりバッファリングされている有効セル数をカウントできると共に、書き込み制御部２１又は読み出し制御部２２に対して、メモリ１０の有効セルの蓄積状態であるＦＵＬＬ状態及びＥＭＰＴＹ状態を通知できる。
【００２１】
本発明に係る第１の形態例では、入力される空きセルまたは無効セルのヘッダおよびペイロード情報を格納せず、その代わり、連続的に入力される空きセルまたは無効セルの数をカウントし、そのカウントされたセル数の値をメモリ１０に別途格納する構成を有する。この構成により、空きセルまたは無効セルのために消費するメモリ領域を非常に小さくするとともに、かつ、後段へ送信するセルデータの時系列再現と帯域再現が実現できる。また、本形態例では、メモリ１０のセル数蓄積領域のビット数を適宜選択することにより、いかなる帯域制限の設定にも対応でき、帯域の大きさを崩すことなくセルの転送を可能とする。
【００２２】
つぎに、本発明の第２の形態例を図５を用いて説明する。図５は、第２の形態例の要部であるメモリ制御回路４０を示したブロック図である。図５中には、メモリ制御回路４０のほかに、メモリ制御回路４０の対象となるメモリ３０も図示されている。第２の形態例と第１の形態例との相違点は、以下に述べるメモリ３０の内部構成とそれに伴い生じるメモリ制御回路４０の動作である。第２の形態例も同様に、ＡＴＭによる通信網と接続される発着端末自体または発着端末間を結ぶ網内の経路に適用したものである。
【００２３】
図５に示されるように、第２の形態例のメモリ制御回路４０は、書き込み制御部４１、読み出し制御部４２および蓄積数制御部４３とから構成される。書き込み制御部４１は、メモリ３０に書き込むべきセルの先頭を示すフレーム信号をポートＳｈで受信する。また、メモリ３０に書き込むべきセルをポートＤｉで受信し、ポートＳｈで受信するフレーム信号でセルの先頭を検知することにより、入力されるセルをメモリ３０に書き込む。さらに、書き込み制御部４１は、ポートＤｉから入力されるセルが、有効セルであるか、空きセルまたは無効セルであるかを判定する機能を有する。
【００２４】
読み出し制御部４２は、読み出し要求信号をポートＳｄで受信し、該読み出し要求信号に従って、メモリ３０に蓄積されているセルのデータを読み出す。さらに、第２の形態例の特徴の１つであるが、読み出し制御部４２は、メモリ３０に蓄積されているセルのデータを読み出すとともに、そのセルの後に空きセルまたは無効セルが入力されている場合は、その情報を次にセルを処理する装置へ別線で通知する。蓄積数制御部４３は、メモリ３０に蓄積されているセルのセル数を計数し、所定の信号を書き込み制御部４１または読み出し制御部４２へ送出する。
【００２５】
メモリ３０のセル格納領域は、図６に示されるように、有効セルデータ蓄積領域とセル情報領域とからなる。有効セルデータ蓄積領域は、第１の形態例の有効セルデータ蓄積領域と同一の機能を果たす。第２の形態例の特徴の１つであるセル情報領域は、例えば１ビットの蓄積領域であり、空きセルまたは無効セルが書き込み制御部４１のポートＤｉに入力されたかどうかのみ示す情報符号、つまりフラグである。それぞれのセル情報領域は、２つの有効セルデータ蓄積領域と時系列的に論理結合されている。例えば、セル情報領域Ｄ１は、有効セルデータ蓄積領域Ｃ１および有効セルデータ蓄積領域Ｃ２と時系列的に論理結合されている。つまり、セル情報領域Ｄ１は、有効セルデータ蓄積領域Ｃ１に蓄積された有効セルが入力されてから次に入力される有効セルデータ、つまり有効セルデータ蓄積領域Ｃ２に格納される有効セルが入力されるまでに、空きセルまたは無効セルが入力されたかどうかを１ビットで示すための蓄積領域である。ここで、有効セルデータ蓄積領域Ｃ１とセル情報領域Ｄ１との関係において、「セル情報領域Ｄ１は、有効セルデータ蓄積領域Ｃ１と時系列的に後に結合されている」という。
【００２６】
つぎに、本発明に係る第２の形態例の動作を詳細に説明する。まず、書き込み動作について図７を用いて説明する。まず、初期値としてセル情報領域のフラグを０にし、以下に示す記号ｍを０とする（処理７−１）。書き込み制御部４１に対して、ポートＳｈおよびポートＤｉにそれぞれセルの先頭を示すフレーム信号とセルデータが入力されると（処理７−２）、書き込み制御部４１は、蓄積数制御部４３よりメモリ３０の蓄積状態を示す情報を受け取る。書き込み制御部４１は、該情報により、メモリ３０においてＦＵＬＬ状態であるか否かの判定を行う（処理７−３）。メモリ３０がＦＵＬＬ状態であった場合、書き込み制御部４１は、ポートＤｉから入力されたセルデータをメモリ３０に書き込まず、そのセルデータを廃棄し、例えば、自装置内のＯＳＩの上位レイヤに対して廃棄情報を通知する（処理７−４）。
【００２７】
メモリ３０がＦＵＬＬ状態ではなく、書き込みが可能である場合、書き込み制御部４１は、ポートＤｉから入力されたセルデータが有効セルであるか否かを判定する（処理７−５）。入力されたセルが有効セルであると判定された場合、書き込み制御部４１は、値ｍを１つインクリメントする（処理７−６）。さらに、そのセルのデータをメモリ３０の有効セルデータ蓄積領域Ａｍに書き込む（７−７）。
【００２８】
一方、入力されたセルが有効セルではないと判定された場合、書き込み制御部４１は、そのセルのデータをメモリ３０の有効セルデータ蓄積領域には書き込まず、以下の処理をする。有効セルではないと判定されたこのセルが入力される以前に入力された有効セルのうち、最新の有効セルのデータが蓄積されている有効セルデータ蓄積領域Ａｍと時系列的に次に結合されているセル数蓄積領域Ｂｍのフラグを１とし、処理を終える（処理７−８）。
【００２９】
さらに引き続いて、有効セルではないセルが書き込み制御部４１のポートＤｉに入力された場合は、有効セルがつぎに入力されるまで新たな処理は行わない。有効セルがつぎに入力された場合は、書き込み制御部４１は、セル数蓄積領域Ｄｍと時系列的に次に結合されている有効セルデータ蓄積Ｃ（ｍ＋１）にその有効セルのデータを書き込む（処理７−２、７−３、７−５、７−６、７−７）。
【００３０】
つぎに、読み出し動作について説明する。読み出し要求信号がポートＳｄに入力されると、読み出し制御部４２は、蓄積数制御部４３よりメモリの蓄積状態を示す情報を受け取り、メモリ３０がＥＭＰＴＹ状態であるか否かの判定を行う。メモリ３０がＥＭＰＴＹ状態ではない場合、読み出し制御部４２は、蓄積されている有効セルのデータを読み出す。さらに、読み出し制御部４２、読み出している有効セルが蓄積されている有効セルデータ蓄積領域と時系列的に次に結合されているセル情報領域の情報も読み出す。ここで、当該セル情報領域のフラグが１の場合、読み出し制御部４２は、読み出さした有効セルの後に空きセルまたは無効セルが存在することを示す情報を次にセルを処理する装置へ別線で通知する。なお、蓄積数制御部４３の動作は、第１の形態例の蓄積数制御部２３と同様である。
【００３１】
このように、本発明に係る第２の形態例では、有効セルを蓄積する蓄積領域と時系列的に後に結合される１ビットの蓄積領域をメモリ３０に設けることにより、上記有効セルの後に引き続いて空きセルまたは無効セルが入力されたことを後段の装置へ通知できる。したがって、その空きセルまたは無効セルが連続でいくつ入力されたかは通知できないが、空きセルまたは無効セルがつぎに存在することを後段の装置へ通知することにより、帯域に応じて後段の装置が空きセルを挿入できることを可能とする。その結果、後段へ送信するセルデータの時系列再現と帯域再現が実現でき、帯域の大きさを崩すことなくセルの転送を可能である。
【００３２】
本発明に係る第１の形態例または第２の実施例では、有効セルであるか否かの判定用情報がセルデータのインバンドに格納されている場合について述べたが、これに限定されず、セルの先頭を示すフレーム信号の入力と同時にアウトバンド（別線）で示し、有効セルであるかの判定を行うことも可能である。この場合には、書き込み制御部２１または４１で行っていた判定回路が不要となり、より小さい回路で同様の効果を得ることができる。
【００３３】
【発明の効果】
本発明は、入力される空きセルまたは無効セルのヘッダおよびペイロード情報を格納せず、その代わり、有効セルが入力された後に、連続的に入力される空きセルまたは無効セルの数をカウントし、そのカウントされたセル数の値をメモリに格納する。または、有効セルが入力された後に、空きセルまたは無効セルが入力されたことを示す情報符号を格納することにより、空きセルまたは無効セルのために消費するメモリ領域を非常に小さくするという効果を奏する。さらに、本発明は、入力される空きセルまたは無効セルのヘッダおよびペイロード情報を格納しないにもかかわらず、後段へ送信するセルデータの時系列再現と帯域再現を実現する効果を奏する。
【図面の簡単な説明】
【図１】この発明の第１の形態例のメモリ制御回路を示すブロック図である。
【図２】セルデータとフレーム信号との関係を示す図である。
【図３】メモリ１０の論理マップを示す図である。
【図４】書き込み制御部２１の書き込み動作を示すフローチャートである。
【図５】この発明の第２の形態例のメモリ制御回路を示すブロック図である。
【図６】メモリ３０の論理マップを示す図である。
【図７】書き込み制御部４１の書き込み動作を示すフローチャートである。
【符号の説明】
１０、３０メモリ
２０、４０メモリ制御回路
２１、４１書き込み制御部
２２、４２読み出し制御部
２３、４３蓄積数制御部

Claims

有効パケットである第１のパケットデータを受信するステップと、
前記第１のパケットデータをメモリの第１の蓄積領域に蓄積するステップと、
入力されるパケットである第２のパケットデータを受信するステップと、
前記第２のパケットデータが有効パケットであるかどうかを検出するステップと、
前記第２のパケットデータが有効パケットではないと検出された場合、前記第２のパケットデータを廃棄するとともに、前記第１の蓄積領域と時系列的に後に結合される前記メモリの第２の蓄積領域に蓄積されているカウンター値であって、前記第１のパケットデータのつぎに前記第２のパケットデータがいくつ連続して受信されたかを示す前記カウンター値を１つインクリメントするステップと、
再び前記第２のパケットデータを受信する状態に戻るステップとを有するバッファ制御方法。
「請求項１」記載のバッファ制御方法において、さらに、
前記第１の蓄積領域に蓄積されている前記第１のパケットデータを送信するステップと、
前記第２の蓄積領域に蓄積されている前記カウンター値に基づいて、前記第１のパケットデータの後に、前記カウンター値の数の空きパケットを送信するステップとを有するバッファ制御方法。
有効パケットである第１のパケットデータを受信するステップと、
前記第１のパケットデータをメモリの第１の蓄積領域に蓄積するステップと、
入力されるパケットである第２のパケットデータを受信するステップと、
前記第２のパケットデータが有効パケットであるかどうかを検出するステップと、
前記第２のパケットデータが有効パケットではないと検出された場合、前記第２のパケットデータを廃棄するとともに、前記第１の蓄積領域と時系列的に後に結合される前記メモリの第２の蓄積領域に、有効パケットではないことを示す情報符号を蓄積するステップと、
再び前記第２のパケットデータを受信する状態に戻るステップとを有するバッファ制御方法。
「請求項３」記載のバッファ制御方法において、さらに、
前記第１の蓄積領域に蓄積されている前記第１のパケットデータを送信するとともに、前記第２の蓄積領域に蓄積されている前記情報符号に基づいて、前記第１のパケットデータの後に有効パケットではないパケットが入力されているかどうかの情報を送信するステップと、
前記第１のパケットデータと有効パケットではないことを示す前記情報とを受信した場合、前記第１のパケットデータを送信し、引き続き空きパケットを送信するステップとを有するバッファ制御方法。
パケットデータを受信し、前記パケットデータが有効パケットであるかどうかを検出する第１の制御部と、
有効パケットである第１のパケットデータを蓄積する第１の蓄積領域と、前記第１のパケットデータのつぎに有効パケットではないパケットがいくつ連続して受信されたかを示すカウンター値を蓄積する第２の蓄積領域とをもつメモリとを有し、
前記第１の制御部が、前記第１のパケットデータを前記第１の蓄積領域に蓄積し、前記第１のパケットデータのつぎに受信した第２のパケットデータが有効パケットではないと検出した場合、前記カウンター値を１つインクリメントすることを特徴とするバッファ制御回路。
パケットデータを受信し、前記パケットデータが有効パケットであるかどうかを検出する第１の制御部と、
有効パケットである第１のパケットデータを蓄積する第１の蓄積領域と、前記第１のパケットデータのつぎに有効パケットではないパケットが受信されたことを示す情報符号を蓄積する第２の蓄積領域とをもつメモリとを有し、
前記第１の制御部が、前記第１のパケットデータを前記第１の蓄積領域に蓄積し、前記第１のパケットデータのつぎに受信した第２のパケットデータが有効パケットではないと検出した場合、前記情報符号を有効パケットではないパケットが受信されたことを示す情報符号にすることを特徴とするバッファ制御回路。
「請求項５」記載のバッファ制御回路において、さらに、
第１の蓄積領域に蓄積されている前記第１のパケットデータを送信し、前記第２の蓄積領域に蓄積されている前記カウンター値に基づいて、前記第１のパケットデータの後に、前記カウンター値の数の空きパケットを送信する第２の制御部を有することを特徴とするバッファ制御回路。
「請求項６」記載のバッファ制御回路において、さらに、
前記第１の蓄積領域に蓄積されている前記第１のパケットデータを送信するとともに、前記第２の蓄積領域に蓄積されている前記情報符号に基づいて、前記第１のパケットデータの後に有効パケットではないパケットが入力されているかどうかの情報を送信し、前記第１のパケットデータと有効パケットではないことを示す前記情報とを受信した場合、前記第１のパケットデータを送信し、引き続き空きパケットを送信する第２の制御部を有することを特徴とするバッファ制御回路。