KR20170029775A - 메모리 시스템 및 그 동작 방법 - Google Patents

메모리 시스템 및 그 동작 방법 Download PDF

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Abstract

메모리 시스템은 메모리 콘트롤러 및 메모리 장치를 포함한다. 상기 메모리 콘트롤러는 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하는 노말 모드 및 상기 제1 코맨드에 제2 코맨드를 혼합하여 전송하는 혼합 모드 중 하나에서 선택적으로 동작한다. 상기 메모리 장치는 상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경한다. 두 개의 코맨드들을 혼합하여 전송하는 혼합 모드를 채용하여 카스-투-카스 지연 시간(tCCD: CAS-to-CAS delay time)을 감소할 수 있다. 카스-투-카스 지연 시간의 감소를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블(DQ bubble)을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.

Description

메모리 시스템 및 그 동작 방법{Memory system and method of operating the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 효율적인 신호 전송을 위한 메모리 시스템 및 상기 메모리 시스템의 동작 방법에 관한 것이다.
메모리 장치의 공정 스케일이 축소됨에 따라서 메모리 장치의 사이즈가 감소되고 이에 따른 입출력 패드들의 개수도 점차 감소하는 추세에 있다. 또한 메모리 장치의 성능 향상을 위해서 메모리 장치의 저장 용량 및 동작 속도는 점차 증가하고 있다. 입출력 패드들의 개수를 감소시키기 위해서는 코맨드를 수신하기 위한 패드들의 개수를 감소시키는 것이 불가피하다. 여기서 상기 코맨드는 어드레스를 포함하는 것으로 간주될 수 있다. 메모리 장치의 저장 용량이 증가하여 어드레스를 나타내기 위한 비트 수는 증가하는 반면 어드레스 패드들의 개수가 감소하므로 복수의 클록 사이클 동안에 코맨드를 전송하는 것이 요구된다. 코맨드가 복수의 클록 사이클 동안에 전송됨에 따라서 코맨드 클록 사이클의 길이가 데이터 클록 사이클의 길이보다 길게 되는 경우가 발생할 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 데이터 버스를 효율적으로 사용할 수 있는 메모리 시스템을 제공하는 것이다.
또한 본 발명의 일 목적은, 데이터 버스를 효율적으로 사용할 수 있는 메모리 시스템의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 메모리 콘트롤러 및 메모리 장치를 포함한다. 상기 메모리 콘트롤러는 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하는 노말 모드 및 상기 제1 코맨드에 제2 코맨드를 혼합하여 전송하는 혼합 모드 중 하나에서 선택적으로 동작한다. 상기 메모리 장치는 상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경한다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 상기 혼합 모드에서 상기 제1 코맨드의 중간에 상기 제2 코맨드를 삽입하여 전송할 수 있다.
일 실시예에 있어서, 상기 메모리 장치는 상기 메모리 콘트롤러로부터 상기 제1 코맨드의 중간에 상기 제2 코맨드가 삽입되었는지 여부를 나타내는 플래그 정보를 수신할 수 있다.
일 실시예에 있어서, 상기 메모리 장치는 상기 플래그 정보가 상기 제1 코맨드의 중간에 상기 제2 코맨드가 삽입되었음을 나타내는 경우 상기 제1 코맨드의 제1 부분을 래치한 시점부터 대기 시간이 경과한 후에 상기 제1 코맨드의 제2 부분을 래치할 수 있다.
일 실시예에 있어서, 상기 대기 시간은 상기 메모리 콘트롤러로부터 상기 메모리 장치로 제공되어 모드 레지스터에 저장되는 모드 레지스터 정보에 기초하여 결정될 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 상기 플래그 정보를 상기 제1 코맨드에 포함시켜 상기 메모리 장치에 제공할 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는 상기 혼합 모드에서 상기 제1 코맨드 및 상기 제2 코맨드를 하나의 제3 코맨드로 통합하여 전송할 수 있다.
일 실시예에 있어서, 상기 제3 코맨드는 행 어드레스 및 열 어드레스를 모두 포함할 수 있다.
일 실시예에 있어서, 상기 제1 코맨드는 행 어드레스를 포함하는 액티브 코맨드이고 상기 제2 코맨드는 열 어드레스를 포함하는 카스 코맨드일 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는, 상기 노말 모드에서 상기 액티브 코맨드를 4 클록 사이클 동안에 전송하고, 이후에 상기 카스 코맨드를 2 클록 사이클 동안에 전송하고, 상기 혼합 모드에서 상기 액티브 코맨드의 제1 부분을 2 클록 사이클 동안에 전송하고, 이후에 상기 카스 코맨드를 2 클록 사이클 동안에 전송하고, 이후에 상기 액티브 코맨드의 제2 부분을 2 클록 사이클 동안에 전송할 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는, 상기 노말 모드에서 상기 액티브 코맨드를 4 클록 사이클 동안에 전송하고, 이후에 상기 카스 코맨드를 2 클록 사이클 동안에 전송하고, 상기 혼합 모드에서 상기 액티브 코맨드 및 상기 카스 코맨드를 하나의 코맨드로 통합하여 4 클록 사이클 동안에 전송할 수 있다.
일 실시예에 있어서, 상기 혼합 모드에서, 하나의 액세스 동작을 위한 데이터 전송 시간과 연속한 두 개의 액세스 동작들을 위한 연속한 두 개의 카스 코맨드들 사이의 카스-투-카스 지연 시간(tCCD: CAS-to-CAS delay time)은 동일할 수 있다.
일 실시예에 있어서, 상기 메모리 콘트롤러는, 제1 액세스 동작 및 제2 액세스 동작을 연속적으로 수행하는 경우에, 상기 제1 액세스 동작을 위한 제1 액티브 코맨드를 전송하고, 이후에 상기 제2 액세스 동작을 위한 제1 액티브 코맨드의 제1 부분을 전송하고, 이후에 상기 제1 액세스 동작을 위한 제1 카스 코맨드를 전송하고, 이후에 상기 제2 액티브 코맨드의 제2 부분을 전송하고, 이후에 상기 제2 액세스 동작을 위한 제2 카스 코맨드를 전송할 수 있다.
일 실시예에 있어서, 상기 메모리 장치는 복수의 반도체 다이들이 상하로 적층되는 3차원 반도체 메모리 장치일 수 있다.
일 실시예에 있어서, 상기 메모리 장치는 메인 클록 신호에 동기하여 상기 메모리 콘트롤러로부터의 코맨드를 수신하고, 상기 메인 클록 신호보다 2배의 주파수를 갖는 데이터 클록 신호에 동기하여 상기 메모리 콘트롤러와 데이터를 교환할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 메모리 콘트롤러 및 메모리 장치를 포함한다. 상기 메모리 콘트롤러는 행 어드레스를 포함하는 액티브 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하는 노말 모드 및 상기 액티브 코맨드의 중간에 열 어드레스를 포함하는 카스 코맨드를 혼합하여 전송하는 혼합 모드 중 하나에서 선택적으로 동작한다. 상기 메모리 장치는 상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법은, 노말 모드에서 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 메모리 콘트롤러로부터 메모리 장치로 전송하는 단계, 혼합 모드에서 상기 제1 코맨드에 제2 코맨드를 혼합하여 상기 메모리 콘트롤러로부터 상기 메모리 장치로 전송하는 단계 및 상기 메모리 장치에서 상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경하는 단계를 포함한다.
일 실시예에 있어서, 혼합 모드에서 상기 제1 코맨드 및 제2 코맨드를 혼합하여 상기 메모리 콘트롤러로부터 상기 메모리 장치로 전송하는 단계는, 상기 혼합 모드에서 상기 제1 코맨드의 중간에 상기 제2 코맨드를 삽입하여 전송하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 메모리 시스템의 동작 방법은 상기 제1 코맨드의 중간에 상기 제2 코맨드가 삽입되었는지 여부를 나타내는 플래그 정보를 상기 메모리 콘트롤러로부터 상기 메모리 장치로 제공하는 단계를 더 포함할 수 있다.
일 실시예에 있어서,상기 플래그 정보는 상기 제1 코맨드에 포함되어 제공될 수 있다.
본 발명의 실시예들에 따른 메모리 시스템 및 메모리 시스템의 동작 방법은, 두 개의 코맨드들을 혼합하여 전송하는 혼합 모드를 채용하여 카스-투-카스 지연 시간(tCCD: CAS-to-CAS delay time)을 감소할 수 있고, 예를 들어, 카스-투 카스 지연 시간을 최소값으로 동일하게 유지할 수 있다. 카스-투-카스 지연 시간의 감소 또는 최소값 유지를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블(DQ bubble)을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 도 2의 메모리 시스템에 포함되는 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템의 코맨드들의 일부를 나타내는 도면이다.
도 5는 메모리 시스템에서 데이터 전송 시간과 코맨드 전송 시간을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템의 노말 모드 및 혼합 모드의 동작 예를 나타내는 타이밍도이다.
도 7 및 도 8은 노말 모드에서의 신호 전송 및 코맨드 래치 시점의 일 예를 나타내는 타이밍도들이다.
도 9 및 10은 혼합 모드를 채용한 경우의 신호 전송 및 코맨드 래치 시점의 일 예를 나타내는 타이밍도들이다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템의 코맨드들의 일부를 나타내는 도면이다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템의 노말 모드 및 혼합 모드의 동작 예를 나타내는 타이밍도이다.
도 13은 혼합 모드에서의 신호 전송의 일 예를 나타내는 타이밍도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 적층형 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 1을 참조하면, 노말 모드에서는 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 메모리 콘트롤러로부터 메모리 장치로 전송한다(S100). 한편 혼합 모드에서는 상기 제1 코맨드에 제2 코맨드를 혼합하여 상기 메모리 콘트롤러로부터 상기 메모리 장치로 전송한다(S200).
예를 들어, 상기 제1 코맨드는 행 어드레스를 포함하는 액티브 코맨드이고 상기 제2 코맨드는 열 어드레스를 포함하는 카스(CAS: column address strobe) 코맨드일 수 있다. 상기 카스 코맨드는 독출(read) 동작을 나타내는 독출 코맨드 또는 기입(write) 동작을 나타내는 기입 코맨드일 수 있다. 일반적으로 메모리 장치는 액티브 코맨드와 함께 제공되는 행 어드레스에 기초하여 행 어드레싱을 수행한 후에 카스 코맨드와 함께 제공되는 열 어드레스에 기초하여 열 어드레싱을 수행한다. 상기 노말 모드는 이와 같이 메모리 장치의 하나의 동작을 위한 복수의 코맨드들을 정해진 순서에 따라서 순차적으로 전송하는 동작 모드에 해당한다.
상기 노말 모드와 다르게 상기 혼합 모드에서는 상기 제1 코맨드에 제2 코맨드를 혼합하여 상기 메모리 콘트롤러로부터 상기 메모리 장치로 전송한다. 일 실시예에서, 도 6 내지 도 10을 참조하여 후술하는 바와 같이, 상기 메모리 콘트롤러는 상기 혼합 모드에서 상기 제1 코맨드의 중간에 상기 제2 코맨드를 삽입하여 전송할 수 있다. 다른 실시예에서, 도 11 내지 도 13을 참조하여 후술하는 바와 같이, 상기 메모리 콘트롤러는 상기 혼합 모드에서 상기 제1 코맨드 및 상기 제2 코맨드를 하나의 제3 코맨드로 통합하여 전송할 수 있다.
상기 메모리 장치에서는 상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경한다(S300). 상기 메모리 장치는 상기 제1 코맨드의 중간에 상기 제2 코맨드가 삽입되었는지 여부를 나타내는 플래그 정보를 수신할 수 있다. 일 실시예에서, 상기 메모리 콘트롤러는 도 4를 참조하여 후술하는 바와 같이 플래그 정보를 상기 제1 코맨드에 포함시켜 상기 메모리 장치에 제공할 수 있다. 상기 메모리 장치는 상기 제1 코맨드에 포함된 플래그 정보에 기초하여 상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경할 수 있다. 코맨드 래치 시점의 변경에 대해서는 도 7 및 도 9을 참조하여 후술한다.
이와 같이, 본 발명의 실시예들에 따른 메모리 시스템 및 메모리 시스템의 동작 방법은, 두 개의 코맨드들을 혼합하여 전송하는 혼합 모드를 채용하여 카스-투-카스 지연 시간(tCCD: CAS-to-CAS delay time)을 감소할 수 있다. 카스-투-카스 지연 시간의 감소를 통하여 DQ 버블(DQ bubble)을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다. 여기서 DQ 버블은 도 8에 도시된 바와 같이 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타낸다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이고, 도 3은 도 2의 메모리 시스템에 포함되는 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(200) 및 메모리 장치(400)를 포함한다. 메모리 콘트롤러(200)와 메모리 장치(400)의 각각은 상호간의 통신을 위한 인터페이스를 각각 포함한다. 상기 인터페이스들은 코맨드(CMD), 어드레스(ADDR), 클록 신호(CLK) 등을 전송하기 위한 콘트롤 버스(21) 및 데이터를 전송하기 위한 데이터 버스(22)를 통하여 연결될 수 있다. 코맨드(CMD)는 어드레스(ADDR)를 포함하는 것으로 간주될 수 있다. 메모리 콘트롤러(200)는 메모리 장치(400)를 제어하기 위한 코맨드 신호(CMD)를 발생하고, 메모리 콘트롤러(200)의 제어에 따라서 메모리 장치(400)에 데이터(DATA)가 기입되거나 메모리 장치(400)로부터 데이터(DATA)가 독출될 수 있다. 본 발명의 실시예들에 따라서, 메모리 콘트롤러(200)는 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하는 노말 모드 및 상기 제1 코맨드에 제2 코맨드를 혼합하여 전송하는 혼합 모드 중 하나에서 선택적으로 동작할 수 있다. 메모리 장치(400)는 상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경할 수 있다.
도 3을 참조하면, 메모리 장치(400)는 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 로우 어드레스 멀티플렉서(440), 로우 디코더(460), 컬럼 디코더(470), 메모리 셀 어레이(480), 센스 앰프부(485), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495) 및 리프레쉬 카운터(445)를 포함할 수 있다.
메모리 셀 어레이(480)는 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 로우 디코더(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 로우 디코더들(460a~460h)을 포함하고, 컬럼 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 컬럼 디코더들(470a~470h)을 포함하며, 센스 앰프부(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 센스 앰프들(485a~485h)을 포함할 수 있다.
어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(440)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 디코더(470)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 디코더들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 복수의 뱅크 컬럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(440)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(445)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(440)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)는 뱅크 로우 디코더들(460a~460h)에 각각 인가될 수 있다.
뱅크 로우 디코더들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 디코더(470)는 컬럼 어드레스 래치를 포함할 수 있다. 컬럼 어드레스 래치는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(470a~470h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(410)은 반도체 메모리 영역(400)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(410)은 반도체 메모리 영역(400)에 기입 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 코맨드(CMD)를 디코딩하는 코맨드 디코더(411) 및 반도체 메모리 영역(400)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다.
일 실시예에서, 제어 로직(410)은 어드레스 레지스터(420)의 동작을 제어하기 위하여 도 7 및 도 9에 도시된 바와 같은 래치 제어 신호들(LTR, LTC)을 발생할 수 있다. 제어 로직(410)은 상기 제1 코맨드의 중간에 상기 제2 코맨드가 삽입되었는지 여부를 나타내는 플래그 정보에 기초하여 래치 제어 신호들(LTR, LTC)을 발생할 수 있다.
도 3에는 제어 로직(410)과 어드레스 레지스터(420)가 별개의 구성 요소들인 것으로 도시되어 있으나, 제어 로직(410)과 어드레스 레지스터(420)는 불가분적인 하나의 구성 요소로 구현될 수도 있다. 또한 도 3에는 코맨드(CMD) 및 어드레스(ADDR)가 별개의 신호로 각각 제공되는 것으로 도시되어 있으나, 도 4에 도시된 바와 같이 어드레스는 코맨드에 포함되는 것으로 간주될 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템의 코맨드들의 일부를 나타내는 도면이다.
도 4에는 액티브 코맨드(ACT), 기입 코맨드(WR), 독출 코맨드(RD) 및 모드 레지스터 기입 코맨드(MRW)를 나타내는 칩 선택 신호(CS) 및 코맨드-어드레스 신호들(CA0~CA5)의 조합이 도시되어 있다. H는 논리 하이 레벨을 나타내고, L은 논리 로우 레벨을 나타내고, R0~R17은 행 어드레스의 비트들을 나타내고, BA0~BA3는 뱅크 어드레스의 비트들을 나타내고, V는 논리 로우 레벨 또는 논리 하이 레벨일 수 있음을 나타내고, BL은 버스트 길이(burst length)를 나타내고, C4~C9은 열 어드레스의 비트들을 나타내고, MA0~MA5는 모드 레지스터 기입 동작이 수행될 모드 레지스터의 위치를 나타내고, OP0~OP7은 모드 레지스터에 기입될 정보를 나타내고, RE1~RE4은 클록 신호(CK)의 첫 번째 내지 네 번째 상승 에지를 나타낸다.
액티브 코맨드(ACT)는 제1 부분(ACTa) 및 제2 부분(ACTb)을 포함하고 복수의 클록 사이클(예를 들어, 4 클록 사이클) 동안에 전송될 수 있다. 액티브 코맨드(ACT)는 뱅크 어드레스(BA0~BA3) 및 행 어드레스(R0~R17)을 포함할 수 있다. 또한 액티브 코맨드(ACT)는 액티브 코맨드(ACT)의 중간에 다른 코맨드가 삽입되었는지 여부를 나타내는 플래그 정보(SPL)를 포함할 수 있다. 플래그 정보(SPL)가 제1 논리 레벨(예를 들어, 논리 로우 레벨(L))인 경우 액티브 코맨드(ACT)의 제1 부분(ACTa) 및 제2 부분(ACTb)이 연속적으로 전송되는 노말 모드를 나타내고, 플래그 정보(SPL)가 제2 논리 레벨(예를 들어, 논리 하이 레벨(L))인 경우 액티브 코맨드(ACT)의 제1 부분(ACTa)과 제2 부분(ACTb)의 사이에 다른 코맨드가 전송되는 혼합 모드 또는 스플릿(split) 모드를 나타낼 수 있다.
독출 코맨드(RD) 및 기입 코맨드(WR)의 각각은 뱅크 어드레스(BA0~BA3) 및 열 어드레스(C4~C9)를 포함하고, 복수의 클록 사이클(예를 들어, 2 클록 사이클) 동안에 전송될 수 있다.
모드 레지스터 기입 코맨드(MRW)는 제1 부분(MRWa) 및 제2 부분(MRWb)을 포함하고 복수의 클록 사이클(예를 들어, 4 클록 사이클) 동안에 전송될 수 있다. 모드 레지스터 기입 코맨드(MRW)는 모드 레지스터 위치 정보(MA0~MA5) 및 모드 정보(OP0~OP7)를 포함할 수 있다. 또한 모드 레지스터 기입 코맨드(MRW)는 모드 레지스터 기입 코맨드(MRW)의 중간에 다른 코맨드가 삽입되었는지 여부를 나타내는 플래그 정보(SPL)를 포함할 수 있다. 플래그 정보(SPL)가 제1 논리 레벨(예를 들어, 논리 로우 레벨(L))인 경우 모드 레지스터 기입 코맨드(MRW)의 제1 부분(MRWa) 및 제2 부분(MRWb)이 연속적으로 전송되는 노말 모드를 나타내고, 플래그 정보(SPL)가 제2 논리 레벨(예를 들어, 논리 하이 레벨(L))인 경우 모드 레지스터 기입 코맨드(MRW)의 제1 부분(MRWa)과 제2 부분(MRWb)의 사이에 다른 코맨드가 전송되는 혼합 모드를 나타낼 수 있다.
도 4에 도시된 칩 선택 신호(CS) 및 코맨드-어드레스 신호들(CA0~CA5)의 조합은 예시적인 것이며, 코맨드를 나타내는 신호들의 조합은 다양하게 변경될 수 있다.
도 5는 메모리 시스템에서 데이터 전송 시간과 코맨드 전송 시간을 설명하기 위한 도면이다.
도 5를 참조하면, 코맨드들(ACT, RD)은 메인 클록 신호(MCK)에 동기하여 전송될 수 있다. 예를 들어, 액티브 코맨드(ACT)의 전송 시간은 메인 클록 신호(MCK)의 4 클록 사이클에 해당하고, 독출 코맨드(RD)의 전송 시간은 메인 클록 신호(MCK)의 4 클록 사이클에 해당할 수 있다. 즉 독출 동작을 위한 코맨드들(ACT, RD)의 전송 시간은 메인 클록 신호(MCK)의 8 클록 사이클에 해당할 수 있다.
데이터 전송 시간은 데이터 전송을 위한 클록 신호의 주파수 및 버스트 길이(BL) 등에 따라서 데이터 전송 시간이 달라질 수 있다. 예를 들어, 데이터 비트들(0~31)은 메모리 시스템의 구성에 따라서 메인 클록 신호(MCK) 또는 메인 클록 신호(MCK)의 2배의 주파수를 갖는 데이터 클록 신호(WCK)에 동기하여 전송될 수 있다.
버스트 길이(BL)가 16이고 메인 클록 신호(MCK)에 동기하여 데이터 전송이 수행되는 경우, 16 데이터 비트들(0~15)이 메인 클록 신호(MCK)의 8 클록 사이클 동안에 전송되고 데이터 전송 시간은 코맨드 전송 시간과 동일할 수 있다. 버스트 길이(BL)가 32이고 데이터 클록 신호(WCK)에 동기하여 데이터 전송이 수행되는 경우, 32 데이터 비트들(0~31)이 메인 클록 신호(MCK)의 8 클록 사이클 동안에 전송되고 데이터 전송 시간은 코맨드 전송 시간과 동일할 수 있다. 버스트 길이(BL)가 16이고 데이터 클록 신호(WCK)에 동기하여 데이터 전송이 수행되는 경우, 16 데이터 비트들(0~15)이 메인 클록 신호(MCK)의 4 클록 사이클 동안에 전송되고 데이터 전송 시간은 코맨드 전송 시간보다 작을 수 있다.
이와 같이, 코맨드 전송 시간이 데이터 전송 시간과 같거나 작은 경우에는 데이터 버스의 활용도에 관한 문제가 발생하지 않지만, 코맨드 전송 시간이 데이터 전송 시간보다 큰 경우에는 데이터의 전송이 연속적으로 수행되지 못하는 DQ 버블의 문제가 발생될 수 있다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템의 노말 모드 및 혼합 모드의 동작 예를 나타내는 타이밍도이다.
도 6을 참조하면, 코맨드는 메인 클록 신호(MCK)의 상승 에지들에 상응하는 시점들(T1~T9)에서의 칩 선택 신호(CS) 및 코맨드-어드레스 신호(CA)의 조합으로 결정될 수 있다. 칩 선택 신호(CS) 및 코맨드-어드레스 신호(CA)의 조합은 도 4에 예시된 바와 같다. 도 6에는 노말 모드(MDn)에서의 코맨드-어드레스 신호(CAn) 및 혼합 모드(MDm)에서의 코맨드-어드레스 신호(CAm)가 도시되어 있다.
노말 모드(MDn)에서는 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하고, 혼합 모드(MDm)에서는 제1 코맨드에 제2 코맨드를 혼합하여 전송할 수 있다. 도 6에 도시된 바와 같이 상기 제1 코맨드는 액티브 코맨드(ACT)이고 상기 제2 코맨드는 카스 코맨드(RD)일 수 있다. 도 6에는 카스 코맨드로서 독출 코맨드(RD)를 도시하였으나 카스 코맨드는 기입 코맨드(WR)일 수도 있다.
도 2의 메모리 콘트롤러(200)는 노말 모드(MDn)에서 액티브 코맨드(ACT)를 4 클록 사이클(T3, T4, T5, T6에 상응) 동안에 전송하고, 이후에 카스 코맨드를 2 클록 사이클(T7, T8에 상응) 동안에 전송할 수 있다. 이때 액티브 코맨드(ATC)에 포함되는 플래그 정보(SPL)는 제1 논리 레벨(예를 들어, 논리 로우 레벨(L))일 수 있다. 한편 메모리 콘트롤러(200)는 혼합 모드(MDm)에서 액티브 코맨드(ACT)의 제1 부분(ACTa)을 2 클록 사이클(T1, T2에 상응) 동안에 전송하고, 이후에 카스 코맨드(RD)를 2 클록 사이클(T3, T4에 상응) 동안에 전송하고, 이후에 액티브 코맨드(ACT)의 제2 부분(ACTb)을 2 클록 사이클(T5, T6에 상응) 동안에 전송할 수 있다. 이때 액티브 코맨드(ACT)의 제1 부분(ACTa)에 포함되는 플래그 정보(SPL)는 제2 논리 레벨(예를 들어, 논리 하이 레벨(H))일 수 있다.
도 6에 도시된 바와 같이, 혼합 모드를 채용함으로써 연속한 두 개의 카스 코맨드들(RD) 사이의 시간에 해당하는 카스-투-카스 지연 시간(tCCD: CAS-to-CAS delay time)을 감소시킬 수 있다. 즉 노말 모드(MDn)의 카스-투-카스 지연 시간(tCCDn)은 6 클록 사이클에 상응하지만, 혼합 모드(MDm)를 채용함으로써 카스-투-카스 지연 시간(tCCDm)을 4 클록 사이클로 감소시킬 수 있다. 이러한 카스-투-카스 지연 시간의 감소를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.
도 7 및 도 8은 노말 모드에서의 신호 전송 및 코맨드 래치 시점의 일 예를 나타내는 타이밍도들이다.
도 7에는 노말 모드에서 제1 액세스 동작 및 제2 액세스 동작을 연속적으로 수행하는 경우에 대한 코맨드의 전송 및 코맨드 래치 시점이 예시되어 있고, 도 8에는 이에 상응하는 데이터의 전송이 예시되어 있다. 전술한 바와 같이, 코맨드는 메인 클록 신호(MCK)의 상승 에지들에 상응하는 시점들(T1~T15)에서의 칩 선택 신호(CS) 및 코맨드-어드레스 신호(CA)의 조합으로 결정될 수 있다.
도 7을 참조하면, 제1 액세스 동작을 위한 제1 액티브 코맨드(ACT1)와 제1 카스 코맨드(RD1) 및 제2 액세스 동작을 위한 제2 액티브 코맨드(ACT2)와 제2 카스 코맨드(RD2)가 순차적으로 전송될 수 있다. 도 7에는 카스 코맨드로서 독출 코맨드(RD)를 예시하였으나 카스 코맨드는 기입 코맨드(WR)일 수도 있다.
도 2의 메모리 콘트롤러(200)는 노말 모드에서 제1 액티브 코맨드(ACT1)를 4 클록 사이클(T1, T2, T3, T4에 상응) 동안에 전송하고, 이후 제1 카스 코맨드(RD1)를 2 클록 사이클(T5, T6에 상응)) 동안에 전송하고, 이후 노말 모드에서 제2 액티브 코맨드(ACT2)를 4 클록 사이클(T7, T8, T9, T10에 상응) 동안에 전송하고, 이후 제2 카스 코맨드(RD2)를 2 클록 사이클(T12, T13에 상응) 동안에 전송할 수 있다. 이때 제1 액티브 코맨드(ACT1) 및 제2 액티브 코맨드(ACT2)에 포함되는 플래그 정보(SPL)는 각각 제1 논리 레벨(예를 들어, 논리 로우 레벨(L))로서 노말 모드임을 나타낼 수 있다. 결과적으로 연속한 두 개의 카스 코맨드들(RD1, RD2) 사이의 카스-투-카스 지연 시간(tCCD)은 6 클록 사이클(6tCK)에 상응한다.
도 3의 메모리 장치(400)에 포함되는 제어 로직(410)은 코맨드 래치 시점을 나타내는 행 래치 제어 신호(LTR) 및 열 래치 제어 신호(LTC)를 발생하여 어드레스 레지스터(420)에 제공할 수 있다. 어드레스 레지스터(420)는 행 래치 제어 신호(LTR)에 응답하여 액티브 코맨드들(ACT1, ACT2)에 포함된 행 어드레스들을 래치할 수 있고, 열 래치 제어 신호(LTC)에 응답하여 카스 코맨드들(RD1, RD2)에 포함된 열 어드레스들을 래치할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제어 로직(410)은 4 클록 사이클에 상응하는 액티브 코맨드(ACT)가 수신되는 경우에는 행 래치 제어 신호(LTR)를 4개의 펄스들의 형태로 활성화할 수 있고 2 클록 사이클에 상응하는 카스 코맨드(RD)가 수신되는 경우에는 열 래치 제어 신호(LTC)를 2개의 펄스들의 형태로 활성화할 수 있다. 제어 로직(410)은 액티브 코맨드(ACT)의 중간에 카스 코맨드(RD)가 삽입되었는지 여부를 나타내는 플래그 정보(SPL)에 기초하여 행 래치 제어 신호(LTR)의 활성화 타이밍을 제어할 수 있다. 제1 액티브 코맨드(ACT1)에 포함된 플래그 정보(SPL)가 논리 로우 레벨(L)로서 노말 모드를 나타내는 경우, 제어 로직(410)은 메인 클록 신호(MCK)의 연속한 네 개의 상승 에지들(T1, T2, T3, T4)에 동기하여 행 래치 제어 신호(LTR)를 활성화시킬 수 있다. 또한 제2 액티브 코맨드(ACT2)에 포함된 플래그 정보(SPL)가 논리 로우 레벨(L)로서 노말 모드를 나타내는 경우, 제어 로직(410)은 메인 클록 신호(MCK)의 연속한 네 개의 상승 에지들(T7, T8, T9, T10)에 동기하여 행 래치 제어 신호(LTR)를 활성화시킬 수 있다.
도 8에는 메인 클록 신호(MCK)의 2배의 주파수를 갖는 데이터 클록 신호(WCK)에 동기하여 버스트 길이 16으로 수행되는 데이터 전송이 예시되어 있다. 이 경우 하나의 액세스 동작에 상응하는 데이터 전송 시간(tTR)은 메인 클록 신호(MCK)의 4 클록 사이클(4tCK)에 상응한다.
도 8을 참조하면, 콘트롤 버스를 통하여 카스 코맨드(RD1, RD2)가 메모리 장치에 수신된 시점(T6, T12)부터 각각 일정한 레이턴시(LAT)가 경과한 후에 데이터 버스 또는 데이터 핀(DQ)를 통하여 데이터 비트들(0~15)의 전송이 개시될 수 있다. 여기서 레이턴시(LAT)는 카스 코맨드가 독출 코맨드(RD)인 경우에는 독출 레이턴시에 해당하고 카스 코맨드가 기입 코맨드(WR)인 경우에는 기입 레이턴시에 해당한다. 도 8에는 편의상 레이턴시(LAT)가 메인 클록 신호(MCK)의 1 클록 사이클인 것으로 도시하였으나, 레이턴시(LAT)는 메모리 시스템의 구성 및 액세스 동작의 유형에 따라서 다양하게 결정될 수 있다.
도 8에 도시된 바와 같이, 하나의 액세스 동작을 위한 데이터 전송 시간(tTR)은 메인 클록 신호(MCK)의 4 클록 사이클에 해당하고 연속한 두 개의 액세스 동작들을 위한 연속한 두 개의 카스 코맨드들(RD1, RD2) 사이의 카스-투-카스 지연 시간(tCCD)은 6 클록 사이클에 해당한다. 이와 같이, 카스-투-카스 지연 시간(tCCD)이 데이터 전송 시간(tTR)보다 큰 경우에는 연속한 액세스 동작들에 상응하는 데이터 전송이 연속적으로 수행되지 못하고 단절되는 DQ 버블(DQ bubble)이 발생될 수 있다. 이러한 DQ 버블은 데이터 클록 신호(WCK)의 인가 시간의 증가 등을 초래하여 데이터 버스의 활용도(utilization)를 저하시킬 수 있다.
도 9 및 10은 혼합 모드를 채용한 경우의 신호 전송 및 코맨드 래치 시점의 일 예를 나타내는 타이밍도들이다.
도 9에는 혼합 모드를 채용하여 제1 액세스 동작 및 제2 액세스 동작을 연속적으로 수행하는 경우에 대한 코맨드의 전송 및 코맨드 래치 시점이 예시되어 있고, 도 9에는 이에 상응하는 데이터의 전송이 예시되어 있다. 전술한 바와 같이, 코맨드는 메인 클록 신호(MCK)의 상승 에지들에 상응하는 시점들(T1~T15)에서의 칩 선택 신호(CS) 및 코맨드-어드레스 신호(CA)의 조합으로 결정될 수 있다.
도 9를 참조하면, 제1 액세스 동작을 위한 제1 액티브 코맨드(ACT1)와 제1 카스 코맨드(RD1) 및 제2 액세스 동작을 위한 제2 액티브 코맨드(ACT2)와 제2 카스 코맨드(RD2)가 전송될 수 있다. 도 9에는 카스 코맨드로서 독출 코맨드(RD)를 예시하였으나 카스 코맨드는 기입 코맨드(WR)일 수도 있다.
도 2의 메모리 콘트롤러(200)는 노말 모드에서 제1 액티브 코맨드(ACT1)를 4 클록 사이클(T1, T2, T3, T4에 상응) 동안에 전송하고, 이후 혼합 모드에서 제2 액티브 코맨드(ACT2)의 제1 부분(ACT2a)을 2 클록 사이클(T5, T6에 상응) 동안에 전송하고, 이후 제1 카스 코맨드(RD1)를 2 클록 사이클(T7, T8에 상응)) 동안에 전송하고, 이후 제2 액티브 코맨드(ACT2)의 제2 부분(ACT2b)을 2 클록 사이클(T9, T10에 상응) 동안에 전송하고, 이후 제2 카스 코맨드(RD2)를 2 클록 사이클(T12, T13에 상응) 동안에 전송할 수 있다. 이때 제1 액티브 코맨드(ACT1)에 포함되는 플래그 정보(SPL)는 제1 논리 레벨(예를 들어, 논리 로우 레벨(L))로서 노말 모드임을 나타낼 수 있고, 제2 액티브 코맨드(ACT2)에 포함되는 플래그 정보(SPL)는 제2 논리 레벨(예를 들어, 논리 하이 레벨(H))로서 혼합 모드임을 나타낼 수 있다. 결과적으로 연속한 두 개의 카스 코맨드들(RD1, RD2) 사이의 카스-투-카스 지연 시간(tCCD)은 4 클록 사이클(4tCK)에 상응한다.
도 3의 메모리 장치(400)에 포함되는 제어 로직(410)은 코맨드 래치 시점을 나타내는 행 래치 제어 신호(LTR) 및 열 래치 제어 신호(LTC)를 발생하여 어드레스 레지스터(420)에 제공할 수 있다. 어드레스 레지스터(420)는 행 래치 제어 신호(LTR)에 응답하여 액티브 코맨드들(ACT1, ACT2)에 포함된 행 어드레스들을 래치할 수 있고, 열 래치 제어 신호(LTC)에 응답하여 카스 코맨드들(RD1, RD2)에 포함된 열 어드레스들을 래치할 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제어 로직(410)은 4 클록 사이클에 상응하는 액티브 코맨드(ACT)가 수신되는 경우에는 행 래치 제어 신호(LTR)를 4개의 펄스들의 형태로 활성화할 수 있고 2 클록 사이클에 상응하는 카스 코맨드(RD)가 수신되는 경우에는 열 래치 제어 신호(LTC)를 2개의 펄스들의 형태로 활성화할 수 있다. 제어 로직(410)은 액티브 코맨드(ACT)의 중간에 카스 코맨드(RD)가 삽입되었는지 여부를 나타내는 플래그 정보(SPL)에 기초하여 행 래치 제어 신호(LTR)의 활성화 타이밍을 제어할 수 있다. 제1 액티브 코맨드(ACT1)에 포함된 플래그 정보(SPL)가 논리 로우 레벨(L)로서 노말 모드를 나타내는 경우, 제어 로직(410)은 메인 클록 신호(MCK)의 연속한 네 개의 상승 에지들(T1, T2, T3, T4)에 동기하여 행 래치 제어 신호(LTR)를 활성화시킬 수 있다. 한편 제2 액티브 코맨드(ACT2)에 포함된 플래그 정보(SPL)가 논리 하이 레벨(L)로서 혼합 모드를 나타내는 경우, 제어 로직(410)은 메인 클록 신호(MCK)의 네 개의 상승 에지들(T5, T6, T9, 10)에 동기하여 행 래치 제어 신호(LTR)를 활성화시킬 수 있다.
어드레스 레지스터(420)는 제어 로직(410)으로부터 제공되는 행 래치 제어 신호(LTR)에 응답하여 플래그 정보(SPL)가 제2 액티브 코맨드(ACT2)의 중간에 다른 코맨드, 즉 제1 카스 코맨드(RD1)가 삽입되었음을 나타내는 경우 제2 액티브 코맨드(ACT2)의 제1 부분(ACT2a)을 래치한 시점부터 대기 시간(tWT)이 경과한 후에 제2 액티브 코맨드(ACT2)의 제2 부분(ACT2b)을 래치할 수 있다. 이와 같은, 대기 시간(tWT)은 도 3의 모드 레지스터(412)에 저장된 모드 레지스터 정보에 기초하여 결정될 수 있다. 상기 모드 레지스터 정보는 메모리 콘트롤러(200)로부터 메모리 장치(400)로 제공되는 모드 레지스터 기입 코맨드(MRW)를 통하여 제공될 수 있다. 도 4를 참조하여 설명한 바와 같이, 모드 레지스터 기입 코맨드(MRW)는 모드 레지스터에 기입될 정보(OP0~OP7)를 포함할 수 있다.
도 10에는 메인 클록 신호(MCK)의 2배의 주파수를 갖는 데이터 클록 신호(WCK)에 동기하여 버스트 길이 16으로 수행되는 데이터 전송이 예시되어 있다. 이 경우 하나의 액세스 동작에 상응하는 데이터 전송 시간(tTR)은 메인 클록 신호(MCK)의 4 클록 사이클(4tCK)에 상응한다.
도 10을 참조하면, 콘트롤 버스를 통하여 카스 코맨드(RD1, RD2)가 메모리 장치에 수신된 시점(T8, T12)부터 각각 일정한 레이턴시(LAT)가 경과한 후에 데이터 버스 또는 데이터 핀(DQ)를 통하여 데이터 비트들(0~15)의 전송이 개시될 수 있다. 여기서 레이턴시(LAT)는 카스 코맨드가 독출 코맨드(RD)인 경우에는 독출 레이턴시에 해당하고 카스 코맨드가 기입 코맨드(WR)인 경우에는 기입 레이턴시에 해당한다. 도 10에는 편의상 레이턴시(LAT)가 메인 클록 신호(MCK)의 1 클록 사이클인 것으로 도시하였으나, 레이턴시(LAT)는 메모리 시스템의 구성 및 액세스 동작의 유형에 따라서 다양하게 결정될 수 있다.
도 10에 도시된 바와 같이, 하나의 액세스 동작을 위한 데이터 전송 시간(tTR)은 메인 클록 신호(MCK)의 4 클록 사이클에 해당하고 연속한 두 개의 액세스 동작들을 위한 연속한 두 개의 카스 코맨드들(RD1, RD2) 사이의 카스-투-카스 지연 시간(tCCD)도 4 클록 사이클에 해당한다. 카스-투-카스 지연 시간(tCCD)이 데이터 전송 시간(tTR)과 동일한 경우에는 도 8에 도시된 것과 같은 DQ 버블이 제거될 수 있고, 연속한 액세스 동작들에 대한 데이터 비트들의 전송이 중단 없이 수행될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 시스템 및 메모리 시스템의 동작 방법은, 두 개의 코맨드들을 혼합하여 전송하는 혼합 모드를 채용하여 카스-투-카스 지연 시간(tCCD)을 감소할 수 있다. 카스-투-카스 지연 시간의 감소를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템의 코맨드들의 일부를 나타내는 도면이다.
도 11에는 노말 모드에 해당하는 독출 코맨드(RD), 기입 코맨드(WR), 액티브 코맨드(ACT)와 혼합 모드에 해당하는 액티브-독출 코맨드(ACT-RD), 액티브-기입 코맨드(ACT-WR)를 나타내는 칩 선택 신호(CS) 및 코맨드-어드레스 신호들(CA0~CA5)의 조합이 도시되어 있다. H는 논리 하이 레벨을 나타내고, L은 논리 로우 레벨을 나타내고, R0~R15은 행 어드레스의 비트들을 나타내고, BA0~BA3는 뱅크 어드레스의 비트들을 나타내고, V는 논리 로우 레벨 또는 논리 하이 레벨일 수 있음을 나타내고, AP는 오토 프리차지(auto precharge)를 나타내고, BL은 버스트 길이(burst length)를 나타내고, C4~C9은 열 어드레스의 비트들을 나타내고, RE1~RE4은 클록 신호(CK)의 첫 번째 내지 네 번째 상승 에지를 나타낸다.
도 2의 메모리 콘트롤러(200)는 혼합 모드에서 두 개의 코맨드들을 하나의 새로운 코맨드로 통합하여 전송할 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 노말 모드에서의 독출 코맨드(RD)와 액티브 코맨드(ACT)는 혼합 모드에서의 액티브-독출 코맨드(ACT-RD)로 통합될 수 있고, 노말 모드에서의 기입 코맨드(WR)와 액티브 코맨드(ACT)는 혼합 모드에서의 액티브-기입 코맨드(ACT-WR)로 통합될 수 있다. 여기서, 통합된 액티브-독출 코맨드(ACT-RD) 및 액티브-기입 코맨드(ACT-WR)의 각각은 행 어드레스(R0~R15) 및 열 어드레스(C4~C9)를 모두 포함할 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템의 노말 모드 및 혼합 모드의 동작 예를 나타내는 타이밍도이다.
도 12를 참조하면, 코맨드는 메인 클록 신호(MCK)의 상승 에지들에 상응하는 시점들(T1~T9)에서의 칩 선택 신호(CS) 및 코맨드-어드레스 신호(CA)의 조합으로 결정될 수 있다. 칩 선택 신호(CS) 및 코맨드-어드레스 신호(CA)의 조합은 도 11에 예시된 바와 같다. 도 12에는 노말 모드(MDn)에서의 코맨드-어드레스 신호(CAn) 및 혼합 모드(MDm)에서의 코맨드-어드레스 신호(CAm)가 도시되어 있다.
노말 모드(MDn)에서는 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하고, 혼합 모드(MDm)에서는 제1 코맨드에 제2 코맨드를 혼합하여 전송할 수 있다. 도 12에 도시된 바와 같이 상기 제1 코맨드는 액티브 코맨드(ACT)이고 상기 제2 코맨드는 카스 코맨드(RD)일 수 있다. 도 12에는 카스 코맨드로서 독출 코맨드(RD)를 도시하였으나 카스 코맨드는 기입 코맨드(WR)일 수도 있다.
도 2의 메모리 콘트롤러(200)는 노말 모드(MDn)에서 액티브 코맨드(ACT)를 4 클록 사이클(T3, T4, T5, T6에 상응) 동안에 전송하고, 이후에 카스 코맨드를 2 클록 사이클(T7, T8에 상응) 동안에 전송할 수 있다. 한편 메모리 콘트롤러(200)는 혼합 모드(MDm)에서 통합된 액티브-카스 코맨드(ACT-RD)를 4 클록 사이클(T1, T2, T3, T4에 상응) 동안에 전송하고, 이후에 다음의 통합된 액티브-카스 코맨드(ACT-RD)를 4 클록 사이클(T5, T6, T7, T8에 상응) 동안에 전송할 수 있다.
도 12에 도시된 바와 같이, 혼합 모드를 채용함으로써 연속한 두 개의 카스 코맨드들(RD) 사이의 시간에 해당하는 카스-투-카스 지연 시간(tCCD: CAS-to-CAS delay time)을 감소시킬 수 있다. 즉 노말 모드(MDn)의 카스-투-카스 지연 시간(tCCDn)은 6 클록 사이클에 상응하지만, 혼합 모드(MDm)를 채용함으로써 카스-투-카스 지연 시간(tCCDm)을 4 클록 사이클로 감소시킬 수 있다. 이러한 카스-투-카스 지연 시간의 감소를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.
도 13은 혼합 모드에서의 신호 전송의 일 예를 나타내는 타이밍도이다.
도 13에는 혼합 모드를 채용하여 제1 액세스 동작 및 제2 액세스 동작을 연속적으로 수행하는 경우에 대한 통합 코맨드의 전송 및 데이터의 전송이 예시되어 있다. 전술한 바와 같이, 통합 코맨드는 메인 클록 신호(MCK)의 상승 에지들에 상응하는 시점들(T1~T13)에서의 칩 선택 신호(CS) 및 코맨드-어드레스 신호(CA)의 조합으로 결정될 수 있다.
도 13을 참조하면, 제1 액세스 동작을 위한 제1 액티브-카스 코맨드(ACT-RD1) 및 제2 액세스 동작을 위한 제2 액티브-카스 코맨드(ACT-RD2)가 전송될 수 있다. 도 13에는 통합 코맨드로서 액티브-독출 코맨드(RD)를 예시하였으나 통합 코맨드는 액티브-기입 코맨드(ACT-WR)일 수도 있다.
도 2의 메모리 콘트롤러(200)는 혼합 모드에서 제1 액티브-카스 코맨드(ACT-RD1)를 4 클록 사이클(T1, T2, T3, T4에 상응) 동안에 전송하고, 이후 혼합 모드에서 제2 액티브-카스 코맨드(ACT-RD2)를 4 클록 사이클(T5, T6, T7, T8에 상응) 동안에 전송하고, 이후 혼합 모드에서 제3 액티브-카스 코맨드(ACT-RD3)를 4 클록 사이클(T9, T10, T11, T12에 상응) 동안에 전송할 수 있다. 결과적으로 연속한 두 개의 액티브-카스 코맨드들(ACT-RD1, ACT-RD2) 사이의 카스-투-카스 지연 시간(tCCD)은 4 클록 사이클(4tCK)에 상응한다.
도 13에는 메인 클록 신호(MCK)의 2배의 주파수를 갖는 데이터 클록 신호(WCK)에 동기하여 버스트 길이 16으로 수행되는 데이터 전송이 예시되어 있다. 이 경우 하나의 액세스 동작에 상응하는 데이터 전송 시간(tTR)은 메인 클록 신호(MCK)의 4 클록 사이클(4tCK)에 상응한다.
콘트롤 버스를 통하여 액티브-카스 코맨드(ACT-RD1, ACT-RD2, ACT-RD3)가 메모리 장치에 수신된 시점(T4, T8, T12)부터 각각 일정한 레이턴시(LAT)가 경과한 후에 데이터 버스 또는 데이터 핀(DQ)를 통하여 데이터 비트들(0~15)의 전송이 개시될 수 있다. 여기서 레이턴시(LAT)는 액티브-카스 코맨드가 액티브-독출 코맨드(ACT-RD)인 경우에는 독출 레이턴시에 해당하고 액티브-카스 코맨드가 액티브-기입 코맨드(ACT-WR)인 경우에는 기입 레이턴시에 해당한다. 도 13에는 편의상 레이턴시(LAT)가 메인 클록 신호(MCK)의 1 클록 사이클인 것으로 도시하였으나, 레이턴시(LAT)는 메모리 시스템의 구성 및 액세스 동작의 유형에 따라서 다양하게 결정될 수 있다.
도 13에 도시된 바와 같이, 하나의 액세스 동작을 위한 데이터 전송 시간(tTR)은 메인 클록 신호(MCK)의 4 클록 사이클에 해당하고 연속한 두 개의 액세스 동작들을 위한 연속한 두 개의 카스 코맨드들(RD1, RD2) 사이의 카스-투-카스 지연 시간(tCCD)도 4 클록 사이클에 해당한다. 카스-투-카스 지연 시간(tCCD)이 데이터 전송 시간(tTR)과 동일한 경우에는 도 8에 도시된 것과 같은 DQ 버블이 제거될 수 있고, 연속한 액세스 동작들에 대한 데이터 비트들의 전송이 중단 없이 수행될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 시스템 및 메모리 시스템의 동작 방법은, 두 개의 코맨드들을 혼합하여 전송하는 혼합 모드를 채용하여 카스-투-카스 지연 시간(tCCD)을 감소할 수 있다. 카스-투-카스 지연 시간의 감소를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 블록도이다.
도 14를 참조하면, 메모리 모듈(800)은 모듈 기판(810), 복수의 반도체 메모리 칩들(SMC) 및 버퍼 칩(BC)을 포함할 수 있다.
반도체 메모리 칩들(SMC)은 모듈 기판(810)에 장착되고, 반도체 메모리 칩들(SMC)은 데이터 버스(812, 815)를 통하여 기입 모드에서 메모리 콘트롤러와 같은 외부 장치로부터 데이터(DQ)를 수신하거나 독출 모드에서 데이터(DQ)를 외부 장치로 전송할 수 있다.
버퍼 칩(BC)은 모듈 기판(810)에 장착되고 콘트롤 버스(811)를 통하여 외부로부터 수신한 코맨드(CMD) 및 어드레스(ADD)를 버퍼링하여 내부 제어 버스(813, 814)를 통하여 반도체 메모리 칩들(SMC)로 전달할 수 있다. 전술한 바와 같이, 코맨드(CMD)는 어드레스(ADD)를 포함하는 것으로 간주될 수 있다. 버퍼 칩(BC)은 메모리 모듈(800)의 제어 정보를 저장하는 레지스터 등을 포함할 수 있다.
메모리 콘트롤러와 같은 외부 장치는 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하는 노말 모드 및 상기 제1 코맨드에 제2 코맨드를 혼합하여 전송하는 혼합 모드 중 하나에서 선택적으로 동작할 수 있다. 반도체 메모리 칩들(SMC)의 각각은 상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경할 수 있다. 두 개의 코맨드들을 혼합하여 전송하는 혼합 모드를 채용하여 카스-투-카스 지연 시간(tCCD)을 감소할 수 있다. 카스-투-카스 지연 시간의 감소를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 15에 도시된 바와 같이, 반도체 메모리 장치(900)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 칩 입출력 패드부를 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 상기 칩 입출력 패드부는 마스터 레이어(LA1)의 하면에 형성되거나 베이스 기판(미도시)에 형성될 수 있다.
제1 반도체 레이어(910) 내지 제k 반도체 레이어는 각각 메모리 셀 어레이 영역(921)을 구동하기 위한 각종 주변 회로들(922)을 구비한다. 예컨데, 주변 회로들(922)은 각 메모리 셀 어레이 영역(921)의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 코맨드(CMD)를 입력받아 버퍼링하는 코맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(910)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(미도시)로부터 제공되는 코맨드에 기초하여 메모리 영역(921)에 대한 액세스를 제어하고, 메모리 영역(921)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
본 발명의 실시예들에 따라서, 반도체 메모리 장치(900)는 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하는 노말 모드 또는 상기 제1 코맨드에 제2 코맨드를 혼합하여 전송하는 혼합 모드에 따라서 코맨드 래치 시점을 변경할 수 있다. 두 개의 코맨드들을 혼합하여 전송하는 혼합 모드를 채용하여 카스-투-카스 지연 시간(tCCD)을 감소할 수 있다. 카스-투-카스 지연 시간의 감소를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.
도 16은 본 발명의 실시예들에 따른 적층형 메모리 장치가 적용된 메모리 시스템을 나타내는 블록도이다.
도 16을 참조하면, 메모리 시스템(1000)은 메모리 모듈(1010) 및 메모리 컨트롤러(1020)를 포함할 수 있다. 메모리 모듈(1010)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 칩(DRAM, 1030)을 포함할 수 있다. 예컨대, 반도체 메모리 칩(1030)은 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 칩(1030)은 상하로 적층된 복수의 반도체 다이들을 포함할 수 있다. 상기 반도체 다이들은 하나의 인터페이스 다이(1031)와 적어도 하나의 메모리 다이 또는 슬레이브 다이(1032)를 포함할 수 있다. 서로 적층된 반도체 다이들 사이의 신호의 전달은 관통 실리콘 비아(TSV) 및/또는 본딩 와이어를 통하여 수행될 수 있다.
메모리 모듈(1010)은 시스템 버스를 통해 메모리 컨트롤러(1020)와 통신할 수 있다. 시스템 버스를 통하여 데이터 신호(DQ), 코맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(1010)과 메모리 컨트롤러(1020) 사이에서 송수신될 수 있다.
전술한 바와 같이, 메모리 콘트롤러(1020)는 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하는 노말 모드 및 상기 제1 코맨드에 제2 코맨드를 혼합하여 전송하는 혼합 모드 중 하나에서 선택적으로 동작할 수 있다. 각각의 반도체 메모리 칩(1030)은 상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경할 수 있다. 두 개의 코맨드들을 혼합하여 전송하는 혼합 모드를 채용하여 카스-투-카스 지연 시간(tCCD)을 감소할 수 있다. 카스-투-카스 지연 시간의 감소를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 17을 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 메모리 장치(1230), 비휘발성 메모리 장치(1240), 사용자 인터페이스(1250) 및 파워 서플라이(1260)를 포함한다. 실시예에 따라, 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1230)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다.
비휘발성 메모리 장치(1240)는 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1240)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
애플리케이션 프로세서(1210)는 메모리 장치들(1230, 1240)을 제어하기 위한 코맨드들을 발생할 수 있다. 애플리케이션 프로세서(1210)는 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하는 노말 모드 및 상기 제1 코맨드에 제2 코맨드를 혼합하여 전송하는 혼합 모드 중 하나에서 선택적으로 동작할 수 있다. 반도체 메모리 장치들(1230, 1240)의 각각은 상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경할 수 있다. 두 개의 코맨드들을 혼합하여 전송하는 혼합 모드를 채용하여 카스-투-카스 지연 시간(tCCD)을 감소할 수 있다. 카스-투-카스 지연 시간의 감소를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.
사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1200) 또는 모바일 시스템(1200)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 적어도 하나의 메모리 모듈(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1300)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1310)는 메모리 모듈(1340)의 동작을 제어하는 메모리 컨트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 컨트롤러(1311)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1311)와 메모리 모듈(1340) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1340)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 컨트롤러(1311)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1340)은 적어도 하나의 메모리 칩을 포함한다. 메모리 콘트롤러(1311)는 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하는 노말 모드 및 상기 제1 코맨드에 제2 코맨드를 혼합하여 전송하는 혼합 모드 중 하나에서 선택적으로 동작할 수 있다. 메모리 모듈(1340)의 메모리 칩은 상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경할 수 있다. 두 개의 코맨드들을 혼합하여 전송하는 혼합 모드를 채용하여 카스-투-카스 지연 시간(tCCD)을 감소할 수 있다. 카스-투-카스 지연 시간의 감소를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.
입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 18에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1310), 입출력 허브(1320) 및 입출력 컨트롤러 허브(1330)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
이와 같이 본 발명의 실시예들에 따른 메모리 시스템 및 메모리 시스템의 동작 방법은, 두 개의 코맨드들을 혼합하여 전송하는 혼합 모드를 채용하여 카스-투-카스 지연 시간(tCCD: CAS-to-CAS delay time)을 감소할 수 있다. 카스-투-카스 지연 시간의 감소를 통하여 데이터의 전송이 연속적으로 수행되지 못하는 현상을 나타내는 DQ 버블을 방지하고 데이터 버스의 활용도(utilization)를 증가시킬 수 있다.
본 발명의 실시예들은 고용량 및/또는 고속의 메모리 장치가 요구되는 장치 및 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하는 노말 모드 및 상기 제1 코맨드에 제2 코맨드를 혼합하여 전송하는 혼합 모드 중 하나에서 선택적으로 동작하는 메모리 콘트롤러; 및
    상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경하는 메모리 장치를 포함하는 메모리 시스템.
  2. 제1 항에 있어서,
    상기 메모리 콘트롤러는 상기 혼합 모드에서 상기 제1 코맨드의 중간에 상기 제2 코맨드를 삽입하여 전송하는 것을 특징으로 하는 메모리 시스템.
  3. 제2 항에 있어서,
    상기 메모리 장치는 상기 메모리 콘트롤러로부터 상기 제1 코맨드의 중간에 상기 제2 코맨드가 삽입되었는지 여부를 나타내는 플래그 정보를 수신하는 것을 특징으로 하는 메모리 시스템.
  4. 제3 항에 있어서,
    상기 메모리 장치는 상기 플래그 정보가 상기 제1 코맨드의 중간에 상기 제2 코맨드가 삽입되었음을 나타내는 경우 상기 제1 코맨드의 제1 부분을 래치한 시점부터 대기 시간이 경과한 후에 상기 제1 코맨드의 제2 부분을 래치하고,
    상기 대기 시간은 상기 메모리 콘트롤러로부터 상기 메모리 장치로 제공되어 모드 레지스터에 저장되는 모드 레지스터 정보에 기초하여 결정되는 것을 특징으로 하는 메모리 시스템.
  5. 제3 항에 있어서,
    상기 메모리 콘트롤러는 상기 플래그 정보를 상기 제1 코맨드에 포함시켜 상기 메모리 장치에 제공하는 것을 특징으로 하는 메모리 시스템.
  6. 제1 항에 있어서,
    상기 메모리 콘트롤러는 상기 혼합 모드에서 상기 제1 코맨드 및 상기 제2 코맨드를 하나의 제3 코맨드로 통합하여 전송하고,
    상기 제3 코맨드는 행 어드레스 및 열 어드레스를 모두 포함하는 것을 특징으로 하는 메모리 시스템.
  7. 제1 항에 있어서,
    상기 제1 코맨드는 행 어드레스를 포함하는 액티브 코맨드이고 상기 제2 코맨드는 열 어드레스를 포함하는 카스 코맨드인 것을 특징으로 하는 메모리 시스템.
  8. 제7 항에 있어서,
    상기 혼합 모드에서, 하나의 액세스 동작을 위한 데이터 전송 시간과 연속한 두 개의 액세스 동작들을 위한 연속한 두 개의 카스 코맨드들 사이의 카스-투-카스 지연 시간(tCCD: CAS-to-CAS delay time)은 동일한 것을 특징으로 하는 메모리 시스템.
  9. 제1 항에 있어서,
    상기 메모리 장치는 복수의 반도체 다이들이 상하로 적층되는 3차원 반도체 메모리 장치인 것을 특징으로 하는 메모리 시스템.
  10. 행 어드레스를 포함하는 액티브 코맨드를 복수의 클록 사이클 동안에 연속적으로 전송하는 노말 모드 및 상기 액티브 코맨드의 중간에 열 어드레스를 포함하는 카스 코맨드를 혼합하여 전송하는 혼합 모드 중 하나에서 선택적으로 동작하는 메모리 콘트롤러; 및
    상기 노말 모드 또는 상기 혼합 모드에 따라서 코맨드 래치 시점을 변경하는 메모리 장치를 포함하는 메모리 시스템.
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