TWI715331B - 記憶體系統之控制方法 - Google Patents

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Abstract

本發明關於一種記憶體系統之控制方法，該記憶體系統包含控制器，介面及記憶體。該介面耦接於該控制器，且該記憶體透過該介面耦接於該控制器。該控制方法包含該控制器透過該介面傳送一時脈訊號至該記憶體，及該控制器透過該介面傳送存取指令至該記憶體，以存取該記憶體之存取位置的資料。該時脈訊號具有時脈週期。該控制器傳送該存取指令至該記憶體之時間長度實質上為該時脈週期之1.5倍。

Description

記憶體系統之控制方法
本發明關於一種記憶體系統之控制方法，尤指一種傳送存取指令之時間長度實質上為時脈訊號之時脈週期的1.5倍之記憶體系統之控制方法。
隨著電子產品及通訊相關應用之需求不斷增長，記憶體已扮演關鍵角色。為了於相同時間內可存取更多資料，系統對資料存取之頻寬的要求持續增加。
然而，對於存取記憶體的介面而言，記憶體裝置端的時間餘量(time margin)議題已成為積體電路及印刷電路板之設計挑戰。除了提高記憶體存取之速度，亦須考慮記憶體存取之正確性，以避免誤存取發生。因此，本領域仍欠缺適宜的解決方案，以兼顧存取記憶體之速度及正確性。
實施例提供一種記憶體系統之控制方法。該記憶體系統包含一控制器，一介面，耦接於該控制器，及一記憶體，透過該介面耦接於該控制器。該控制方法包含該控制器透過該介面傳送一時脈訊號至該記憶體，其中該時脈訊號具有一時脈週期；及該控制器透過該介面傳送一存取指令至該記憶體，以存取該記憶體之一存取位置的資料，其中該控制器傳送該存取指令至該記憶體之時間長度實質上為該時脈週期之1.5倍。
100:記憶體系統
110:控制器
1101、1102:控制裝置
120:介面
130:記憶體
1301、1302:記憶裝置
ADD1、ADD2、ADD51、ADD52:存取位置
200:控制方法
210、220:步驟
CK:時脈訊號
Tck:時脈週期
Tcmd:時間長度
CS、CS1、CS2:晶片選取訊號
Pact:主動脈衝
Pnonact:非主動脈衝
C1、C2、C3、C4、C5、C11、C12、C13、C14、C15、C21、C22、C23、C24、C25:存取指令
CI1、CI2、CI3、CI4、CI5、CI6、CI26、CI17:致能指令
IDLE:閒置狀態
e1、e2、e3、e4、e5、e11、e12、e13、e14、e15、e21、e22、e23、e24、e25:上升緣
CMD、CMD1、CMD2:指令訊號
第1圖係實施例中，記憶體系統之示意圖。
第2圖係第1圖之控制方法的流程圖。
第3圖係第1圖之實施例中，傳送訊號及指令之示意圖。
第4圖係另一實施例中，第1圖之控制系統之示意圖。
第5圖至第7圖係第4圖的實施例中，傳送訊號及指令之示意圖。
本文所述的長度係時間長度，且本文所述的指令的長度係傳送指令之時間長度。
用以控制記憶體之指令的長度，可為記憶體控制領域之重要參數。舉例而言，若將用以控制記憶體之指令的時間長度，設定為一個時脈週期，會導致時間餘量不足，而使訊號之失真程度偏高，此情況下，於眼圖(eye diagram)可見其張開程度不足。然而，若將每指令的長度設定更大，例如兩時脈週期，雖可有效增加時間餘量，且可於眼圖測得較大的張開程度，但會導致一段時間內可發送的指令數量減低，從而使操作速度減慢。此外，指令可分為存取指令(access command)及致能指令(active command)兩種，若考慮到存取指令之間還要傳送致能指令，將造成存取指令更被延遲。
根據實施例，用於讀取、寫入之指令可為存取指令，其他種類之指令可為致能指令。每種指令可對應於複數個訊號之邏輯狀態的組合，其可規劃於真值表。本文所述的存取指令，舉例來說，可為行位址選通(column address strobe，可簡稱CAS)指令。舉例而言，所述行位址選通(CAS)指令可用以存取記憶體庫位址(bank address)，即位於列(row)、行(column)的資料。本文所述的致能指令，舉例來說，可為存取指令以外的指令，例如預充電 (precharge，可簡稱PRE)指令，模式寄存器集(mode register set，可簡稱MRS)指令，列位址選通(row address strobe，可簡稱RAS)指令及/或刷新(refresh，可簡稱REF)指令等。舉例而言，所述列位址選通(RAS)指令可用以致能(activate)記憶體庫列(bank row)，亦即，頁(page)
第1圖係實施例中，記憶體系統100之示意圖。第2圖係第1圖之控制方法200的流程圖。
記憶體系統100包含控制器110，介面120及記憶體130。介面120耦接於控制器110。記憶體130透過介面120耦接於控制器110。
舉例而言，控制器110可為記憶體控制器(memory controller，簡稱MC)。記憶體130可為雙倍資料率(double data rate，簡稱DDR)記憶體。介面120可為雙倍資料率實體層介面(double data rate physical interface，簡稱DFI)。
根據實施例，記憶體系統100可包含單控制裝置，單介面及單記憶裝置。根據另一實施例，記憶體系統100可包含複數控制裝置，單介面及複數記憶裝置，因此，控制器110可包含複數控制裝置，記憶體130可包含複數記憶裝置，如後文所述(例如第4圖)。
如第1圖及第2圖所示，控制方法200可包含至少以下步驟。
步驟210：控制器110透過介面120傳送時脈訊號CK至記憶體130，其中時脈訊號CK具有時脈週期Tck；及步驟220：控制器110透過介面120傳送存取指令至記憶體130，以存取記憶體130之存取位置ADD1的資料，其中控制器110傳送存取指令至記憶體之時間長度Tcmd實質上為時脈週期Tck之1.5倍。
第3圖係第1圖之實施例中，傳送訊號及指令之示意圖。第3圖中，由左至右的水平方向係時間軸。第3圖可為單控制裝置透過單介面控制單記憶裝置之訊號圖。第3圖中，係以行到行延遲時間(column to column delay，常簡稱為 tCCD)為6個時脈週期的情況舉例說明。第3圖之指令訊號CMD可描述控制器110傳送之指令，其中，指令訊號CMD實質上可對應於複數個訊號，以對應於真值表之規劃。同理，後文提及之指令訊號CMD1及CMD2實質上可對應於複數個訊號。
如第3圖所示，存取指令C1的長度實質上可為1.5個時脈週期Tck。控制器110還可透過介面120傳送存取指令C2至記憶體130，以存取記憶體130之存取位置ADD2的資料。其中，控制器110傳送存取指令C2至記憶體130之時間長度實質上為時脈週期Tck之1.5倍。第3圖中，傳送存取指令C1可先於傳送存取指令C2。同理，傳送存取指令C2後，控制器110還可透過介面120傳送存取指令C3、C4及C5等至記憶體130。
如第3圖所示，控制器110還可透過介面120傳送致能指令CI1至記憶體130，傳送致能指令CI1的時間可在傳送存取指令C1及存取指令C2的時間之間。同理，在傳送存取指令C2及存取指令C3之間，控制器110還可透過介面120傳送致能指令CI2、CI3及CI4至記憶體130。此外，控制器110還可傳送致能指令CI5及CI6。於兩指令之間，若無法再安插指令，則可為閒置狀態IDLE。根據實施例，致能指令之長度實質上可為時脈週期Tck之1.5倍。
如第3圖所示，控制器110還可透過介面120傳送晶片選取訊號CS至記憶體130。其中，晶片選取訊號CS具有主動脈衝Pact及非主動脈衝Pnonact。舉例而言，主動脈衝Pact可為低態，且非主動脈衝Pnonact可為高態。根據實施例，晶片選取訊號CS之主動脈衝Pact的時間長度實質上等於時脈週期Tck，且非主動脈衝Pnonact的時間長度可隨需求調整。
晶片選取訊號CS可用以選取記憶體130對應之晶片及選取傳送的指令。當時脈訊號CK位於特定的訊號緣(上升緣或下降緣)，且晶片選取訊號CS位於主動脈衝Pact時，則可據以選取所傳送的指令。
舉例而言，在時脈訊號CK位於上升緣e1時，因此時晶片選取訊號CS位於主動脈衝Pact(例如低態)，故可於此時點選取所傳送的指令，亦即存取指令C1。同理，如第3圖，於上升緣e2至e5之時點，因晶片選取訊號CS位於主動脈衝Pact，故可分別選取存取指令C2至C5。
如第3圖所示，藉由將存取指令之長度設定為1.5倍時脈週期Tck，於存取指令C2及C3之間，因指令的長度許可，可於時間軸安排傳送三個致能指令(例如CI2、CI3及CI4)。此情況下，眼圖的開啟程度，可優於存取指令之長度僅一倍時脈週期Tck的情況。此外，在存取指令之長度為兩倍時脈週期Tck的情況下，於兩存取指令之間，最多只可傳送兩個致能指令，而無法傳送三個致能指令。因此，相較於存取指令之長度為一個或兩個時脈週期之情況，藉由將存取指令之長度設定為時脈週期Tck之1.5倍，可兼顧操作速度及存取之正確性，亦可測得足夠開啟之眼圖。
第4圖係另一實施例中，第1圖之控制系統100之示意圖。相似於第1圖，控制系統100亦包含控制器110，介面120及記憶體130。然而，第4圖中，控制器110包含控制裝置1101及1102，且記憶體130包含記憶裝置1301及1302。換言之，第4圖可為複數個控制裝置，透過單介面控制複數個記憶裝置之實施例。舉例而言，第4圖中，記憶裝置1301及1302可為不同晶片之雙倍資料率記憶裝置。控制裝置1101及1102可用以分別控制記憶裝置1301及1302。
第5圖至第7圖係第4圖的實施例中，傳送訊號及指令之示意圖。第5圖之時脈訊號CK可如第3圖，具有時脈週期Tck。第5圖之指令訊號CMD1可表示控制裝置1101傳送至記憶裝置1301之指令，且指令訊號CMD2可表示控制裝置1102傳送至記憶裝置1302之指令。
當晶片選取訊號CS1位於主動脈衝Pact(例如低態)，可表示記憶裝置1301被選取，且當晶片選取訊號CS2位於主動脈衝Pact(例如低態)，可表示 記憶裝置1302被選取。由於第5圖之介面120係單介面，故晶片選取訊號CS1及CS2應不會同時位於主動脈衝Pact。
如第5圖所示，當時脈訊號CK位於上升緣e11、e12、e13、e14及e15時，因晶片選取訊號CS1位於主動脈衝Pact，故可分別選取存取指令C11、C12、C13、C14及C15。同理，當時脈訊號CK位於上升緣e21、e22、e23、e24及e25時，因晶片選取訊號CS2位於主動脈衝Pact，故可分別選取存取指令C21、C22、C23、C24及C25。控制裝置1101可傳送存取指令C11至C15以存取記憶裝置1301，且控制裝置1102可傳送存取指令C21至C25以存取記憶裝置1302。
如第4圖及第5圖所示，若將存取指令C11及C21視為第一存取指令及第二存取指令，則第一存取指令所述的存取位置ADD51可位於記憶裝置1301，且第二存取指令所述的存取位置ADD52可位於記憶裝置1302。第一存取指令可由控制裝置1101傳送至記憶體130，及第二存取指令可由控制裝置1102傳送至記憶體130。
第5圖係僅傳送存取指令之情況。相較於第5圖，第6圖進一步描述指令訊號CMD2還包含致能指令之情況。換言之，第5圖係描述未考慮致能指令之情況，而第6圖進一步描述控制裝置1102可傳送致能指令之情況。相較於第5圖，如第6圖所示，在存取指令C22及C23之間還傳送了致能指令CI26。因此，從第5圖到第6圖，對應於選取存取指令C13之上升緣e13實質上只被延遲了一個時脈週期Tck。
相較於第5圖，第7圖描述指令訊號CMD1及CMD2還包含致能指令之情況。換言之，第7圖描述進一步描述控制裝置1101及1102可傳送致能指令之情況。相較於第6圖，如第7圖所示，在存取指令C12及C13之間還傳送了致能指令CI17。因此，從第5圖到第7圖，對應於選取存取指令C13之上升緣e13實質上只被延遲了兩個時脈週期Tck。
於每指令的長度為兩個時脈週期Tck的情況下，當指令訊號CMD1及CMD2包含致能指令，對應於同一存取指令之時脈訊號的上升緣會被延遲四個時脈週期Tck。因此，以第7圖為例，將指令的長度由兩個時脈週期Tck調整為1.5個時脈週期Tck，可將存取指令之延遲時間從四個時脈週期Tck降低為兩個時脈週期Tck，故可減少存取指令之延遲時間達50%，且可測得比指令長度僅為一個時脈週期Tck之情況更佳的眼圖。
綜上，藉由將指令長度調整為時脈週期之1.5倍，實施例提供的記憶體系統及控制方法，可兼顧操作速度及存取之正確性，且可於眼圖測得足夠之開啟程度，故對於處理本領域之問題，實有助益。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200:控制方法
210、220:步驟

Claims (7)

  1. 一種記憶體系統之控制方法，該記憶體系統包含一控制器，一介面，耦接於該控制器，及一記憶體，透過該介面耦接於該控制器，該控制方法包含：該控制器透過該介面傳送一時脈訊號至該記憶體，其中該時脈訊號具有一時脈週期；該控制器透過該介面傳送一第一存取指令至該記憶體，以存取該記憶體之一第一存取位置的資料，其中該控制器傳送該第一存取指令至該記憶體之時間長度實質上為該時脈週期之1.5倍；該控制器透過該介面傳送一第二存取指令至該記憶體，以存取該記憶體之一第二存取位置的資料，其中該控制器傳送該第二存取指令至該記憶體之時間長度實質上為該時脈週期之1.5倍；及該控制器透過該介面傳送一致能指令至該記憶體；其中傳送該致能指令的時間在傳送該第一存取指令及該第二存取指令的時間之間。
  2. 如請求項1所述的控制方法，其中傳送該第一存取指令係先於傳送該第二存取指令。
  3. 如請求項1所述的控制方法，其中該第一存取位置係位於該記憶體之一第一記憶裝置，及該第二存取位置係位於至該記憶體之一第二記憶裝置。
  4. 如請求項1所述的控制方法，其中該第一存取指令係由該控制器之一第一控制裝置傳送至該記憶體，及該第二存取指令係由該控制器之一第二 控制裝置傳送至該記憶體。
  5. 如請求項1所述的控制方法，其中該致能指令包含一預充電指令，模式寄存器集指令，列位址選通指令及/或刷新指令。
  6. 如請求項1所述的控制方法，另包含：該控制器透過該介面傳送一晶片選取訊號至該記憶體；其中該晶片選取訊號具有一主動脈衝及一非主動脈衝。
  7. 如請求項6所述的控制方法，其中該晶片選取訊號之該主動脈衝的時間長度實質上等於該時脈週期。
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