CN113312281A

CN113312281A - 用于多个存储设备的控制方法及相关的内存系统

Info

Publication number: CN113312281A
Application number: CN202010124195.6A
Authority: CN
Inventors: 郑景升; 林文威; 黄冠嘉
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2020-02-27
Filing date: 2020-02-27
Publication date: 2021-08-27

Abstract

本发明提供一种用于多个存储设备的控制方法，其中该多个存储设备包括一第一存储设备以及一第二存储设备，且该控制方法包括：至少根据一第一内存控制器需要传送至该第一存储设备的一第一指令信号是属于一存取指令或是一非存取指令，以确定一第一操作时序以及一第二操作时序；控制该第一内存控制器根据该第一操作时序传送该第一指令信号至该第一存储设备；以及控制该第二内存控制器根据该第二操作时序传送该第二指令信号至该第二存储设备。

Description

用于多个存储设备的控制方法及相关的内存系统

技术领域

本发明涉及一种关于用于多个存储设备的控制方法及相关的内存系统。

背景技术

现代电子系统设计中，经常将双倍数据传输率(Double Data Rate，DDR)的动态随机存取内存(Dynamic Random Access Memory，DRAM)系统分成内存控制逻辑和物理层两个部分。内存控制器逻辑和物理层之间定义有一双倍数据传输速率物理层接口(DDR PHYinterface，DFI)，用来实现二者之间的标准互联。简言之，DFI标准的提出旨在定义一个内存控制逻辑与物理层之间的通用接口，即将内存控制器传送的指令信号及数据信号转换成符合内存装置(如双列直插式内存模块(Dual In-line Memory Module，DIMM))的规格，再传送至存储设备。同理，存储设备传送的数据信号也可通过DFI接口转换成符合内存控制器的规格之后，再传送给内存控制器。

传统内存控制器可连接多个存储设备(如第四代双倍数据率同步动态随机存取内存(Double-Data-Rate Fourth Generation Synchronous Dynamic Random AccessMemory，DDR4))。当每次内存控制器传送指令信号(如读、写、启动(active)、预充电(precharge)、自动刷新(auto-refresh)、自刷新(self-refresh)等)时，会通过DFI接口传送至各个内存装置。因此，每个内存装置会同时运作。例如，一个内存控制器连接三个内存装置。当内存控制器欲读取一个内存控制器时，在共享指令接口的情况下，会收到三倍的回复数据大小(以DDR4每次可存取16bits数据为例，则需要16bits*3＝48bit的数据宽度，造成所需带宽的增加)。若想要单独存取一个内存装置，则需要通过分流的方式，增加额外的一组指令接口，由此减少所需数据宽度(仅需16bit*1＝16bit的数据宽度)。然而，额外的指令接口也代表了内存控制器需要额外的接脚，由此分别控制内存装置，造成电路板上布局的限制及成本增加。

发明内容

因此，本发明的主要目的即在于提供一种存储设备的分时控制方法及相关装置，且具有优选的带宽利用机制，以解决上述问题。

在本发明的一个实施例中，提供了一种用于多个存储设备的控制方法，其中该多个存储设备包括一第一存储设备以及一第二存储设备，且该控制方法包括：至少根据一第一内存控制器需要传送至该第一存储设备的一第一指令信号是属于一存取指令或是一非存取指令，以确定一第一操作时序以及一第二操作时序；控制该第一内存控制器根据该第一操作时序传送该第一指令信号至该第一存储设备；以及控制该第二内存控制器根据该第二操作时序传送该第二指令信号至该第二存储设备。

在本发明的另一个实施例中，提供了一种内存系统，其包括一第一存储设备以及一第二存储设备、用来分别存取该第一存储设备以及该第二存储设备的一第一闪存控制器以及一第二闪存控制器、以及一时序管理装置。在该内存系统的操作中，该时序管理装置至少根据一第一内存控制器需要传送至该第一存储设备的一第一指令信号是属于一存取指令或是一非存取指令，以确定一第一操作时序以及一第二操作时序，以控制该第一内存控制器根据该第一操作时序传送该第一指令信号至该第一存储设备，且控制该第二内存控制器根据该第二操作时序传送该第二指令信号至该第二存储设备。

附图说明

图1为本发明实施例的一内存系统的示意图；

图2为本发明一实施例的传输时序的示意图；

图3为本发明另一实施例的传输时序的示意图；

图4为根据本发明一实施例的用于多个存储设备的控制方法的流程图；

图5为本发明另一实施例的传输时序的示意图；

图6为根据本发明另一实施例的用于多个存储设备的控制方法的流程图。

具体实施方式

图1为本发明实施例的一内存系统100的示意图。如图1所示，内存系统100包括一时序管理装置110、多个内存控制器(本实施例中为三个内存控制器120_1～120_3)、一双倍数据传输速率物理层接口(在本文中简称为DFI接口)130及多个存储设备(本实施例中为三个存储设备140_1～140_3)，其中时序管理装置110用来根据频率产生器(未示于图中)产生的频率信号，分配不同的操作时序给各个内存控制器120_1～120_3。例如，时序管理装置110中的处理电路112分配第一操作时序OT1给内存控制器120_1、分配第二操作时序OT2给内存控制器120_2，以及分配第三操作时序OT3给内存控制器120_3，其中每个操作时序的长度及间隔可根据频率周期的长度来配置。因此，内存控制器120_1会于第一操作时序OT1传送指令信号C1、内存控制器120_2于第二操作时序OT2传送指令信号C2，以及内存控制器120_3于第三操作时序OT3传送指令信号C3，其中第一操作时序OT1、第二操作时序OT2以及第三操作时序OT3不具有重叠的时间。进一步地，当DFI接口130接收指令信号C1/C2/C3(如读、写、启动(active)、预充电(precharge)、自动刷新(auto-refresh)、自刷新(self-refresh)等指令)之后，会根据指令信号指示的操作，将其转换成具有高或低电平的芯片选择指令(chip select，CS)、列地址控制指令(Row Address Strobe，RAS)、行地址控制指令(Column Address Strobe，CAS)、写入启用指令(Write Enable，WE)，以传送至内存装置140_1～140_3。值得注意的是，本发明的内存控制器120_1～120_3共享同组的指令信号线CMD与地址信号线(未示于图中)，但分别设置有芯片选择信号线，因此芯片选择指令能达到分时传送的功能。简单来说，内存控制器120_1的芯片选择指令CS1会在第一操作时序OT1传送至内存装置140_1，以使内存控制器120_1在第一操作时序OT1能存取(access)内存装置140_1。同理，内存控制器120_2的芯片选择指令CS2会在第二操作时序OT2传送至内存装置140_2，以使得内存控制器120_2在第二操作时序OT2存取内存装置140_2，并以此类推。另一方面，内存控制器120_1、120_2或120_3的列地址控制指令、行地址控制指令及写入启用指令会同时传送至内存装置140_1～140～3，因此能实现DFI接口130共享的机制。

在以上有关于内存控制器120_1～120_3的时序控制中，时序管理装置100将时间序列切割分成多个区间，以使得内存控制器120_1～120_3的指令信号C1～C3仅在分配的区间中传输，因此多个内存控制器120_1～120_3能共享一组指令信号线CMD及地址信号线，由此减少DFI界面130的接脚数量。此外，每个内存控制器120_1～120_3都有独立设置的芯片选择信号线，对映到一个独立的存储设备140_1～140_3，因此每个内存控制器120_1～120_3只控制自己相对映的指令时序，并通过对应的芯片选择信号CS1/CS2/CS3来存取存储设备。

虽然图1所示的内存系统100可以通过共享一组指令信号线CMD以及分时传送来有效地DFI接口130的接脚数量，然而，使用分时传送也会造成指令信号的延迟，因而影响到内存系统100的整体带宽。因此，为了降低分时传送所造成的带宽降低的影响，本实施例中另外在时序管理装置110中设置了仲裁器114，以在尽量降低带宽损失的情况下分配内存控制器120_1～120_3可以使用的时间区间。

为了方便以下的说明，在以下的叙述中系仅以图1所示的内存控制器120_1、120_2来进行说明，也就是说，假设时序管理装置100只需要将时间序列切割分成多个区间供两个内存控制器120_1、120_2使用。在接下来的一实施例中，假设内存控制器120_1的带宽高于内存控制器120_2的带宽，例如内存控制器120_1可以具有32位带宽，而内存控制器120_2则是具有16位带宽。在时序管理装置100的操作中，仲裁器114分别自内存控制器120_1、120_2接收第一信息INFO1以及第二信息INFO2，其中第一信息INFO1包括内存控制器120_1需要传送至存储设备140_1的指令信号C1的信息，且第二信息INFO2包括内存控制器120_2需要传送至存储设备140_2的指令信号C2的信息。接着，仲裁器114根据第一信息INFO1、第二信息INFO2以判断指令信号C1是存取指令(access command)或是非存取指令(non-accesscommand)，其中存取指令包括了读、写指令，而非存取指令包括了启动指令、预充电指令、自动刷新指令以及自刷新指令。在一实施例中，若是指令信号C1以及指令信号C2都属于存取指令，则仲裁器114会通知处理电路112以确定时间平均分配且交错的第一操作时序OT1以及第二操作时序OT2，以图2为例来进行说明，图示的“CK”为内存系统100内的频率信号、“CMD1”对应到来自内存控制器120_1的多个指令信号(包括指令信号C1)、“CMD2”对应到来自内存控制器120_2的多个指令信号(包括指令信号C2)，且由于存取指令以及非存取指令在列地址控制指令(RAS)以及行地址控制指令(CAS)的表现上不同，故在图标中以行地址控制指令来表示存取指令。如图2所示，由于多个指令信号CMD1以及多个指令信号CMD2都属于存取指令，故指令信号CMD1在时间区间2T、4T、6T、8T、且指令信号CMD2在时间区间1T、3T、5T、7T，以进行交错式的传送。

在另一实施例中，若是指令信号C1属于非存取指令，且指令信号C2属于存取指令，则由于非存取指令会被视为降低带宽的主要因素，因此，仲裁器114会通知处理电路112以确定第一操作时序OT1优先于第二操作时序OT2，以使得指令信号C1传送至第一存储设备140_1的时间优先于指令信号C2传送至第二存储设备140_2的时间。以图3举例来进行说明，在图标中以行地址控制指令来表示存取指令，且以列地址控制指令来表示非存取指令。如3图所示，处理电路112可以控制内存控制器120_1、120_2，以使得包括指令信号C1的多个指令信号CMD1在时间区间2T、4T、5T、6T、8T、且包括指令信号C2的多个指令信号CMD2在时间区间1T、3T、7T，来进行传送，也就是具有非存取指令的指令信号CMD1可以中断指令信号CMD2中的存取指令的传送，以使得第一内存控制器120_1可以在连续的三个时间区间(即，三个频率周期)传送包括非存取指令的多个指令信号。在图3所示的实施例中，若是没有根据存取指令以及非存取指令来调整第一操作时序OT1以及第二操作时序OT2，则具有较大带宽的内存控制器110_1会因为本身要传送非存取指令而造成严重的带宽损失，因此通过将使用原本要传送指令信号CMD2的时间区间“5T”来传送内存控制器110_1的非存取指令，则可以将带宽损失由具有较小带宽的内存控制器110_2来承担，故可以有效地降低整体的带宽损失。

图4为根据本发明一实施例的用于多个存储设备的控制方法的流程图。参考以上实施例所述的内容，控制方法的流程如下所述。

步骤400：流程开始。

步骤402：判断第一内存控制器需要传送至第一存储设备的第一指令信号是属于存取指令或是非存取指令，若是第一指令信号是属于存取指令，流程进入步骤404；若是第一指令信号是属于非存取指令，流程进入步骤406。

步骤404：确定时间交错的第一操作时序以及第二操作时序。

步骤406：确定第一操作时序以及第二操作时序，以使得第一指令信号传送至第一存储设备的时间优先于第二指令信号传送至第二存储设备的时间。

步骤408：控制第一内存控制器根据第一操作时序传送第一指令信号至第一存储设备，以及控制第二内存控制器根据第二操作时序传送第二指令信号至第二存储设备。

需注意的是，虽然图2、图3的实施例仅以内存控制器120_1、120_2来做为说明，但本领域一般技术人员应能了解应用在三个内存控制器120_1～120_3或更多内存控制器的例子，同样的，实时序管理装置110同时也会接收来自内存控制器120_3的第三信息INFO3，以供确定分别用于内存控制器120_1～120_3的第一操作时序OT1、第二操作时序OT2及第三操作时序OT3。

在以上图2-图4所示的实施例中，时序管理装置110主要是基于内存控制器120_1所需要传送至存储设备140_1的指令信号C1是存取指令或是非存取指令，以供产生第一操作时序OT1及第二操作时序OT2，然而，上述决定机制也可同时参考内存控制器120_1、120_2的忙碌程度。具体来说，假设内存控制器120_1的带宽高于内存控制器120_2的带宽，例如内存控制器120_1可以具有32位带宽，而内存控制器120_2则是具有16位带宽，则在时序管理装置100的操作中，仲裁器114分别自内存控制器120_1、120_2接收第一信息INFO1以及第二信息INFO2，其中第一信息INFO1包括了内存控制器120_1需要传送至存储设备140_1的指令信号C1以及目前的忙碌程度，且第二信息INFO2包括内存控制器120_2需要传送至存储设备140_2的指令信号C2以及目前的忙碌程度，而在一实施例中，忙碌程度可以是内存控制器待处理的指令信号的数量，而待处理的指令信号的数量越多则代表了忙碌程度越高。接着，仲裁器114根据第一信息INFO1、第二信息INFO2以判断指令信号C1是存取指令或是非存取指令，其中存取指令包括读、写指令，而非存取指令包括启动指令、预充电指令、自动刷新指令以及自刷新指令。在一实施例中，若是指令信号C1以及C2指令信号都属于存取指令，则仲裁器114会通知处理电路112以确定如图2所示的时间交错的第一操作时序OT1以及第二操作时序OT2。在另一实施例中，若是指令信号C1属于非存取指令，指令信号C2属于存取指令，且内存控制器120_2的忙碌程度高于内存控制器120_1的忙碌程度的差异不符合一预设条件(例如，忙碌程度的差异在一范围内)，或是内存控制器120_1的忙碌程度高于内存控制器120_2的忙碌程度的差异符合一预设条件，则仲裁器114确定第一操作时序OT1优先于第二操作时序OT2，以使得指令信号C1传送至存储设备140_1的时间优先于指令信号C2传送至存储设备140_2的时间，例如图3所示的让指令信号CMD1中的非存取指令可以中断指令信号CMD2中的存取指令的传送，以使得第一内存控制器120_1可以在连续的三个时间区间(即，三个频率周期)传送包括非存取指令的多个指令信号。在另一实施例中，若是指令信号C1属于非存取指令，指令信号C2属于存取指令，且内存控制器120_2的忙碌程度高于内存控制器120_1的忙碌程度的差异符合该预设条件(例如，忙碌程度的差异超出范围)，则由于仲裁器114会通知处理电路112以确定如图5所示的时间交错的第一操作时序OT1以及第二操作时序OT2。在图5中，虽然内存控制器120_1使用时间区间“4T”来传送非存取指令会造成较大的带宽损失，但为了避免影响到忙碌程度高的内存控制器120_2，故仍然会采用时间交错的第一操作时序OT1以及第二操作时序OT2。

图6为根据本发明另一实施例的用于多个存储设备的控制方法的流程图。参考以上实施例所述的内容，控制方法的流程如下所述。

步骤600：流程开始。

步骤602：判断第一内存控制器需要传送至第一存储设备的第一指令信号是属于存取指令或是非存取指令，若是第一指令信号是属于存取指令，流程进入步骤604；若是第一指令信号是属于非存取指令，流程进入步骤606。

步骤604：确定时间交错的第一操作时序以及第二操作时序。

步骤606：判断第二内存控制器的忙碌程度高于第一内存控制器的忙碌程度的差异是否符合默认条件，若是，流程进入步骤604；若否，流程进入步骤608。

步骤608：确定第一操作时序以及第二操作时序，以使得第一指令信号传送至第一存储设备的时间优先于第二指令信号传送至第二存储设备的时间。

步骤610：控制第一内存控制器根据第一操作时序传送第一指令信号至第一存储设备，以及控制第二内存控制器根据第二操作时序传送第二指令信号至第二存储设备。

简要归纳本发明，在本发明的用于多个存储设备的控制方法及相关的内存系统中，通过分时控制以让内存系统可以通过共享一组指令信号以及分时传送来有效地降低DFI接口的接脚数量。此外，为了降低上述分时控制对于带宽的影响，本实施例另外提出一种让具有较高带宽的第一内存控制器的非存取指令可以中断具有较高带宽的第二内存控制器的存取指令的机制，以尽可能地降低整体的带宽损失。

以上所述仅为本发明的优选实施例，所以凡是运用本发明说明书及附图内容所做的同等技术变化，均包含于本发明的申请专利范围内。

【符号说明】

100:内存系统

110:时序管理装置

112:处理电路

114:仲裁器

120_1～120_3:内存控制器

130:DFI界面

140_1～140_3:存储设备

400～408,600～610:步骤

C1～C3:指令信号

CAS:行地址控制指令

CK:频率信号

CMD:指令信号线

CMD1:指令信号

CMD2:指令信号

CS1～CS3:芯片选择指令

DQ1～DQ3:数据信号

INFO1:第一信息

INFO2:第二信息

INFO3:第三信息

RAS:列地址控制指令

OT1:第一操作时序

OT2:第二操作时序

OT3:第三操作时序

Claims

1.一种用于多个存储设备的控制方法，其中所述多个存储设备包括一第一存储设备以及一第二存储设备，且所述控制方法包括：

至少根据一第一内存控制器需要传送至所述第一存储设备的一第一指令信号，以确定一第一操作时序以及一第二操作时序；

控制所述第一内存控制器根据所述第一操作时序传送所述第一指令信号至所述第一存储设备；以及

控制所述第二内存控制器根据所述第二操作时序传送所述第二指令信号至所述第二存储设备。

2.根据权利要求1所述的控制方法，其特征在于，所述第一内存控制器的带宽大于所述第二内存控制器的带宽，且确定所述第一操作时序以及所述第二操作时序的步骤包括：

若是所述第一指令信号以及所述第二指令信号均为所述存取指令，则确定时间交错的所述第一操作时序以及所述第二操作时序；以及

若是所述第一指令信号为所述非存取指令，且所述第二指令信号为所述存取指令，则确定所述第一操作时序以及所述第二操作时序，以使得所述第一指令信号传送至所述第一存储设备的时间优先于所述第二指令信号传送至所述第二存储设备的时间。

3.根据权利要求2所述的控制方法，其特征在于，确定所述第一操作时序以及所述第二操作时序的步骤包括：

若是所述第一指令信号为所述非存取指令，且所述第二指令信号为所述存取指令，则确定第一操作时序以及所述第二操作时序，以使得所述第一内存控制器在连续的三个频率周期传送包括所述第一指令信号的多个指令信号至所述第一存储设备。

4.根据权利要求1所述的控制方法，其特征在于，确定所述第一操作时序以及所述第二操作时序的步骤包括：

至少根据所述第一内存控制器需要传送至所述第一存储设备的所述第一指令信号，以及根据所述第一内存控制器与所述第二内存控制器的忙碌程度，以确定所述第一操作时序以及所述第二操作时序的优先级。

5.根据权利要求4所述的控制方法，其特征在于，确定所述第一操作时序以及所述第二操作时序的步骤包括：

若是所述第一指令信号为所述非存取指令、所述第二指令信号为所述存取指令、且所述第一内存控制器的忙碌程度高于所述第二内存控制器的忙碌程度的差异符合一预设条件，则确定所述第一操作时序以及所述第二操作时序，以使得所述第一指令信号传送至所述第一存储设备的时间优先于所述第二指令信号传送至所述第二存储设备的时间。

6.根据权利要求5所述的控制方法，其特征在于，确定所述第一操作时序以及所述第二操作时序的步骤包括：

若是所述第一指令信号为所述非存取指令、所述第二指令信号为所述存取指令、且所述第一内存控制器的忙碌程度高于所述第二内存控制器的忙碌程度的差异符合所述预设条件，则确定所述第一操作时序以及所述第二操作时序，以使得所述第一内存控制器在连续的三个频率周期传送包括所述第一指令信号的多个指令信号至所述第一存储设备。

7.根据权利要求4所述的控制方法，其特征在于，所述第一内存控制器的带宽大于所述第二内存控制器的带宽，且确定所述第一操作时序以及所述第二操作时序的步骤包括：

若是所述第一指令信号为所述非存取指令、所述第二指令信号为所述存取指令、且所述第二内存控制器的忙碌程度高于所述第一内存控制器的忙碌程度的差异符合一预设条件，则确定时间交错的所述第一操作时序以及所述第二操作时序；以及

若是所述第一指令信号为所述非存取指令、所述第二指令信号为所述存取指令、且所述第二内存控制器的忙碌程度高于所述第一内存控制器的忙碌程度的差异不符合所述预设条件，则确定所述第一操作时序以及所述第二操作时序，以使得所述第一指令信号传送至所述第一存储设备的时间优先于所述第二指令信号传送至所述第二存储设备的时间。

8.根据权利要求7所述的控制方法，其特征在于，确定所述第一操作时序以及所述第二操作时序的步骤包括：

若是所述第一指令信号为所述非存取指令、所述第二指令信号为所述存取指令、且所述第二内存控制器的忙碌程度高于所述第一内存控制器的忙碌程度的差异不符合所述预设条件，则确定所述第一操作时序以及所述第二操作时序，以使得所述第一内存控制器在连续的三个频率周期传送包括所述第一指令信号的多个指令信号至所述第一存储设备。

9.一种内存系统，包括：

一第一存储设备以及一第二存储设备；

一第一闪存控制器以及一第二闪存控制器，用来分别存取所述第一存储设备以及所述第二存储设备；以及

一时序管理装置，耦接于所述第一闪存控制器以及所述第二闪存控制器，用以至少根据一第一内存控制器需要传送至所述第一存储设备的一第一指令信号是属于一存取指令或是一非存取指令，以确定一第一操作时序以及一第二操作时序，以控制所述第一内存控制器根据所述第一操作时序传送所述第一指令信号至所述第一存储设备，且控制所述第二内存控制器根据所述第二操作时序传送所述第二指令信号至所述第二存储设备。

10.根据权利要求9所述的内存系统，其特征在于，所述第一内存控制器的带宽大于所述第二内存控制器的带宽，且若是所述第一指令信号以及所述第二指令信号均为所述存取指令，则所述时序管理装置确定时间交错的所述第一操作时序以及所述第二操作时序；以及若是所述第一指令信号为所述非存取指令，且所述第二指令信号为所述存取指令，则所述时序管理装置确定所述第一操作时序以及所述第二操作时序，以使得所述第一指令信号传送至所述第一存储设备的时间优先于所述第二指令信号传送至所述第二存储设备的时间。