JPH05127710A - プログラマブルコントローラおよびシーケンス制御方法 - Google Patents
プログラマブルコントローラおよびシーケンス制御方法Info
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- JPH05127710A JPH05127710A JP3277447A JP27744791A JPH05127710A JP H05127710 A JPH05127710 A JP H05127710A JP 3277447 A JP3277447 A JP 3277447A JP 27744791 A JP27744791 A JP 27744791A JP H05127710 A JPH05127710 A JP H05127710A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G05B19/02—Programme-control systems electric
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Abstract
(57)【要約】
【目的】ビット／ワード混合命令のワード演算を汎用Ｍ
ＰＵで高速処理するプログラマブルコントローラ（Ｐ
Ｃ）を提供することにある。 【構成】ビット演算命令を実行するＳＰＵ１と、ワード
演算命令を実行するＭＰＵ２と、ビット演算命令とワー
ド演算命令の混在命令を実行順に格納するビット演算用
メモリ３と、ワード演算命令のオブジェクトを実行順に
格納するワード演算用メモリ４とを設ける。さらに、Ｓ
ＰＵ１はその実行中にワード演算命令を認識すると停止
中のＭＰＵに開始指令を渡す切替手段１１（ＣＩＲ）
を、また、ＭＰＵ２はその実行中に次の命令をフエッチ
するプリフエッチ手段１２を設けている。 【効果】ＣＩＲを切替手段とすることで、ビット／ワー
ド演算の切り替えに要するオーバヘッドを大幅に低減で
き、かつ、ビット演算中のＭＰＵ停止も可能となるので
ＭＰＵにプリフエッチ型が採用でき、高速処理のＰＣが
提供できる。
ＰＵで高速処理するプログラマブルコントローラ（Ｐ
Ｃ）を提供することにある。 【構成】ビット演算命令を実行するＳＰＵ１と、ワード
演算命令を実行するＭＰＵ２と、ビット演算命令とワー
ド演算命令の混在命令を実行順に格納するビット演算用
メモリ３と、ワード演算命令のオブジェクトを実行順に
格納するワード演算用メモリ４とを設ける。さらに、Ｓ
ＰＵ１はその実行中にワード演算命令を認識すると停止
中のＭＰＵに開始指令を渡す切替手段１１（ＣＩＲ）
を、また、ＭＰＵ２はその実行中に次の命令をフエッチ
するプリフエッチ手段１２を設けている。 【効果】ＣＩＲを切替手段とすることで、ビット／ワー
ド演算の切り替えに要するオーバヘッドを大幅に低減で
き、かつ、ビット演算中のＭＰＵ停止も可能となるので
ＭＰＵにプリフエッチ型が採用でき、高速処理のＰＣが
提供できる。
Description
【０００１】
【産業上の利用分野】本発明はプログラマブルコントロ
ーラに関し、特にビット演算（論理演算）命令中にワー
ド演算（数値演算）命令が混在するプログラムを実行す
るプログラマブルコントローラおよびシーケンス制御方
法に関する。
ーラに関し、特にビット演算（論理演算）命令中にワー
ド演算（数値演算）命令が混在するプログラムを実行す
るプログラマブルコントローラおよびシーケンス制御方
法に関する。
【０００２】
【従来の技術】近年、プログラマブルコントローラによ
る制御は複雑化し、シーケンス制御中にＰＩＤ制御を含
むようなことが普通になっている。このため、プログラ
マブルコントローラの制御プログラムには、ビット演算
命令（シーケンス命令あるいはラダー命令とも呼ばれ
る）とワード演算命令が混在している。
る制御は複雑化し、シーケンス制御中にＰＩＤ制御を含
むようなことが普通になっている。このため、プログラ
マブルコントローラの制御プログラムには、ビット演算
命令（シーケンス命令あるいはラダー命令とも呼ばれ
る）とワード演算命令が混在している。
【０００３】このような混在命令を実行するプログラマ
ブルコントローラとしては、特開昭56−105505号公報に
記載のように、ビット演算命令を実行するハードウエア
による専用ビット演算回路と、ワード演算命令をマイク
ロプログラムで処理する専用ワード演算回路からなる２
つの命令実行部をもち、専用ワード演算回路はワード演
算命令を実行すると共にシーケンス命令を受けたときは
次に実行すべき命令のプログラム番号の更新のみを行う
ようにするものがある。
ブルコントローラとしては、特開昭56−105505号公報に
記載のように、ビット演算命令を実行するハードウエア
による専用ビット演算回路と、ワード演算命令をマイク
ロプログラムで処理する専用ワード演算回路からなる２
つの命令実行部をもち、専用ワード演算回路はワード演
算命令を実行すると共にシーケンス命令を受けたときは
次に実行すべき命令のプログラム番号の更新のみを行う
ようにするものがある。
【０００４】さらに、特開昭61−48001 号公報記載のよ
うに、ワード演算命令の処理に汎用のマイクロプロセッ
サ（ＭＰＵ）を設け、ビット演算命令とワード演算命令
の区切りに挿入された切替命令によって専用ビット演算
プロセッサとＭＰＵを切り替えるようになし、かつ、ビ
ット演算の実行中、ＭＰＵはダミー命令を実行してプロ
グラムを歩進するものもある。
うに、ワード演算命令の処理に汎用のマイクロプロセッ
サ（ＭＰＵ）を設け、ビット演算命令とワード演算命令
の区切りに挿入された切替命令によって専用ビット演算
プロセッサとＭＰＵを切り替えるようになし、かつ、ビ
ット演算の実行中、ＭＰＵはダミー命令を実行してプロ
グラムを歩進するものもある。
【０００５】
【発明が解決しようとする課題】上記従来技術におい
て、専用ハードウエアによるものはビット演算とワード
演算の切替が不要となるから高速処理が可能となる。し
かし、ハードウエアの開発に期間を要しコストも高くな
る。また、ワード演算命令の追加や変更に際してもハー
ドウエアの再生が必要になる。
て、専用ハードウエアによるものはビット演算とワード
演算の切替が不要となるから高速処理が可能となる。し
かし、ハードウエアの開発に期間を要しコストも高くな
る。また、ワード演算命令の追加や変更に際してもハー
ドウエアの再生が必要になる。
【０００６】一方、汎用プロセッサによる方式は、安価
で仕様の変更にも柔軟に対処できるが、命令の切替に伴
うオーバヘッドがコントローラの処理速度を低下させ、
複雑な制御対象でのリアルタイム処理に困難がある。
で仕様の変更にも柔軟に対処できるが、命令の切替に伴
うオーバヘッドがコントローラの処理速度を低下させ、
複雑な制御対象でのリアルタイム処理に困難がある。
【０００７】本発明の目的は、上記従来技術の問題点を
解決し、汎用プロセッサを用いる場合のオーバヘッドを
低減し、高速処理が可能なプログラマブルコントローラ
を提供することにある。
解決し、汎用プロセッサを用いる場合のオーバヘッドを
低減し、高速処理が可能なプログラマブルコントローラ
を提供することにある。
【０００８】本発明の他の目的はワード演算が混在する
複雑なシーケンス制御において、リアルタイム制御を実
現し、制御精度を向上させることにある。
複雑なシーケンス制御において、リアルタイム制御を実
現し、制御精度を向上させることにある。
【０００９】
【課題を解決するための手段】本発明のプログラマブル
コントローラは、ビット演算命令を実行するビット演算
プロセッサ（ＳＰＵ）と、ワード演算命令を実行する汎
用のマイクロプロセッサ（ＭＰＵ）と、ビット演算とワ
ード演算の混在する混在命令を実行順に格納するビット
演算用メモリと、ワード演算命令を格納するワード演算
用メモリと、さらに、前記ＳＰＵはその実行中にワード
演算命令を認識すると停止中のＭＰＵに開始指令を渡す
切替手段（コプロセッサインタフェースレジスタ；ＣＩ
Ｒ）を設けるところに特徴がある。
コントローラは、ビット演算命令を実行するビット演算
プロセッサ（ＳＰＵ）と、ワード演算命令を実行する汎
用のマイクロプロセッサ（ＭＰＵ）と、ビット演算とワ
ード演算の混在する混在命令を実行順に格納するビット
演算用メモリと、ワード演算命令を格納するワード演算
用メモリと、さらに、前記ＳＰＵはその実行中にワード
演算命令を認識すると停止中のＭＰＵに開始指令を渡す
切替手段（コプロセッサインタフェースレジスタ；ＣＩ
Ｒ）を設けるところに特徴がある。
【００１０】また、本発明の他の態様によれば、上記汎
用ＭＰＵにプリフエッチ形を用い、そのワード演算命令
の実行と並行してワード演算用メモリから次命令をプリ
フエッチし、一方、ＳＰＵの実行中はＭＰＵは停止状態
とされる構成を特徴にしている。
用ＭＰＵにプリフエッチ形を用い、そのワード演算命令
の実行と並行してワード演算用メモリから次命令をプリ
フエッチし、一方、ＳＰＵの実行中はＭＰＵは停止状態
とされる構成を特徴にしている。
【００１１】さらに、本発明の別の態様によれば、ＭＰ
Ｕから見て転送アドレスを固定化するパラメータコント
ロールレジスタをＳＰＵ内に設け、ビット演算用メモリ
のワード演算分岐命令に含まれる転送アドレスをインデ
ックス修飾するところに特徴がある。
Ｕから見て転送アドレスを固定化するパラメータコント
ロールレジスタをＳＰＵ内に設け、ビット演算用メモリ
のワード演算分岐命令に含まれる転送アドレスをインデ
ックス修飾するところに特徴がある。
【００１２】
【作用】本発明によれば、ラダー命令語などのビット演
算命令を専用に処理するビット演算処理プロセッサはそ
の実行中、ワード演算分岐命令を認識すると、ＣＩＲが
汎用計算機言語のワード演算開始指令に変換して出力
し、この指令によって汎用ＭＰＵが起動されワード演算
を開始する。これによれば、汎用のＭＰＵを用いるとき
の欠点である切替のオーバヘッドが低減できる。
算命令を専用に処理するビット演算処理プロセッサはそ
の実行中、ワード演算分岐命令を認識すると、ＣＩＲが
汎用計算機言語のワード演算開始指令に変換して出力
し、この指令によって汎用ＭＰＵが起動されワード演算
を開始する。これによれば、汎用のＭＰＵを用いるとき
の欠点である切替のオーバヘッドが低減できる。
【００１３】また、ＭＰＵが実行命令をプリフエッチ
し、しかもＳＰＵ実行中は停止することで無駄なプリフ
エッチや捨てられるプリフェッチを防止し、ＭＰＵに切
り替わると直ちにプリフエッチされているワード演算命
令の実行を開始するので、高速処理が可能になる。
し、しかもＳＰＵ実行中は停止することで無駄なプリフ
エッチや捨てられるプリフェッチを防止し、ＭＰＵに切
り替わると直ちにプリフエッチされているワード演算命
令の実行を開始するので、高速処理が可能になる。
【００１４】さらにＳＰＵ側で、ワード演算分岐命令の
アドレスパラメータをインデックス修飾しているので、
ＭＰＵの送信アドレスが固定され、アドレス取り込みの
無駄時間がなくなる。
アドレスパラメータをインデックス修飾しているので、
ＭＰＵの送信アドレスが固定され、アドレス取り込みの
無駄時間がなくなる。
【００１５】このように本発明によれば、汎用のＭＰＵ
を採用しても専用ハードウエア並みの高速処理が実現さ
れるのでリアルタイムな制御が可能になる。また、シス
テムの設計、変更が容易で、安価なプログラマブルコン
トローラを提供できる。
を採用しても専用ハードウエア並みの高速処理が実現さ
れるのでリアルタイムな制御が可能になる。また、シス
テムの設計、変更が容易で、安価なプログラマブルコン
トローラを提供できる。
【００１６】
【実施例】以下本発明の実施例を図１〜図１１を参照し
て説明する。なお、各図を通して同じ符号は同一ないし
類似のものを示す。
て説明する。なお、各図を通して同じ符号は同一ないし
類似のものを示す。
【００１７】図３はプログラマブルコントローラによっ
て箱７００を所定の位置に搬送制御するシステムを示し
たものである。プログラマブルコントローラ１００は中
央処理装置（ＣＰＵ）５，シーケンス演算処理装置６，
プロセス入出力データ格納メモリ（ＰＩＯメモリ）７を
備えていて、プロセス入出力装置（ＰＩＯ）２００を介
してベルトコンベア３００を駆動するモータ４００，ス
イッチ６００，センサ５００等と接続されている。
て箱７００を所定の位置に搬送制御するシステムを示し
たものである。プログラマブルコントローラ１００は中
央処理装置（ＣＰＵ）５，シーケンス演算処理装置６，
プロセス入出力データ格納メモリ（ＰＩＯメモリ）７を
備えていて、プロセス入出力装置（ＰＩＯ）２００を介
してベルトコンベア３００を駆動するモータ４００，ス
イッチ６００，センサ５００等と接続されている。
【００１８】ＣＰＵ５は主としてプログラマブルコント
ローラ１００の全体を統括し、装置６やメモリ７の管
理，通信プログラムの実行，ワード演算処理などを実行
する。シーケンス演算処理装置６はラダー言語等、予め
定められた手順で記述された機械命令プログラムを実行
する。データメモリ（ＰＩＯメモリ）７はシーケンス演
算処理装置６の演算に必要なプロセス側４００，５０
０，６００のオン・オフ状態を取り込んだデータや、シ
ーケンス演算処理装置６の演算結果であるプロセス指令
値を格納する。
ローラ１００の全体を統括し、装置６やメモリ７の管
理，通信プログラムの実行，ワード演算処理などを実行
する。シーケンス演算処理装置６はラダー言語等、予め
定められた手順で記述された機械命令プログラムを実行
する。データメモリ（ＰＩＯメモリ）７はシーケンス演
算処理装置６の演算に必要なプロセス側４００，５０
０，６００のオン・オフ状態を取り込んだデータや、シ
ーケンス演算処理装置６の演算結果であるプロセス指令
値を格納する。
【００１９】図１は本発明のプログラマブルコントロー
ラ１００の一実施例で、シーケンス演算処理装置６の詳
細構成を示したものである。シーケンス演算処理装置６
は、ビット演算命令を実行するビット演算プロセッサ
（ＳＰＵ）１，ワード演算命令を処理する汎用のマイク
ロプロセッサ（ＭＰＵ）２，ビット演算命令とワード演
算ブランチ命令を実行順に格納するビット演算メモリ
３，ビット演算ブランチ命令とワード演算命令のオブジ
ェクトコードを実行順に格納するワード演算メモリ４か
ら構成されている。
ラ１００の一実施例で、シーケンス演算処理装置６の詳
細構成を示したものである。シーケンス演算処理装置６
は、ビット演算命令を実行するビット演算プロセッサ
（ＳＰＵ）１，ワード演算命令を処理する汎用のマイク
ロプロセッサ（ＭＰＵ）２，ビット演算命令とワード演
算ブランチ命令を実行順に格納するビット演算メモリ
３，ビット演算ブランチ命令とワード演算命令のオブジ
ェクトコードを実行順に格納するワード演算メモリ４か
ら構成されている。
【００２０】ＳＰＵ１は専らビット演算命令を処理する
ビット演算処理部９と、この処理部９におけるブランチ
命令の認識を受けてＭＰＵ２にワード演算開始指令を与
えたり、ＭＰＵ２におけるブランチ命令の認識を受けて
ＭＰＵ２の処理部１３を停止（ストアードプログラム型
でプログラムカウンタの歩進を止めること）してビット
演算を開始させる切り替え手段、すなわちコプロセッサ
インタフェースレジスタ（ＣＩＲ）１１を設けている。
ビット演算処理部９と、この処理部９におけるブランチ
命令の認識を受けてＭＰＵ２にワード演算開始指令を与
えたり、ＭＰＵ２におけるブランチ命令の認識を受けて
ＭＰＵ２の処理部１３を停止（ストアードプログラム型
でプログラムカウンタの歩進を止めること）してビット
演算を開始させる切り替え手段、すなわちコプロセッサ
インタフェースレジスタ（ＣＩＲ）１１を設けている。
【００２１】汎用のＭＰＵ２は、メモリ４のワード演算
命令をプリフエッチする命令プリフエッチ部１２と、こ
のプリフエッチされた命令を順次実行する処理部１３
と、処理部１３の停止中にＣＩＲ１１の応答待ちをして
応答が有りしだい処理部１３を起動するコプロセッサ制
御部１４からなっている。命令プリフエッチ部１２は処
理部１３の実行と並行して次回さらには次々回の命令を
メモリ４からプリフエッチするため図示しない命令キャ
ッシュなどを備えている。
命令をプリフエッチする命令プリフエッチ部１２と、こ
のプリフエッチされた命令を順次実行する処理部１３
と、処理部１３の停止中にＣＩＲ１１の応答待ちをして
応答が有りしだい処理部１３を起動するコプロセッサ制
御部１４からなっている。命令プリフエッチ部１２は処
理部１３の実行と並行して次回さらには次々回の命令を
メモリ４からプリフエッチするため図示しない命令キャ
ッシュなどを備えている。
【００２２】ＳＰＵ１およびＭＰＵ２は信号線やバスを
介してデータメモリ(ＰＩＯメモリ)７との間でデータの
転送をおこなう。なお、ＭＰＵ２は、図３のＣＰＵ５を
兼用してもよい。
介してデータメモリ(ＰＩＯメモリ)７との間でデータの
転送をおこなう。なお、ＭＰＵ２は、図３のＣＰＵ５を
兼用してもよい。
【００２３】本実施例のプログラマブルコントローラ１
００はこのように構成されていて、図２に示すタイムチ
ャートのように動作する。ＭＰＵ２は予め実行順にコン
パイルされ記憶されているＳＰＵブランチ，ＭＯＶ，Ｓ
ＰＵブランチ，ＡＤＤ命令を記憶メモリ４からその実行
前にプリフエッチしている。ＭＰＵ２の処理部１３がＳ
ＰＵブランチを実行すると、コプロセッサ制御部１４を
介しＳＰＵ１に次命令の実行を要求する要求信号３８が
出力され、この信号３８のセットによってビット演算処
理部９のスタートＳ信号が発生される。スタート信号Ｓ
によって停止していたビット処理部９は起動し、メモリ
３からビット演算命令であるｂ接点命令，ａ接点命令を
読出して順次実行する。この間、ＭＰＵ２の処理部１３
は停止しコプロセッサ制御部１４が応答待ちを続ける。
００はこのように構成されていて、図２に示すタイムチ
ャートのように動作する。ＭＰＵ２は予め実行順にコン
パイルされ記憶されているＳＰＵブランチ，ＭＯＶ，Ｓ
ＰＵブランチ，ＡＤＤ命令を記憶メモリ４からその実行
前にプリフエッチしている。ＭＰＵ２の処理部１３がＳ
ＰＵブランチを実行すると、コプロセッサ制御部１４を
介しＳＰＵ１に次命令の実行を要求する要求信号３８が
出力され、この信号３８のセットによってビット演算処
理部９のスタートＳ信号が発生される。スタート信号Ｓ
によって停止していたビット処理部９は起動し、メモリ
３からビット演算命令であるｂ接点命令，ａ接点命令を
読出して順次実行する。この間、ＭＰＵ２の処理部１３
は停止しコプロセッサ制御部１４が応答待ちを続ける。
【００２４】ＳＰＵ１のビット処理部９が実行中に、Ｍ
ＰＵブランチ（ワード演算命令）、例えばＭＯＶブラン
チを認識すると、ＣＩＲ１１はワード演算の開始指令に
変換し、応答信号Ａ４０としてＭＰＵ２に出力する。こ
のとき、一方で処理部９を停止する（プログラムカウン
タの歩進を止める）。
ＰＵブランチ（ワード演算命令）、例えばＭＯＶブラン
チを認識すると、ＣＩＲ１１はワード演算の開始指令に
変換し、応答信号Ａ４０としてＭＰＵ２に出力する。こ
のとき、一方で処理部９を停止する（プログラムカウン
タの歩進を止める）。
【００２５】応答信号Ａを受けたＭＰＵ２はワード演算
命令ＭＯＶを実行しデータメモリ７との間でデータ転送
をおこなう。ついでＳＰＵブランチを実行すると、上記
の処理を経て、ＳＰＵ１はＡＤＤブランチを認識し再び
応答信号Ａを返すので、MPU2は処理部１３でＡＤＤ命令
を実行する。このＡＤＤ命令処理と並行して、命令プリ
フエッチ部１２は次または次々の命令をプリフエッチす
る。
命令ＭＯＶを実行しデータメモリ７との間でデータ転送
をおこなう。ついでＳＰＵブランチを実行すると、上記
の処理を経て、ＳＰＵ１はＡＤＤブランチを認識し再び
応答信号Ａを返すので、MPU2は処理部１３でＡＤＤ命令
を実行する。このＡＤＤ命令処理と並行して、命令プリ
フエッチ部１２は次または次々の命令をプリフエッチす
る。
【００２６】図４はＳＰＵ１のコプロセッサインタフェ
ースレジスタ（ＣＩＲ）１１とビット演算処理部９の詳
細な構成を示す。ＣＩＲ１１は、ＭＰＵブランチ命令の
内容（図５）を判読するデコーダ１８，ＩＮＳＴ Ｎｏ
比較器１９，ＩＮＳＴ Ｎｏレジスタ２０，応答レジス
タ２１で構成される。ビット演算処理部９は、シーケン
スプログラムカウンタ（ＳＰＣ）１０，演算器１６およ
びアキュームレータ１７で構成される。
ースレジスタ（ＣＩＲ）１１とビット演算処理部９の詳
細な構成を示す。ＣＩＲ１１は、ＭＰＵブランチ命令の
内容（図５）を判読するデコーダ１８，ＩＮＳＴ Ｎｏ
比較器１９，ＩＮＳＴ Ｎｏレジスタ２０，応答レジス
タ２１で構成される。ビット演算処理部９は、シーケン
スプログラムカウンタ（ＳＰＣ）１０，演算器１６およ
びアキュームレータ１７で構成される。
【００２７】図５(ａ)はビット演算の命令フォーマット
を示し、ビット演算を示す演算種別コードＢ、命令の種
類を示す命令コードＩＮＳＴ，データメモリ７のアドレ
スを示すパラメータＰＡＲＡからなる。
を示し、ビット演算を示す演算種別コードＢ、命令の種
類を示す命令コードＩＮＳＴ，データメモリ７のアドレ
スを示すパラメータＰＡＲＡからなる。
【００２８】図５(ｂ)はワード演算の命令フォーマット
を示し、演算種別コードＷ，命令コードＩＮＳＴに続い
て、複数のワード演算命令の一貫番号を示すＩＮＳＴ
Ｎｏと、複数のパラメータのアクセス情報を示すＰＡＲ
Ａ ＣＯＮＴと、ＰＡＲＡＣＯＮＴに従って配列された
ＰＡＲＡ１，ＰＡＲＡ２，…からなる。ＰＡＲＡはデー
タメモリ７のアドレスであったり、データそのものであ
る。ＰＡＲＡ CONTにはＰＡＲＡの数（ＰＡＲＡが無け
れば０）がセットされる。ＩＮＳＴ Ｎｏは、ビット演
算メモリ３のＭＰＵブランチとワード演算メモリ４のＳ
ＰＵブランチが交互に、正しい実行順で実行されている
かチエックするのに用いられる。
を示し、演算種別コードＷ，命令コードＩＮＳＴに続い
て、複数のワード演算命令の一貫番号を示すＩＮＳＴ
Ｎｏと、複数のパラメータのアクセス情報を示すＰＡＲ
Ａ ＣＯＮＴと、ＰＡＲＡＣＯＮＴに従って配列された
ＰＡＲＡ１，ＰＡＲＡ２，…からなる。ＰＡＲＡはデー
タメモリ７のアドレスであったり、データそのものであ
る。ＰＡＲＡ CONTにはＰＡＲＡの数（ＰＡＲＡが無け
れば０）がセットされる。ＩＮＳＴ Ｎｏは、ビット演
算メモリ３のＭＰＵブランチとワード演算メモリ４のＳ
ＰＵブランチが交互に、正しい実行順で実行されている
かチエックするのに用いられる。
【００２９】図１および図４において、ビット演算メモ
リ３には、ビット演算命令とＭＰＵブランチ命令の混在
したもの（混在命令）が図５のフォーマットによって実
行順に格納されている。ワード演算メモリ４には、上記
ＭＰＵブランチ命令に対応するＭＰＵ２のオブジェクト
コードが実行順に格納されている。
リ３には、ビット演算命令とＭＰＵブランチ命令の混在
したもの（混在命令）が図５のフォーマットによって実
行順に格納されている。ワード演算メモリ４には、上記
ＭＰＵブランチ命令に対応するＭＰＵ２のオブジェクト
コードが実行順に格納されている。
【００３０】図２は図４におけるＳＰＵ１とＭＰＵ２の
動作を示すタイムチャートである。いま、メモリ３，４
が図１の格納状態にあるとすると、ＭＰＵ２の処理部１
３は１番目のワード演算命令ＭＯＶを実行後、ＳＰＵブ
ランチ命令でコプロセッサ制御部１４を起動する。ＭＰ
Ｕ２はこの制御部１４を介して２番目の命令ＡＤＤの実
行要求と次回ワード演算命令が２番目であることをＣＩ
Ｒ１１のＩＮＳＴ Noレジスタ２０にセットする（この
セットによりＳＰＵのスタート信号Ｓが出力される）。
その後、コプロセッサ制御部１４は処理部１３を停止
し、応答待ち処理として応答レジスタ２１を数百ｎｓ毎
にサーチする。
動作を示すタイムチャートである。いま、メモリ３，４
が図１の格納状態にあるとすると、ＭＰＵ２の処理部１
３は１番目のワード演算命令ＭＯＶを実行後、ＳＰＵブ
ランチ命令でコプロセッサ制御部１４を起動する。ＭＰ
Ｕ２はこの制御部１４を介して２番目の命令ＡＤＤの実
行要求と次回ワード演算命令が２番目であることをＣＩ
Ｒ１１のＩＮＳＴ Noレジスタ２０にセットする（この
セットによりＳＰＵのスタート信号Ｓが出力される）。
その後、コプロセッサ制御部１４は処理部１３を停止
し、応答待ち処理として応答レジスタ２１を数百ｎｓ毎
にサーチする。
【００３１】一方、１番目のワード演算命令ＭＯＶブラ
ンチを認識して停止していたビット演算処理部１０は、
スタート信号Ｓ（レジスタ２１のリセット信号でもあ
る）で起動され、ビット演算器１６はＳＰＣ１０が指示
するメモリ３のアドレスから命令を読出して演算する。
ビット演算処理部１０は実行中に、演算種別コード（Ｂ
／Ｗ）からワード演算命令を認識すると、アキュームレ
ータ（Ａｂ）１７の出力であるワード演算命令の実行信
号１１ａを応答レジスタ２１に渡してビット演算処理を
停止する。実行信号１１ａはＡｂ＝０（真）で上記認識
したワード演算ブランチ命令に対応するワード演算命令
を実行する。一方、Ａｂ≠０（偽）であれば次命令にジ
ャンプする（ＭＰＵの実行部１３のプログラムポインタ
を次命令に歩進）。このジャンプによって、ビット演算
の結果（真／偽）による当該ワード演算命令の実行／非
実行が制御される。
ンチを認識して停止していたビット演算処理部１０は、
スタート信号Ｓ（レジスタ２１のリセット信号でもあ
る）で起動され、ビット演算器１６はＳＰＣ１０が指示
するメモリ３のアドレスから命令を読出して演算する。
ビット演算処理部１０は実行中に、演算種別コード（Ｂ
／Ｗ）からワード演算命令を認識すると、アキュームレ
ータ（Ａｂ）１７の出力であるワード演算命令の実行信
号１１ａを応答レジスタ２１に渡してビット演算処理を
停止する。実行信号１１ａはＡｂ＝０（真）で上記認識
したワード演算ブランチ命令に対応するワード演算命令
を実行する。一方、Ａｂ≠０（偽）であれば次命令にジ
ャンプする（ＭＰＵの実行部１３のプログラムポインタ
を次命令に歩進）。このジャンプによって、ビット演算
の結果（真／偽）による当該ワード演算命令の実行／非
実行が制御される。
【００３２】ＣＩＲ１１は、ビット演算処理部９と同じ
タイミングでメモリ３からＭＰＵブランチ命令であるＡ
ＤＤブランチを読出し、命令デコーダ１８でＭＰＵ２が
判読できるワード演算開始指令１１ｃに翻訳して応答レ
ジスタ２１に送り、この信号が上記応答信号Ａ４０にな
る。さらに、ＡＤＤブランチ命令のＩＮＳＴ Ｎｏ（２
番目）とＭＰＵ２からレジスタ２０にセットされている
ＩＮＳＴ Ｎｏ（２番目）を比較器１９で比較し、判定
結果１１ｂを応答レジスタ２１に出力する。ＩＮＳＴ
Ｎｏが不一致のとき、信号１１ｂは異常を出力して演算
処理を中断する。応答レジスタ２１は信号１１ａ〜１１
ｃがセットされたとき応答可能となる。
タイミングでメモリ３からＭＰＵブランチ命令であるＡ
ＤＤブランチを読出し、命令デコーダ１８でＭＰＵ２が
判読できるワード演算開始指令１１ｃに翻訳して応答レ
ジスタ２１に送り、この信号が上記応答信号Ａ４０にな
る。さらに、ＡＤＤブランチ命令のＩＮＳＴ Ｎｏ（２
番目）とＭＰＵ２からレジスタ２０にセットされている
ＩＮＳＴ Ｎｏ（２番目）を比較器１９で比較し、判定
結果１１ｂを応答レジスタ２１に出力する。ＩＮＳＴ
Ｎｏが不一致のとき、信号１１ｂは異常を出力して演算
処理を中断する。応答レジスタ２１は信号１１ａ〜１１
ｃがセットされたとき応答可能となる。
【００３３】ＭＰＵ２は停止状態においても、コプロセ
ッサ制御部１４は応答レジスタ２１のサーチを続け、ワ
ード演算開始指令１１ｃが応答されると処理部１３を起
動し、ワード演算メモリ４からワード演算命令ＡＤＤを
読出して演算する。このときＭＰＵ２がプリフエッチ型
であれば、プリフエッチ部１２で図２のようにＡＤＤを
プリフエッチしているので、ＡＤＤ演算は開始指令を受
けとると直ちに実行され、切り替え時のオーバヘッドが
大幅に低減される。
ッサ制御部１４は応答レジスタ２１のサーチを続け、ワ
ード演算開始指令１１ｃが応答されると処理部１３を起
動し、ワード演算メモリ４からワード演算命令ＡＤＤを
読出して演算する。このときＭＰＵ２がプリフエッチ型
であれば、プリフエッチ部１２で図２のようにＡＤＤを
プリフエッチしているので、ＡＤＤ演算は開始指令を受
けとると直ちに実行され、切り替え時のオーバヘッドが
大幅に低減される。
【００３４】ちなみに、本実施例でＭＰＵに６８０３０
（モトローラ社 商標）を採用すると、ＳＰＵがＭＯＶ
ブランチを認識してＭＰＵを起動するまで（切替時間)
０.３〜０.５μｓ で、１ワード演算の処理時間は約１
μｓとなり、１ワード演算でも従来の処理時間の１／２
〜１／３程度短縮され、ワード演算の比率が増すにした
がって一層の高速処理が実現できる。
（モトローラ社 商標）を採用すると、ＳＰＵがＭＯＶ
ブランチを認識してＭＰＵを起動するまで（切替時間)
０.３〜０.５μｓ で、１ワード演算の処理時間は約１
μｓとなり、１ワード演算でも従来の処理時間の１／２
〜１／３程度短縮され、ワード演算の比率が増すにした
がって一層の高速処理が実現できる。
【００３５】上記実施例は、ＭＰＵ２がワード演算命令
を終了する度にＳＰＵブランチを実行する方式であっ
た。しかし、複数のワード演算命令を１つのワード演算
群にまとめ、このワード演算群単位にワードブロックブ
ランチ命令を実行するようにしてもよい。
を終了する度にＳＰＵブランチを実行する方式であっ
た。しかし、複数のワード演算命令を１つのワード演算
群にまとめ、このワード演算群単位にワードブロックブ
ランチ命令を実行するようにしてもよい。
【００３６】図６はこの実施例で、ワード演算メモリ４
に連続して記憶されるワード演算命令ＭＯＶ，ＡＤＤ，
ＭＵＬがブランチすることなく連続して演算される。こ
れによれば、図２の例でＭＯＶ，ＳＰＵブランチ，ＡＤ
Ｄからなる２のワード演算命令を実行する間に、本例で
はＭＯＶ，ＡＤＤ，ＭＵＬの３のワード演算命令を実行
でき、演算切替時のオーバヘッドはさらに低減される。
に連続して記憶されるワード演算命令ＭＯＶ，ＡＤＤ，
ＭＵＬがブランチすることなく連続して演算される。こ
れによれば、図２の例でＭＯＶ，ＳＰＵブランチ，ＡＤ
Ｄからなる２のワード演算命令を実行する間に、本例で
はＭＯＶ，ＡＤＤ，ＭＵＬの３のワード演算命令を実行
でき、演算切替時のオーバヘッドはさらに低減される。
【００３７】ところで、切替手段にコプロセッサインタ
ーフェースレジスタ（ＣＩＲ）を用いない従来の切り替
え方式、たとえばビット演算中、ＭＰＵが自己ループを
形成してダミー命令の実行などを行なうものでは、ＭＰ
Ｕの実行時、各ワード演算に対応するサブルーチンにジ
ャンプしなければならない。したがって、プリフエッチ
型ＭＰＵを用いると、プリフエッチ時にこのジャンプ命
令とワードメモリ４でこれに続く不要な命令をプリフエ
ッチしてしまい、実際のジャンプ命令実行時にはこの不
要な命令のうえに再び、ジャンプ先の命令をプリフエッ
チすることになる。このように無駄なプリフエッチや捨
てられるプリフエッチはかえってオーバヘッドを増大し
てしまう。
ーフェースレジスタ（ＣＩＲ）を用いない従来の切り替
え方式、たとえばビット演算中、ＭＰＵが自己ループを
形成してダミー命令の実行などを行なうものでは、ＭＰ
Ｕの実行時、各ワード演算に対応するサブルーチンにジ
ャンプしなければならない。したがって、プリフエッチ
型ＭＰＵを用いると、プリフエッチ時にこのジャンプ命
令とワードメモリ４でこれに続く不要な命令をプリフエ
ッチしてしまい、実際のジャンプ命令実行時にはこの不
要な命令のうえに再び、ジャンプ先の命令をプリフエッ
チすることになる。このように無駄なプリフエッチや捨
てられるプリフエッチはかえってオーバヘッドを増大し
てしまう。
【００３８】しかし本発明は、上記実施例のように切り
替えにＣＩＲ１１を用いて、ビット演算中はＭＰＵ２の
処理部１３を停止し、更に、ワード演算命令はワード演
算メモリ４に実行順に格納してあるので、無駄なプリフ
エッチを防止し、捨てられるプリフエッチもなく、汎用
プリフエッチ形ＭＰＵの長所を十分に生かすことができ
る。
替えにＣＩＲ１１を用いて、ビット演算中はＭＰＵ２の
処理部１３を停止し、更に、ワード演算命令はワード演
算メモリ４に実行順に格納してあるので、無駄なプリフ
エッチを防止し、捨てられるプリフエッチもなく、汎用
プリフエッチ形ＭＰＵの長所を十分に生かすことができ
る。
【００３９】図７は本発明の別の実施例で、図１の構成
に対し、ビット演算プロセッサ（ＳＰＵ）１がパラメー
タコントロールレジスタ１５を備えているところに特徴
がある。パラメータコントロールレジスタ１５には転送
元データおよび転送先アドレスをインデックス修飾する
ためのアドレスバッファ２４、２６を有する。また、ビ
ット演算メモリ３に格納されるＭＰＵブランチ命令のア
ドレスＰＡＲＡは、ＭＯＶブランチの後には転送元アド
レス（ア）と転送先アドレス（イ），ADDブランチの後
には加算元アドレス１（ウ）と加算元アドレス２
（エ），転送先アドレス（オ）が記憶されている。
に対し、ビット演算プロセッサ（ＳＰＵ）１がパラメー
タコントロールレジスタ１５を備えているところに特徴
がある。パラメータコントロールレジスタ１５には転送
元データおよび転送先アドレスをインデックス修飾する
ためのアドレスバッファ２４、２６を有する。また、ビ
ット演算メモリ３に格納されるＭＰＵブランチ命令のア
ドレスＰＡＲＡは、ＭＯＶブランチの後には転送元アド
レス（ア）と転送先アドレス（イ），ADDブランチの後
には加算元アドレス１（ウ）と加算元アドレス２
（エ），転送先アドレス（オ）が記憶されている。
【００４０】このような構成において、ＳＰＵ１がＭＯ
Ｖブランチを認識すると、CIR11 を介してＭＰＵ２にＭ
ＯＶ開始指令Ａを出力する一方で、パラメータコントロ
ールレジスタ１５のイミディエードデータを格納するレ
ジスタＮｏ１にデータメモリ７の転送元データを格納
（図８のア）、データメモリ７の転送先アドレスを格納
するレジスタＮｏ２に転送先アドレスを出力する（図８
のイ）。ＭＰＵ２は、レジスタＮｏ１のデータを取り込
みＭＯＶ（転送）命令を実行してレジスタＮｏ２の転送
先アドレスに出力する。なお、レジスタＮｏ１およびレ
ジスタＮｏ２はアドレスが固定されるため、ＭＰＵ２か
ら見たアドレスは常に同じである。
Ｖブランチを認識すると、CIR11 を介してＭＰＵ２にＭ
ＯＶ開始指令Ａを出力する一方で、パラメータコントロ
ールレジスタ１５のイミディエードデータを格納するレ
ジスタＮｏ１にデータメモリ７の転送元データを格納
（図８のア）、データメモリ７の転送先アドレスを格納
するレジスタＮｏ２に転送先アドレスを出力する（図８
のイ）。ＭＰＵ２は、レジスタＮｏ１のデータを取り込
みＭＯＶ（転送）命令を実行してレジスタＮｏ２の転送
先アドレスに出力する。なお、レジスタＮｏ１およびレ
ジスタＮｏ２はアドレスが固定されるため、ＭＰＵ２か
ら見たアドレスは常に同じである。
【００４１】つぎにＡＤＤブランチを認識すると、ＣＩ
Ｒ１１を介してＭＰＵ２にＡＤＤ開始指令を出力する。
一方で、ＭＰＵのアクセス順にしたがって加算元アドレ
ス１，２をレジスタＮｏ２を介してデータメモリ７にア
ドレスを出力し、データを取り込む（図８のウ、エ）。
さらに、レジスタＮｏ２を介してデータを書き込む（図
８のオ）。
Ｒ１１を介してＭＰＵ２にＡＤＤ開始指令を出力する。
一方で、ＭＰＵのアクセス順にしたがって加算元アドレ
ス１，２をレジスタＮｏ２を介してデータメモリ７にア
ドレスを出力し、データを取り込む（図８のウ、エ）。
さらに、レジスタＮｏ２を介してデータを書き込む（図
８のオ）。
【００４２】図９はパラメータコントロールレジスタ１
５の詳細な構成で、パラメータコントロールデータラッ
チ２２，パラメータ切替器２３，アドレスバッファ２
４，アドレスデコーダ２５およびデータ切替器２６から
なる。このパラメータコントロール１５によって、ＭＰ
Ｕ２がパラメータを解読することなくワード演算処理を
実行できる。なお、データ切替器２３は前記レジスタＮ
ｏ１、アドレスバッファ２４は前記レジスタＮｏ２に相
当する。
５の詳細な構成で、パラメータコントロールデータラッ
チ２２，パラメータ切替器２３，アドレスバッファ２
４，アドレスデコーダ２５およびデータ切替器２６から
なる。このパラメータコントロール１５によって、ＭＰ
Ｕ２がパラメータを解読することなくワード演算処理を
実行できる。なお、データ切替器２３は前記レジスタＮ
ｏ１、アドレスバッファ２４は前記レジスタＮｏ２に相
当する。
【００４３】この構成において、ＳＰＵ１はワード演算
命令ＭＯＶ（図９）を認識すると、上記ＰＡＲＡ ＣＯ
ＮＴをデータラッチ２２へセットする（ＰＡＲＡCONTO
のパラメータ数は２）。ビット演算処理部１０からＣＩ
Ｒ１１の応答レジスタ２１にワード演算実行信号１１ａ
がセットされると、アドレスデコーダ２５はパラメータ
の解読を開始する。データラッチ２２は残パラメータ数
を示す切替Ｎｏ信号１５ｂをパラメータ切替器２３に与
え、切替器２３は最初、イミディエードデータＨ５００
を指す。
命令ＭＯＶ（図９）を認識すると、上記ＰＡＲＡ ＣＯ
ＮＴをデータラッチ２２へセットする（ＰＡＲＡCONTO
のパラメータ数は２）。ビット演算処理部１０からＣＩ
Ｒ１１の応答レジスタ２１にワード演算実行信号１１ａ
がセットされると、アドレスデコーダ２５はパラメータ
の解読を開始する。データラッチ２２は残パラメータ数
を示す切替Ｎｏ信号１５ｂをパラメータ切替器２３に与
え、切替器２３は最初、イミディエードデータＨ５００
を指す。
【００４４】ＭＯＶ演算開始指令を受けたＭＰＵ２は、
ワード演算メモリ４のオブジェクト「ＭＯＶＥ (Ａ
０)，Ｄ０」を実行する。Ａ０はパラメータコントロー
ル１５のアドレスをインデックス修飾したもの、Ｄ０は
ＭＰＵ３のたとえばアキュムレータのアドレスである。
データ切替器２６はアドレス／数値切替信号１５ａが数
値を示しており、パラメータ切替器２３側を指している
ので、ＭＰＵ２はパラメータコントロール１５の（アド
レスＡ０）のデータとして、ビット演算メモリ３のパラ
メータ５００をデータ切替器２６を介して受け取り、Ｄ
０に記憶する。
ワード演算メモリ４のオブジェクト「ＭＯＶＥ (Ａ
０)，Ｄ０」を実行する。Ａ０はパラメータコントロー
ル１５のアドレスをインデックス修飾したもの、Ｄ０は
ＭＰＵ３のたとえばアキュムレータのアドレスである。
データ切替器２６はアドレス／数値切替信号１５ａが数
値を示しており、パラメータ切替器２３側を指している
ので、ＭＰＵ２はパラメータコントロール１５の（アド
レスＡ０）のデータとして、ビット演算メモリ３のパラ
メータ５００をデータ切替器２６を介して受け取り、Ｄ
０に記憶する。
【００４５】次に、残パラメータ数を１としパラメータ
切替器２３は、ＹＷ１００を指す。これはアドレスなの
でアドレスバッファ２４にセットされ、データメモリ７
のアドレスはＹＷ１００を指している。ＭＰＵ２は「Ｍ
ＯＶＥ Ｄ０，(Ａ０)」を実行する。データ切替器２６
はデータメモリ７を指し、ＭＰＵ２はパラメータコント
ロール１５（Ａ０）を介して、データメモリ７のアドレ
スＹＷ１００にＤ０のデータを出力する。
切替器２３は、ＹＷ１００を指す。これはアドレスなの
でアドレスバッファ２４にセットされ、データメモリ７
のアドレスはＹＷ１００を指している。ＭＰＵ２は「Ｍ
ＯＶＥ Ｄ０，(Ａ０)」を実行する。データ切替器２６
はデータメモリ７を指し、ＭＰＵ２はパラメータコント
ロール１５（Ａ０）を介して、データメモリ７のアドレ
スＹＷ１００にＤ０のデータを出力する。
【００４６】最後に残パラメータ数０を信号１５ｂによ
りパラメータ切替器２３に与え、切替器２３は次の演算
命令を指す。なお、パラメータ切替器２３はＳＰＣ１０
と共用してもよい。
りパラメータ切替器２３に与え、切替器２３は次の演算
命令を指す。なお、パラメータ切替器２３はＳＰＣ１０
と共用してもよい。
【００４７】このように本実施例のパラメータコントロ
ールレジスタによれば、転送元データや転送先アドレス
はインデックス修飾され、ＭＰＵ側からは常に固定され
ている。したがって、ＭＰＵのアドレス取り込み時間が
削減でき、アドレス空間の大規模なシステムでは実行時
間が大巾に短縮される。ちなみに、ＭＰＵに68030 を用
いた場合、１.０μｓ以下のワード演算が実現される。
ールレジスタによれば、転送元データや転送先アドレス
はインデックス修飾され、ＭＰＵ側からは常に固定され
ている。したがって、ＭＰＵのアドレス取り込み時間が
削減でき、アドレス空間の大規模なシステムでは実行時
間が大巾に短縮される。ちなみに、ＭＰＵに68030 を用
いた場合、１.０μｓ以下のワード演算が実現される。
【００４８】さらに、パラメータコントロールデータラ
ッチ２２およびパラメータ切替器２３が、一命令分先行
してワード演算命令を認識してパラメータを解読するよ
うにすれば、ワード演算命令を認識する時間も見かけ上
ゼロにすることができ、より高速化が可能となる。
ッチ２２およびパラメータ切替器２３が、一命令分先行
してワード演算命令を認識してパラメータを解読するよ
うにすれば、ワード演算命令を認識する時間も見かけ上
ゼロにすることができ、より高速化が可能となる。
【００４９】図１０は本発明の上記各実施例を組み合わ
せたプログラマブルコントローラ１００を示す。シーケ
ンス演算処理装置６は、ＳＰＵ１とプリフエッチ型の汎
用ＭＰＵ２と、両者の同期を取りながらプログラム順に
切り替え実行させるＣＩＲ１１と、ＭＰＵ２側からのア
ドレスをインデックス修飾するパラメータコントロール
１５を設けている。さらに、通信及びタスク管理等の処
理用としてもう１つのプロセッサＣＰＵ５を設けてい
る。
せたプログラマブルコントローラ１００を示す。シーケ
ンス演算処理装置６は、ＳＰＵ１とプリフエッチ型の汎
用ＭＰＵ２と、両者の同期を取りながらプログラム順に
切り替え実行させるＣＩＲ１１と、ＭＰＵ２側からのア
ドレスをインデックス修飾するパラメータコントロール
１５を設けている。さらに、通信及びタスク管理等の処
理用としてもう１つのプロセッサＣＰＵ５を設けてい
る。
【００５０】このプログラマブルコントローラによれ
ば、ＭＰＵ２は命令をプリフエッチしながらワード演算
を専用処理し、かつ、ＣＩＲやパラメータコントロール
の結合によって切り替えのオーバヘッドを大幅に低減し
ているので、専用ハードウエアで構成するプログラマブ
ルコントローラと同等の速度で、ビット／ワード混在命
令のプログラムを実行できる。
ば、ＭＰＵ２は命令をプリフエッチしながらワード演算
を専用処理し、かつ、ＣＩＲやパラメータコントロール
の結合によって切り替えのオーバヘッドを大幅に低減し
ているので、専用ハードウエアで構成するプログラマブ
ルコントローラと同等の速度で、ビット／ワード混在命
令のプログラムを実行できる。
【００５１】以上説明した本発明のプログラマブルコン
トローラを、図３に示した搬送制御に適用した実施例を
説明する。
トローラを、図３に示した搬送制御に適用した実施例を
説明する。
【００５２】図３（ａ）において、スイッチ６００がオ
ペレータあるいは他からの信号によってオンされると、
プログラマブルコントローラ１００はモータ４００を起
動，加速してコンベア３００を駆動し、箱７００をセン
サ５００の方向へ移動する。箱７００の端部がセンサ５
００によって検知される位置に達すると、この検知信号
を受けとったコントローラ１００は箱７００が所定の位
置（この例ではセンサの真下に箱の中央：１／２Ｌ）に
停止するように、モータ４００を減速し停止する。
ペレータあるいは他からの信号によってオンされると、
プログラマブルコントローラ１００はモータ４００を起
動，加速してコンベア３００を駆動し、箱７００をセン
サ５００の方向へ移動する。箱７００の端部がセンサ５
００によって検知される位置に達すると、この検知信号
を受けとったコントローラ１００は箱７００が所定の位
置（この例ではセンサの真下に箱の中央：１／２Ｌ）に
停止するように、モータ４００を減速し停止する。
【００５３】図３（ｂ）に示すモータの起動加速、減速
停止制御は、シーケンス演算処理装置６に予め格納され
ている制御プログラムとＰＩＯメモリ７に取り込まれた
プロセス入力データの演算により行われる。ここで、箱
７００をセンサ５００の真下に高速かつ高精度に位置決
めするには、スイッチ６００等のオンオフを処理するビ
ット演算に連係してモータ４００の速度（アナログ量）
を取り込み、その減速度αｍを高速にワード演算（数値
演算）することが必要になる。
停止制御は、シーケンス演算処理装置６に予め格納され
ている制御プログラムとＰＩＯメモリ７に取り込まれた
プロセス入力データの演算により行われる。ここで、箱
７００をセンサ５００の真下に高速かつ高精度に位置決
めするには、スイッチ６００等のオンオフを処理するビ
ット演算に連係してモータ４００の速度（アナログ量）
を取り込み、その減速度αｍを高速にワード演算（数値
演算）することが必要になる。
【００５４】図１１は上述の制御をラダー言語で記述し
たプログラムである。同図において、接点シンボルやコ
イルシンボルはビット演算命令であり、（ｗ ）− の
シンボル以下がワード演算命令である。また、Ｘ００
０，Ｘ００１，Ｒ０００，R001，Ｖ０００はデータメモ
リ７のビットアドレスであり、ＸＷ１００，ＹＷ１０
０，ＲＷ１００，ＲＷ２００，ＲＷ３００はデータメモ
リ７のワードアドレスである。
たプログラムである。同図において、接点シンボルやコ
イルシンボルはビット演算命令であり、（ｗ ）− の
シンボル以下がワード演算命令である。また、Ｘ００
０，Ｘ００１，Ｒ０００，R001，Ｖ０００はデータメモ
リ７のビットアドレスであり、ＸＷ１００，ＹＷ１０
０，ＲＷ１００，ＲＷ２００，ＲＷ３００はデータメモ
リ７のワードアドレスである。
【００５５】スイッチ６００のＯＮによりＸ０００番地
のａ接点がＯＮされる。Ｘ００１番地のｂ接点はセンサ
５００が箱７００を検知するまでＯＮを維持する。Ｒ０
０１のコイルはＸ０００のＯＮによって励磁され、その
ａ接点がＯＮとなって自己保持される。Ｘ０００とＲ０
０１の両ａ接点はＯＲの関係にあり、Ｘ０００のＯＮで
モータ４００が起動される。
のａ接点がＯＮされる。Ｘ００１番地のｂ接点はセンサ
５００が箱７００を検知するまでＯＮを維持する。Ｒ０
０１のコイルはＸ０００のＯＮによって励磁され、その
ａ接点がＯＮとなって自己保持される。Ｘ０００とＲ０
０１の両ａ接点はＯＲの関係にあり、Ｘ０００のＯＮで
モータ４００が起動される。
【００５６】つぎに、（ｗ ）─ＭＯＶ Ｈ５００→Ｙ
ｗ１００はＭＯＶ（転送）のワード演算命令を示し、こ
れによって所定の加速度αｍであるＨ５００のデータを
データメモリ７のアドレスＹｗ１００に格納し、モータ
４００はこの加速度に応じた電圧を印加され起動，加速
される。起動後のモータ４００の速度Ｖｍは図示しない
速度センサによって検出され、データメモリ７のＸＷ１
００アドレスに格納される。センサ５００が箱７００の
端部を検出するとＸ００１のｂ接点がＯＦＦし、モータ
４００の加速を止める。
ｗ１００はＭＯＶ（転送）のワード演算命令を示し、こ
れによって所定の加速度αｍであるＨ５００のデータを
データメモリ７のアドレスＹｗ１００に格納し、モータ
４００はこの加速度に応じた電圧を印加され起動，加速
される。起動後のモータ４００の速度Ｖｍは図示しない
速度センサによって検出され、データメモリ７のＸＷ１
００アドレスに格納される。センサ５００が箱７００の
端部を検出するとＸ００１のｂ接点がＯＦＦし、モータ
４００の加速を止める。
【００５７】一方、Ｘ００１のａ接点がＯＮするので、
プログラマブルコントローラ１００は、ここからＬ／２
移動した位置で箱７００が停止するように減速度αｍを
下記、数１によって計算（ワード演算）し、この減速度
を達成する減速電圧（この関係が不明）をモータ４００
に印加（実際にはモータ内蔵出力アンプへ入力）する。
プログラマブルコントローラ１００は、ここからＬ／２
移動した位置で箱７００が停止するように減速度αｍを
下記、数１によって計算（ワード演算）し、この減速度
を達成する減速電圧（この関係が不明）をモータ４００
に印加（実際にはモータ内蔵出力アンプへ入力）する。
【００５８】 αｍ＝２Ｖｍ(１−Ｖｍ)／Ｌ …(数１) ただしＶｍ：モータ速度 Ｌ：箱７００の長さ この数１は以下のようにワード演算される。
【００５９】 「２Ｖｍ」：（ｗ ）−ＡＤＤ ＸＷ１００＋ＸＷ１００→Ｒｗ１００ 「２Ｖｍ÷Ｌ）：（ｗ ）−ＡＤＤ ＲＷ１００÷Ｈ１０００→ＲＷ２００ 「２Ｖｍ2／Ｌ」：（ｗ ）−ＭＵＬ ＲＷ２００×ＸＷ１００→ＲＷ３００ 「２Ｖｍ／Ｌ−２Ｖｍ2／Ｌ」：（ｗ ）−ＳＵＢ ＲＷ１００−ＲＷ３００→ ＹＷ３００ これらビット／ワード演算の混合命令を高速に処理する
ほど箱７００の位置決め精度が向上する。
ほど箱７００の位置決め精度が向上する。
【００６０】図１２は上記プログラムの格納状況を示し
たもので、ビット演算メモリ３に図５のフォーマットに
よる混合命令を、ワード演算メモリ４にワード演算命令
のオブジェクトコードをそれぞれ実行順に記憶してい
る。たとえば、ワード演算命令ＤＩＶは、ＩＮＳＴ Ｎ
ｏ＝３（メ３），ＰＡＲＡ ＣＯＮＴ＝３，ＰＡＲＡ１
〜３（ＲＷ１００，Ｈ１０００，ＲＷ２００）がビット
演算メモリ３に格納される。ワード演算メモリ４のＤＩ
Ｖ命令は、ＩＮＳＴ Ｎｏ＝３（＃＄３）番目にマシン
語であるオブジェクトコードによって格納される。
たもので、ビット演算メモリ３に図５のフォーマットに
よる混合命令を、ワード演算メモリ４にワード演算命令
のオブジェクトコードをそれぞれ実行順に記憶してい
る。たとえば、ワード演算命令ＤＩＶは、ＩＮＳＴ Ｎ
ｏ＝３（メ３），ＰＡＲＡ ＣＯＮＴ＝３，ＰＡＲＡ１
〜３（ＲＷ１００，Ｈ１０００，ＲＷ２００）がビット
演算メモリ３に格納される。ワード演算メモリ４のＤＩ
Ｖ命令は、ＩＮＳＴ Ｎｏ＝３（＃＄３）番目にマシン
語であるオブジェクトコードによって格納される。
【００６１】つぎに、この搬送制御におけるＳＰＵ１と
ＭＰＵ２の処理を説明する。いま、ＭＰＵ２が２番目の
ワード演算命令ＡＤＤの実行を終了したとする。ＭＰＵ
２はこのＡＤＤ終了後、３番目のワード演算命令ＤＩＶ
の実行要求と、今回ワード演算命令が３番目であること
をＣＩＲ１１のＩＮＳＴ Ｎｏレジスタ２０にセットす
る。この命令がワード演算メモリ４に格納されている
「ｃｐＢＡＥＱ ｊｐ３＃＄３」である。その後、ＭＰ
Ｕ２は応答レジスタ２１の応答待ち状態となる。一方、
２番目のワード演算命令ＡＤＤを認識して停止していた
ビット演算処理部９は、レジスタ２０のセット信号１１
ｄで起動され、ビット演算器１６はビット演算メモリ３
からＳＰＣ１０の指示する順番に命令を読出して演算す
る。ビット演算処理部９は実行中に、演算種別コード
（Ｂ／Ｗ）からＭＰＵブランチ命令を認識すると、その
アキュームレータ１７よりワード演算実行信号１１ａを
応答レジスタ２１に渡す。さらに、ＤＩＶブランチのＰ
ＡＲＡであるＲＷ１００（転送元アドレス）のデータ
（２Ｖｍ）をデータ切替器のレジスタＮｏ１に、転送先
アドレスＲＷ２００をアドレスバッファのレジスタＮｏ
２に記憶して、パラメータコントロールレジスタ１５に
よるインデックス修飾をおこなう。その後ビット演算処
理部９は停止する。
ＭＰＵ２の処理を説明する。いま、ＭＰＵ２が２番目の
ワード演算命令ＡＤＤの実行を終了したとする。ＭＰＵ
２はこのＡＤＤ終了後、３番目のワード演算命令ＤＩＶ
の実行要求と、今回ワード演算命令が３番目であること
をＣＩＲ１１のＩＮＳＴ Ｎｏレジスタ２０にセットす
る。この命令がワード演算メモリ４に格納されている
「ｃｐＢＡＥＱ ｊｐ３＃＄３」である。その後、ＭＰ
Ｕ２は応答レジスタ２１の応答待ち状態となる。一方、
２番目のワード演算命令ＡＤＤを認識して停止していた
ビット演算処理部９は、レジスタ２０のセット信号１１
ｄで起動され、ビット演算器１６はビット演算メモリ３
からＳＰＣ１０の指示する順番に命令を読出して演算す
る。ビット演算処理部９は実行中に、演算種別コード
（Ｂ／Ｗ）からＭＰＵブランチ命令を認識すると、その
アキュームレータ１７よりワード演算実行信号１１ａを
応答レジスタ２１に渡す。さらに、ＤＩＶブランチのＰ
ＡＲＡであるＲＷ１００（転送元アドレス）のデータ
（２Ｖｍ）をデータ切替器のレジスタＮｏ１に、転送先
アドレスＲＷ２００をアドレスバッファのレジスタＮｏ
２に記憶して、パラメータコントロールレジスタ１５に
よるインデックス修飾をおこなう。その後ビット演算処
理部９は停止する。
【００６２】ＣＩＲ１１は、ビット演算処理部９と並行
してメモリ３からＤＩＶブランチ命令である（ｗ ）−
ＤＩＶ（メ３））を読出し、デコーダ１８でＭＰＵ２が
解釈できるＤＩＶ開始指令１１ｃに翻訳して応答レジス
タ２１にセットする。また、上記ＤＩＶブランチ命令中
の（メ３）をＩＮＳＴＮｏレジスタ２０のＩＮＳＴＮｏ
と比較器１９で比較し、一致していればＭＰＵ２のワー
ド演算の開始が可能となる。不一致のときはプログラム
の実行が中止される。
してメモリ３からＤＩＶブランチ命令である（ｗ ）−
ＤＩＶ（メ３））を読出し、デコーダ１８でＭＰＵ２が
解釈できるＤＩＶ開始指令１１ｃに翻訳して応答レジス
タ２１にセットする。また、上記ＤＩＶブランチ命令中
の（メ３）をＩＮＳＴＮｏレジスタ２０のＩＮＳＴＮｏ
と比較器１９で比較し、一致していればＭＰＵ２のワー
ド演算の開始が可能となる。不一致のときはプログラム
の実行が中止される。
【００６３】ＤＩＶ演算開始指令を受けたＭＰＵ２は、
前回の実行時にワード演算メモリ４から命令プリフエッ
チ部１２にプリフエッチされている「ＭＯＶＥ (Ａ
０)，Ｄ０」を実行する。Ａ０はパラメータコントロー
ル１５のアドレスをインデックス修飾したもの、Ｄ０は
ＭＰＵ３のアキュムレータまたはワーキングメモリのア
ドレスである。これによって、ＭＰＵ２はパラメータコ
ントロール１５からデータメモリ７のアドレスＲＷ１０
０のデータ（２Ｖｍ）を受けとってＤ０に記憶する。
前回の実行時にワード演算メモリ４から命令プリフエッ
チ部１２にプリフエッチされている「ＭＯＶＥ (Ａ
０)，Ｄ０」を実行する。Ａ０はパラメータコントロー
ル１５のアドレスをインデックス修飾したもの、Ｄ０は
ＭＰＵ３のアキュムレータまたはワーキングメモリのア
ドレスである。これによって、ＭＰＵ２はパラメータコ
ントロール１５からデータメモリ７のアドレスＲＷ１０
０のデータ（２Ｖｍ）を受けとってＤ０に記憶する。
【００６４】次に、アドレス／数値切替信号は数値を示
すので、データ切替器２６はビット演算メモリ３から数
値データ１０００を受け取り、ＭＰＵ２はオブジェクト
中の「ＤＩＶ (Ａ０)，Ｄ０」を実行し、Ｄ０のデータ
２Ｖｍを１０００で割った結果２Ｖｍ／１０００を再び
Ｄ０に記憶する。
すので、データ切替器２６はビット演算メモリ３から数
値データ１０００を受け取り、ＭＰＵ２はオブジェクト
中の「ＤＩＶ (Ａ０)，Ｄ０」を実行し、Ｄ０のデータ
２Ｖｍを１０００で割った結果２Ｖｍ／１０００を再び
Ｄ０に記憶する。
【００６５】最後に、ＭＰＵ２は「ＭＯＶＥ Ｄ０，
(Ａ０)」を実行し、パラメータコントロール１５（Ａ
０）を介して、データメモリ７のアドレスＲＷ２００に
データ２Ｖｍ／１０００を送出し記憶する。
(Ａ０)」を実行し、パラメータコントロール１５（Ａ
０）を介して、データメモリ７のアドレスＲＷ２００に
データ２Ｖｍ／１０００を送出し記憶する。
【００６６】ＤＩＶ演算が終了すると、ＭＰＵ２はＣＩ
Ｒ１１に４番目のワード演算命令ＭＵＬの実行要求と、
今回ワード演算命令が４番目であることをＳＰＵ１に連
絡し、停止する。ＳＰＵ１はビット演算を再開するが、
つぎの命令がワード演算のＭＵＬブランチであるため、
直ちにＭＵＬ開始指令を出力する。この指令によってＭ
ＰＵ２は（２Ｖｍ×Ｖｍ／Ｌ）を計算する。同様にし
て、５番目のワード演算ＳＵＢを実行して減速度αｍが
求められ、この減速度αｍに制御される電圧がモータ４
００に印加される。
Ｒ１１に４番目のワード演算命令ＭＵＬの実行要求と、
今回ワード演算命令が４番目であることをＳＰＵ１に連
絡し、停止する。ＳＰＵ１はビット演算を再開するが、
つぎの命令がワード演算のＭＵＬブランチであるため、
直ちにＭＵＬ開始指令を出力する。この指令によってＭ
ＰＵ２は（２Ｖｍ×Ｖｍ／Ｌ）を計算する。同様にし
て、５番目のワード演算ＳＵＢを実行して減速度αｍが
求められ、この減速度αｍに制御される電圧がモータ４
００に印加される。
【００６７】
【発明の効果】以上説明したように、本発明によれば、
ワード演算に汎用のプリフエッチ型ＭＰＵを用いても、
ビット演算との間でオーバヘッドなく切り替え可能な高
速のプログラマブルコントローラを提供できる。これに
よって、複雑なシーケンス制御のリアルタイム処理が可
能になる。また、汎用ＭＰＵを用いるので、システムの
開発や変更も容易に行なうことができる。
ワード演算に汎用のプリフエッチ型ＭＰＵを用いても、
ビット演算との間でオーバヘッドなく切り替え可能な高
速のプログラマブルコントローラを提供できる。これに
よって、複雑なシーケンス制御のリアルタイム処理が可
能になる。また、汎用ＭＰＵを用いるので、システムの
開発や変更も容易に行なうことができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を示すタイムチャート
である。
である。
【図３】本発明の適用対象を説明する概念図である。
【図４】ビット演算処理装置（ＳＰＵ）の詳細を示すブ
ロック図である。
ロック図である。
【図５】ビット演算命令／ワード演算命令のフォーマッ
トを説明する概念図である。
トを説明する概念図である。
【図６】本発明の実施例の異なる動作を示すタイムチャ
ートである。
ートである。
【図７】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図８】本発明の他の実施例の動作を示すタイムチャー
トである。
トである。
【図９】パラメータコントロールレジスタの詳細を示す
ブロック図である。
ブロック図である。
【図１０】本発明のさらに他の実施例の構成を示すブロ
ック図である。
ック図である。
【図１１】本発明の適用例を示すラダープログラム図で
ある。
ある。
【図１２】適用例の演算命令の格納状態を説明する図で
ある。
ある。
１…ビット演算プロセッサ（ＳＰＵ）、２…汎用マイク
ロプロセッサ(ＭＰＵ)、３…ビット演算メモリ、４…ワ
ード演算メモリ、７…データメモリ、９…ビット演算
部、１１…コプロセッサインターフェースレジスタ（Ｃ
ＩＲ）、１２…命令プリフエッチ部、１３…ワード演算
処理部、１４…コプロセッサ制御部、１５…パラメータ
コントロールレジスタ、２１…応答レジスタ、２４…ア
ドレスバッファ、２６…データ切替器。
ロプロセッサ(ＭＰＵ)、３…ビット演算メモリ、４…ワ
ード演算メモリ、７…データメモリ、９…ビット演算
部、１１…コプロセッサインターフェースレジスタ（Ｃ
ＩＲ）、１２…命令プリフエッチ部、１３…ワード演算
処理部、１４…コプロセッサ制御部、１５…パラメータ
コントロールレジスタ、２１…応答レジスタ、２４…ア
ドレスバッファ、２６…データ切替器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大沼 邦彦 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 梓沢 昇 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 菊池 洋光 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内
Claims (7)
- 【請求項１】ビット演算命令とワード演算命令が混在す
る混在命令を実行順に記憶するビット演算メモリと、前
記混在命令の前記ワード演算命令を実行順に記憶するワ
ード演算メモリと、前記ビット演算命令の実行に続いて
前記ビット演算メモリから読出されたワード演算命令を
認識したとき該ワード演算命令の開始指令を出力するビ
ット演算処理プロセッサと、前記ワード演算の開始指令
を受信して前記ワード演算メモリに記憶されている前記
ワード演算命令を実行するマイクロプロセッサを具備す
ることを特徴とするプログラマブルコントローラ。 - 【請求項２】請求項１において前記ビット演算処理プロ
セッサは、前記認識したワード演算命令を解読し前記マ
イクロプロセッサが処理できる開始指令に変換して出力
する切替手段を備えることを特徴とするプログラマブル
コントローラ。 - 【請求項３】ビット演算命令とワード演算分岐命令を実
行順に記憶するビット演算メモリと、前記ワード演算分
岐命令に対応するワード演算命令とビット演算分岐命令
を実行順に記憶するワード演算メモリと、前記ビット演
算メモリの命令を実行するビット演算プロセッサと、前
記ワード演算メモリの命令を実行するマイクロプロセッ
サと、実行中の前記ワード演算分岐命令または前記ビッ
ト演算分岐命令に応じて実行中の一方の演算を停止する
と共に停止中の他方の演算を開始する切替え手段を具備
することを特徴とするプログラマブルコントローラ。 - 【請求項４】ビット演算命令とワード演算命令が混在す
る制御プログラムを実行するプログラマブルコントロー
ラにおいて、 前記ワード演算命令を実行順に記憶するワード演算メモ
リと、前記ビット演算命令とワード演算分岐命令を実行
順に記憶するビット演算メモリと、前記ワード演算命令
を実行しその終了後に次のワード演算命令の実行要求を
出力して応答待ち状態となるマイクロプロセッサと、前
記次のワード演算命令の実行要求を受けて起動し前記ビ
ット演算命令の実行を開始するビット演算処理プロセッ
サと、該ビット演算処理プロセッサの前記ワード演算分
岐命令の認識を受けて前記応答待ちのマイクロプロセッ
サにワード演算の開始指令となる応答信号を出力する切
替手段を具備することを特徴とするプログラマブルコン
トローラ。 - 【請求項５】ビット演算命令とワード演算命令が混在す
るプログラムを実行するプログラマブルコントローラに
おいて、 前記ビット演算命令とワード演算分岐命令を実行順に記
憶するビット演算メモリと、前記ワード演算命令のオブ
ジェクトコードを実行順に記憶するワード演算メモリ
と、前記ビット演算命令の実行中に前記ワード演算分岐
命令を認識するとワード演算開始指令を出力するビット
演算処理プロセッサと、該ワード演算開始指令を受けて
前記ワード演算命令のオブジェクトコードを実行するマ
イクロプロセッサと、前記ビット演算処理プロセッサは
前記ワード演算分岐命令に含まれる転送アドレスが前記
マイクロプロセッサ側からは固定されるようにインデッ
クス修飾するアドレスコントロール手段を具備すること
を特徴とするプログラマブルコントローラ。 - 【請求項６】請求項１乃至５において前記マイクロプロ
セッサは、プリフエッチ型の汎用マイクロプロセッサで
あって、前記ワード演算命令の実行と並行して前記ワー
ド演算メモリに記憶されている次または次以降複数のワ
ード演算命令をプリフエッチするプリフエッチ手段を具
備することを特徴とするプログラマブルコントローラ。 - 【請求項７】ビット演算処理プロセッサと汎用マイクロ
プロセッサを設けて、ラダー命令語によるビット演算命
令と汎用計算機言語によるワード演算命令が混在するプ
ログラムを処理するシーケンス制御方法において、 前記ビット演算処理プロセッサが前記ラダー命令語によ
るビット演算実行中にワード演算分岐命令を認識したと
き、該ワード演算分岐命令を前記汎用計算機言語による
ワード演算開始指令に変換して前記マイクロプロセッサ
の処理を開始させ、前記汎用計算機言語によるワード演
算命令を実行するようにしたことを特徴とするシーケン
ス制御方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277447A JP2848060B2 (ja) | 1991-10-24 | 1991-10-24 | プログラマブルコントローラおよびシーケンス制御方法 |
| EP92309459A EP0539115B1 (en) | 1991-10-24 | 1992-10-16 | Programmable controller |
| DE69232371T DE69232371T2 (de) | 1991-10-24 | 1992-10-16 | Programmierbares Steuergerät |
| US08/441,646 US5504930A (en) | 1991-10-24 | 1995-05-15 | Programmable controller and sequence control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277447A JP2848060B2 (ja) | 1991-10-24 | 1991-10-24 | プログラマブルコントローラおよびシーケンス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05127710A true JPH05127710A (ja) | 1993-05-25 |
| JP2848060B2 JP2848060B2 (ja) | 1999-01-20 |
Family
ID=17583706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277447A Expired - Fee Related JP2848060B2 (ja) | 1991-10-24 | 1991-10-24 | プログラマブルコントローラおよびシーケンス制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5504930A (ja) |
| EP (1) | EP0539115B1 (ja) |
| JP (1) | JP2848060B2 (ja) |
| DE (1) | DE69232371T2 (ja) |
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| KR20170029775A (ko) * | 2015-09-08 | 2017-03-16 | 삼성전자주식회사 | 메모리 시스템 및 그 동작 방법 |
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