JPH02249006A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はプログラマブルコントローラに関するもので
、特にシーケンスプログラムのインデックス処理に関す
るものである。

〔従来の技術〕

従来のこの種のプログラマブルコントローラにおけるイ
ンデックス処理を説明するものとして第３図〜第５図に
示されるものがある。第３図はシーケンスプログラムメ
モリ上のデバイス情報構成図で、従来のデバイス情報は
、アドレス部（１）、ビット番号部（２）、インデック
ス修飾有無判別フラグ部（３）、インデックスレジスタ
選択用ビットパターン部（４）及びデバイス判別フラグ
（５）により構成され、第４図（ａ）　、　（ｂ）に示
すように、メモリ上にビットデバイスとワードデバイス
が割付けられている。

しかして、第５図は従来のシーケンスプログラムのイン
デックス処理におけるフローを示し、シーケンスプログ
ラムメモリ上のデバイス情報からアクセスするデバイス
のアドレスを算出する方法を述べると、まず、デバイス
情報をリードする（Ｓｌ）ことによりインデックス修飾
の有無を判別する（Ｓｌ）。そして、ビットデバイスと
ワードデバイスではメモリ上の割付は方が異なるため、
次に、インデックス修飾されているデバイスがビットデ
バイスであるかワードデバイスであるかを判別する必要
がある。デバイス判別フラグ（５）によりデバイスを判
別する（Ｓ３）ことにより、選択されたインデックスレ
ジスタの内容をアドレス部の内容を基にそれぞれの算出
方法に従ってアクセスするデバイスのアドレスを算出す
る（Ｓ４又はＳ５）。このようにしてシーケンスプログ
ラムのインデックス処理をソフトウェアで行う。

〔発明が解決しようとする課題） しかるに、従来のプログラマブルコントローラにおける
シーケンスプログラムの実行は以上の様にしてなされる
ので、インデックス修飾がある場合、その処理時間が長
くなるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、インデックス処理時間を短縮しスキャンタイ
ムを短縮することができるプログラマブルコントローラ
を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るプログラマブルコントローラは、シーケ
ンスプログラムメモリ上のデバイス情報を、アドレス部
とビット番号部、インデックスレジスタ選択用ビットパ
ターン部及びインデックスレジスタ修飾方法指定フラグ
によって構成すると共に、シーケンスプログラム実行時
シーケンスプログラムメモリをリードし、上記デバイス
情報のインデックスレジスタ選択用ビットパターン部に
基づいてインデックスレジスタを選択しインデックスレ
ジスタ修飾方法指定フラグに基づいて、ビットデバイス
にインデックス修飾がされている場合に作動するビット
デバイス用インデックス処理手段と、ワードデバイスに
インデックス修飾がされている場合に作動するワードデ
バイス用インデックス処理手段を備えたものである。

〔作用〕

この発明のプログラマブルコントローラにおいては、シ
ーケンスプログラムのリード時、デバイス情報のインデ
ックスレジスタ選択用ビットパターン部に基づいてイン
デックスレジスタを選択すると共にインデックスレジス
タ修飾方法指定フラグに基づいてビットデバイスにイン
デックス修飾がされている場合はビットデバイス用イン
デックス処理手段が作動し、ワードデバイスにインデッ
クス修飾がされている場合はワードデバイス用インデッ
クス処理手段が作動するよう選択されることによりシー
ケンスプログラムの実行を短縮化する。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はシーケンスプログラムメモリ上のデバイス情報
構成図を示し、この発明におけるデバイス情報は、アド
レス部（１）、ビット番号部（２）、インデックスレジ
スタ選択用ビットパターン部（４）及びインデックスレ
ジスタ修飾方法指定フラグ（６）によって構成されてい
る。

また、第２図はシーケンスプログラムメモリ上のデバイ
ス情報のインデックスレジスタ修飾力持指定フラグがワ
ードデバイス指定時とビットデバイス指定時の両者を満
足するインデックス処理のハードウェア構成図を示し、
（１０）はｃｐｕ　、　（１１）は上記の如くデバイス
情報が格納されているシーケンスプログラムメモリ、（
１２）はインデックスレジスタメモリ、（１３，）はシ
ーケンスプログラムメモリ（１１）上のデバイス情報の
インデックスレジスタ選択用ビットパターン部（４）　
により作動してインデックスレジスタ（１２）を選択し
、インデックスレジスタ修飾方法指定フラグ部（６）を
基にそのインデックスレジスタ（１２）の内容をビット
デバイス加算回路（１４）またはワードデバイス加算回
路（１５）で所定の加算処理がなされるよう選択するセ
レクタ、（１６）は上記デバイス情報のインデックスレ
ジスタ修飾方法指定フラグ部（６）により作動してビッ
トデバイス加算回路（１４）のデータをｃｐｕ　（ｔｏ
）に取り込むかまたはワードデバイス加算回路（１５）
ＡＱ− のデータをＣＰＵ　（１０）に取り込むかを選択するセ
レクタである。

従って上記構成によれば、シーケンスプログラム実行時
シーケンスプログラムメモリ（１１）をリードすること
により、デバイス情報のインデックスレジスタ選択用ビ
ットパターン部（４）よりインデックスレジスタを選択
しインデックスレジスタ修飾方法指定フラグ（６）を基
にセレクタ（１３）によりビットデバイス用インデック
ス処理手段あるいはワードデバイス用インデックス処理
手段が動作する。

すなわち、インデックスレジスタ修飾方法指定フラグ部
（δ）がワード指定の場合、アドレス部（１）の内容に
、選択されたインデックスレジスタメモリ（１２）の内
容を加算した値がワードデバイス加算回路（１５）によ
り得られ、セレクタ（１６）を介してリードでき、他方
インデックスレジスタ修飾方法指定フラグ部（６）がビ
ット指定の場合は、アドレス部（１）　とビット番号部
（２）より構成される値に選択されたインデックスレジ
スタ（１２）の内容が加算された値がビットデバイス加
算回路（１４）により得られリートできる。このように
してシーケンスプログラムメモリ（１１）をソートする
たＧづてアクセスするデバイス番号のアドレスをリート
できる。

従って、従来はインデックス修飾かある場合、デバイス
情報をリートしてからソフトウェアでデータを判別して
処理しなければならなかったが、上記実施例によれば、
ハードウェア回路を設けることでソフトウェアによる処
理を省くことか可能となり、その処理時間を短縮するこ
とかできる。

〔発明の効果〕

以上のようにこの発明によれば、ビットデバイスにイン
デックス修飾がされている場合に作動するビットデバイ
ス用インデックス処理手段とワードデバイスにインデッ
クス修飾がされている場合に作動するワードデバイス用
インデックス処理手段を設けたので、シーケンスプログ
ラムの実行時間を短縮てきるという効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるシーケンスプログラ
ムメモリ上のデバイス情報構成図、第２図はこの発明の
一実施例によるインデックス処理回路の構成図、第３図
は従来のシーケンスプログラムメモリ上のデバイス情報
構成図、第４図（ａ）。 （ｂ）はデバイスのメモリ割付は説明図、第５図は従来
のシーケンスプログラムのインデックス処理におけるフ
ローチャートである。 （１）・・・アドレス部、 （２）・・・ビット番号部、 （４）・・・インデックスレジスタ選択用ビットパター
ン部、 （６）・・・インデックスレジスタ修飾方法指定フラグ
部、 （１０）・・・ｃｐｕ、 （１１）・・・シーケンスプログラムメモリ、（１２）
・・・インデックスレジスタメモリ、（１３）　、　　
（１６）・・・セレクタ、（１４）・・・ビットデバイ
ス加算回路、（１５）・・・ワードデバイス加算回路。 なお、各図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. シーケンスプログラムメモリ上のデバイス情報を、アド
   レス部とビット番号部、インデックスレジスタ選択用ビ
   ットパターン部及びインデックスレジスタ修飾方法指定
   フラグによって構成すると共に、シーケンスプログラム
   実行時シーケンスプログラムメモリをリードし、上記デ
   バイス情報のインデックスレジスタ選択用ビットパター
   ン部に基づいてインデックスレジスタを選択しインデッ
   クスレジスタ修飾方法指定フラグに基づいて、ビットデ
   バイスにインデックス修飾がされている場合に作動する
   ビットデバイス用インデックス処理手段と、ワードデバ
   イスにインデックス修飾がされている場合に作動するワ
   ードデバイス用インデックス処理手段を備えたことを特
   徴とするプログラマブルコントローラ。