JPH02207344A - ソフトウェア開発支援装置 - Google Patents
ソフトウェア開発支援装置Info
- Publication number
- JPH02207344A JPH02207344A JP1028945A JP2894589A JPH02207344A JP H02207344 A JPH02207344 A JP H02207344A JP 1028945 A JP1028945 A JP 1028945A JP 2894589 A JP2894589 A JP 2894589A JP H02207344 A JPH02207344 A JP H02207344A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- parameter file
- microcomputer
- software development
- changing
- Prior art date
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- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 16
- 230000006870 function Effects 0.000 claims description 2
- 238000011156 evaluation Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コアCPUマイクロコンピュータのメモリサ
イズ、メモリタイプ、命令等を、ホストコンピュータ上
のパラメータファイルにより設定する機能を有するソフ
トウェア開発支援装置に関するものである。
イズ、メモリタイプ、命令等を、ホストコンピュータ上
のパラメータファイルにより設定する機能を有するソフ
トウェア開発支援装置に関するものである。
従来、異なる周辺回路を持つコアCPU方式のマイクロ
コンピュータにおいては、各マイクロコンピュータの機
種毎に、ソフトウェア開発支援装置のハードウェア部分
を変更して対応するか、あるいは、ホストコンピュータ
上のソフトウェア開発支援装置制御プログラムを変更し
て対応していた。
コンピュータにおいては、各マイクロコンピュータの機
種毎に、ソフトウェア開発支援装置のハードウェア部分
を変更して対応するか、あるいは、ホストコンピュータ
上のソフトウェア開発支援装置制御プログラムを変更し
て対応していた。
しかし、従来技術では、コアCPU方式マイクロコンピ
ュータの新機種を開発する毎に、ソフトウェア開発支援
装置のハードウェア部分の変更、あるいは、ホストコン
ピュータ上のソフトウェア開発支援装置制御プログラム
を変更する必要があり、それらの変更及び動作検査に、
多大な工数、時間、費用を要するという問題点を有する
。
ュータの新機種を開発する毎に、ソフトウェア開発支援
装置のハードウェア部分の変更、あるいは、ホストコン
ピュータ上のソフトウェア開発支援装置制御プログラム
を変更する必要があり、それらの変更及び動作検査に、
多大な工数、時間、費用を要するという問題点を有する
。
そこで、本発明は、これらの問題点を解決するもので、
その目的とするところは、ホストコンピュータのパラメ
ータファイルを変更するのみで、コアCPU方式マイク
ロコンピュータの新機種に対応するソフトウェア開発支
援装置を効率よく、短時間で、完成させる方法を提供す
ることにある。
その目的とするところは、ホストコンピュータのパラメ
ータファイルを変更するのみで、コアCPU方式マイク
ロコンピュータの新機種に対応するソフトウェア開発支
援装置を効率よく、短時間で、完成させる方法を提供す
ることにある。
本発明のソフトウェア開発支援装置は、同一アーキテク
チャCPUと、異なる周辺回路より構成されるマイクロ
コンピュータ・シリーズにおいて、(a)ROMサイズ
、 (b)RAMサイズ、 (c)I/Oマップドメモリのアドレス、(d)I/O
マップドメモリ内に読込み専用メモリのアドレス、 (e)I/Oマップドメモリ内の書込み専用メモリのア
ドレス、 (f)I/Oマップドメモリ内の読込み専用ビットと書
込み専用ビットが混在するメモリのアドレス、 (g)使用禁止命令、 を、ホストコンピュータ上のパラメータ・ファイルによ
り設定する機能を有することを特徴とする。
チャCPUと、異なる周辺回路より構成されるマイクロ
コンピュータ・シリーズにおいて、(a)ROMサイズ
、 (b)RAMサイズ、 (c)I/Oマップドメモリのアドレス、(d)I/O
マップドメモリ内に読込み専用メモリのアドレス、 (e)I/Oマップドメモリ内の書込み専用メモリのア
ドレス、 (f)I/Oマップドメモリ内の読込み専用ビットと書
込み専用ビットが混在するメモリのアドレス、 (g)使用禁止命令、 を、ホストコンピュータ上のパラメータ・ファイルによ
り設定する機能を有することを特徴とする。
本発明の上記の構成によれば、ソフトウェア開発ツール
のハードウェア部分や、制御プログラム部分を変更する
ことなく、(1)〜(7)の周辺回路情報をパラメータ
・ファイルへ書込むことのみで、各マイクロコンピュー
タ新機種に対応するソフトウェア開発支援装置を完成さ
せることができる。
のハードウェア部分や、制御プログラム部分を変更する
ことなく、(1)〜(7)の周辺回路情報をパラメータ
・ファイルへ書込むことのみで、各マイクロコンピュー
タ新機種に対応するソフトウェア開発支援装置を完成さ
せることができる。
以下に、本発明についての実施例に基づいて、詳細に説
明する。
明する。
第1図に、本発明の実施例であるソフトウェア開発支援
装置の構成図を示す。
装置の構成図を示す。
ホストコンピュータ1は、インサーキットエミュレータ
2と接続され、インサーキットエミュレータ制御プログ
ラム5により制御される。インサーキットエミュレータ
2に接続されているエバボード3が、コアCPU十周辺
回路で構成されたマイクロコンピュータのエバボードで
ある。このエバボード3にターゲットシステム6を接続
し、ソフトウェアの開発を行なう。
2と接続され、インサーキットエミュレータ制御プログ
ラム5により制御される。インサーキットエミュレータ
2に接続されているエバボード3が、コアCPU十周辺
回路で構成されたマイクロコンピュータのエバボードで
ある。このエバボード3にターゲットシステム6を接続
し、ソフトウェアの開発を行なう。
エバボード3は、各マイクロコンピュータの機種毎に周
辺回路が異なるため、エバボードのハードウェアも各機
種毎に異なる。それに伴ってホストコンピュータからの
インサーキットエミュレータ制御プログラム5、あるい
は、インサーキットエミュレータ2のハードウェアを変
更する必要が生じるが、パラメータ・ファイル4内に周
辺回路情報を書込み、これを読込むことにより、インサ
ーキットエミュレータ制御プログラム5、あるいは、イ
ンサーキットエミュレータ2を変更することなく、エバ
ボード3に対応する機種のソフト開発支援装置を実現す
ることができる。
辺回路が異なるため、エバボードのハードウェアも各機
種毎に異なる。それに伴ってホストコンピュータからの
インサーキットエミュレータ制御プログラム5、あるい
は、インサーキットエミュレータ2のハードウェアを変
更する必要が生じるが、パラメータ・ファイル4内に周
辺回路情報を書込み、これを読込むことにより、インサ
ーキットエミュレータ制御プログラム5、あるいは、イ
ンサーキットエミュレータ2を変更することなく、エバ
ボード3に対応する機種のソフト開発支援装置を実現す
ることができる。
第2図に、コアCPUl0と、周辺回路の一例を示す。
周辺回路は、ROMII、RAM12、書込み専用I/
Uメモリ13、読出し専用1/Uメモリ14、書込み読
出し可能I/Uメモリ15、書込み専用ビット・読出し
専用ビット混在I/Uメモソ、16、その他の周辺回路
17よりなる。第2図の例に示すマイクロコンピュータ
機種に対するパラメータ・ファイルには、以下の内容が
記載される。
Uメモリ13、読出し専用1/Uメモリ14、書込み読
出し可能I/Uメモリ15、書込み専用ビット・読出し
専用ビット混在I/Uメモソ、16、その他の周辺回路
17よりなる。第2図の例に示すマイクロコンピュータ
機種に対するパラメータ・ファイルには、以下の内容が
記載される。
(1)ROMサイズ二000〜FFF
(2)RAMサイズ:000〜0FF
(3)I/Oマップドメモリアドレス
:100〜17F
(4)I/?5”マツプトメモリ内の読出し専用メモリ
のアドレス =140〜14F (5)I/Oマップドメモリ内の書込み専用メモリのア
ドレス :100〜13F(6)I/Oマップド
メモリ内の読出し専用ビットと書込み専用ビットが混在
するメモリのアドレス :1
60−17F(7)使用禁止命令: 5LEEP 〔発明の効果〕 同一コアCPUを用いて、第2図とは異なる周辺回路を
持つマイクロコンピュータを構成した場合、上記のパラ
メータ・ファイルを変更することで、ソフトウェア開発
装置の対応が可能となる。
のアドレス =140〜14F (5)I/Oマップドメモリ内の書込み専用メモリのア
ドレス :100〜13F(6)I/Oマップド
メモリ内の読出し専用ビットと書込み専用ビットが混在
するメモリのアドレス :1
60−17F(7)使用禁止命令: 5LEEP 〔発明の効果〕 同一コアCPUを用いて、第2図とは異なる周辺回路を
持つマイクロコンピュータを構成した場合、上記のパラ
メータ・ファイルを変更することで、ソフトウェア開発
装置の対応が可能となる。
4・・・パラメータファイル
5Φ・・インサーキットエミュレータ制御プログラム
6・・ψターゲットシステム
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 上 柳 雅 誉(他1名)
第1図は、本発明の実施例であるホストコンピュータ上
のパラメータ・ファイルにより周辺回路情報が設定可能
なソフトウェア開発支援装置の構成図。第2図は、コア
CPUと周辺回路とからなるマイクロコンピュータの一
例のブロック図。 1・・会ホストコンピュータ 211φ・インサーキットエミュレータ3Φや・エバボ
ード 第 1 記 第 2 図
のパラメータ・ファイルにより周辺回路情報が設定可能
なソフトウェア開発支援装置の構成図。第2図は、コア
CPUと周辺回路とからなるマイクロコンピュータの一
例のブロック図。 1・・会ホストコンピュータ 211φ・インサーキットエミュレータ3Φや・エバボ
ード 第 1 記 第 2 図
Claims (1)
- 【特許請求の範囲】 同一アーキテクチャCPUと異なる周辺回路より構成さ
れるマイクロコンピュータ・シリーズにおいて、 (a)ROMサイズ、 (b)RAMサイズ、 (c)I/@O@マップドメモリのアドレス、(d)I
/@O@マップドメモリ内に読出し専用メモリのアドレ
ス、 (e)I/@O@マップドメモリ内の書込み専用メモリ
のアドレス、 (f)I/@O@マップドメモリ内の読出し専用ビット
と書込み専用ビットが混在するメモリのアドレス、 (g)使用禁止命令、 を、ホストコンピュータ上のパラメータ・ファイルによ
り設定する機能を有することを特徴とするソフトウェア
開発支援装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1028945A JPH02207344A (ja) | 1989-02-08 | 1989-02-08 | ソフトウェア開発支援装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1028945A JPH02207344A (ja) | 1989-02-08 | 1989-02-08 | ソフトウェア開発支援装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02207344A true JPH02207344A (ja) | 1990-08-17 |
Family
ID=12262546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1028945A Pending JPH02207344A (ja) | 1989-02-08 | 1989-02-08 | ソフトウェア開発支援装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02207344A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04238542A (ja) * | 1991-01-23 | 1992-08-26 | Nec Corp | エミュレーション装置 |
EP0701206A1 (en) | 1994-09-12 | 1996-03-13 | Nec Corporation | Emulator with function for detecting illegal access to special function register |
-
1989
- 1989-02-08 JP JP1028945A patent/JPH02207344A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04238542A (ja) * | 1991-01-23 | 1992-08-26 | Nec Corp | エミュレーション装置 |
EP0701206A1 (en) | 1994-09-12 | 1996-03-13 | Nec Corporation | Emulator with function for detecting illegal access to special function register |
JPH0883193A (ja) * | 1994-09-12 | 1996-03-26 | Nec Corp | インサーキットエミュレータ |
US5802347A (en) * | 1994-09-12 | 1998-09-01 | Nec Corporation | Emulator with function for detecting illegal access to special function register |
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