JPH02284206A - プログラマブル・コントローラ - Google Patents
プログラマブル・コントローラInfo
- Publication number
- JPH02284206A JPH02284206A JP10668589A JP10668589A JPH02284206A JP H02284206 A JPH02284206 A JP H02284206A JP 10668589 A JP10668589 A JP 10668589A JP 10668589 A JP10668589 A JP 10668589A JP H02284206 A JPH02284206 A JP H02284206A
- Authority
- JP
- Japan
- Prior art keywords
- program
- signal
- signal state
- main processor
- bit operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 abstract description 6
- 230000006870 function Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシーケンスプログラムの機能命令及び管理プロ
グラムを実行するメインプロセッサと、シーケンスプロ
グラムの基本命令を実行するビット・オペレーション・
コントローラとから構成されるプログラマブル・コント
ローラに関し、特に機能命令を待ち時間なしに処理可能
にしたプログラマブル・コントローラに関する。
グラムを実行するメインプロセッサと、シーケンスプロ
グラムの基本命令を実行するビット・オペレーション・
コントローラとから構成されるプログラマブル・コント
ローラに関し、特に機能命令を待ち時間なしに処理可能
にしたプログラマブル・コントローラに関する。
プログラマブル・コントローラは工作機械、生産機械等
に広く使用されており、特に近年は対象とする機械の機
能が複雑化するのに伴って、より多数の人出力信号を高
速に処理することが求められている。
に広く使用されており、特に近年は対象とする機械の機
能が複雑化するのに伴って、より多数の人出力信号を高
速に処理することが求められている。
このため、２個のプロセッサを設けたプログラマブル・
コントローラが使用されている。すなわち、第１のプロ
セッサはメインプロセッサであり、プログラマブル・コ
ントローラ全体の動作を制御し、その他に計算、ジャン
プ、条件検出等の複雑な機能の命令（以下、機能命令と
記す）を実行する。第２のプロセンサはビット・オペレ
ーション・コントローラ（以下、ＢＯＣと記す）と称さ
れ、論理和や論理積等の命令（以下、基本命令と記す）
を高速に処理する。
コントローラが使用されている。すなわち、第１のプロ
セッサはメインプロセッサであり、プログラマブル・コ
ントローラ全体の動作を制御し、その他に計算、ジャン
プ、条件検出等の複雑な機能の命令（以下、機能命令と
記す）を実行する。第２のプロセンサはビット・オペレ
ーション・コントローラ（以下、ＢＯＣと記す）と称さ
れ、論理和や論理積等の命令（以下、基本命令と記す）
を高速に処理する。
一方、処理すべきシーケンスプログラムの量も増大して
きているため、シーケンスプログラムを複数のレベルに
分割して、一定時間毎に交互に処理する方法が行われて
いる。
きているため、シーケンスプログラムを複数のレベルに
分割して、一定時間毎に交互に処理する方法が行われて
いる。
第４図は、この種のシーケンスプログラムの概念図であ
る。図において、シーケンスプログラム４０は第ルベル
と第２レベルに分割される。このうち、第ルベルは比較
的緊急を要するプログラムＡｌｌの処理に当てられる。
る。図において、シーケンスプログラム４０は第ルベル
と第２レベルに分割される。このうち、第ルベルは比較
的緊急を要するプログラムＡｌｌの処理に当てられる。
第２レベルは通常のプログラムの処理に当てられ、且つ
そのプログラムはＢｌｌ、Ｃ１ｌ及びＤｌｌの三つのプ
ログラムに分割される。
そのプログラムはＢｌｌ、Ｃ１ｌ及びＤｌｌの三つのプ
ログラムに分割される。
第５図はシーケンスプログラム４０を実行する際ノプロ
グラマブル・コントローラの処理のタイムチャートであ
る。図にお′、）で、第ルベルのプログラムＡｌｌ全体
を一定時間で処理した後、次に第２レベルのプログラム
Ｂｌｌのみを処理する。
グラマブル・コントローラの処理のタイムチャートであ
る。図にお′、）で、第ルベルのプログラムＡｌｌ全体
を一定時間で処理した後、次に第２レベルのプログラム
Ｂｌｌのみを処理する。
以下、プログラムＡｌｌ、プログラムＣ１ｌ、プログラ
ムＡｌｌ、プログラムＤｌｌの順序でシーケンスプログ
ラム４０全体の処理を実行している。
ムＡｌｌ、プログラムＤｌｌの順序でシーケンスプログ
ラム４０全体の処理を実行している。
しかし、例えばＢＯＣによる所定の信号処理の命令がプ
ログラムＢｌｌにあり、この信号に基づいた機能命令が
プログラムＣ１ｌにある場合には、実際の信号状態に対
して機能命令がすぐに実行されない。すなわち、時刻ｔ
ｌｌで信号状態が機能命令の条件を満たしても、実際に
は時刻ｔ１２でメインプロセッサがこの信号を人力し、
さらに条件に適合したか否かを判断してから実行するの
で、機能命令の実行が遅れる。
ログラムＢｌｌにあり、この信号に基づいた機能命令が
プログラムＣ１ｌにある場合には、実際の信号状態に対
して機能命令がすぐに実行されない。すなわち、時刻ｔ
ｌｌで信号状態が機能命令の条件を満たしても、実際に
は時刻ｔ１２でメインプロセッサがこの信号を人力し、
さらに条件に適合したか否かを判断してから実行するの
で、機能命令の実行が遅れる。
本発明はこのような点に２みてなされたものであり、機
能命令を待ち時間なしに処理可能にしたプログラマブル
・コントローラを提イ共することを目的とする。
能命令を待ち時間なしに処理可能にしたプログラマブル
・コントローラを提イ共することを目的とする。
こ課題を解決するための手段〕
本発明では上記課題を解決するために、シーケンスプロ
グラムの機能命令及び管理プログラムを実行するメイン
プロセッサと、前記シーケンスプログラムの基本命令を
実行するビット・オペレーション・コントローラとから
構成されるプログラマブル・コントローラにおいて、前
記ビット・オペレーション・コントローラ内に設けられ
、所定の信号の信号状態を格納するレジスタと、前記ビ
ット・オペレーション・コントローラ内に設けられ、前
記信号状態が特定の機能命令で設定した条件を満たした
ことを検出して前記メインプロセッサに割り込み信号を
送出すると共に、前記信号状態を送出し、前記メインプ
ロセンサに前記特定の機能命令を行わせる割り込み信号
を送出する条件検出回路と、を有することを特徴とする
プログラマブル・コントローラが提供される。
グラムの機能命令及び管理プログラムを実行するメイン
プロセッサと、前記シーケンスプログラムの基本命令を
実行するビット・オペレーション・コントローラとから
構成されるプログラマブル・コントローラにおいて、前
記ビット・オペレーション・コントローラ内に設けられ
、所定の信号の信号状態を格納するレジスタと、前記ビ
ット・オペレーション・コントローラ内に設けられ、前
記信号状態が特定の機能命令で設定した条件を満たした
ことを検出して前記メインプロセッサに割り込み信号を
送出すると共に、前記信号状態を送出し、前記メインプ
ロセンサに前記特定の機能命令を行わせる割り込み信号
を送出する条件検出回路と、を有することを特徴とする
プログラマブル・コントローラが提供される。
〔作用］
ビット・オペレーション・コントローラ側で信号状態を
監視し、所定の機能命令の条件を満たしたときに、メイ
ンプロセッサに割り込み信号及び信号状態を出力して機
能命令を優先的に実行させる。
監視し、所定の機能命令の条件を満たしたときに、メイ
ンプロセッサに割り込み信号及び信号状態を出力して機
能命令を優先的に実行させる。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例のプログラマブル・コントロ
ーラのハードウェアのブロック図である。
ーラのハードウェアのブロック図である。
メインプロセッサ１１はＲＯＭ１２内の管理プログラム
１２ａを読みだし、これに従ってプログラマブル・コン
トローラ１の全体の動作を制御する。
１２ａを読みだし、これに従ってプログラマブル・コン
トローラ１の全体の動作を制御する。
また、シーケンスプログラム中の機能命令を実行する。
ＲＯＭ１２には管理プログラム１２ａ、及びラグー言Ｊ
吾でプログラムされたシーケンスプログラム１２ｂが格
納されている。入力回路１３は外部からの信号を受け、
信号レベルを変換してバス１０に人力する。出力回路１
４は内部の出力信号を外部へ出力する。インターフェー
ス１５はバス１０とプログラム作成装置２とを接続する
ためのインターフェースである。ＲＡＭ１６はＤＲＡＭ
で構成され、電源投入後にＲＯＭ１２からシーケンスプ
ログラム１２ｂを転送される。
吾でプログラムされたシーケンスプログラム１２ｂが格
納されている。入力回路１３は外部からの信号を受け、
信号レベルを変換してバス１０に人力する。出力回路１
４は内部の出力信号を外部へ出力する。インターフェー
ス１５はバス１０とプログラム作成装置２とを接続する
ためのインターフェースである。ＲＡＭ１６はＤＲＡＭ
で構成され、電源投入後にＲＯＭ１２からシーケンスプ
ログラム１２ｂを転送される。
ビット・オペレーション・コントローラ１７はシーケン
スプログラム１２ｂ中の単純な論理和、論理積等の基本
命令のみをビット単位で高速に実行する。さらに、ビッ
ト・オペレーション・コントローラ１７の内部にはレジ
スタ１７ａ及び条件検出回路１７ｂがある。レジスタ１
７ａにはＲＡＭ１６より、プログラムの実行中に各接点
及びコイルの信号状態が人力される。条件検出回路１７
ｂはレジスタ１７ａに格納された信号状態が所定の機能
命令で設定した条件を満たしたか否かを監視しており、
満たした場合にはメインプロセッサ１１に割り込み信号
を送出する。
スプログラム１２ｂ中の単純な論理和、論理積等の基本
命令のみをビット単位で高速に実行する。さらに、ビッ
ト・オペレーション・コントローラ１７の内部にはレジ
スタ１７ａ及び条件検出回路１７ｂがある。レジスタ１
７ａにはＲＡＭ１６より、プログラムの実行中に各接点
及びコイルの信号状態が人力される。条件検出回路１７
ｂはレジスタ１７ａに格納された信号状態が所定の機能
命令で設定した条件を満たしたか否かを監視しており、
満たした場合にはメインプロセッサ１１に割り込み信号
を送出する。
メインプロセッサ１１は割り込み信号を受けるとビット
・オペレーション・コントローラ１７の動イ乍を停止さ
せ、条件検出回路１７ｂより信号状態を入力して、直ち
に所定の機能命令を実行する。
・オペレーション・コントローラ１７の動イ乍を停止さ
せ、条件検出回路１７ｂより信号状態を入力して、直ち
に所定の機能命令を実行する。
機能命令の実行が終了すると、再びビット・オペレーシ
ョン・コントローラ１７に起動をかけて処理を続行させ
る。
ョン・コントローラ１７に起動をかけて処理を続行させ
る。
第２図は上記のプログラマブル・コントローラｌが実行
するシーケンスプログラムの概念図である。図において
、シーケンスプログラム３０は第ルベルと第２レベルに
分割されている。このうち、第ルベルは比較的緊急を要
するプログラムＡ１の処理に当てられる。第２レベルは
通常のプログラムの処理に当てられ、且つそのプログラ
ムはＢ１、Ｃ１及びＤｌの三つのプログラムに分割され
ている。
するシーケンスプログラムの概念図である。図において
、シーケンスプログラム３０は第ルベルと第２レベルに
分割されている。このうち、第ルベルは比較的緊急を要
するプログラムＡ１の処理に当てられる。第２レベルは
通常のプログラムの処理に当てられ、且つそのプログラ
ムはＢ１、Ｃ１及びＤｌの三つのプログラムに分割され
ている。
プログラムＢ１の内部には、接点３１及び３３がオンす
ることによりコイル３２及び３４がオンするプログラム
Ｂｌａがある。一方、プログラムＣ１の内部には、機能
命令３６に関するプログラムＣ１ａがある。機能命令３
６は接点３５、すなわちコイル３２がオンされた状態の
とき実行可能になり、さらにコイル３４がオンされると
、これを検出して所定のアラーム信号を出力させる命令
である。
ることによりコイル３２及び３４がオンするプログラム
Ｂｌａがある。一方、プログラムＣ１の内部には、機能
命令３６に関するプログラムＣ１ａがある。機能命令３
６は接点３５、すなわちコイル３２がオンされた状態の
とき実行可能になり、さらにコイル３４がオンされると
、これを検出して所定のアラーム信号を出力させる命令
である。
第３図はシーケンスプログラム３０を実行する際のプロ
グラマブル・コントローラ１の処理のタイムチャートで
ある。図において、第ルベルのプログラムＡ１全体を一
定時間で処理した後、次に第２レベルのプログラムＢｌ
ｌの処理を開始し、このうち時刻ｔ１からｔ２までの間
にプログラムＢｌａを実行し、その結果、信号状態が機
能命令３６で設定した条件を満たした場合には直ちに割
り込みによる機能命令の実行（プログラムＸ）を行い、
時刻ｔ３で終了後、再びプログラムＢ１の残りの部分を
実行する。次にプログラムＡｌｌを実行し、以下、プロ
グラムＣ１１、プログラムＡ１１、プログラムＤｌｌの
順序でシーケンスプログラム３０全体の処理を実行する
。
グラマブル・コントローラ１の処理のタイムチャートで
ある。図において、第ルベルのプログラムＡ１全体を一
定時間で処理した後、次に第２レベルのプログラムＢｌ
ｌの処理を開始し、このうち時刻ｔ１からｔ２までの間
にプログラムＢｌａを実行し、その結果、信号状態が機
能命令３６で設定した条件を満たした場合には直ちに割
り込みによる機能命令の実行（プログラムＸ）を行い、
時刻ｔ３で終了後、再びプログラムＢ１の残りの部分を
実行する。次にプログラムＡｌｌを実行し、以下、プロ
グラムＣ１１、プログラムＡ１１、プログラムＤｌｌの
順序でシーケンスプログラム３０全体の処理を実行する
。
なお、上記の説明ではシーケンスプログラムとしてラダ
ー言語で作成されたプログラムを使用したが、本発明は
他の言語のシーケンスプログラムに対しても適用するこ
とができる。
ー言語で作成されたプログラムを使用したが、本発明は
他の言語のシーケンスプログラムに対しても適用するこ
とができる。
〔発明の効果］
以上説明したように本発明では、ビット・オペレーショ
ン・コントローラ側で信号状態を監視し、所定の機能命
令の条件を満たしたときに、メインプロセッサに割り込
み信号及び信号状態を出力して機能命令を優先的に実行
させるので、機能命令が実際の信号状態に対して待ち時
間なしに処理され、制御性能が向上する。
ン・コントローラ側で信号状態を監視し、所定の機能命
令の条件を満たしたときに、メインプロセッサに割り込
み信号及び信号状態を出力して機能命令を優先的に実行
させるので、機能命令が実際の信号状態に対して待ち時
間なしに処理され、制御性能が向上する。
第１図は本発明の一実施例のプログラマブル・コントロ
ーラのハードウェアのブロック図、第２図はシーケンス
プログラムの概念図、第３図は本発明の一実施例のプロ
グラマブル・コントローラの処理のタイムチャート、第
４図はシーケンスプログラムの概念図、第５図は従来の
プログラマブル・コントローラの処理のタイムチャート
である。 ■ ａ ｂ プログラマブル・コントロー ラ メインプロセンサ ＯＣ レジスタ 条件検出回路 シーケンスプログラム 機能命令 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖
ーラのハードウェアのブロック図、第２図はシーケンス
プログラムの概念図、第３図は本発明の一実施例のプロ
グラマブル・コントローラの処理のタイムチャート、第
４図はシーケンスプログラムの概念図、第５図は従来の
プログラマブル・コントローラの処理のタイムチャート
である。 ■ ａ ｂ プログラマブル・コントロー ラ メインプロセンサ ＯＣ レジスタ 条件検出回路 シーケンスプログラム 機能命令 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖
Claims (1)
- （１）シーケンスプログラムの機能命令及び管理プログ
ラムを実行するメインプロセッサと、前記シーケンスプ
ログラムの基本命令を実行するビット・オペレーション
・コントローラとから構成されるプログラマブル・コン
トローラにおいて、前記ビット・オペレーション・コン
トローラ内に設けられ、所定の信号の信号状態を格納す
るレジスタと、 前記ビット・オペレーション・コントローラ内に設けら
れ、前記信号状態が特定の機能命令で設定した条件を満
たしたことを検出して前記メインプロセッサに割り込み
信号を送出すると共に、前記信号状態を送出し、前記メ
インプロセッサに前記特定の機能命令を行わせる条件検
出回路と、を有することを特徴とするプログラマブル・
コントローラ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10668589A JPH02284206A (ja) | 1989-04-26 | 1989-04-26 | プログラマブル・コントローラ |
| EP19900905673 EP0422246A1 (en) | 1989-04-26 | 1990-04-07 | Programmable controller |
| PCT/JP1990/000477 WO1990013071A1 (en) | 1989-04-26 | 1990-04-07 | Programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10668589A JPH02284206A (ja) | 1989-04-26 | 1989-04-26 | プログラマブル・コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02284206A true JPH02284206A (ja) | 1990-11-21 |
Family
ID=14439916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10668589A Pending JPH02284206A (ja) | 1989-04-26 | 1989-04-26 | プログラマブル・コントローラ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0422246A1 (ja) |
| JP (1) | JPH02284206A (ja) |
| WO (1) | WO1990013071A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2848060B2 (ja) * | 1991-10-24 | 1999-01-20 | 株式会社日立製作所 | プログラマブルコントローラおよびシーケンス制御方法 |
| US5765000A (en) * | 1994-12-29 | 1998-06-09 | Siemens Energy & Automation, Inc. | Dynamic user interrupt scheme in a programmable logic controller |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63214804A (ja) * | 1987-03-03 | 1988-09-07 | Fanuc Ltd | Ｐｌｃ用プロセツサ及びｐｌｃ |
| JP2529247B2 (ja) * | 1987-03-26 | 1996-08-28 | 松下電工株式会社 | プログラマブルコントロ−ラ |
-
1989
- 1989-04-26 JP JP10668589A patent/JPH02284206A/ja active Pending
-
1990
- 1990-04-07 WO PCT/JP1990/000477 patent/WO1990013071A1/ja not_active Application Discontinuation
- 1990-04-07 EP EP19900905673 patent/EP0422246A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0422246A1 (en) | 1991-04-17 |
| WO1990013071A1 (en) | 1990-11-01 |
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