JPS616704A

JPS616704A - プログラマブル・コントロ−ラ

Info

Publication number: JPS616704A
Application number: JP12825384A
Authority: JP
Inventors: Hisashi Shiyounaka; 庄中　永
Original assignee: Tateisi Electronics Co; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1984-06-21
Filing date: 1984-06-21
Publication date: 1986-01-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の分野）この発明は、高速処理を可能にするプログラマブル・コ
ントローラに関する。

（発明の背景）周知のように、プログラマブル・コントローラは、ずべ
ての入力状態を一括して取込み（入力更新）、ユーザプ
ログラムメモリに格納したニーＩｆプログラムを実行処
理し、その処理結果に基づいてすべての出力状態を一括
して変更（出力更１７ｉ）する動作を１サイクルタイム
として、これを繰り返づ−０ところで、近年機械装置の高速化に伴い、高速処理が可
能なプログラマブル・コントローラの開発が急務の課題
になっている。

この問題に対処する望ましい姿は、サイクルタイムの短
縮を図り、プログラマブル・コントローラの処理速倹を
全体的に向上させることである。

これはアクセスタイムの短い高速メモリを採用し、高速
システムクロック発生回路ＩｃＴどの適宜なハ−ドウエ
アを追加すれば可能である。

しかし、このようにすると、プログラマブル・コントロ
ーラのコス１−が上昇し、ユーザの費用負担が増大する
。

そこで、従来のプログラマブル・コントローラでは、被
制御システムの動作には、高速応答（サイクルタイムよ
り短い時間での応答）が要求されるものと、低速応答で
も構わないものとがあることに着目して、ユーザプログ
ラムメモリに高速処理領域と低速処理領域を固定的に設
け、高速処理領域にあるユーザ命令、すなわちプログラ
ムはサイクルタイムとは無関係に実行できるようにハー
ドウェアでサポートするようにしていた。

ところが、高速処理領域に設定されるプログラム数が増
加すると、その部分の全体としての処理時間が増大する
。

その結果、個々のプログラムに対する処理速度が低下し
、入力の変化に対して高速に応答することが不可能にな
るという欠点があった。

（発明の目的）この発明は、ユーザプログラムメモリの任意のアドレス
空間を、高速処理領域として利用できるようにし、かつ
該高速処理領域に格納される多数のプログラムを、高速
応答性を低下させることなく実行処理できるようにする
ことを目的とする。

（発明の構成と効果）上記目的を達成するために、この発明は、ユーザプログ
ラムの実行処理として、ユーザプログラムメモリから所
定の第１の命令および第２の命令を検索する命令検索手
段と；前記第１の命令が検索されたことに応答して、該
第１の命令の実行条件の成否を判断する判断手段と；前
記第１の命令の実行条件が成立していることを条件とし
て、該第１の命令および前記第２の命令の格納アドレス
をそれぞれ記ｍ−ａる記憶部と；ユーザプログラム実行
時に受付けられる定時割込の処理として、前記記憶部に
格納したアドレスを参照し、ユーザプログラムメモリの
前記第１．第２の命令で挾まれたアドレス空間に存在す
るユーザ命令を実行する高速処理用の命令実行手段とか
らなることを特徴とする。

この構成によれば、ユーザプログラムの実行サイクルと
は無関係に、定時割込が受付けられるたびに、ユーザプ
ログラムメモリの第１．第２の命令で挾まれたアドレス
空間に存在するユーザ命令、すなわちプログラムが実行
されるので、ハードウェアの追加を要せず、すなわちプ
ログラマブル・コントローラのコストを上昇させること
なく、システム動作の中で高速応答が要求される動作に
対応させることができる。

このとき、第１の命令と第２の命令とで挾まれたアドレ
ス空間は、第１の命令の実行条件が成立している場合、
すなわち高速処理が必要とされる場合にのみ高速処理領
域として割込処理の対象となる。

また、条件が不成立の場合には、該アドレス空間は存在
しないことになり、このエリアに格納されるプログラム
は他のエリアのものと同様に、ユーザプログラムの通常
処理に委ねられる。

従って、前記アドレス空間には、多数の高速処理用プロ
グラムを格納することができ、これによって高速応答性
が低下することはないのである。

（実施例の説明）第１図はこの発明の一実施例に係るプログラマブル・コ
ントローラの基本構成を示す。

このプログラマブル・コントローラは、中央処理装置（
ＣＰＵＭを中心に構成され、ＣＰｔＪｌの制御動作を規
定するシステムプログラムを格納するＲＯＭ２と、ユー
ザプログラムが格納されるユーザプログラムメモリ３と
、外部入出力機器との信号授受をなザ入出力回路４と、
ＣＰＵ１がシステムプログラムに従って動作する際に各
種可変データを一時格納するとともに、フラグレジスタ
ＦＡ、Ｆａが設【プられるＲ’ＡＭ５ど、入出力回路４
に対応した入出力データのバッファメモリとなる入出カ
メモリ６と、ＣＰＵ１に各種の動作指令を与えるととも
に、ユーザプログラムの作成入力やモニタ処理等のシス
テムサービス処理を行なうためのプログラミングコンソ
ール７と、例えば１０ｍ５間隔の定時割込が入力される
割込受付回路８とを備える。

周知のように、プログラマブル・二ｉント［Ｉ−ラは、
ＲＯＭ２に格納されたシステムプログラムをＣＰＵ１が
実行することにより、入力更新処理。

ユーザプログラム実行処理、出力更新処理およびシステ
ムサービス処理等をサイクリックに行なうもので、入力
更新処即、ユーザプログラム実行処１１！および出力更
新処理の各動作を繰り返りことによって、一定のシーケ
ンス制御が実現される。

この発明にあっては、被制御機器の中には、プログラマ
ブル・コント［１−ラの実行サイクルよりも短い時間で
対応リーベぎ機械装置Ｑが含まれていることに鑑み、ユ
ーザプログラムメモリ３の任意のアドレス空間を高速処
理領域として指定する命令Δと命令Ｂが、第２図に示づ
−ように、ニー１１プログラムにユーヂ命令として組込
まれている。

ここで、命令へはアドレス空間の開始アドレスを、命令
Ｂは終了アドレスをそれぞれ指定づるものである。

第２図は、継電器ラダー図形式で表わしたユーザプログ
ラムである。

図にａ３いて、命令Δ、Ｂは、ＯＵＴ命令と同様な扱い
を受けるもので、命令Δはその入力の状態がＩＩ　Ｉ　
ＩＩか０゛°かによって実行条件の成否が判断される。

例えば、リレー５２．５３がともにオンし、入力がＬＬ
　１１１のとぎは実行条件成立と判断され、命令Ａと命
令Ｂで挾まれたプログラムＸが高速処理の対象どなって
、後述する割込処理に（＝Ｉされる。

また、リレー５２．５３の何れかがオフし、入力が′０
″のときは実行条件不成立と判断され、命令△と命令Ｂ
の存在は無視される。その結果、プログラムＸは他のエ
リアのプログラムと同様に通常処理に委ねられるのであ
る。

第３図はプログラマブル・コントローラの動作概要を示
すフローヂャートである。

図にＪ５いて、最初のステップ（１０）では、プログラ
ムカウンタＰＣやタイマあるいはカウンタ。

上記フラグレジスタ等の初期設定が行なわれる。

このイニシ↑ｌル処即において、この実施例では、第４
図に示１ようなテーブル作成ルーチンが実行される。

第４図において、スミ−ツブ（／１００）では、プログ
ラムカウンタＰＣをユーザプログラムメモリ（以下ＵＰ
Ｍと称する）３の先頭アドレスから最終アドレスまで歩
進することによって、ユーザプログラムの最終を示すＥ
ＮＤ命令を検索する。

ステップ（４１０）、（４２０）では、ステップ（４０
０）で検索したＥＮＤ命令の格納アドレスをＲＡＭ５に
設けたフラグレジスタＦＡ、Ｆｓにセットするとともに
、ＲＡＭ５の他のエリアにも同様にセットし、ステップ
（２０）に進む。

プログラミングコンソール７のキーボードからのキー人
力信号が読取られると（ステップ２０）、そのキー人力
信号に応答してＲＯＭ２に格納した適宜なシステムサー
ビス処理プログラムを読出し、所定のシステムサービス
処理を行なうとともに（ステップ３０）、入出力回路４
の入力ポートに与えられる入力データを一括して入出カ
メ［す６の所定エリアに書込む入力更新の動作を行なう
（ステップ４０　＞。

次いで、プログラミングコンソール７に設置プであるモ
ード切替スイッヂの状態信号がステップ（２０）で読取
られるが、ステップ（５０）では、この状態信号が実行
モードであるか否かが判断され、実行モードでなければ
入出力回路４の出力ボートの出力状態をクリアして（ス
テップ６０）、ステップ（２０）に戻る。

また、ステップ（５０）の判断結果、実行モードであれ
ば、ステップ（７０）に進み、以下に説明するユーザプ
ログラムの実行処理ルーチンに移行する。

すなわち、ＰＣをＵＰＭ３の先頭アドレスにセットしく
ステップ７０）、１＃令を読出しくステップ８０）、Ｅ
ＮＤ命令ではないので（ステップ９０）、ステップ（１
００）に進み、読出された命令が命令Ａまたは命令Ｂで
あるか否かが判断される。

ステップ（１００）の判断結果がＮＯであれば、その命
令についての実行処理を行ない（ステップ１１０）、Ｙ
ＥＳであればステップ（１２０）に進み、第５図に示す
如き命令Ａ、Ｂについての処理を行なう。

第５図において、同図（Ａ＞には命令へについての処理
ルーチンが、同図（Ｂ）には命令Ｂについての処理ルー
チンがそれぞれ示しである。

同図（Ａ）において、ステップ（５００）では、命令Ａ
の実行条件の成否が判断される（第２図参照）。その判
断結果、入力条件が成立していると、ＦＡ、ＦＢに命令
Ａの格納アドレスをセットする（ステップ５１０）。

また、命令Ａの実行条件が成立していなければ、ステッ
プ（４２０）でＲＡＭ５の所定エリアにセットしたＥＮ
Ｄ命令の格納アドレスをＦＡ、Ｆｓにセットする（ステ
ップ５２０）。

また、同図（Ｂ）において、ステップ（５５０）では、
ＦＡの内容についてが判断され、ＥＮＤ命令の格納アド
レス以外のアドレスがヒツトされている場合には、ステ
ップ（５６０）でＦＢに命令Ｂの格納アドレスをセット
する。

以上のようにして、ＵＰＭ３から読出された１命令の処
理が終了すると、ＰＣを１つ歩進して（ステップ１３０
）　、次の命令読出しに備えるとともに、ステップ（１
４０）で定時割込の有無を判ｆ！Ｉｉする。

割込受付回路８には、例えば１０ＩＩＩＳの間隔の定時
割込が入ノ〕されている。この割込はレベルｅ］込であ
り、ＣＰＵ１は適宜なタイミングでこの割込をセンスし
ている。

その結果、割込がセンスされない場合にｌまステップ（
８０）に戻り、上述した各ルーチンを実１テする。

また、割込がセンスされると、ステップ（１５２）に進
み、第６図に示す如き割込処理のル−チンを実行し、こ
れを終了するとくステップ１４０）、ステップ（８０）
に戻る。

以上の各ルーチンが繰り返し実行されてＵＰＭ３からＥ
ＮＤ命令が読出されるとくステップ９０）、入出力回路
４の出力ボートに出力データを一括してセットする出力
更新の動作を行なＶ＞　（ステップ１７０）、ステップ
〈２０〉に戻る。

次に、割込処理のルーチンを説明する。

第６図において、ステップ（６００）では、割込がセン
スされたことを受けてステップ（１３０）で歩進したＰ
Ｃの内容を退避するとともに、ステップ（５１０）ある
いはステップ（５２０）でセットしたＦＡの内容をＰＣ
に転送し、同時に高速処理の対象となる機械装置Ｑにつ
いての入力更新を行なう。

次いで、ステップ（６２０）でＰＣの内容とＦＢの内容
との一致、不一致が検出される。

定時割込は、ユーザプログラムの実行サイクルの任意の
時間に発生するものであり、例えばユーザプログラムの
最初の実行サイクルにおいては、命令Ａや命令（３につ
いての処理が行なわれる前にも割込は発生する。

すなわち、命令△についての処理が行なわれる前の割込
については、ステップ（４１０）でＦＡ。

ＦｓにＥＮＤ命令の格納アドレスをセットしであるので
、このステップ（６２０）では直ちにＰＣの内容とＦａ
の内容との一致が検出され、ステップ（６６０）に進む
。

まＩ〔、命令Ａについては処理が終了し、命令Ｂについ
ては処理が終了していない場合における割込については
、ステップ（５１０）でＦＡ、Ｆａに命令Ａの格納アド
レスをセットしであるので、このステップ（６２０）で
は同様にＰＣの内容と内容の一致が直ちに検出される。

次いで、命令Ｂについての処理が終了した後における割
込については、ステップ（５６０）でＦＢに命令Ｂの格
納アドレスをセットしであるので、このステップ＜６２
０）ではＰＣの内容とＦＢの内容どの一致は検出されり
“、ステップ（６３０）に進みＦＡに格納したアドレス
、１゛なわち命令へが指定したアドレスから１命令を読
出し、その命令を実行しくステップ６４０）、ＰＣを１
つ歩進しステップ＜６５０＞、ステップ（６２０）に進
む。

このようにして、ユーザプログラムの最初の実行サイク
ルの命令Ｂについての処理が終了した以降にｄ５ける割
込については、ステップ＜６２０）でＰＣの内容とＦａ
の内容との一致が検出されるまで、ＰＣを歩進しながら
、Ｕ　Ｐ　Ｍ　３がら命令を読出し、これを実行するの
である。つまり、機械装置Ｑについての所定の演算処理
が行なわれる（命令実行手段の動作）。

次いで、ＰＣの内容がＦ　ａの内容と一致すると、機械
装置Ｑについての出ツノデータの更新動作を行ないくス
テップ６６０）、割込受イ」時に）■避したＵＰＭ３の
アドレスをＰＣにセットし、ステップ（２０）に戻る。

以上説明した割込処理のルーチンは、命令Δについての
実行条件が成立している場合のものであり、命令Ａの実
行条件が成立していない場合には、ステップ（５２０）
でＦＡ、ＦａにＥＮＤ命令の格納アドレスをセットしで
あるので、ステップ（６２０）ではＰＣの内容とＦ８の
内容との一致が直ちに検出され、ステップ（６１０）、
（６６０）の動作は実質行なわれず、割込受付時に中断
したユーザプログラムが引ｅｖｃいて実行されるのであ
る。

つまり、この場合には、命令Ａは無効となり、第２図に
示したブに１グラムＸは他のプログラムと同様な通常処
理に委ねられることになる。

以上のようにして、このプログラマブル・コントローラ
は、定時割込のない期間は、ユーザプログラムに従った
制御動作を行ない、割込が受付けられると、命令への実
行条件が成立している場合にのみ、ずなりら高速処理が
必要である場合にのみ、命令Ａおよび命令Ｂで指定され
たアドレス空間に存在するユーザ命令群が実行処理され
るのである。

これによって、高速処理が必要な機械装置Ｑは、ユーザ
プログラムの実行サイクルとは無関係に、例えば１０ｎ
＋ｓの時間間隔で確実に動作することになり、応答＠同
精度の維持向上が図れる。

このとき、命令Ａおよび命令Ｂで指定されるアドレス空
間は、高速処理が必要な場合にのみ、割込処理の対象と
なるのであるから、このエリアに高速処理が必要な多数
のプログラムを格納することが可能になるのである。

なお、上記実施例では、一対の命令語を設けるようにし
たが、この発明はこれに限定されるものではなく、複数
対の命令語を設【プ、複数のアドレス空間が設定できる
ようにしても良いことは勿論である。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るブ［１グラマプル・
コントローラを示す基本構成図、第２図はこの発明に係
る命令Ａ、Ｂを含むユーザプログラムを継電器ラダー図
形式で示Ｖ図、第３図は上記実施例装置の制御動作のｍ
要を示すフローヂＦ　−ト、第４図はユーザプログラム
の実行前のイニシャル処理として行なわれるテーブル作
成ルーチンを示すフローチャート、第５図（Ａ）、＜８
）はユーザプログラムの実行時に行なわれる命令Ａ。Ｂについての処理を示すフローチャート、第６図はユー
ザプログラムの実行時に受付けられる定時割込の処理と
して行なわれる割込処理ルーチンを示すフローチャート
である。１　・・・ＣＰＵ２・・・ＲＯＭ３・・・ユーザプログラムメモリ（ＵＰＭ）４・・・入
出力回路５・・・ＲＡＭ６・・・入出カメモリ７・・・プログラミングコンソール８・・・割込受付回路

Claims

【特許請求の範囲】

（１）ユーザプログラムの実行処理として、ユーザプロ
グラムメモリから所定の第１の命令および第２の命令を
検索する命令検索手段と；前記第１の命令が検索されたことに応答して、該第１の
命令の実行条件の成否を判断する判断手段と；前記第１の命令の実行条件が成立していることを条件と
して、該第１の命令および前記第２の命令の格納アドレ
スをそれぞれ記憶する記憶部と；ユーザプログラム実行
時に受付けられる定時割込の処理として、前記記憶部に
格納したアドレスを参照し、ユーザプログラムメモリの
前記第１、第２の命令で挾まれたアドレス空間に存在す
るユーザ命令を実行する高速処理用の命令実行手段とか
らなることを特徴とするプログラマブル・コントローラ
。