JPH0685143B2 - バス構成方式 - Google Patents
バス構成方式Info
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- JPH0685143B2 JPH0685143B2 JP61088144A JP8814486A JPH0685143B2 JP H0685143 B2 JPH0685143 B2 JP H0685143B2 JP 61088144 A JP61088144 A JP 61088144A JP 8814486 A JP8814486 A JP 8814486A JP H0685143 B2 JPH0685143 B2 JP H0685143B2
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- motherboard
- cpu
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/14—Mounting supporting structure in casing or on frame or rack
- H05K7/1462—Mounting supporting structure in casing or on frame or rack for programmable logic controllers [PLC] for automation or industrial process control
- H05K7/1484—Electrical diagrams relating to constructional features, e.g. signal routing within PLC; Provisions for disaster recovery, e.g. redundant systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/16—Constructional details or arrangements
- G06F1/18—Packaging or power distribution
- G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
- G06F1/185—Mounting of expansion boards
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- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Combinations Of Printed Boards (AREA)
- Mounting Of Printed Circuit Boards And The Like (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はマルチプロセッサシステムにおけるバス構成方
式に関するものである。
式に関するものである。
（従来の技術） 第６図は２階層のバス構造を持つマルチプロセッサシス
テムの一例を示すブロック図である。同図において、１
〜３はプロセッサ（CPU）で、上位バス４に接続されて
いる。１−１〜１−n,2−１〜２−n,3−１〜３−ｎは入
出力装置（I/O）で、I/O1−１〜１−ｎは下位バス５に
てCPU1に接続されている。同様に、I/O2−１〜２−n,I/
O3−1,3−ｎはそれぞれ下位バス6,7にてCPU2,CPU3と接
続されている。
テムの一例を示すブロック図である。同図において、１
〜３はプロセッサ（CPU）で、上位バス４に接続されて
いる。１−１〜１−n,2−１〜２−n,3−１〜３−ｎは入
出力装置（I/O）で、I/O1−１〜１−ｎは下位バス５に
てCPU1に接続されている。同様に、I/O2−１〜２−n,I/
O3−1,3−ｎはそれぞれ下位バス6,7にてCPU2,CPU3と接
続されている。
このようなマルチプロセッサシステムの実装図を第７図
に示す。同図に示すように、CPU又はI/Oを構成する電子
部品等を搭載したプリント基板11をラック12に所定の間
隔で設けられたガイド12aに沿って挿入する。ラック
（筺体）12の背面には、プリント基板（基板）11が挿入
された時嵌合するコネクタが実装され、かつこのコネク
タの信号線どうしを接続するためのプリント基板（以下
この基板をマザーボード10と称する。）が取付けられて
いる。
に示す。同図に示すように、CPU又はI/Oを構成する電子
部品等を搭載したプリント基板11をラック12に所定の間
隔で設けられたガイド12aに沿って挿入する。ラック
（筺体）12の背面には、プリント基板（基板）11が挿入
された時嵌合するコネクタが実装され、かつこのコネク
タの信号線どうしを接続するためのプリント基板（以下
この基板をマザーボード10と称する。）が取付けられて
いる。
第８図（ａ）はマザーボード10におけるバス構成の一例
を示すものであって、第６図において、CPU1に２個のI/
O1−1,1−２、CPU2に３個のI/O2−１〜２−３、CPU3に
１個のI/O3−１をそれぞれ接続する場合を示す。説明を
簡単にするため、上位バス４、下位バス５〜７はともに
５本の信号線としている。CPU1〜３は上位バス４と各々
の下位バス（５〜７）とも接続がある。上位バス４は各
CPUを接続し、下位バス５〜７は対応するCPUと該CPUの
配下のI/Oと接続している。これをブロック図で表現し
たものを第８図（ｂ）に示す。
を示すものであって、第６図において、CPU1に２個のI/
O1−1,1−２、CPU2に３個のI/O2−１〜２−３、CPU3に
１個のI/O3−１をそれぞれ接続する場合を示す。説明を
簡単にするため、上位バス４、下位バス５〜７はともに
５本の信号線としている。CPU1〜３は上位バス４と各々
の下位バス（５〜７）とも接続がある。上位バス４は各
CPUを接続し、下位バス５〜７は対応するCPUと該CPUの
配下のI/Oと接続している。これをブロック図で表現し
たものを第８図（ｂ）に示す。
このような、上位バス、下位バスの２階層のバス構造を
持ったマルチプロセッサシステムにおいて様々なユーザ
のニーズに対応するためには、CPUの数や各CPU下位バス
に接続されている各I/Oの数をシステム毎に変える必要
がある。しかし、前述の毎き実装構造では、CPUの数や
各CPU配下のI/Oの数を変えるためには、マザーボード10
をその都度作り変え、取り替える必要が生じ非常に不経
済であり手間がかかることになる。特にフイールドにお
いて、稼動中のシステムにおいて能力アップのためのシ
ステム変更等のため前述の作業を行なう時は、機器本体
の内部に組み込まれているラック12を取り出し、新たに
作り変えたマザーボード10と取り替え、再度組み込むと
いう作業は非常に時間がかかりその間システム稼動でき
なくなるという重大な欠点があった。
持ったマルチプロセッサシステムにおいて様々なユーザ
のニーズに対応するためには、CPUの数や各CPU下位バス
に接続されている各I/Oの数をシステム毎に変える必要
がある。しかし、前述の毎き実装構造では、CPUの数や
各CPU配下のI/Oの数を変えるためには、マザーボード10
をその都度作り変え、取り替える必要が生じ非常に不経
済であり手間がかかることになる。特にフイールドにお
いて、稼動中のシステムにおいて能力アップのためのシ
ステム変更等のため前述の作業を行なう時は、機器本体
の内部に組み込まれているラック12を取り出し、新たに
作り変えたマザーボード10と取り替え、再度組み込むと
いう作業は非常に時間がかかりその間システム稼動でき
なくなるという重大な欠点があった。
このような問題点を解決するための従来方式を第９図に
示す。同図に示すように、下位バスのみを、基板11の背
中側にコネクタ13を取り付け、接続コード14にて接続す
るものが考えられている。
示す。同図に示すように、下位バスのみを、基板11の背
中側にコネクタ13を取り付け、接続コード14にて接続す
るものが考えられている。
（発明が解決しようとする問題点） しかしながら、前述の従来方式ではI/Oの数が変わる毎
に接続コード14を取り替える必要があり、また基板11の
コネクタ13に取り付けた接続コード14を全て外さないと
基板11の挿抜ができないという問題があった。また、信
号の特性において、信号は基板11の銅はく（パターンと
称する）から接続コード14を通り次の基板のパターンへ
と伝わってゆく。しかし、基板11のパターンと接続コー
ド14とは特性インバーダンスが異なり、このインバーダ
ンス不整合が信号波形の歪となって表われ電気的特性を
低下させる問題点があった。
に接続コード14を取り替える必要があり、また基板11の
コネクタ13に取り付けた接続コード14を全て外さないと
基板11の挿抜ができないという問題があった。また、信
号の特性において、信号は基板11の銅はく（パターンと
称する）から接続コード14を通り次の基板のパターンへ
と伝わってゆく。しかし、基板11のパターンと接続コー
ド14とは特性インバーダンスが異なり、このインバーダ
ンス不整合が信号波形の歪となって表われ電気的特性を
低下させる問題点があった。
更に、従来方式の大きなもう一つの問題点として終端抵
抗の問題がある。従来の接続方式の説明図を第10図に示
す。同図は上位バス４で接続される２個のCPU1,2と、CP
U1に下位バス５で接続されるI/O1−1,1−２と、CPU2に
下位バス６で接続されるI/O2−１とから成る場合を示す
ものである。インビーダンス整合のため、同図に示すよ
うに、バスの両端に＋5Vと0Vを分圧するような２個の抵
抗（R1,R2）の接続点を接続して終端している。上位バ
ス４の終端抵抗（R1,R2）はマザーボード10上で接続す
ればよい。しかし、下位バス5,6の終端抵抗（R1,R2）に
おいては、一端の終端抵抗はCPU基板に実装できるが他
端の終端抵抗はI/O基板に実装するしか方法がない。従
ってI/Oの数を変える必要が生じた時には、CPU基板から
見て一番遠端にあたるI/O基板に終端抵抗をつけ替える
か、全てのI/O基板に終端抵抗を実装しておき、当該I/O
基板以外の終端抵抗を切断する等の方法しかなく、いず
れにしても手間がかかったり、コストアップになったり
していた。
抗の問題がある。従来の接続方式の説明図を第10図に示
す。同図は上位バス４で接続される２個のCPU1,2と、CP
U1に下位バス５で接続されるI/O1−1,1−２と、CPU2に
下位バス６で接続されるI/O2−１とから成る場合を示す
ものである。インビーダンス整合のため、同図に示すよ
うに、バスの両端に＋5Vと0Vを分圧するような２個の抵
抗（R1,R2）の接続点を接続して終端している。上位バ
ス４の終端抵抗（R1,R2）はマザーボード10上で接続す
ればよい。しかし、下位バス5,6の終端抵抗（R1,R2）に
おいては、一端の終端抵抗はCPU基板に実装できるが他
端の終端抵抗はI/O基板に実装するしか方法がない。従
ってI/Oの数を変える必要が生じた時には、CPU基板から
見て一番遠端にあたるI/O基板に終端抵抗をつけ替える
か、全てのI/O基板に終端抵抗を実装しておき、当該I/O
基板以外の終端抵抗を切断する等の方法しかなく、いず
れにしても手間がかかったり、コストアップになったり
していた。
本発明は以上述べた問題点を解決し、CPUの数や各CPU配
下のI/Oの数を変更しようとした時に変更要求に対しフ
レキシブルにかつ容易に対応できる様なバス構成方式を
提供するものである。
下のI/Oの数を変更しようとした時に変更要求に対しフ
レキシブルにかつ容易に対応できる様なバス構成方式を
提供するものである。
（問題点を解決するための手段） 本発明は前記問題点を解決するために、マザーボードの
一面に対し構成要素が実装された基板を所定の間隔で結
合させて構成され複数階層のバス構造をもつマルチプロ
セッサシステムにおいて、前記マザーボード上の下位バ
スを一定の基板枚数毎に切断しておき、該マザーボード
の他面に前記所定の間隔毎の位置に下位バスと接続され
た第１の嵌合手段を設け、第１の嵌合手段と嵌合可能で
相互に接続された第２の嵌合手段を両端に持つ接続用基
板により第１の嵌合手段間を必要に応じて接続し、最終
の入出力装置が実装された基板を結合する位置にある第
１の嵌合手段に、終端抵抗が接続された第２の嵌合手段
を持つ終端用基板を結合させて下位バスを終端するバス
構成方式である。
一面に対し構成要素が実装された基板を所定の間隔で結
合させて構成され複数階層のバス構造をもつマルチプロ
セッサシステムにおいて、前記マザーボード上の下位バ
スを一定の基板枚数毎に切断しておき、該マザーボード
の他面に前記所定の間隔毎の位置に下位バスと接続され
た第１の嵌合手段を設け、第１の嵌合手段と嵌合可能で
相互に接続された第２の嵌合手段を両端に持つ接続用基
板により第１の嵌合手段間を必要に応じて接続し、最終
の入出力装置が実装された基板を結合する位置にある第
１の嵌合手段に、終端抵抗が接続された第２の嵌合手段
を持つ終端用基板を結合させて下位バスを終端するバス
構成方式である。
（作 用） 本発明によれば以上のようにバス構成方式を構成したの
で、技術的手段は次のように作用する。例えば、基板２
枚毎にマザーボード上の下位バスが切断され、CPUに３
個のI/Oを接続する場合には、最初にCPUが実装された基
板（CPU基板）を１枚挿入し、その隣から順にI/Oが実装
された基板（I/O基板）を３枚挿入してマザーボードの
一面に結合させる。この結果、下位バスはCPUの隣の最
初のI/O基板まではマザーボード上で接続されている
が、その隣は切断されている。切断されている下位バス
を接続するために、最初のI/O基板の位置と２番目のI/O
基板の位置にある第１の嵌合手段（例えばピン）に接続
用基板の第２の嵌合手段（例えばコネクタ）を嵌合させ
ると、CPU基板から最初のI/O基板までのマザーボード上
の下位バスは接続基板を介して２番目のI/O基板から３
番目のI/O基板までのマザーボード上の下位バスに接続
されるので、下位バスは延長されたことになる。次に、
終端用基板の第２の嵌合手段を、最終のI/O基板である
３番目のI/Oの位置にある第１の嵌合手段に嵌合させる
と、下位バスは終端されたことになる。このように、接
続用基板や終端基板はマザーボードの他面（背面）で実
装しているので、CPUの数や各CPU配下のI/Oの数に応じ
て柔軟かつ容易にバスを構成することができる。従っ
て、前記従来技術の問題点を解決できるのである。
で、技術的手段は次のように作用する。例えば、基板２
枚毎にマザーボード上の下位バスが切断され、CPUに３
個のI/Oを接続する場合には、最初にCPUが実装された基
板（CPU基板）を１枚挿入し、その隣から順にI/Oが実装
された基板（I/O基板）を３枚挿入してマザーボードの
一面に結合させる。この結果、下位バスはCPUの隣の最
初のI/O基板まではマザーボード上で接続されている
が、その隣は切断されている。切断されている下位バス
を接続するために、最初のI/O基板の位置と２番目のI/O
基板の位置にある第１の嵌合手段（例えばピン）に接続
用基板の第２の嵌合手段（例えばコネクタ）を嵌合させ
ると、CPU基板から最初のI/O基板までのマザーボード上
の下位バスは接続基板を介して２番目のI/O基板から３
番目のI/O基板までのマザーボード上の下位バスに接続
されるので、下位バスは延長されたことになる。次に、
終端用基板の第２の嵌合手段を、最終のI/O基板である
３番目のI/Oの位置にある第１の嵌合手段に嵌合させる
と、下位バスは終端されたことになる。このように、接
続用基板や終端基板はマザーボードの他面（背面）で実
装しているので、CPUの数や各CPU配下のI/Oの数に応じ
て柔軟かつ容易にバスを構成することができる。従っ
て、前記従来技術の問題点を解決できるのである。
（実施例） 第１図は本発明の方式を適用した一実施例の構成図であ
って、２個のCPU1,2、CPU1に接続される３個のI/O1−1,
1−３、及びCPU2に接続される２個のI/O2−1,2−２から
構成されるマルチプロセッサシステムの場合を示すもの
である。同図において、11aはCPU1を実装した基板、11b
〜11dはCPU1の配下のI/O1−1,I/O1−2,I/O1−３をそれ
ぞれ実装した基板、11eはCPU2を実装した基板、11f,11g
はCPU2の配下のI/O2−1,I/O2−２をそれぞれ実装した基
板である。15はマザーボードで、第７図で説明したマザ
ーボード10と同様にラック12の背面に取付けられる。こ
のマザーボード15では上位バス４はマザーボード15上で
全て結線されており、下位バス（5,6）は一定の基板枚
数毎に切断され、本実施例では、２枚毎に切断されてい
る。同図中では、便宜上マザーボード15の断面に、下位
バスの結線部分は斜線を施した部分で示し、切断部分は
白抜きの部分で示している。15aは基板１枚毎にマザー
ボード15のバックプレーン（基板11（基板11a〜11gの総
称）の挿抜面と逆の背面）に設けられたピンである。16
aは基板11に設けられたコネクタ、16bはマザーボード15
の挿抜面に基板１枚毎に設けられたコネクタである。基
板11を挿入したとき、基板11のコネクタ16aはマザーボ
ード15のコネクタ16bに嵌合して基板11の実装回路とマ
ザーボード15上のパターンとを接続すると共に対応する
ピン15aに接続する。17はピン15aと結合して分離してい
る下位バス（5,6）を接続する接続用基板、18はピン15a
と結合して下位バス（5,6）を終端するための終端用基
板である。
って、２個のCPU1,2、CPU1に接続される３個のI/O1−1,
1−３、及びCPU2に接続される２個のI/O2−1,2−２から
構成されるマルチプロセッサシステムの場合を示すもの
である。同図において、11aはCPU1を実装した基板、11b
〜11dはCPU1の配下のI/O1−1,I/O1−2,I/O1−３をそれ
ぞれ実装した基板、11eはCPU2を実装した基板、11f,11g
はCPU2の配下のI/O2−1,I/O2−２をそれぞれ実装した基
板である。15はマザーボードで、第７図で説明したマザ
ーボード10と同様にラック12の背面に取付けられる。こ
のマザーボード15では上位バス４はマザーボード15上で
全て結線されており、下位バス（5,6）は一定の基板枚
数毎に切断され、本実施例では、２枚毎に切断されてい
る。同図中では、便宜上マザーボード15の断面に、下位
バスの結線部分は斜線を施した部分で示し、切断部分は
白抜きの部分で示している。15aは基板１枚毎にマザー
ボード15のバックプレーン（基板11（基板11a〜11gの総
称）の挿抜面と逆の背面）に設けられたピンである。16
aは基板11に設けられたコネクタ、16bはマザーボード15
の挿抜面に基板１枚毎に設けられたコネクタである。基
板11を挿入したとき、基板11のコネクタ16aはマザーボ
ード15のコネクタ16bに嵌合して基板11の実装回路とマ
ザーボード15上のパターンとを接続すると共に対応する
ピン15aに接続する。17はピン15aと結合して分離してい
る下位バス（5,6）を接続する接続用基板、18はピン15a
と結合して下位バス（5,6）を終端するための終端用基
板である。
マザーボード15上の結線図を第２図に示す。同図におい
て、上位バス４及び下位バス（5,6）はそれぞれ５本の
信号線で示している。
て、上位バス４及び下位バス（5,6）はそれぞれ５本の
信号線で示している。
第３図は接続用基板17の一例を示す図である。同図にお
いて、19はマザーボード15上のピン15aと嵌合するコネ
クタである。接続用基板17は２つのピン15a間を接続す
るために、パターンで相互に接続されたコネクタ19を両
端に備えている。
いて、19はマザーボード15上のピン15aと嵌合するコネ
クタである。接続用基板17は２つのピン15a間を接続す
るために、パターンで相互に接続されたコネクタ19を両
端に備えている。
第４図は終端用基板18の一例を示す図である。同図にお
いて、18aは下位バスを終端するための終端抵抗であ
る。終端用基板18は最終のI/O基板の位置にあるマザー
ボード15上のピン15aと接続するために、コネクタ19を
備えている。このコネクタ19は終端抵抗18aに接続され
ている。
いて、18aは下位バスを終端するための終端抵抗であ
る。終端用基板18は最終のI/O基板の位置にあるマザー
ボード15上のピン15aと接続するために、コネクタ19を
備えている。このコネクタ19は終端抵抗18aに接続され
ている。
次に手順を説明する。まず、基板11a〜11gを挿入してコ
ネクタ16a,16bを介してマザーボード15に結合させる。
第１図に示すように、マザーボード15上の下位バス（5,
6）は基板２枚単位毎に結線が切れている。従って、CPU
1の基板11aからI/O1−１の基板11bまでのマザーボード1
5上の下位バス５と、I/O1−２の基板11cからI/O1−３の
基板11eまでのマザーボード15上の下位バス５とを接続
するために、接続用基板17のコネクタ19を基板11bと基
板11cの位置にあるピン15aに嵌合させる。この結果、CP
U1の下位バス５は３個のI/O1−１〜１−３に接続された
ことになる。
ネクタ16a,16bを介してマザーボード15に結合させる。
第１図に示すように、マザーボード15上の下位バス（5,
6）は基板２枚単位毎に結線が切れている。従って、CPU
1の基板11aからI/O1−１の基板11bまでのマザーボード1
5上の下位バス５と、I/O1−２の基板11cからI/O1−３の
基板11eまでのマザーボード15上の下位バス５とを接続
するために、接続用基板17のコネクタ19を基板11bと基
板11cの位置にあるピン15aに嵌合させる。この結果、CP
U1の下位バス５は３個のI/O1−１〜１−３に接続された
ことになる。
次に、下位バス５を終端するために、基板11dの位置に
あるピン15aに終端用基板18のコネクタ19を嵌合させ
る。この結果、CPU1の基板11aの内で下位バス５の一端
が予め終端されているので、下位バス５は終端を終了し
たことになる。同様にして、接続用基板17を用いてCPU2
の基板11eからI/O2−１の基板11fまでのマザーボード15
上の下位バス６と、I/O2−２の基板11gに接続されてい
る下位バス６とを接続する。また、基板11gの隣の位置
にあるピン15aに終端用基板18を実装して下位バス６の
終端を行なう。このようにしてシステムを完成させる。
あるピン15aに終端用基板18のコネクタ19を嵌合させ
る。この結果、CPU1の基板11aの内で下位バス５の一端
が予め終端されているので、下位バス５は終端を終了し
たことになる。同様にして、接続用基板17を用いてCPU2
の基板11eからI/O2−１の基板11fまでのマザーボード15
上の下位バス６と、I/O2−２の基板11gに接続されてい
る下位バス６とを接続する。また、基板11gの隣の位置
にあるピン15aに終端用基板18を実装して下位バス６の
終端を行なう。このようにしてシステムを完成させる。
第５図は第１図のシステム構成からI/Oの数を変更した
場合を示すものである。即ち、第１図の構成はCPU1の配
下にI/Oが３、CPU2の配下にI/Oが２という構成である
が、第５図の構成はこれをCPU1の配下にI/Oが１、CPU2
の配下にI/Oが４という構成にシステム変更した場合の
ものである。
場合を示すものである。即ち、第１図の構成はCPU1の配
下にI/Oが３、CPU2の配下にI/Oが２という構成である
が、第５図の構成はこれをCPU1の配下にI/Oが１、CPU2
の配下にI/Oが４という構成にシステム変更した場合の
ものである。
第１図におけるI/O1−２の基板11c及びI/O1−３の基板1
1dを抜き取り、第５図に示すようにCPU2の基板11cより
順にI/O2−１の基板11f乃至I/O2−４の基板11iを挿入す
る。また、第１図における基板11bと基板11cの間を接続
した接続用基板17を第５図における基板11fと基板11gと
の接続用基板17として差し換え、第１図における基板11
dの位置で使用した終端用基板18を第５図における基板1
1bの位置の終端用基板18として差し換えるだけですむ。
1dを抜き取り、第５図に示すようにCPU2の基板11cより
順にI/O2−１の基板11f乃至I/O2−４の基板11iを挿入す
る。また、第１図における基板11bと基板11cの間を接続
した接続用基板17を第５図における基板11fと基板11gと
の接続用基板17として差し換え、第１図における基板11
dの位置で使用した終端用基板18を第５図における基板1
1bの位置の終端用基板18として差し換えるだけですむ。
このように、システムに合せて、接続用基板17及び終端
用基板18をマザーボード15のバックプレーン（背面）に
設けられたピン15aに挿入するだけでI/Oの基板を変える
ことが可能である。
用基板18をマザーボード15のバックプレーン（背面）に
設けられたピン15aに挿入するだけでI/Oの基板を変える
ことが可能である。
また、機器本体からラック12を取り外して別のマザーボ
ードに交換することなく、かつ終端抵抗の取りかえも非
常に容易に実現でき、なおかつインピーダンスの不整合
という問題も少なくなる。
ードに交換することなく、かつ終端抵抗の取りかえも非
常に容易に実現でき、なおかつインピーダンスの不整合
という問題も少なくなる。
本実施例ではマザーボード15上での下位バスの結線は２
枚毎で説明したが、システムの性質に応じてその数を変
えてもよい。更に、接続用基板はリジットな材質のもの
に限らず、フレキシブル基板により実現してもよい。
枚毎で説明したが、システムの性質に応じてその数を変
えてもよい。更に、接続用基板はリジットな材質のもの
に限らず、フレキシブル基板により実現してもよい。
（発明の効果） 以上詳細に説明した様に本発明によれば、下位バス切
断、延長及び下位バスの終端を接続用基板、終端用基板
を組み合せることにより実現できる様にしたため、シス
テムの変更、システムのヴァージョンアップに伴うCPU
の数やその配下のI/O数を非常に短時間にかつ簡単に、
しかもフィールドにおいても容易に変更できる。
断、延長及び下位バスの終端を接続用基板、終端用基板
を組み合せることにより実現できる様にしたため、シス
テムの変更、システムのヴァージョンアップに伴うCPU
の数やその配下のI/O数を非常に短時間にかつ簡単に、
しかもフィールドにおいても容易に変更できる。
更に、下位バスの両端の終端を同等の条件で終端できる
ので、インピーダンスの不整合が少なくなる効果も期待
できる。
ので、インピーダンスの不整合が少なくなる効果も期待
できる。
第１図は本発明の方式を適用した一実施例の構成図、第
２図は第１図のマザーボードの結線図、第３図は接続用
基板の一例を示す図、第４図は終端用基板の一例を示す
図、第５図は第１図からシステム変更した場合の説明
図、第６図はマルチプロセッサシステムのブロック図、
第７図は従来のマルチプロセッサシステムの実装図、第
８図（ａ）（ｂ）は従来のバス構成方式の説明図、第９
図は従来の別の方式の説明図、第10図は従来のバスの終
端の説明図である。 1,2,3……プロセッサ（CPU）、 ４……上位バス、 5,6……下位バス、 1-1〜1-n,2-1〜2-n,3-1〜3-n,4-1〜4-n……入出力装置
（I/O）、 11,11a〜11i……基板、 12……ラック、 15……マザーボード、 15a……ピン、 16a,16b,19……コネクタ、 17……接続用基板、 18……終端用基板、 18a……終端抵抗。
２図は第１図のマザーボードの結線図、第３図は接続用
基板の一例を示す図、第４図は終端用基板の一例を示す
図、第５図は第１図からシステム変更した場合の説明
図、第６図はマルチプロセッサシステムのブロック図、
第７図は従来のマルチプロセッサシステムの実装図、第
８図（ａ）（ｂ）は従来のバス構成方式の説明図、第９
図は従来の別の方式の説明図、第10図は従来のバスの終
端の説明図である。 1,2,3……プロセッサ（CPU）、 ４……上位バス、 5,6……下位バス、 1-1〜1-n,2-1〜2-n,3-1〜3-n,4-1〜4-n……入出力装置
（I/O）、 11,11a〜11i……基板、 12……ラック、 15……マザーボード、 15a……ピン、 16a,16b,19……コネクタ、 17……接続用基板、 18……終端用基板、 18a……終端抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇敷 進 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 荒川 弘煕 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社複合通信研究所内 (72)発明者 深海 悟 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社複合通信研究所内
Claims (1)
- 【請求項１】マザーボードの一面に対し構成要素が実装
された基板を所定の間隔で結合させて構成され複数階層
のバス構造をもつマルチプロセッサシステムにおいて、 前記マザーボード上の下位バスを一定の基板枚数毎に切
断しておき、該マザーボードの他面に前記所定の間隔毎
の位置に下位バスと接続された第１の嵌合手段を設け、 第１の嵌合手段と嵌合可能で相互に接続された第２の嵌
合手段を両端に持つ接続用基板により第１の嵌合手段間
を必要に応じて接続し、 最終の入出力装置が実装された基板を結合する位置にあ
る第１の嵌合手段に、終端抵抗が接続された第２の嵌合
手段を持つ終端用基板を結合させて下位バスを終端する
ことを特徴とするバス構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088144A JPH0685143B2 (ja) | 1986-04-18 | 1986-04-18 | バス構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088144A JPH0685143B2 (ja) | 1986-04-18 | 1986-04-18 | バス構成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62245322A JPS62245322A (ja) | 1987-10-26 |
| JPH0685143B2 true JPH0685143B2 (ja) | 1994-10-26 |
Family
ID=13934738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61088144A Expired - Lifetime JPH0685143B2 (ja) | 1986-04-18 | 1986-04-18 | バス構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685143B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2688300B2 (ja) * | 1991-08-15 | 1997-12-08 | 三菱電機株式会社 | 二重化回路装置 |
| JP4609131B2 (ja) * | 2005-03-22 | 2011-01-12 | 株式会社明電舎 | 電子回路基板接続装置 |
-
1986
- 1986-04-18 JP JP61088144A patent/JPH0685143B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62245322A (ja) | 1987-10-26 |
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