JPH01309113A - バス構成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マルチプロセッサシステムにおけるバス構成
方式に関し、特に各プロセッサの個別バスの構成に関す
る。

（従来の技術） 第２図は、２階層のバス構造を持つマルチプロセッサシ
ステムの構成例を示すブロック図である。この図におい
て、１．２及び３はプロセッサ（以下、ＣＰＵというこ
とがある）で、夫々共通バス４に接続されている。また
、１１１．・・１ｎ。

２１、・・・２ｎ、３．、・・・３ｎ　（ｎは１以上の
整数を示す）は、入出力装置（以下、工／○又は単に装
置ということがある）で、ｌ１０１．、・・・１ｏは個
別バス５によりＣＰＵ　１に接続されている。同様に、
■１０２＋＋・・’２ｎ　、ｌ１０３．、・３ｏは個別
バス６．７により夫々ＣＰＵＩ、ＣＰＵ３に接続されて
いる。

第３図は、従来のマルチプロセッサシステムの実装図で
ある。この図において、１０はマザーボード、１０ａは
これに設けられたコネクタ、１１はＣＰＵ又はＩｌｏを
構成する電子部品等を搭載した基板（プリント基板）、
１２はラック、１２ａはラック１２に所定間隔で設けら
れたガイドである。基板１１は、ガイド１２ａに従って
ラック１２の奥へ挿入される。ラック１２の背面には、
基板１１が挿入されたときにこれが嵌合するコネクタ１
０ａが少なくとも基板の数だけ実装され、かつ、このコ
ネクタ１０ａの信号線同士を接Ｈゾ、するだめのプリン
ト基板（マザーボード）１０が取り付けられている。

第４図（ａ）は、マザーボード１０におけるバス構成の
一例を示すものであって、第２図において、ＣＰＵ１に
２個のｌ１０１．．１□をＣＰＵ２に３個の■１０２１
，２□、２３を、ＣＰＵ３に１個のＩ　／　０３１を接
続した場合を示す。説明を簡単にするため、共通パス４
１個別バス５〜７は共に５本の信号線としている。ＣＰ
ＵＩ〜３は共通パス４１個別バス５〜７とも接続がある
。共通バス４は各ＣＰＵを接続し、個別バス５〜７は対
応するＣＰＵと該ＣＰＵ配下のＩｌｏを接続している。

これをブロック図で表現したものを第４図（ｂ）に示す
。

ところで、このような共通バス、下位バスの２階層のバ
ス構造を持ったマルチプロセッサシステムにおいては、
様々なユーザニーズに対応するため、ＣＰＵの数や各Ｃ
ＰＵの個別バスに接続されるＩｌｏ、の数をシステムご
とに変えられることが肝要である。

しかし、前述の従来の実装構造では、ユーザニーズごと
にマザーボード１ｏを作り替え、取り替える必要があり
非常に不経済であった。特に現場において、稼動中のシ
ステムの能力アップを図るためのシステム変更を行なう
ため前記作業を行なう場合、機器本体の内部に組み込ま
れているラック１２を取り出し、新たに作り替えたマザ
ーボード１０と取り替え、再度組み込む作業は、非常に
時間がかかるため、その間システムが稼動できなくなる
という重大な問題があった。

第５図は、このような問題点の解決を企図した従来のバ
ス構成方式の説明図である。この図において、１３はコ
ネクタ、１４は接続コードを示す。このバス構成方式で
は、基板１１にコネクタ１３を設け、マザーボード１ｏ
の変わりに接続コード１４を用いている。これらを用い
れば、Ｉ１０基板を増す場合、接続コード１４を延長し
て新たに設ける基板１１のコネクタ１３に接続するだけ
でシステムを簡単に変更することができる。

（発明が解決しようとする課題） しかしながら、第５図に示した従来方式では■／○の数
が変わるごとに接続コード１４を取り替える必要が生じ
、また基板１１の挿抜を行なうたびに接続コード１４を
全てはずす必要があるという問題点があった。

また、信号は基板上の銅はく（パターン）から接続コー
ド１４を通り次の基板のパターンへと伝わってゆく。し
かし基板１１のパターンと接続コード１４とは特性イン
ピーダンスが異なり、このインピーダンスの不整合が信
号波形の歪となり、電気的特性を低下させるといつ信号
特性上の問題点があった。

更にまた、従来のバス構成方式には、バスの終端の処理
が煩雑であるという問題点があった。次にこの点につい
て説明する。

第６図は、従来のバス構成方式におけるバスの終端の説
明図である。この図は、マルチプロセッサシステムが共
通バス４で接続される２個のＣＰＵＩ、２と、ＣＰＵ　
１に個別バス５で接続されるｌ１０１．．１□とＣＰＵ
２に個別バス６で接続される工１０２□とから成る場合
を示す。そして、同図には、共通バス４及び個別バス５
．６を構成する複数の信号線のうちの１本のみ例示しで
ある。従来のバス構成方式においては、同図に示すよう
に、インピーダンス不整合を除くため、共通バス及び個
別バス５．６の両端に＋５■と○Ｖを分圧するような２
個の抵抗（Ｒ＋　、Ｒ２）の接続点を接続して終端して
いる。この場合、共通バスの終端抵抗（Ｒ１、Ｒ２）は
マザーボード１０上に実装すればよいが、個別バス５．
６の終端抵抗は一端なＣＰＵ基板上に、他の一端を■１
０基板上に実装するしか方法はない。従って、Ｉｌｏの
個数を変える必要が生じた場合に、ＣＰＵ基板から見て
一番遠端にあたるＩ１０基板に終端抵抗をつけかえなけ
ればならないという煩雑さがあった。

本発明は、従来のバス構成方式におけるマルチプロセッ
サシステムの変更時の不経済性、第５図の接続コード方
式の扱いにくさやインピーダンス不整合、バスの終端の
処理の煩雑さ等の問題点を解決し、マルチプロセッサシ
ステムの変更要求に柔軟かつ簡便に対応できるバス構成
方式を提供することを目的とする。

（課題を解決するための手段） 本発明は、複数のプロセッサを接続する共通バスと、各
プロセッサとその制御対象たる装置とを接続する個別バ
スとを備え、前記プロセッサを実装したプロセッサ基板
及び前記装置を実装した装置基板をマザーボード上の一
面に所定の間隔で配設されたコネクタに夫々嵌合するこ
とにより前記共通バス又は前記個別バスが形成酸される
マルチプロセッサシステムにおいて、前記マザーボード
上の各コネクタに、これに嵌合される基板に隣接する一
方の基板からの個別バスの入力端と他方の基板への個別
バスの出力端とを複数組設け、前記プロセッサ基板上に
コネクタとの嵌合時に、該コネクタの入力端と接続する
他のプロセッサの個別バスの終端とその出力端と接続す
る自己の終端とを設け、前記装置基板上に自装置の個別
バスを該装置基板とコネクタとの嵌合時に前記コネクタ
上の１組の入力端と出力端とに同時に接続するように設
け、前記プロセッサ基板及び前記装置基板を前記マザー
ボード上に実装することにより個別バス及びその終端の
形成を行なうことを特徴とするバス構成方式である。

（作用） 本発明に使用されるマザーボード上の各コネクタには、
これに嵌合される基板に隣接する一方の基板からの個別
バスの入力端と他方の基板への個別バスの出力端とが複
数組設けられている。すなわち、マザーボード上に設け
られた個別バス用の信号線は、コネクタ部において不連
続になっている。

プロセッサ基板には、コネクタとの嵌合時に、その入力
端と接続する他のプロセッサの個別バスの終端とその出
力端と接続する自己の個別バスの終端とが設けられてい
る。

また、装置基板には、コネクタとの嵌合時に自装置の個
別バスが前記コネクタ上の１組の入力端と出力端とに同
時に接続するように設けられている。以下、この装置基
板上の個別バス部の信号線を個別バス形成用信号線とい
うことがある。

従って、マザーボード上の各コネクタにＣＰＵ−ｌ１Ｏ
−−−−−Ｉｌｏ−ＣＰＵ−１１０−・・・Ｉ　１０−
　Ｘと１又は２以上の装置基板をプロセッサ基板で挟む
ように実装すれば、第６図に示すような個別バスと終端
が自ずと形成されることになる。なお、ここでＸは基板
列の端末用の基板で、共通バス及び個別バスの終端のみ
備える基板が使用される。

（実施例） 以下、本発明の実施例を図面と共に説明する。

第７図は、本発明のバス構成方式の一実施例の説明図、
また第１図は、第１図中のＡ領域の斜視図である。これ
らの図において、２０はマザーボード、２１ａはマザー
ボード２０上に設けられたコネクタ、２１ｂは基板上に
設けられたコネクタ、２２はコネクタ２１ａの入力端（
・）、２３はコネクタ２１ａの出力端（０）、２４は共
通バス、２５，２６．２７は夫々ＣＰＵＩ、ＣＰＵ２、
ＣＰＵ３の個別バス、２８はプロセッサ基板上に設けら
れた隣りのプロセッサの個別バスの終端抵抗、２９はプ
ロセッサ基板上に設けられた自己の個別バスの終端抵抗
、３０は装置基板に設けられた個別バス形成用信号線で
ある。

第１図に示すように、マザーボード２０には、従来方式
におけるマザーボード１０と同様に個別バスを構成する
複数本の信号線が配列されているが、これらはいずれも
マザーボード２ｏに取り付けたコネクタ２１ａの入力端
２２及び出力端２３の間で不連続になっている。また、
ＣＰＵ１等のプロセッサを搭載したプロセッサ基板には
、隣りのプロセッサの個別バスの終端抵抗（Ｒ１゜Ｒ２
）２８と自己の個別バスの終端抵抗（Ｒ１゜Ｒ２）２９
とが設けられている。

更にまた、Ｉｌｏを構成する電子部品等を搭載した装置
基板には、コネクタ２１ａの入力端２２と出力端２３と
を結線して個別バスを形成するための個別バス形成用信
号線３０が設けられている。

第１図及び第７図に示される個別バスは、次のようにし
てラックに実装することにより形成される。

マザーボード２０は、第３図で説明したマザーボード１
０と同様にラック１２の背面に取り付けられる。ガイド
１２ａに従って基板（プロセッサ基板あるいは装置基板
）１１をラック１２に挿入すると、コネクタ２１ａとコ
ネクタ２１ｂは嵌合し、基板上の実装回路とマザーボー
ド上のパターンを接続する。マザーボード２０上に形成
される個別バス５〜７は、コネクタ２１ａのビンと接続
されており、入力端２２と次の基板への出力端２３とに
分れている。個別バス６を例に説明する。個別バス６は
ＣＰＵ２を起点としＣＰＵ２基板のコネクタ２１ｂ、コ
ネクタ２１ａを通りマザーボード２０上の信号線を介し
てｌ１０２．基板のコネクタ２１ａの入力端に接続され
る。工１０２Ｉ基板は、個別バス形成用信号線３０によ
り基板上へ個別バス６を引き入れると共に、個別バス６
をコネクタ２１ａの出力端２３へ接続し、個別バス６を
延長する。さらに個別バス６は、ＣＰＵ３基板のコネク
タ２１ａ、２１ｂによりＣＰＵ３基板上の終端抵抗２８
に接続され終端される。このようにして、１つのＣＰＵ
と該ＣＰＵ配下のＩｌｏとを接続する個別バスを、他の
ＣＰＵ基板をマザーボードに実装することにより形成す
ることができ、さらに個別バス信号線の終端を同時に行
なうことが可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、２階層の
バス構成を持つマルチプロセッサシステムにおいてマザ
ーボード上に個別バスの入力端と次のプリント板への出
力端とを設け、ＣＰＵ基板をマザーボード上のコネクタ
に嵌合することにより、個別バスを切断、終端し個別バ
スを構成するようにしたので、マルチプロセッサシステ
ムのシステム構成の変更に伴うＣＰＵの数や各ＣＰＵ配
下のＩｌｏの数の変更を短時間にかつ簡便に、しかも現
場において容易に行なうことができる。

【図面の簡単な説明】

第１図は本発明のバス構成方式の一実施例を示す斜視図
、第２図はマルチプロセッサシステムのブロック図、第
３図は従来のマルチプロセッサシステムの実装図、第４
図（ａ）はマザーボード１０におけるバス構成の一例を
示す図、第４図（ｂ）は第４図（ａ）のブロック図、第
５図は従来のバス構成方式の説明図、第６図は従来のバ
スの終端の説明図、第７図は本発明のバス構成方式の一
実施例の説明図である。 ２０・・・マザーボード、２２・・・入力端、２３・・
・出力端、２５，２６．２７・・・個別バス、２８・・
・隣りのプロセッサの個別バスの終端抵抗、２９・・・
自己の個別バスの終端抵抗。 特許出願人　沖電気工業株式会社 １０マチーホ゛−ト ＣＰＵ　　Ｉｌｏ　　ｒｌｏ　　ＣＰＵ　　Ｉｌｏ　　
Ｉｌｏ　　ｒｌｏ　　ＣＰＵ　　Ｉ１０マｆ−、＋−ト
ＩＱ　Ｌこおけるバフ堝成の一例を示す圓第４　図（０
） 第４図（ｂ） 、従来のバカ組成方式り説明図 第５図 従未すバスの軒端の説明（２） 第６図

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサを接続する共通バスと、各プロセッサ
   とその制御対象たる装置とを接続する個別バスとを備え
   、前記プロセッサを実装したプロセッサ基板及び前記装
   置を実装した装置基板をマザーボード上の一面に所定の
   間隔で配設されたコネクタに夫々嵌合することにより前
   記共通バス又は前記個別バスが形成されるマルチプロセ
   ッサシステムにおいて、 前記マザーボード上の各コネクタに、これに嵌合される
   基板に隣接する一方の基板からの個別バスの入力端と他
   方の基板への個別バスの出力端とを複数組設け、 前記プロセッサ基板上にコネクタとの嵌合時に、該コネ
   クタの入力端と接続する他のプロセッサの個別バスの終
   端とその出力端と接続する自己の終端とを設け、 前記装置基板上に自装置の個別バスを該装置基板とコネ
   クタとの嵌合時に前記コネクタ上の１組の入力端と出力
   端とに同時に接続するように設け、 前記プロセッサ基板及び前記装置基板を前記マザーボー
   ド上に実装することにより個別バス及びその終端の形成
   を行なうことを特徴とするバス構成方式。