JP2008103581A - 半導体集積回路装置 - Google Patents

Abstract

【課題】面積効率を高めることが可能な半導体集積回路装置を提供する。
【解決手段】ＬＵＴアレイ１２０は、近接するＬＵＴ論理ユニット１２１同士のみを局所的にローカル配線で接続し、Ｘ方向には一方向（Ｙ方向には双方向）に信号が伝搬する方向性を有する配線アーキテクチャを持つ。ＬＵＴ論理ユニット１２１から出力された信号がＸ軸方向には一方向のみに流れる（Ｙ軸方向には双方向）ような方向性を持った局所的な配線構造にすることにより、配線を切り替えるスイッチの数を少なくでき、面積効率を向上できる。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に、ＰＬＤ（Programmable Logic Device）において面積効率を高めるための技術に関する。

ＰＬＤは、論理仕様をプログラムすることによって種々の論理回路を実現できるロジックデバイスを総称したものであり、ＰＲＯＭ／ＰＬＡ／ＰＡＬに代表されるようなプロダクトターム方式のものとＦＰＧＡに代表されるようなＬＵＴ（Look Up Table）方式のものとに大別される。従来のＰＬＤの例は、特許文献１〜５等に記載されている。

また、これらのＰＬＤでは、製造後にプログラムで回路を変更するために、プログラマブル論理素子や配線スイッチなどの回路資源があらかじめ作りこまれている。これらの回路資源は面積、動作速度、消費電力に対して不利な要素となることが多い。そのため、特許文献６〜８に記載されているように、面積や速度に対する改善も行われている。

米国再発行特許発明第３４３６３号明細書 米国特許第４６４２４８７号明細書 米国特許第５５３７０５７号明細書 米国特許第５０７７７２９号明細書 米国特許第５８８３５２６号明細書 特開平１０−９３４２２号公報 特開２０００−２３２１６２号公報 特開２００５−１５８８１５号公報

ＰＬＤは、論理仕様を製造後にプログラムし種々の論理回路を実現するために、予め、様々な回路や、配線を切り替えるスイッチ素子等の回路資源が埋め込まれている。そのため、ＡＳＩＣのようにスタンダードセルで設計した回路に比べて、面積ペナルティーが非常に大きいという問題点がある。

本発明は上記の問題点を解決するためになされたものであり、面積効率を高めることが可能な半導体集積回路装置を提供することを目的とする。

本発明に係る半導体集積回路装置は、複数のＬＵＴ論理ユニットを第１軸に沿って列として並べ前記列を前記第１軸に垂直な第２軸に沿って複数並べたＬＵＴアレイを備え、前記ＬＵＴアレイは、前記複数のＬＵＴ論理ユニット間を接続するための第１配線およびスイッチを有し、各前記ＬＵＴ論理ユニットの出力は、前記第１軸の両方向および前記第２軸の一方向へ前記第１配線による複数のアクセス経路を有する。

本発明に係る半導体集積回路装置は、局所的なアクセス経路を実装することにより、配線量やスイッチ数を低減でき、面積効率を高めることができる。

＜実施の形態１＞
図１は、実施の形態１に係る半導体集積回路装置としてのＰＬＤ（Programmable Logic Device）１００の構成を模式的に示すブロック図である。

図１に示されるように、ＰＬＤ１００は、ＬＵＴアレイ１２０およびＦＦ（Flip Flop）クラスタ１３０からなるブロック１１０をインターコネクト部１４０を介して互いに接続した構成からなる。インターコネクト部１４０は、ＰＬＤ１００外部とブロック１１０との間およびブロック１１０同士の間に介在し、これらの間で信号を入出力させるものである。

図２は、図１のＬＵＴアレイ１２０のアーキテクチャの具体例を示す模式図である。図２に示されるように、ＬＵＴアレイ１２０は複数個のＬＵＴ論理ユニット１２１を２次元アレイとして行列状に高密度に集積したものである。

図１において、ＦＦクラスタ１３０は、複数個のＦＦ論理ユニットを１次元アレイとして列状に配置したものである。

図３に示すように、ＬＵＴ論理ユニット１２１は、４ｂｉｔのコンフィグレーションメモリと４ｔｏ１マルチプレクサとからなる２入力１出力のＬＵＴとなっている。ＬＵＴは、この４ｂｉｔのコンフィグレーションメモリの値を設定することにより、論理関数を設定できる。図４（ａ）〜（ｐ）には、図３のＬＵＴ論理ユニット１２１における、４ｂｉｔのコンフィグレーションメモリ（ＭＥＭ１〜ＭＥＭ４）の設定値と入力値Ａ，Ｂと出力値Ｙとの関係が、論理関数に応じて示されている。

ＬＵＴアレイ１２０では、ＬＵＴ論理ユニット１２１間には配線スイッチ（図５等においては配線スイッチ１２６として示されている）が配置され、ＬＵＴ論理ユニット１２１同士を接続している。ＬＵＴ論理ユニット１２１間の接続は、この配線スイッチ１２６で切り替えられる。この配線スイッチ１２６としては、例えばＰＭＯＳやＮＭＯＳ等を用いて構成し、ゲート電圧を制御することによりＬＵＴ論理ユニット１２１間を導通または遮断すればよい。

このように、ＬＵＴ論理ユニット１２１および配線スイッチ１２６は、内蔵するコンフィグレーションメモリを変更することにより論理や接続を変更できるので、ＬＳＩ製造後に回路の再構成が可能となる。

図２では、９行×７列＝６３個のＬＵＴ論理ユニット１２１を備えたＬＵＴアレイ１２０の例が示されている。図２においては、右方向をＸ軸（第２軸）の正方向とし、下方向をＹ軸（Ｘ軸に垂直な第１軸）の正方向とし、各ＬＵＴ論理ユニット１２１を、座標（０，０）〜（６，８）で表し、単にＬＵＴ（Ｘ，Ｙ）等と呼ぶ。

ＬＵＴ（Ｘ，Ｙ）から出力された信号は、同じ列に配置されたＬＵＴ（Ｘ，Ｙ−２），（Ｘ，Ｙ−１），（Ｘ，Ｙ＋１），（Ｘ，Ｙ＋２）と、一列右隣の列に配置されたＬＵＴ（Ｘ＋１，Ｙ−２）〜（Ｘ＋１，Ｙ＋２）と、二列右隣の列に配置されたＬＵＴ（Ｘ＋２，Ｙ）とに入力が可能である（図では、ＬＵＴ（Ｘ，Ｙ）＝ＬＵＴ（２，４）の場合が示されている）。

上述したように、本実施の形態に係るＬＵＴアレイ１２０は、近接するＬＵＴ論理ユニット１２１同士のみを局所的にローカル配線（第１配線）で接続し、Ｘ方向には一方向（Ｙ方向には双方向）に信号が伝搬する方向性を有する配線アーキテクチャを持つ。

図５は、図２のアーキテクチャを実現するための詳細な構成を示す図である。図５においては、２入力型のＬＵＴ論理ユニット１２１が、ＬＵＴ論理ユニット１２１列間に配置された配線スイッチ１２６によりローカル配線１２７で接続される場合が示されている。なお、図５においては、図示の都合上、図２に示される７列のうち３列を省略し４列のみ（ＬＵＴ（１，０）〜（４，８））を示している。

図５においては、太線で示されるように、所望のＬＵＴ論理ユニット１２１（図２のＬＵＴ（２，４）に対応）の出力配線であるローカル配線１２７は所望の配線スイッチ１２６をオンすることにより、自身より左方向でなく且つ自身に近接する所望のＬＵＴ論理ユニット１２１に信号を伝搬させている。これにより、図２のアーキテクチャが実現できる。

このように、ＬＵＴ論理ユニット１２１から出力された信号がＸ軸方向には一方向のみに流れる（Ｙ軸方向には双方向）ような方向性を持った局所的な配線構造にすることにより、配線を切り替える配線スイッチ１２６の数を少なくでき、面積効率を向上できる。

また、本実施の形態に係るＬＵＴアレイ１２０では、ＬＵＴ論理ユニット１２１にバッファ論理を設定することによって、信号をそのまま伝搬することができ、これはＬＵＴ論理ユニット１２１を配線として使用することができることを意味する。そのため、局所的な配線構造であっても離れたところにあるＬＵＴ論理ユニット１２１へ信号を伝搬することが可能となる。すなわち、局所的なアクセス経路の配線性をＬＵＴ論理ユニット１２１で補うことができる。

＜実施の形態２＞
実施の形態１においては、面積効率を高めるために配線としてローカル配線１２７のみを実装する場合について説明した。しかし、ローカル配線１２７（および配線として機能する一部のＬＵＴ論理ユニット１２１）のみでは配線の自由度が十分でない場合には、配線を追加してもよい。

図６〜８は、実施の形態２に係るＬＵＴアレイ１２０ａのアーキテクチャの具体例を示す模式図である。図８は、実施の形態１に係る図２において、次の２つの配線資源を追加したものである。

１つ目は、図６に示すように、入力側（インターコネクト部１４０）から同一行のＬＵＴ論理ユニット１２１すべてに信号供給できるセミグローバル信号、および出力側（インターコネクト部１４０）から同一行のＬＵＴ論理ユニット１２１すべてに信号供給できるセミグローバル信号の配線資源である。

２つ目は、図７に示すように、Ｙ軸方向の各ＬＵＴ論理ユニット１２１列の間に有限長のセミグローバル配線チャネルを持たせる。このセミグローバル配線チャネルの長さは、ＬＵＴアレイ１２０ａのＹ軸方向の長さ以下で設定する。図９に、このセミグローバル配線チャネルの回路を示す。配線チャネルの入力側（Ｘ軸方向左側）のＬＵＴ論理ユニット１２１出力をトライステート化して配線チャネルに接続し、配線チャネルの出力側（Ｘ軸方向右側）において選択されたＬＵＴ論理ユニット１２１に接続できる構造になっている。配線チャネルを使用する場合には、出力側はどれか１つのトライステートバッファ１８０をＯＮし、入力側は１つまたは複数の入力を接続する。なお、トライステートバッファ１８０をＯＮするための制御信号としては、例えば、コンフィグレーションメモリに予め所望の電圧値を設定しておくことにより、所望のトライステートバッファ１８０をＯＮするように設定しておくことができる。

また、図１０に、図８のアーキテクチャを実現するための詳細な構成を示す。ＬＵＴ論理ユニット１２１の列間に配置された有限長のセミグローバル配線チャネル１５０（第２配線）と、同一行内において複数のＬＵＴ論理ユニット１２１に正方向に同一の入力信号を伝搬できるセミグローバル配線１６０（第３配線）と、同一行内において複数のＬＵＴ論理ユニット１２１に負方向に同一の出力信号を伝搬（すなわちフィードバック）できるセミグローバル配線１７０（第３配線）とを実装させるものであり、実施の形態１に係る図５において、それぞれの列間に１本のセミグローバル配線チャネル１５０を加えるとともに、それぞれの行にセミグローバル配線１６０，１７０を加えたものである。これらの２つの配線資源の追加にあたり、面積オーバーヘッドは１つのＬＵＴ論理ユニット１２１あたり４つの配線スイッチ１２６（図１０ではＬＵＴ（２，４）の後方において太線の点線で囲んで示されている）の追加で実現が可能である。すなわち、少ない回路資源で離れたＬＵＴ論理ユニット１２１にアクセスできる第２配線や第３配線によるアクセス経路を持つことにより、配線性を向上できる。

このように本実施の形態に係る半導体集積回路装置においては、ローカル配線１２７の実装により実施の形態１の効果を得て、さらに、列方向に沿ったセミグローバル配線チャネル１５０の実装により、列方向の信号伝搬性が高められ、行方向に沿ったセミグローバル配線１６０，１７０の実装によりインターコネクト部１４０からの入力信号伝搬性が高められる。また、これらの追加した配線による面積のオーバーヘッドは、各ＬＵＴ論理ユニット１２１あたり４つの配線スイッチ１２６であるので、少ない回路資源で配線性の向上が期待できる。

実施の形態１に係る半導体集積回路装置としてのＰＬＤの構成を模式的に示すブロック図である。 実施の形態１に係るＬＵＴアレイのアーキテクチャの具体例を示す模式図である。 実施の形態１に係るＬＵＴ論理ユニットの構成を示す回路図である。 実施の形態１に係るＬＵＴ論理ユニットにおける設定値と入力値と出力値との関係を示す図である。 実施の形態１に係るＬＵＴアレイのアーキテクチャを実現するための詳細な構成を示す図である。 実施の形態２に係るＬＵＴアレイのアーキテクチャの具体例を示す模式図である。 実施の形態２に係るＬＵＴアレイのアーキテクチャの具体例を示す模式図である。 実施の形態２に係るＬＵＴアレイのアーキテクチャの具体例を示す模式図である。 実施の形態２に係るＬＵＴアレイのアーキテクチャにおけるセミグローバル配線チャネルとＬＵＴ論理ユニットとの接続を示す回路図である。 実施の形態２に係るＬＵＴアレイのアーキテクチャを実現するための詳細な構成を示す図である。

符号の説明

１００ ＰＬＤ、１１０ ブロック、１２０ ＬＵＴアレイ、１２１ ＬＵＴ論理ユニット、１２６ 配線スイッチ、１２７ ローカル配線、１３０ ＦＦクラスタ、１４０ インターコネクト部、１５０ セミグローバル配線チャネル、１６０，１７０ セミグローバル配線、１８０ トライステートバッファ。

Claims (3)

1. 複数のＬＵＴ論理ユニットを第１軸に沿って列として並べ前記列を前記第１軸に垂直な第２軸に沿って複数並べたＬＵＴアレイを備え、
   前記ＬＵＴアレイは、前記複数のＬＵＴ論理ユニット間を接続するための第１配線およびスイッチを有し、
   各前記ＬＵＴ論理ユニットの出力は、前記第１軸の両方向および前記第２軸の一方向へ前記第１配線による複数のアクセス経路を有する
   半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置であって、
   前記ＬＵＴアレイは、前記第１軸に沿った複数個の前記ＬＵＴ論理ユニットに同一の信号を入力する第２配線
   をさらに有する半導体集積回路装置。
3. 請求項１又は請求項２に記載の半導体集積回路装置であって、
   前記ＬＵＴアレイは、前記第２軸に沿った正方向または負方向において複数個の前記ＬＵＴ論理ユニットに同一の信号を伝搬する第３配線
   をさらに有する半導体集積回路装置。

Images