JP2790287B2 - Integrated circuit layout structure - Google Patents
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、高集積化、高速化を可能にした集積回路
の配置構造に関し、特にセミカスタムLSIやマイクロプ
ロセッサ等の集積回路に使用されるものである。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial application field) The present invention relates to an arrangement structure of an integrated circuit which enables high integration and high speed, and particularly relates to integration of a semi-custom LSI and a microprocessor. It is used for circuits.
（従来の技術） 半導体技術の急速な発展にともなって、集積回路の高
速化、高集積化が進んでいる。このような傾向にあっ
て、集積回路のレイアウト設計にあっても、高密度化が
なされている。(Prior Art) With the rapid development of semiconductor technology, integrated circuits are becoming faster and more integrated. Due to such a tendency, the density is increased even in the layout design of the integrated circuit.
第４図は所望の機能を有する２つの機能ブロック１
と、この機能ブロック１を制御する制御ブロック３との
レイアウトを示す図である。FIG. 4 shows two functional blocks 1 having desired functions.
FIG. 3 is a diagram showing a layout of a control block 3 for controlling the functional block 1;
第４図において、機能ブロック１は、例えばマイクロ
プロセッサに用いられる算術論理演算回路やバレルシフ
タ等を含む実行ユニットである。このような機能ブロッ
ク１の一方には、ｎビットの入力データ信号が与えら
れ、機能ブロック１の他方からｎビットの出力データ信
号が出力されている。すなわち、データ信号は、例えば
アルミ配線を介してＹ方向へ伝搬されている。In FIG. 4, a function block 1 is an execution unit including an arithmetic and logic operation circuit and a barrel shifter used for a microprocessor, for example. One of the functional blocks 1 is supplied with an n-bit input data signal, and the other of the functional blocks 1 outputs an n-bit output data signal. That is, the data signal is propagated in the Y direction via, for example, an aluminum wiring.
このような場合に、機能ブロック１の動作制御に係る
制御信号（機能ブロック１の制御のために機能ブロック
１を入出力する信号）は、データ信号に対して垂直に伝
搬させることが多い。すなわち、データ信号がＹ方向へ
伝搬される場合には、制御信号をＸ方向へ伝搬させるよ
うにしている。したがって、制御信号をそれぞれの機能
ブロック１間と入出力させる制御ブロック３は、機能ブ
ロック１の左側あるいは右側のどちらか片側に配置され
ることになる。In such a case, a control signal related to operation control of the functional block 1 (a signal that inputs and outputs the functional block 1 for controlling the functional block 1) is often propagated perpendicularly to the data signal. That is, when the data signal is propagated in the Y direction, the control signal is propagated in the X direction. Therefore, the control block 3 for inputting / outputting a control signal to / from each of the functional blocks 1 is disposed on one of the left and right sides of the functional block 1.
このようなレイアウトにあって、制御信号は機能ブロ
ック１が形成されている素子領域内を伝搬することはで
きない。これは、素子領域では形成された素子に給電す
る少なくとも１種類のアルミ配線が必要となるためであ
る。したがって、配線領域５を機能ブロック１をＹ方向
から挟むように形成し、制御信号を第５図に示すように
配線領域５内の配線７を介して制御信号を機能ブロック
１と制御ブロック３間で入出力させるようにしている。In such a layout, the control signal cannot propagate in the element region where the functional block 1 is formed. This is because the element region requires at least one kind of aluminum wiring for supplying power to the formed element. Therefore, the wiring region 5 is formed so as to sandwich the functional block 1 from the Y direction, and the control signal is transmitted between the functional block 1 and the control block 3 through the wiring 7 in the wiring region 5 as shown in FIG. To input and output.
このため、制御信号の増加にともなって配線の本数が
増えると、配線領域５はＹ方向に拡がることになる。し
たがって、配線領域５と機能ブロック１間に形成される
配線（垂直方向の配線）の配線が長くなる。これは、配
線負荷が大きくなり、制御信号の遅延を招くことにな
る。Therefore, when the number of wirings increases with an increase in the number of control signals, the wiring region 5 expands in the Y direction. Therefore, the length of the wiring (the wiring in the vertical direction) formed between the wiring area 5 and the functional block 1 becomes longer. This results in an increase in wiring load and a delay in control signals.
さらに、制御信号を一方側から入出力させるようにす
ると、第５図に示すように、デッドスペースが生じるこ
とになる。このデッドスペースは、制御信号が増加して
配線領域５が大きくなると極めて顕著なものとなる。し
たがって、面積効率を著しく悪化させることになる。Further, when the control signal is input / output from one side, a dead space is generated as shown in FIG. This dead space becomes extremely remarkable when the control signal increases and the wiring region 5 becomes large. Therefore, the area efficiency is remarkably deteriorated.
一方、制御信号は、一度に大きな負荷を駆動するため
に、バッファ回路を介して出力される。このようなバッ
ファ回路は、機能ブロック１及び制御ブロック３内に形
成されない場合には、例えば第６図に示すように、機能
ブロック１と制御ブロック３との間に配置される。第６
図において、バッファ回路８はＹ方向に配列されてお
り、バッファ回路８の１セルを点線で示している。On the other hand, the control signal is output via a buffer circuit to drive a large load at a time. When such a buffer circuit is not formed in the function block 1 and the control block 3, it is arranged between the function block 1 and the control block 3, for example, as shown in FIG. Sixth
In the figure, the buffer circuits 8 are arranged in the Y direction, and one cell of the buffer circuit 8 is indicated by a dotted line.
このような配置構成にあっては、Ｙ方向の寸法がバッ
ファ回路８におけるＹ方向のピッチに依存することにな
る。このため、制御信号が多くなりバッファ回路が増加
すると、バッファ回路８と機能ブロック１及び制御ブロ
ック３とを接続する配線が形成される配線クランク領域
９がＹ方向へ拡がる。これにより、デッドスペース11が
第６図に示すように機能ブロック１及び制御ブロック３
の下方領域に形成されることになる。In such an arrangement, the dimension in the Y direction depends on the pitch in the Y direction in the buffer circuit 8. Therefore, when the number of control signals increases and the number of buffer circuits increases, the wiring crank region 9 in which the wiring connecting the buffer circuit 8 to the functional block 1 and the control block 3 is formed expands in the Y direction. As a result, the dead space 11 is divided into the function block 1 and the control block 3 as shown in FIG.
Is formed in the lower region.
（発明が解決しようとする課題） 上記したように、制御信号が、機能ブロックを挾むよ
うに形成された配線領域内の配線を介して機能ブロック
の片側を入出力する場合には、制御信号の増加とともに
配線領域がＹ方向に拡がる。これにより、配線領域に生
じるデッドスペースが拡大して、面積効率が悪化すると
いう問題が生じる。(Problems to be Solved by the Invention) As described above, when a control signal is input / output to or from one side of a functional block via a wiring in a wiring area formed to sandwich the functional block, the control signal increases. At the same time, the wiring area expands in the Y direction. As a result, a problem arises in that the dead space generated in the wiring region is enlarged and the area efficiency is deteriorated.
また、配線領域がＹ方向へ拡がることにより、配線が
Ｙ方向に長くなる。これにより、配線の負荷が増加し
て、制御信号の遅延を招くことになる。Further, since the wiring region extends in the Y direction, the wiring lengthens in the Y direction. As a result, the load on the wiring increases, causing a delay in the control signal.
さらに、機能ブロックと制御ブロックとの間にバッフ
ァ回路を配置した場合に、制御信号が増えると、配線ク
ランク領域がＹ方向に増大することになる。このため、
配線クランク領域のＹ方向の寸法は、機能ブロック及び
制御ブロックのＹ方向の寸法よりも大きくなり、デッド
スペースが生じる。したがって、制御信号の増加ととも
に面積効率が悪化することになる。Further, when a buffer circuit is arranged between the functional block and the control block, if the number of control signals increases, the wiring crank area increases in the Y direction. For this reason,
The dimension in the Y direction of the wiring crank region becomes larger than the dimension in the Y direction of the functional block and the control block, and a dead space occurs. Therefore, the area efficiency deteriorates as the control signal increases.
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、面積効率を高めることに
より高集積化を図るとともに、信号配線を短くすること
により信号伝搬の高速化を図り、動作処理の高速化に寄
与することができる集積回路の配置構造を提供すること
にある。In view of the above, the present invention has been made in view of the above. It is an object of the present invention to achieve high integration by increasing area efficiency and to increase signal transmission speed by shortening signal wiring. Another object of the present invention is to provide an arrangement structure of an integrated circuit which can contribute to high-speed operation processing.
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、信号が一方
の方向から入出力されて所定の処理を行う機能ブロック
と、前記信号が入出力される一方の方向と直交する他方
の方向から機能ブロックを挟み込むように機能ブロック
の両側に配置され、機能ブロックの制御に係わる制御信
号が機能ブロックとの間で他方の方向に入出力される制
御ブロックと、機能ブロックの両側に配置されたそれぞ
れの制御ブロックと機能ブロックとの間を入出力される
制御信号が伝送される複数本の配線が、機能ブロック外
の一方の方向側に隣接して形成される配線領域とから構
成される。[Constitution of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention provides a functional block for performing a predetermined process by inputting / outputting a signal from one direction, The control is arranged on both sides of the function block so as to sandwich the function block from the other direction orthogonal to the one direction, and a control signal related to control of the function block is input / output to / from the function block in the other direction. The block and a plurality of wirings for transmitting control signals input and output between the control block and the function block disposed on both sides of the function block are adjacent to one side outside the function block. And a wiring region to be formed.
（作用） 上記構成において、この発明は、制御ブロックを機能
ブロックに対して分散して配置し、制御信号が集中して
入出力されないようにしている。(Operation) In the configuration described above, the present invention arranges the control blocks in a distributed manner with respect to the functional blocks so that the control signals are not input / output in a concentrated manner.
（実施例） 以下、図面を用いてこの発明の実施例を説明する。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図はこの発明の一実施例に係る集積回路の配置構
造を示すブロック図、第２図はこの発明の他の実施例に
係る集積回路の配置構造を示すブロック図である。な
お、第１図及び第２図において、第４図と同符号のもの
は同一機能を有するものであり、その説明は省略する。FIG. 1 is a block diagram showing an arrangement structure of an integrated circuit according to one embodiment of the present invention, and FIG. 2 is a block diagram showing an arrangement structure of an integrated circuit according to another embodiment of the present invention. In FIGS. 1 and 2, those having the same reference numerals as those in FIG. 4 have the same functions, and a description thereof will be omitted.
第１図に示す実施例は、Ｙ方向に配置された２つの機
能ブロック１に対してデータ信号がＹ方向に入出力する
構成にあって、制御ブロック３がＸ方向に機能ブロック
１を挾み込むように配置されている。すなわち、第４図
に示した制御ブロック３を２つに分割して、分割したそ
れぞれの制御ブロック３を機能ブロック１の左右に配置
している。制御ブロック３は、例えばスタンダードセル
を用いた自動配置配線によって形成される。なお、この
実施例にあっては、制御ブロック３内にバッファ回路を
含んでいるものとする。The embodiment shown in FIG. 1 has a configuration in which a data signal is input / output in the Y direction to two functional blocks 1 arranged in the Y direction, and the control block 3 sandwiches the functional block 1 in the X direction. It is arranged to fit. That is, the control block 3 shown in FIG. 4 is divided into two, and the divided control blocks 3 are arranged on the left and right of the functional block 1. The control block 3 is formed by, for example, automatic placement and routing using standard cells. In this embodiment, it is assumed that the control block 3 includes a buffer circuit.
このように配置されたそれぞれの制御ブロック３と機
能ブロック１間を入出力する制御信号は、第４図と同様
に機能ブロック１の上下に形成された配線領域５内の配
線を介して、データ信号と直交するようにＸ方向へ伝搬
される。Control signals for inputting and outputting between the control block 3 and the functional block 1 arranged in this manner are transmitted through the wiring in the wiring area 5 formed above and below the functional block 1 as in FIG. The signal is propagated in the X direction so as to be orthogonal to the signal.
したがって、一方の制御ブロック３と機能ブロック１
を入出力する制御信号は、第４図に示した従来例に比べ
て半分となり、配線領域５の左右両側に配線を形成する
ことができる。すなわち、第３図に示すように、左右両
方向のそれぞれの配線15を同一のＹ座標値として配置形
成できる。このため、制御信号を伝搬させる４本の配線
を形成した場合に、第４図に示した従来例ではＹ方向に
４本分の配線幅が必要となるのに対して、この実施例で
は第３図に示すように、Ｙ方向に２本分の配線幅で済む
ことになる。したがって、配線領域５の面積を低減する
ことができるようになる。Therefore, one control block 3 and one functional block 1
The control signal for inputting / outputting is half that of the conventional example shown in FIG. 4, so that wiring can be formed on both the left and right sides of the wiring region 5. That is, as shown in FIG. 3, the wirings 15 in both the left and right directions can be arranged and formed with the same Y coordinate value. For this reason, when four wires for transmitting a control signal are formed, the conventional example shown in FIG. 4 requires a wire width of four wires in the Y direction. As shown in FIG. 3, only two wiring widths are required in the Y direction. Therefore, the area of the wiring region 5 can be reduced.
さらに、配線領域５におけるＹ方向の寸法が縮まるた
め、配線領域５から機能ブロック１の方向に形成される
配線が短くなる。また、左右両側から配線を形成できる
ため、配線領域５内のＸ方向に形成される配線にあって
も短くなる。このため、配線負荷が低減されて、制御信
号を高速に伝搬させることが可能となる。したがって、
機能ブロック１で行われる処理を高速に実行することが
できるようになる。Further, since the dimension in the Y direction in the wiring region 5 is reduced, the length of the wiring formed from the wiring region 5 toward the functional block 1 is reduced. Further, since the wiring can be formed from both the left and right sides, even the wiring formed in the X direction in the wiring region 5 can be shortened. Therefore, the wiring load is reduced, and the control signal can be propagated at high speed. Therefore,
The processing performed in the functional block 1 can be executed at high speed.
上記した実施例では、制御ブロック３内にバッファ回
路を含む構成としたが、バッファ回路を制御ブロック３
から分離独立させるようにしてもよい。このような場合
には、制御ブロック３から分離されたバッファ回路をバ
ッファ回路ブロック13として、機能ブロック１と制御ブ
ロック３との間に配置するようにすればよい。In the above embodiment, the control block 3 includes the buffer circuit.
May be separated from and independent of. In such a case, the buffer circuit separated from the control block 3 may be disposed as a buffer circuit block 13 between the functional block 1 and the control block 3.
このような配置構成にあっても、上記した実施例と同
様な効果が得られることは勿論である。さらに、この実
施例では、機能ブロック１とバッファ回路ブロック13間
及びバッファ回路ブロック13と制御ブロック３間を接続
する配線が形成されるそれぞれの配線クランク領域の面
積は、第６図に示した従来例に比べて低減される。これ
により、配線クランク領域のＹ方向の寸法は、Ｙ方向に
配列されたバッファ回路の寸法内に収まり、第６図に示
すようなデッドスペース11が生じることはなくなる。し
たがって、面積効率を高めることができるようになる。Of course, even with such an arrangement, the same effect as that of the above-described embodiment can be obtained. Further, in this embodiment, the area of each wiring crank region in which the wiring connecting the functional block 1 and the buffer circuit block 13 and the wiring connecting the buffer circuit block 13 and the control block 3 are formed is the conventional area shown in FIG. It is reduced compared to the example. As a result, the dimension of the wiring crank area in the Y direction falls within the dimensions of the buffer circuits arranged in the Y direction, and the dead space 11 shown in FIG. 6 does not occur. Therefore, the area efficiency can be improved.
このように、上記したこの発明におけるそれぞれの実
施例は、高密度化及び高速処理が要求されるマイクロプ
ロセッサに好適なものとなる。なお、上記したそれぞれ
の実施例では、データ信号がＹ方向に伝搬して、これと
直交するようにＸ方向に制御信号が入出力するように、
制御ブロック３を機能ブロック１に対して左右方向に配
置したが、データ信号Ｘ方向に伝搬する場合には、制御
ブロック３を機能ブロック１に対して上下方向に配置す
ればよいことは勿論である。As described above, each of the above-described embodiments of the present invention is suitable for a microprocessor requiring high density and high speed processing. In each of the above embodiments, the data signal propagates in the Y direction, and the control signal is input / output in the X direction so as to be orthogonal to the data signal.
Although the control block 3 is arranged in the left-right direction with respect to the function block 1, it goes without saying that the control block 3 may be arranged in the up-down direction with respect to the function block 1 when propagating in the data signal X direction. .
［発明の効果］ 以上説明したように、この発明によれば、制御ブロッ
クを分散配置することにより、制御信号と機能ブロック
間を入出力する制御信号の集中を緩和するようにしたの
で、面積効率の良好なレイアウト設計を行うことができ
る。これにより、高集積化が可能となる。さらに、信号
配線の短縮により制御信号を高速化することが可能とな
り、処理動作を高速に行うことができる。[Effects of the Invention] As described above, according to the present invention, the control blocks are distributed and arranged, so that the concentration of the control signals and the control signals input / output between the functional blocks is reduced. Good layout design can be performed. Thereby, high integration is possible. Furthermore, the control signal can be sped up by shortening the signal wiring, and the processing operation can be performed at high speed.
第１図はこの発明の一実施例に係る集積回路の配置構造
を示す図、第２図はこの発明の他の実施例に係る集積回
路の配置構造を示す図、第３図は第１図及び第２図に示
す配置構造における配線のレイアウトを示す図、第４図
及び第６図は従来における集積回路の配置構造を示す
図、第５図は第４図及び第６図に示す配置構造における
配線のレイアウトを示す図である。 １……機能ブロック ３……制御ブロック ５……配線領域 ７……配線 ８……バッファ回路 13……バッファ回路ブロックFIG. 1 is a diagram showing an arrangement structure of an integrated circuit according to one embodiment of the present invention, FIG. 2 is a diagram showing an arrangement structure of an integrated circuit according to another embodiment of the present invention, and FIG. 4 and 6 are diagrams showing the layout structure of a conventional integrated circuit, and FIG. 5 is a diagram showing the layout structure of a conventional integrated circuit in the layout structure shown in FIGS. FIG. 4 is a diagram showing a wiring layout in FIG. 1 ... Function block 3 ... Control block 5 ... Wiring area 7 ... Wiring 8 ... Buffer circuit 13 ... Buffer circuit block
───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 恒昭 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会 社内 (56)参考文献 特開 昭59−149424（ＪＰ，Ａ) 特開 昭62−44835（ＪＰ，Ａ) 特開 昭59−127845（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Tsuneaki Kudo 25-1, Ekimae Honcho, Kawasaki-ku, Kawasaki-shi, Kanagawa Prefecture In-house Toshiba Microcomputer Engineering Co., Ltd. (56) References JP-A-59-149424 (JP, A) JP-A Sho 62-44835 (JP, A) JP-A-59-127845 (JP, A)
Claims (3)
処理を行う機能ブロックと、 前記信号が入出力される一方の方向と直交する他方の方
向から機能ブロックを挟み込むように機能ブロックの両
側に配置され、機能ブロックの制御に係わる制御信号が
機能ブロックとの間で他方の方向に入出力される制御ブ
ロックと、 機能ブロックの両側に配置されたそれぞれの制御ブロッ
クと機能ブロックとの間を入出力される制御信号が伝送
される複数本の配線が、機能ブロック外の一方の方向側
に隣接して形成され、前記機能ブロックの両側に配置さ
れた前記制御ブロックのうちの一方の制御ブロックの各
々の配線は、他方の制御ブロックの各々の配線と、前記
信号が入出力される一方の方向に対して同一の座標値と
して配置形成される配線領域と を有することを特徴とする集積回路の配置構造。1. A function block for performing predetermined processing when a signal is input / output from one direction, and a function block for sandwiching the function block from the other direction orthogonal to one direction where the signal is input / output. A control block arranged on both sides, and a control signal related to control of the functional block is input / output to / from the functional block in the other direction, and between each control block arranged on both sides of the functional block and the functional block A plurality of wires for transmitting control signals to be input / output are formed adjacent to one side of the outside of the functional block, and one of the control blocks arranged on both sides of the functional block is controlled. Each wiring of the block has a wiring area arranged and formed as the same coordinate value in one direction in which the signal is input and output, with each wiring of the other control block. Arrangement of the integrated circuit, characterized in that it comprises.
間に前記制御信号を入出力するバッファ回路を配置して
なる ことを特徴とする請求項１記載の集積回路の配置構造。2. The layout structure of an integrated circuit according to claim 1, wherein a buffer circuit for inputting and outputting said control signal is arranged between said function block and said control block.
形成されるスタンダードセルからなる ことを特徴とする請求項１又は２記載の集積回路の配置
構造。3. The layout structure of an integrated circuit according to claim 1, wherein said control block comprises a standard cell formed by automatic layout wiring.
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