JP3132604B2 - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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JP3132604B2 JP04292829A JP29282992A JP3132604B2 JP 3132604 B2 JP3132604 B2 JP 3132604B2 JP 04292829 A JP04292829 A JP 04292829A JP 29282992 A JP29282992 A JP 29282992A JP 3132604 B2 JP3132604 B2 JP 3132604B2
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政巳 岸本
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日本電気アイシーマイコンシステム株式会社
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、複数の入力回路と出力
回路との接続組合せを選択する切換え回路を内蔵するス
タンダードセル方式の半導体集積回路装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a standard cell type semiconductor integrated circuit device incorporating a switching circuit for selecting a connection combination of a plurality of input circuits and output circuits.

【0002】[0002]

【従来の技術】図3は従来の半導体集積回路装置の一例
を説明するための半導体チップを示す平面図である。従
来、この種の半導体集積回路装置は、例えば、図3に示
すように、論理回路を含むスタンダードセルの複数個を
一方向に並べ構成するスタンダードセル群3a,3b,
3cと、スタンダードセルに配線を介して信号を入出力
する複数の入力回路5a,5b及び出力回路4a,4b
と、これらの入力回路5a,5b及び出力回路4a,4
bの接続の組合せを選択するための複数のスルーホール
の形成領域をもつ切換え回路8とが形成される半導体基
板である半導体チップ1をもっている。また、スタンダ
ードセル群3a,3b,3cの間にあるブロック間配線
領域2a,2b,2c及び2dにはスタンダードセルで
構成されるブロック間を結ぶ配線が形成されていた。
2. Description of the Related Art FIG. 3 is a plan view showing a semiconductor chip for explaining an example of a conventional semiconductor integrated circuit device. Conventionally, as shown in FIG. 3, for example, this type of semiconductor integrated circuit device has standard cell groups 3a, 3b, which are configured by arranging a plurality of standard cells including logic circuits in one direction.
3c, a plurality of input circuits 5a and 5b and input and output circuits 4a and 4b for inputting and outputting signals to and from a standard cell via wiring.
And the input circuits 5a and 5b and the output circuits 4a and 4
The semiconductor chip 1 is a semiconductor substrate on which a switching circuit 8 having a plurality of through-hole forming regions for selecting a connection combination of b is formed. In the inter-block wiring regions 2a, 2b, 2c, and 2d between the standard cell groups 3a, 3b, and 3c, wires connecting the blocks composed of the standard cells are formed.

【0003】切換え回路8は入力回路5a,5bと出力
回路4a,4bの接続組合せを予じめ選択する回路であ
って、接続の組合せが決定すれば、入力回路5a,5b
と出力回路4a,4bとを結ぶ配線をコンピュータで自
動配線設計を行ない、その後スルーホールの設定位置7
a〜7dを選び配線設計を行なっていた。
The switching circuit 8 is a circuit for selecting a connection combination of the input circuits 5a and 5b and the output circuits 4a and 4b in advance. If the connection combination is determined, the input circuits 5a and 5b are switched.
Automatic wiring design is performed by a computer for the wiring connecting the circuit and the output circuits 4a and 4b, and then the through hole setting position 7
a to 7d were selected and the wiring was designed.

【0004】例えば、図3に示すように、入力回路5a
と出力回路4bと、入力回路5bと出力回路5aとを接
続するとすると、出力回路4a,4bと切換え回路8の
領域にある固定のスルーホール6aを結ぶ配線L1及び
L2の情報と、切換え回路8と入力回路5a,5bとの
結線情報を入れると、コンピュータは自動的に設計し、
切換え回路8のスルーホールの位置を設定位置7dと7
aを選び、配線L3及びL4を布線設計を行なう。
[0004] For example, as shown in FIG.
And the output circuit 4b, and the input circuit 5b and the output circuit 5a, the information of the wirings L1 and L2 connecting the output circuits 4a and 4b and the fixed through-hole 6a in the area of the switching circuit 8, and the switching circuit 8 When the connection information between the input circuit 5a and the input circuit 5b is entered, the computer automatically designs and
The positions of the through holes of the switching circuit 8 are set at the set positions 7d and 7d.
a is selected, and wirings L3 and L4 are designed.

【0005】このようにスタンダードセル式の半導体集
積回路装置では、切換え回路8と各種スタンダードセル
の配置、配線をコンピュータ処理することによって自動
化され、さらに出力回路と入力回路の組み合せは、切換
え回路内のスルーホール位置を変更することで容易に設
計することが出来た。
As described above, in the standard cell type semiconductor integrated circuit device, the arrangement and wiring of the switching circuit 8 and the various standard cells are automated by computer processing, and the combination of the output circuit and the input circuit is combined in the switching circuit. It was easy to design by changing the position of the through hole.

【0006】[0006]

【発明が解決しようとする課題】しかしながら上述した
従来の半導体集積回路装置では、自動配置、配線設計の
ソフトウェアの制限や接続変更の対象となる入力回路の
散在により、入出力回路と切換え回路の結線に冗長な配
線を生ずる欠点がある。すなわち、切替え回路をもたな
い集積回路装置のように入出力回路間を最短で結線した
場合に比べ数倍ないし数10倍の長さになる。このこと
はブロック間配線領域の増大をもたらし、さらに切換え
回路内に入力する配線の増加が切換え回路に隣接したブ
ロック間配線領域の配線密度を高め、結果的にブロック
間の配線領域が増大しチップ面積が大きくなるという問
題があった。
However, in the conventional semiconductor integrated circuit device described above, the connection between the input / output circuit and the switching circuit is caused by the restriction of software for automatic placement and wiring design and the scatter of input circuits to be changed. Has the disadvantage of producing redundant wiring. In other words, the length is several times to several tens of times as long as the shortest connection between the input and output circuits as in an integrated circuit device without a switching circuit. This leads to an increase in the wiring area between the blocks, and the increase in the wirings input into the switching circuit increases the wiring density of the wiring area between the blocks adjacent to the switching circuit. There was a problem that the area became large.

【0007】[0007]

【課題を解決するための手段】本発明の第1の半導体集
積回路装置は、論理回路を含むスタンダードセルの複数
個を一方向に並べ構成するスタンドードセル群の複数列
と、前記スタンダードセルに配線を介して信号を入出力
する複数の入力回路及び出力回路と、これらの入力回路
及び出力回路の接続の組合せを選択するための複数のス
ルーホールの形成領域をもつ切換え回路とが形成される
半導体基板をもつ半導体集積回路装置において、複数の
前記入力回路が前記スタンダードセル群のいずれかの一
列に互に隣接して配置され、前記切換え回路領域の一部
分が前記入力回路領域に含まれていることを特徴として
いる。
According to a first aspect of the present invention, there is provided a semiconductor integrated circuit device comprising: a plurality of columns of a plurality of standard cells each including a logic circuit arranged in one direction; A plurality of input circuits and output circuits for inputting and outputting signals via wiring, and a switching circuit having a plurality of through-hole forming regions for selecting a combination of connection of these input circuits and output circuits are formed. In a semiconductor integrated circuit device having a semiconductor substrate, a plurality of the input circuits are arranged adjacent to each other in any one row of the standard cell group, and a part of the switching circuit area is included in the input circuit area. It is characterized by:

【0008】本発明の第2の半導体集積回路装置は、論
理回路を含むスタンダードセルの複数個を一方向に並べ
構成するスタンドードセル群の複数列と、前記スタンダ
ードセルに配線を介して信号を入出力する複数の入力回
路及び出力回路と、これらの入力回路及び出力回路の接
続の組合せを選択するための複数のスルーホールの形成
領域をもつ切換え回路とが形成される半導体基板をもつ
半導体集積回路装置において、少なくとも二層の配線層
を有し、複数の前記入力回路が前記スタンダードセル群
のいずれかの一列に対応する上の第1の配線層に互に隣
接して配置され、前記切換え回路領域が前記入力回路領
域に対応する上の第2の配線層の領域内に配置されるこ
とを特徴としている。
According to a second semiconductor integrated circuit device of the present invention, a plurality of columns of standard cells including a plurality of standard cells including a logic circuit are arranged in one direction, and signals are transmitted to the standard cells via wiring. Semiconductor integrated circuit having a semiconductor substrate on which a plurality of input circuits and output circuits for inputting and outputting and a switching circuit having a plurality of through-hole forming regions for selecting a combination of connections of these input circuits and output circuits are formed. The circuit device has at least two wiring layers, and the plurality of input circuits are arranged adjacent to each other on an upper first wiring layer corresponding to any one column of the standard cell group, and the switching is performed. The circuit region is arranged in a region of the second wiring layer above the input circuit region.

【0009】[0009]

【実施例】次に、本発明について図面を参照して説明す
る。
Next, the present invention will be described with reference to the drawings.

【0010】図1は本発明の半導体集積回路装置の一実
施例を説明するための半導体チップを示す平面図であ
る。この半導体集積回路装置は、図1に示すように、そ
の半導体チップ1において、入力回路5a,5bがスタ
ンダードセル群3a,3b,3cのいずれかのスタンダ
ードセル群3cの一列に互に隣接して配置し、接続の組
み合せでスルーホールの位置が選らばれる設定位置7a
〜7dをもつ切換え回路領域がブロック間配線領域2c
が跨がって入力回路5a,5bに配置することである。
FIG. 1 is a plan view showing a semiconductor chip for explaining one embodiment of a semiconductor integrated circuit device according to the present invention. In this semiconductor integrated circuit device, as shown in FIG. 1, in a semiconductor chip 1, input circuits 5a and 5b are adjacent to one of the standard cell groups 3c of the standard cell groups 3a, 3b and 3c. Set position 7a where the position of the through-hole is selected by the arrangement and connection combination
The switching circuit area having .about.7d is the inter-block wiring area 2c.
In the input circuits 5a and 5b.

【0011】例えば、入力回路5aと出力回路4a及び
入力回路5bと出力回路4bとが接続する場合を考量と
すると、出力回路4a及び4bから入力回路5a及び5
bの固有のスルーホール6aを結ぶ配線L5、L6を設
定し、内部回路に接続される設定位置7c及び7aを選
び、この位置にスルーホールを形成するれば、上述した
二回路が形成されたことになる。
For example, considering the case where the input circuit 5a is connected to the output circuit 4a and the input circuit 5b is connected to the output circuit 4b, the output circuits 4a and 4b are connected to the input circuits 5a and 5b.
The wirings L5 and L6 connecting the unique through-hole 6a of b are set, the setting positions 7c and 7a connected to the internal circuit are selected, and the through-hole is formed at this position, whereby the two circuits described above are formed. Will be.

【0012】このように入力回路と切換え回路を結ぶ配
線が入力回路領域内の範囲の長さで済み、従来、ブロッ
ク間配線領域内を引き廻していた配線が無くなる。
As described above, the wiring connecting the input circuit and the switching circuit only needs to have a length within the range of the input circuit area, and the wiring that has conventionally been routed in the inter-block wiring area is eliminated.

【0013】図2は本発明の半導体集積回路装置の他の
実施例を説明するための半導体チップを示す平面図であ
る。この実施例における半導体集積回路装置は多層配線
構造のものであって、少なくとも二層の配線層をもって
いる。
FIG. 2 is a plan view showing a semiconductor chip for explaining another embodiment of the semiconductor integrated circuit device of the present invention. The semiconductor integrated circuit device in this embodiment has a multilayer wiring structure and has at least two wiring layers.

【0014】このような半導体集積回路装置では、スタ
ンダードセル群3cに対応する上の配線層に入力回路5
a及び5bを配置し、この入力回路5a、5bに対応す
る上の配線層にスルーホールを設ける設定位置10a〜
10hを含む切換え回路領域を配置させたことである。
In such a semiconductor integrated circuit device, the input circuit 5 is provided on the upper wiring layer corresponding to the standard cell group 3c.
a and 5b are arranged, and through-holes are provided in upper wiring layers corresponding to the input circuits 5a and 5b.
That is, a switching circuit area including 10h is arranged.

【0015】この実施例では、切換え回路がブロック間
配線領域に跨がって配置されないので、設定されたスル
ーホールがブロック間配線領域内の配線と交叉すること
が無く配線の自由度が前述の実施例と比べてより大きく
有利である。
In this embodiment, since the switching circuit is not arranged over the inter-block wiring area, the set through-hole does not intersect with the wiring in the inter-block wiring area, and the degree of freedom of the wiring is reduced. It is much more advantageous than the embodiment.

【0016】[0016]

【発明の効果】以上説明したように本発明は、複数の入
力回路を一スタンダードセル列に互いに隣接して配置
し、接続組合せにより位置選択されるスルーホールで切
換え回路を入力回路領域内あるいは対応する上層の配線
層上に設けることにより、入力回路から切換え回路への
配線がスルーホールの長さだけで済み、出力回路から入
力回路までの引き廻される冗長な配線を削減し、配線領
域を小さくし半導体チップをより小さく出来るという効
果がある。
As described above, according to the present invention, a plurality of input circuits are arranged adjacent to each other in one standard cell row, and a switching circuit is formed in or within an input circuit area by a through hole whose position is selected by a connection combination. The wiring from the input circuit to the switching circuit requires only the length of the through hole, reducing redundant wiring routed from the output circuit to the input circuit, and reducing the wiring area. This has the effect that the semiconductor chip can be made smaller.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の半導体集積回路装置の一実施例を説明
するための半導体チップを示す平面図である。
FIG. 1 is a plan view showing a semiconductor chip for explaining one embodiment of a semiconductor integrated circuit device of the present invention.

【図2】本発明の半導体集積回路装置の他の実施例を説
明するための半導体チップを示す平面図である。
FIG. 2 is a plan view showing a semiconductor chip for explaining another embodiment of the semiconductor integrated circuit device of the present invention.

【図3】従来の半導体集積回路装置の一例を説明するた
めの半導体チップを示す平面図である。
FIG. 3 is a plan view showing a semiconductor chip for explaining an example of a conventional semiconductor integrated circuit device.

【符号の説明】[Explanation of symbols]

1 半導体チップ 2a,2b,2c,2d ブロック間配線領域 3a,3b,3c スタンダードセル群 4a,4b 出力回路 5a,5b 入力回路 6a スルーホール 7a,7b,7c,7d,10a,10b,10c,1
0d,10e,10f10g,10h 設定位置 8 切換え回路
DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2a, 2b, 2c, 2d Inter-block wiring area 3a, 3b, 3c Standard cell group 4a, 4b Output circuit 5a, 5b Input circuit 6a Through hole 7a, 7b, 7c, 7d, 10a, 10b, 10c, 1
0d, 10e, 10f10g, 10h Set position 8 Switching circuit

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−198760(JP,A) 特開 平3−160747(JP,A) 特開 平4−137651(JP,A) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-61-198760 (JP, A) JP-A-3-160747 (JP, A) JP-A-4-1377651 (JP, A)

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 スタンダードセル方式の半導体集積回路
装置において、複数のスタンダードセルが配置されるス
タンダードセル配置領域と、前記複数のスタンダードセ
ル間を接続する配線が形成されるブロック間配線領域
と、前記スタンダードセル配置領域に設けられた第1及
び第2の出力回路と、前記スタンダードセル配置領域に
設けられ互いに隣接して配置された第1及び第2の入力
回路とを有し、前記第1及び第2の入力回路領域内に
は、前記第1及び第2の出力回路にそれぞれ接続された
配線と前記第1及び第2の入力回路にそれぞれ接続され
た配線との接続の組み合わせを選択する切り換え回路を
備え、前記第1及び第2の入力回路のそれぞれを前記第
1及び第2の出力回路のいずれに接続するかを選択する
ことを特徴とする半導体集積回路装置の入出力回路の接
続方式。
1. A standard cell type semiconductor integrated circuit device, comprising: a standard cell arrangement area in which a plurality of standard cells are arranged; an inter-block wiring area in which wiring for connecting the plurality of standard cells is formed; It has a first and a second output circuit provided in the standard cell layout region, and first and second input circuits arranged adjacent to each other is provided in the standard cell arrangement region, the first and In the second input circuit area
Are connected to the first and second output circuits, respectively.
Connected to a wiring and the first and second input circuits, respectively.
Switching circuit to select the combination of wiring and connection
And each of the first and second input circuits is connected to the first
Select which of the first and second output circuits to connect to
A connection method for an input / output circuit of a semiconductor integrated circuit device.
【請求項2】 前記切り換え回路は、前記第1及び第2
の出力回路に接続された配線にそれぞれ第1及び第2の
スルーホールを介して接続された第1及び第2の配線
と、前記第1及び第2の配線と前記第1の入力回路に接
続された配線との交差部に設けられた第1及び第2のス
ルーホール形成領域と、前記第1及び第2の配線と前記
第2の入力回路に接続された配線との交差部に設けられ
た第3及び第4のスルーホールの形成領域とを備え、 前記第1または第2のスルーホール形成領域にスルーホ
ールを形成し前記第1の入力回路に接続された配線と第
1及び第2の配線のいずれか一方とを接続し、前記第3
または第4のスルーホール形成領域にスルーホールを形
成し前記第2の入力回路に接続された配線と前記第1及
び第2の配線のいずれか他方とを接続する 請求項1記載
の半導体集積回路装置の入出力回路の接続方式。
2. The switching circuit according to claim 1, wherein the first and second switching circuits are connected to each other.
The first and second wirings are connected to the wiring connected to the output circuit of
First and second wires connected via a through hole
Connecting the first and second wirings and the first input circuit.
The first and second switches provided at the intersection with the continued wiring
A through hole forming region, the first and second wirings,
Provided at the intersection with the wiring connected to the second input circuit.
Third and fourth through-hole formation regions, and a through hole is formed in the first or second through-hole formation region.
And a wiring connected to the first input circuit.
Connecting one of the first and second wirings,
Alternatively, form a through hole in the fourth through hole formation area.
A wiring connected to the second input circuit and the first and second input circuits.
2. A connection method for an input / output circuit of a semiconductor integrated circuit device according to claim 1, wherein the connection is made to one of the second wiring and the other of the second wiring .
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