JP2000068383A - Design method for semiconductor integrated circuit device and the semiconductor integrated circuit device - Google Patents
Design method for semiconductor integrated circuit device and the semiconductor integrated circuit deviceInfo
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- JP2000068383A JP2000068383A JP10238606A JP23860698A JP2000068383A JP 2000068383 A JP2000068383 A JP 2000068383A JP 10238606 A JP10238606 A JP 10238606A JP 23860698 A JP23860698 A JP 23860698A JP 2000068383 A JP2000068383 A JP 2000068383A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置の設計技術に関し、特にスタンダードセル方式やゲー
トアレイ方式の設計においてアルゴリズム的にヴィア
(コンタクト)の数を調整するという新しさをもち、エ
レクトロマイグレーションエラーを発生させずに配線効
率の向上を図る半導体集積回路装置の設計方法およびそ
のような設計方法によって製造される半導体集積回路装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a design technique for a semiconductor integrated circuit device, and more particularly to a technique for adjusting the number of vias (contacts) algorithmically in a standard cell type or gate array type design. The present invention relates to a method for designing a semiconductor integrated circuit device that improves wiring efficiency without causing a migration error, and a semiconductor integrated circuit device manufactured by such a design method.
【0002】[0002]
【従来の技術】例えば、スタンダードセル行に直交する
方向にメタル2層〜3層の電源幹線を施し、スタンダー
ドセル内部のメタル1層の高電位側電源配線層や低電位
側電源配線層との間に作成できるだけのヴィアを作成し
てスタンダードセルに電源を供給する手法は公知であ
る。2. Description of the Related Art For example, two or three metal power supply trunk lines are provided in a direction perpendicular to a standard cell row, and a metal one layer inside a standard cell is connected to a high-potential power supply wiring layer or a low-potential power supply wiring layer. It is known to create a via as large as possible and supply power to the standard cell.
【0003】図7は従来の技術にかかわる半導体集積回
路装置(スタンダードセル型CMOSLSI)の設計方
法を説明するためのもので、図7(b)は電源の配線形
状を上から見た平面図、図7(a)は図7(b)におけ
るi−i線での断面図、図7(c)は図7(b)におけ
るii−ii線での断面図である。また、図8はより広い面
積範囲で上から見た平面図である。FIG. 7 is a view for explaining a method of designing a semiconductor integrated circuit device (standard cell type CMOS LSI) according to the prior art. FIG. 7B is a plan view of a power supply wiring shape viewed from above. 7A is a sectional view taken along line ii in FIG. 7B, and FIG. 7C is a sectional view taken along line ii-ii in FIG. 7B. FIG. 8 is a plan view seen from above in a wider area range.
【0004】図7、図8において、符号の11は図面上
で水平方向に延在されたスタンダードセル内部の1層目
メタルのセル内部高電位側電源配線層、12は同じく平
行に水平方向に延在された1層目メタルのセル内部低電
位側電源配線層、13は1つのセル内部高電位側電源配
線層11と1つのセル内部低電位側電源配線層12との
組からなるスタンダードセル行である。In FIGS. 7 and 8, reference numeral 11 denotes a high-potential-side power supply wiring layer inside the standard metal inside the standard cell, which extends horizontally in the drawing, and reference numeral 12 denotes a parallel horizontal direction. An extended first-layer metal low-potential-side power supply wiring layer inside the cell, 13 is a standard cell composed of a set of one high-potential-side power supply wiring layer 11 inside the cell and one low-potential-side power supply wiring layer 12 inside the cell Line.
【0005】基本回路としてのセルは、その多数個が横
方向で密集する状態で基板上に繰り返しパターンでスタ
ンダードセル行として配列されており、さらにそのスタ
ンダードセル行が縦方向に繰り返しパターンで配列され
ている。個々のセルに対して、一対のセル内部高電位側
電源配線層11とセル内部低電位側電源配線層12とが
接続された状態となっている。A large number of cells as a basic circuit are arranged as standard cell rows on a substrate in a repetitive pattern in a state of being densely packed in the horizontal direction, and the standard cell rows are arranged in a repetitive pattern in the vertical direction. ing. A pair of the high-potential-side power supply wiring layer 11 inside the cell and the low-potential-side power supply wiring layer 12 inside the cell are connected to each cell.
【0006】21は図示しない層間絶縁膜を介して形成
された2層目メタルの配線層、51は2層目メタルの配
線層21を1層目メタルのセル内部高電位側電源配線層
11にコンタクトするための1層目2層目間ヴィア、3
1はさらに図示しない層間絶縁膜を介して形成された3
層目メタルの配線層、61は3層目メタルの配線層31
を2層目メタルの配線層21にコンタクトするための2
層目3層目間ヴィアである。Reference numeral 21 denotes a second-layer metal wiring layer formed via an interlayer insulating film (not shown). Reference numeral 51 denotes a second-layer metal wiring layer 21 connected to the first-layer metal cell internal high-potential power supply wiring layer 11. Via between first layer and second layer for contact, 3
Reference numeral 1 designates 3 further formed via an interlayer insulating film (not shown).
The wiring layer of the third metal layer 61 is the wiring layer 31 of the third metal layer.
To contact the second metal wiring layer 21
This is a via between the third layer and the third layer.
【0007】41はさらに図示しない層間絶縁膜を介し
てスタンダードセル行13の方向に対して直交する図面
上で垂直方向に延在されたVDDの4層目メタルの高電位
側電源配線層、42は同じく平行に垂直方向に延在され
たVSSの4層目メタルの低電位側電源配線層である。Reference numeral 41 denotes a high-potential-side power supply wiring layer of a fourth metal layer of V DD extending in a direction perpendicular to the direction of the standard cell row 13 through an interlayer insulating film (not shown) in the drawing. Reference numeral 42 denotes a low-potential-side power supply wiring layer of a fourth metal layer of V SS which also extends in the vertical direction in parallel.
【0008】71は4層目メタルの高電位側電源配線層
41を3層目メタルの配線層31にコンタクトするため
の3層目4層目間ヴィアである。図7(a),(c)の
断面図では示されていないが、同様に、4層目メタルの
低電位側電源配線層42は3層目4層目間ヴィア72を
介して3層目メタルの配線層にコンタクトしており、そ
の3層目メタルの配線層は2層目3層目間ヴィア62を
介して2層目メタルの配線層にコンタクトしており、そ
の2層目メタルの配線層は1層目2層目間ヴィア52を
介して1層目メタルのセル内部低電位側電源配線層12
にコンタクトしている。4層目メタルの高電位側電源配
線層41と低電位側電源配線層42とが電源幹線であ
る。Reference numeral 71 denotes a third-layer / fourth-layer via for contacting the high-potential power supply wiring layer 41 of the fourth metal with the wiring layer 31 of the third metal. Although not shown in the cross-sectional views of FIGS. 7A and 7C, similarly, the low-potential-side power supply wiring layer 42 of the fourth metal layer is connected to the third metal layer via the third-layer fourth-layer via 72. The third metal wiring layer is in contact with the second metal wiring layer via the second and third interlayer vias 62, and the second metal wiring layer is in contact with the second metal wiring layer. The wiring layer is a low-potential-side power supply wiring layer 12 inside the cell of the first metal layer via a via 52 between the first and second layers.
Contact. The high-potential-side power supply wiring layer 41 and the low-potential-side power supply wiring layer 42 of the fourth metal layer are power supply main lines.
【0009】4層目メタルの高電位側電源配線層41に
供給された電流は、3層目4層目間ヴィア71→3層目
メタルの配線層31→2層目3層目間ヴィア61→2層
目メタルの配線層21→1層目2層目間ヴィア51→1
層目メタルのセル内部高電位側電源配線層11を介して
スタンダードセルの高電位側電源端子に供給され、スタ
ンダードセルを駆動する。スタンダードセルの低電位側
電源端子からの電流は、1層目メタルのセル内部低電位
側電源配線層12→1層目2層目間ヴィア52→2層目
メタルの配線層→2層目3層目間ヴィア62→3層目メ
タルの配線層→3層目4層目間ヴィア72を介して4層
目メタルの低電位側電源配線層42へと流れる。The current supplied to the high-potential power supply wiring layer 41 of the fourth metal layer is a via 71 between the third and fourth layers → a wiring layer 31 of the third metal → a second and third via 61 between the third layers. → Second-layer metal wiring layer 21 → First-layer second-layer via 51 → 1
It is supplied to the high-potential-side power supply terminal of the standard cell via the high-potential-side power supply wiring layer 11 inside the cell of the layer metal, and drives the standard cell. The current from the low potential side power supply terminal of the standard cell is the low potential side power supply wiring layer 12 inside the cell of the first layer metal → via 52 between the first layer and the second layer → the wiring layer of the second layer metal → the second layer 3 It flows to the low-potential-side power supply wiring layer 42 of the fourth metal via the via 62 between the third layer → the wiring layer of the third metal → the via 72 between the third and fourth layers.
【0010】[0010]
【発明が解決しようとする課題】上記のように構成され
た従来の半導体集積回路装置においては、高電位側電源
配線層41や低電位側電源配線層42の実配線幅の一杯
にまでヴィアが配置される結果となっている(図示の例
では、各層間ともヴィアの個数を5個としている)。In the conventional semiconductor integrated circuit device constructed as described above, the vias extend to the full width of the high potential side power supply wiring layer 41 and the low potential side power supply wiring layer 42. As a result, the vias are arranged (in the illustrated example, the number of vias is set to 5 for each layer).
【0011】実は、図7、図8に示す半導体集積回路装
置は、従来の2層タイプでの構成を4層タイプに転用し
たものである。2層であると、ヴィアの有無に関わらず
配線領域が増減しないため、ヴィアを実配線幅の一杯ま
で配置していた。4層タイプにもそのままの考えを当て
はめたのが図7、図8の従来の半導体集積回路装置の構
造である。各層間ともヴィア71,61,51およびヴ
ィア72,62,52の個数を十分すぎるくらい多く設
けているが、これは何も、エレクトロマイグレーション
エラーを阻止するために積極的にそうしたのではなく、
従来の考え方を踏襲した結果のものにすぎない。In fact, the semiconductor integrated circuit devices shown in FIGS. 7 and 8 are obtained by diverting a conventional two-layer type configuration to a four-layer type. With two layers, the wiring area does not increase or decrease irrespective of the presence or absence of the via. Therefore, the via is arranged to the full width of the actual wiring. The structure of the conventional semiconductor integrated circuit device shown in FIGS. 7 and 8 applies the same concept to the four-layer type. Although the number of vias 71, 61, 51 and vias 72, 62, 52 is provided in each layer too large, this is not to do anything positively to prevent electromigration errors.
It's just a result of following traditional thinking.
【0012】ところで、近年の論理ゲートの高速化、チ
ップの大規模化に伴い十分な電力を供給するために高電
位側電源配線層41や低電位側電源配線層42である幹
線の実配線幅が増大する傾向にあることに起因して、上
記のように可能な限りの個数として実配線幅の一杯にま
でヴィアを設けると、そのヴィアの存在のために配線領
域が狭められてしまい、配線混雑を招くという問題があ
る。By the way, in order to supply sufficient power in accordance with the recent increase in speed of logic gates and the scale of chips, the actual wiring width of the trunk line which is the high-potential power supply wiring layer 41 or the low-potential power supply wiring layer 42 is required. When vias are provided to the full width of the actual wiring as many as possible as described above, the wiring area is reduced due to the presence of the vias, and There is a problem of congestion.
【0013】なお、セル配置領域および配線領域が狭く
なる問題に対して、例えば特公平7−70597号公報
に示されるように電源幹線の幅をチップ中央に近づくに
従って細くするなどして電源幅を制御することによって
対応するようにした技術が知られている。しかし、線幅
を変化させる状態での配線層の形成は、現状の資源(マ
スクデータ等)をそのまま用いるのでは非常にむずかし
いものであり、実現性に難点がある。To cope with the problem that the cell arrangement area and the wiring area become narrower, for example, as shown in Japanese Patent Publication No. 7-70597, the power supply width is reduced by narrowing the width of the power supply main line toward the center of the chip. There is known a technology that responds by controlling. However, forming a wiring layer in a state where the line width is changed is extremely difficult if the current resources (such as mask data) are used as they are, and there is a difficulty in realizing the wiring layer.
【0014】[0014]
【課題を解決するための手段】本発明は、セルへ電源供
給を行うために、セル内部電源配線層と幹線電源配線層
とを接続するためのヴィアを作成する際に、セル内部電
源配線層の配線幅(あるいはそれに伴う補強配線幅も含
めて)の最大電流密度を算出し、その最大電流密度に基
づいて必要なヴィアの数を決定し、必要となるだけのヴ
ィアを作成することによって無駄に配線領域を消費しな
いようにする。また、各幹線電源配線層間のセルの消費
電力を計算し、電圧降下も併せて考慮することにより、
不必要な部分には幹線電源配線層とセル内部電源配線層
とを接続するヴィアを作成しないようにする。SUMMARY OF THE INVENTION The present invention provides a method for forming a via for connecting a power supply wiring layer inside a cell and a main power supply wiring layer in order to supply power to a cell. By calculating the maximum current density of the wiring width (or the accompanying reinforcement wiring width), determining the number of vias required based on the maximum current density, and creating as many vias as necessary So that the wiring area is not consumed. Also, by calculating the power consumption of the cells between each main power supply wiring layer and considering the voltage drop,
At an unnecessary portion, a via connecting the main power supply wiring layer and the cell internal power supply wiring layer is not formed.
【0015】[0015]
【発明の実施の形態】本発明にかかわる請求項1の半導
体集積回路装置の設計方法は、基本回路による複数のセ
ルを配置し、この配置された複数のセル間を配線して所
望の集積回路を形成する半導体集積回路装置の設計方法
であって、セル内部電源配線層の配線幅および前記セル
内部電源配線層と幹線電源配線層を接続するヴィアの最
大電流密度に基づいて、必要とするヴィアの数を決定し
て、ヴィアの数を調整するようにしたもので、余計なヴ
ィアの発生を抑えて配線効率の向上を図ることができ
る。According to a first aspect of the present invention, there is provided a method of designing a semiconductor integrated circuit device, comprising arranging a plurality of cells based on a basic circuit and wiring the arranged plurality of cells to form a desired integrated circuit. A method for designing a semiconductor integrated circuit device, comprising: forming a required via based on a wiring width of a cell internal power supply wiring layer and a maximum current density of a via connecting the cell internal power supply wiring layer and a main power supply wiring layer. The number of vias is determined to adjust the number of vias, so that unnecessary vias can be suppressed and wiring efficiency can be improved.
【0016】本発明にかかわる請求項2の半導体集積回
路装置の設計方法は、各幹線電源配線層間のセルの消費
電力を算出し、電圧降下を加味して、セル内部電源配線
層と幹線電源配線層とを接続する必要がない部分のヴィ
アを省くようにしたもので、セル内部電源配線層へのヴ
ィアを省略することにより、配線領域を確保することが
できる。According to a second aspect of the present invention, there is provided a method of designing a semiconductor integrated circuit device, comprising: calculating power consumption of a cell between each main power supply wiring layer; taking into account a voltage drop; The vias in the portions that do not need to be connected to the layers are omitted, and the wiring area can be secured by omitting the vias to the power supply wiring layer inside the cell.
【0017】本発明にかかわる請求項3の半導体集積回
路装置は、上記請求項1の設計方法に対応したもので、
セル内部電源配線層と幹線電源配線層とを接続配線層お
よびヴィアを介して接続する半導体集積回路装置であっ
て、セル内部電源配線層の配線幅における最大電流密度
をaw、ヴィア1個当たりの最大電流密度をav、ヴィ
アの個数をnとして、2*aw≦n*avの条件を満た
す自然数nのうち最小値の個数のヴィアを設けてあり、
余計なヴィアの発生を抑えて配線効率の向上を図ること
ができる。According to a third aspect of the present invention, there is provided a semiconductor integrated circuit device corresponding to the design method of the first aspect.
A semiconductor integrated circuit device for connecting a cell internal power supply wiring layer and a main power supply wiring layer via a connection wiring layer and a via, wherein the maximum current density in the wiring width of the cell internal power supply wiring layer is aw, Assuming that the maximum current density is av and the number of vias is n, the minimum number of vias are provided among natural numbers n satisfying the condition of 2 * aw ≦ n * av,
Wiring efficiency can be improved by suppressing the generation of unnecessary vias.
【0018】本発明にかかわる請求項4の半導体集積回
路装置は、上記請求項2の設計方法に対応したもので、
同一のセル行のセル集合の消費電力の合計がセル内部電
源配線層の消費電力許容値よりも小さく、かつ3本の幹
線電源配線層間におけるセル内部電源配線層の電圧降下
が許容範囲内であるという条件が成り立つときに、3本
のうちの中央の幹線電源配線層とセル内部電源配線層と
の間ではヴィアを省略してあり、2つの幹線電源配線層
間のセル集合を合わせてもセル内部電源配線層だけで電
力供給できる場合には、前記2つの幹線電源配線層間に
位置する幹線電源配線層からセル内部電源配線層へのヴ
ィアを省略することにより、配線領域を確保することが
できる。According to a fourth aspect of the present invention, there is provided a semiconductor integrated circuit device corresponding to the design method of the second aspect.
The sum of the power consumption of the cell sets in the same cell row is smaller than the allowable power consumption of the cell internal power supply wiring layer, and the voltage drop of the cell internal power supply wiring layer between the three main power supply wiring layers is within an allowable range. When the condition is satisfied, the via is omitted between the central main power supply wiring layer and the cell internal power supply wiring layer among the three, and the cell inside even if the cell set between the two main power supply wiring layers is combined When power can be supplied only from the power supply wiring layer, a wiring area can be secured by omitting a via from the main power supply wiring layer located between the two main power supply wiring layers to the cell internal power supply wiring layer.
【0019】以下、本発明にかかわる半導体集積回路装
置の設計方法の具体的な実施の形態を図面に基づいて詳
細に説明する。以下の実施の形態では、半導体集積回路
装置としてスタンダードセル型の設計によるCMOSL
SIを例にあげる。Hereinafter, specific embodiments of a method of designing a semiconductor integrated circuit device according to the present invention will be described in detail with reference to the drawings. In the following embodiments, a CMOS integrated circuit using a standard cell type design will be described as a semiconductor integrated circuit device.
Take SI for example.
【0020】〔実施の形態1〕図1は実施の形態1にか
かわる半導体集積回路装置(スタンダードセル型CMO
SLSI)の設計方法を説明するためのもので、図1
(b)は電源の配線形状を上から見た平面図、図1
(a)は図1(b)におけるi−i線での断面図、図1
(c)は図1(b)におけるii−ii線での断面図であ
る。また、図2(a),(b)はより広い面積範囲で上から見
た平面図である。FIG. 1 shows a semiconductor integrated circuit device (standard cell type CMO) according to a first embodiment.
This is for explaining the design method of SLSI).
FIG. 1B is a plan view of the power supply wiring shape as viewed from above, and FIG.
1A is a cross-sectional view taken along line ii in FIG.
FIG. 2C is a sectional view taken along line ii-ii in FIG. FIGS. 2 (a) and 2 (b) are plan views viewed from above in a wider area range.
【0021】図1、図2(a)において、符号の11は図
面上で水平方向に延在されたスタンダードセル内部の1
層目メタルのセル内部高電位側電源配線層、12は同じ
く平行に水平方向に延在された1層目メタルのセル内部
低電位側電源配線層、13は1つのセル内部高電位側電
源配線層11と1つのセル内部低電位側電源配線層12
との組からなるスタンダードセル行である。In FIG. 1 and FIG. 2A, reference numeral 11 denotes 1 inside a standard cell which extends horizontally in the drawing.
A high-potential-side power wiring layer inside the cell of the first-layer metal, 12 is a low-potential-side power wiring layer inside the cell of the first-layer metal also extending in parallel and in the horizontal direction, and 13 is a high-potential-side power supply wiring inside one cell Layer 11 and low-potential-side power supply wiring layer 12 inside one cell
This is a standard cell row consisting of
【0022】基本回路としてのセルは、その多数個が横
方向で密集する状態で基板上に繰り返しパターンでスタ
ンダードセル行として配列されており、さらにそのスタ
ンダードセル行が縦方向に繰り返しパターンで配列され
ている。個々のセルに対して、一対のセル内部高電位側
電源配線層11とセル内部低電位側電源配線層12とが
接続された状態となっている。The cells as the basic circuit are arranged as standard cell rows in a repeated pattern on the substrate in a state where a large number of cells are densely arranged in the horizontal direction, and the standard cell rows are arranged in a repeated pattern in the vertical direction. ing. A pair of the high-potential-side power supply wiring layer 11 inside the cell and the low-potential-side power supply wiring layer 12 inside the cell are connected to each cell.
【0023】21は図示しない層間絶縁膜を介して形成
された2層目メタルの配線層、51は2層目メタルの配
線層21を1層目メタルのセル内部高電位側電源配線層
11にコンタクトするための1層目2層目間ヴィア、3
1はさらに図示しない層間絶縁膜を介して形成された3
層目メタルの配線層、61は3層目メタルの配線層31
を2層目メタルの配線層21にコンタクトするための2
層目3層目間ヴィアである。Reference numeral 21 denotes a second-layer metal wiring layer formed via an interlayer insulating film (not shown). Reference numeral 51 denotes a second-layer metal wiring layer 21 connected to the first-layer metal internal high-potential power supply wiring layer 11. Via between first layer and second layer for contact, 3
Reference numeral 1 designates 3 further formed via an interlayer insulating film (not shown).
The wiring layer of the third metal layer 61 is the wiring layer 31 of the third metal layer.
To contact the second metal wiring layer 21
This is a via between the third layer and the third layer.
【0024】41はさらに図示しない層間絶縁膜を介し
てスタンダードセル行13の方向に対して直交する図面
上で垂直方向に延在されたVDDの4層目メタルの高電位
側電源配線層、42は同じく平行に垂直方向に延在され
たVSSの4層目メタルの低電位側電源配線層である。7
1は4層目メタルの高電位側電源配線層41を3層目メ
タルの配線層31にコンタクトするための3層目4層目
間ヴィアである。Reference numeral 41 denotes a high-potential power supply wiring layer of a fourth VDD metal layer extending in the vertical direction in the drawing perpendicular to the direction of the standard cell row 13 via an interlayer insulating film (not shown). Reference numeral 42 denotes a low-potential-side power supply wiring layer of a fourth metal layer of V SS which also extends in the vertical direction in parallel. 7
Reference numeral 1 denotes a third-layer / fourth-layer via for contacting the high-potential-side power supply wiring layer 41 of the fourth metal with the wiring layer 31 of the third metal.
【0025】図1(a),(c)の断面図では示されて
いないが、同様に、4層目メタルの低電位側電源配線層
42は3層目4層目間ヴィア72を介して3層目メタル
の配線層にコンタクトしており、その3層目メタルの配
線層は2層目3層目間ヴィア62を介して2層目メタル
の配線層にコンタクトしており、その2層目メタルの配
線層は1層目2層目間ヴィア52を介して1層目メタル
のセル内部低電位側電源配線層12にコンタクトしてい
る。4層目メタルの高電位側電源配線層41と低電位側
電源配線層42とが電源幹線である。なお、高電位側電
源配線層41と低電位側電源配線層42との下方にはセ
ルは配置されていない。Although not shown in the cross-sectional views of FIGS. 1A and 1C, similarly, the low-potential-side power supply wiring layer 42 of the fourth metal layer is provided via the third and fourth interlayer vias 72. The third metal wiring layer is in contact with the third metal wiring layer, and the third metal wiring layer is in contact with the second metal wiring layer via the second and third interlayer vias 62. The wiring layer of the first metal is in contact with the low-potential-side power supply wiring layer 12 inside the cell of the first metal via the via 52 between the first layer and the second layer. The high-potential-side power supply wiring layer 41 and the low-potential-side power supply wiring layer 42 of the fourth metal are power supply trunk lines. Note that no cells are arranged below the high-potential-side power supply wiring layer 41 and the low-potential-side power supply wiring layer 42.
【0026】4層目メタルの高電位側電源配線層41に
供給された電流は、3層目4層目間ヴィア71→3層目
メタルの配線層31→2層目3層目間ヴィア61→2層
目メタルの配線層21→1層目2層目間ヴィア51→1
層目メタルのセル内部高電位側電源配線層11を介して
スタンダードセルの高電位側電源端子に供給され、スタ
ンダードセルを駆動する。スタンダードセルの低電位側
電源端子からの電流は、1層目メタルのセル内部低電位
側電源配線層12→1層目2層目間ヴィア52→2層目
メタルの配線層→2層目3層目間ヴィア62→3層目メ
タルの配線層→3層目4層目間ヴィア72を介して4層
目メタルの低電位側電源配線層42へと流れる。The current supplied to the high-potential-side power supply wiring layer 41 of the fourth-layer metal is changed from the third-layer fourth-layer via 71 to the third-layer metal wiring layer 31 → the second-layer third-layer via 61. → Second-layer metal wiring layer 21 → First-layer second-layer via 51 → 1
It is supplied to the high-potential-side power supply terminal of the standard cell via the high-potential-side power supply wiring layer 11 inside the cell of the layer metal, and drives the standard cell. The current from the low potential side power supply terminal of the standard cell is the low potential side power supply wiring layer 12 inside the cell of the first layer metal → via 52 between the first layer and the second layer → the wiring layer of the second layer metal → the second layer 3 It flows to the low-potential-side power supply wiring layer 42 of the fourth metal via the vias 62 between the third layers → the wiring layer of the third metal → the vias 72 between the third and fourth layers.
【0027】1行分のスタンダードセル行13につい
て、その1本のセル内部高電位側電源配線層11の実配
線幅における最大電流密度をawとすると、4層目メタ
ルの高電位側電源配線層41からはセル内部高電位側電
源配線層11に対して上下のヴィア群を介して左右両方
向に電流が分流するので、高電位側電源配線層41の実
配線幅から供給される最大電流密度は2倍の2*awと
なる。Assuming that the maximum current density in the actual wiring width of one cell internal high-potential-side power supply wiring layer 11 in one standard cell row 13 is aw, the fourth-layer metal high-potential-side power supply wiring layer Since the current flows in the left and right directions from the cell internal high-potential power supply wiring layer 11 via the upper and lower via groups to the cell internal high-potential power supply wiring layer 11, the maximum current density supplied from the actual wiring width of the high-potential power supply wiring layer 41 is 2 * aw which is twice as large.
【0028】すなわち、高電位側電源配線層41からセ
ル内部高電位側電源配線層11に電流を供給するために
は、各層間のヴィア71,61,51としては最大電流
密度2*awの電流を流せるに足るヴィア数で十分であ
り、それ以上のヴィアを設けても無駄である。That is, in order to supply a current from the high-potential-side power supply wiring layer 41 to the cell-side high-potential-side power supply wiring layer 11, the vias 71, 61, 51 between the layers have a maximum current density of 2 * aw. It is enough to have enough vias to pass through, and it is useless to provide more vias.
【0029】このことに基づいて、本実施の形態1にお
いては、図示のとおり、4層目メタルの高電位側電源配
線層41の線幅の一杯にはヴィアを設けず、必要な数と
して各層間とも必要最小限の数のヴィア71,61,5
1を設けてある(図示の例では、各層間ともヴィアの個
数を3個としている)。Based on this, in the first embodiment, as shown in the figure, no via is provided in the line width of the high-potential-side power supply wiring layer 41 of the fourth metal layer, The minimum number of vias 71, 61, 5 required between layers
1 (in the illustrated example, the number of vias is three in each layer).
【0030】ヴィア1個当たりの最大電流密度をavと
し、ヴィアの個数をnとすると、2*aw≦n*avの
条件を満たす自然数nのうち最小のものをヴィアの必要
個数として定めればよい。この個数でのヴィアにおいて
電流のボトルネック(隘路)は生じない。すなわち、エ
レクトロマイグレーションエラーを発生させないです
む。Assuming that the maximum current density per via is av and the number of vias is n, the minimum natural number n satisfying the condition of 2 * aw ≦ n * av is determined as the required number of vias. Good. No current bottleneck occurs in this number of vias. That is, it is not necessary to cause an electromigration error.
【0031】従来の技術の図7、図8の場合と単純に比
較すると、従来の技術の場合は各層間ともヴィア71,
61,51の個数を高電位側電源配線層41の実配線幅
の一杯までの範囲に対応する最大の個数(図示の例では
5個)としていたのに対して、本実施の形態1の場合は
各層間ともヴィア71,61,51の個数をそれよりも
少ない必要最小限まで(図示の例では3個まで)減少さ
せているので、ヴィアが存在しなくなったスペースにお
いて垂直方向・水平方向の配線経路を新たに確保するこ
とができる。Compared with the prior art shown in FIGS. 7 and 8 simply, in the conventional art, the vias 71,
In contrast to the case where the number of 61 and 51 is the maximum number (5 in the example shown) corresponding to the range up to the full wiring width of the high-potential-side power supply wiring layer 41, in the case of the first embodiment Has reduced the number of vias 71, 61, 51 to the required minimum (three in the example shown) in each layer, so that the vertical and horizontal directions can be reduced in the space where the vias are no longer present. A new wiring path can be secured.
【0032】また、図2(b)に示すように、ヴィアの数
を少なくする際に間を空けることも考えられる。Further, as shown in FIG. 2B, it is conceivable to make an interval when reducing the number of vias.
【0033】次に、実施の形態1にかかわる半導体集積
回路装置の設計方法の手順を図3のフローチャートに従
って説明する。Next, the procedure of the method of designing a semiconductor integrated circuit device according to the first embodiment will be described with reference to the flowchart of FIG.
【0034】まず、自動配置配線に先立って、各配線層
やヴィアの最大電流密度情報をもつテクノロジファイル
101とスタンダードセル内部の電源の形状情報(実配
線幅など)をもつセルライブラリ102を入力する。次
に電源幹線である高電位側電源配線層41と低電位側電
源配線層42の配線103を行い、スタンダードセルの
配置処理104を行う。First, prior to the automatic placement and routing, a technology file 101 having the maximum current density information of each wiring layer and via and a cell library 102 having the shape information of the power supply inside the standard cell (such as the actual wiring width) are input. . Next, wiring 103 of the high-potential-side power supply wiring layer 41 and the low-potential-side power supply wiring layer 42, which are power supply trunk lines, is performed, and standard cell arrangement processing 104 is performed.
【0035】ここで、スタンダードセル内部電源に補強
電源が施されている場合にはその分の補強配線幅も考慮
して、水平方向のセル内部高電位側電源配線層11に対
する最大電流密度を、前記のテクノロジファイル101
とセルライブラリ102からの情報を基にして配線幅と
単位断面積当たりの最大電流密度を掛け合わせることに
よって計算して算出し、上記で説明したように2*aw
≦n*avを満たす自然数nの中で最小のnを求めるこ
とにより、必要最小限となるヴィアの数の算出105を
行う。Here, when the reinforcing power supply is applied to the internal power supply of the standard cell, the maximum current density with respect to the high-potential power supply wiring layer 11 inside the cell in the horizontal direction is taken into consideration in consideration of the reinforcing wiring width. The above technology file 101
And the maximum current density per unit cross-sectional area based on information from the cell library 102 and the information from the cell library 102, and 2 * aw as described above.
By calculating the minimum n among the natural numbers n satisfying ≦ n * av, calculation 105 of the minimum number of vias is performed.
【0036】次に算出した必要最小限の数のヴィアを使
用して、電源幹線とスタンダードセルの内部電源との前
述した構造に従っての接続106を行う。以降は、通常
のレイアウト処理と同様に配線処理107以下へと進
む。Next, using the calculated minimum number of vias, connection 106 between the power supply trunk line and the internal power supply of the standard cell is made according to the above-described structure. Thereafter, similarly to the normal layout processing, the process proceeds to the wiring processing 107 and thereafter.
【0037】〔実施の形態2〕実施の形態2はヴィアの
省略(間引き)にかかわるものである。[Second Embodiment] A second embodiment relates to omission (thinning-out) of vias.
【0038】まず、実施の形態2に対する比較例を図5
に基づいて説明する。First, a comparative example of the second embodiment is shown in FIG.
It will be described based on.
【0039】図5に示す半導体集積回路装置において
は、半導体プロセスが微小化してスタンダードセルのセ
ル内部高電位側電源配線層11およびセル内部低電位側
電源配線層12が細くなっていることに対応して、電源
幹線としての高電位側電源配線層41と低電位側電源配
線層42の実配線幅をより細くしながら、高電位側電源
配線層41と低電位側電源配線層42との隣接ピッチを
広げるとともに、使用本数を増やしたものである。In the semiconductor integrated circuit device shown in FIG. 5, the high-potential power supply wiring layer 11 inside the cell and the low-potential power supply wiring layer 12 inside the cell of the standard cell are thinned due to the miniaturization of the semiconductor process. Then, while narrowing the actual wiring width of the high-potential-side power supply wiring layer 41 and the low-potential-side power supply wiring layer 42 as power supply trunk lines, the adjoining of the high-potential-side power supply wiring layer 41 and the low-potential-side power supply wiring layer 42 is reduced. The pitch has been expanded and the number used has been increased.
【0040】図5において、符号の11は図面上で水平
方向に延在されたスタンダードセル内部の1層目メタル
のセル内部高電位側電源配線層、12は同じく平行に水
平方向に延在された1層目メタルのセル内部低電位側電
源配線層、13は1つのセル内部高電位側電源配線層1
1と1つのセル内部低電位側電源配線層12との組から
なるスタンダードセル行、41はスタンダードセル行1
3の方向に対して直交する図面上で垂直方向に延在され
た4層目メタルの高電位側電源配線層、42は同じく平
行に垂直方向に延在された4層目メタルの低電位側電源
配線層、71,61,51は高電位側電源配線層41側
の各層間のヴィア、72,62,52は低電位側電源配
線層42側の各層間のヴィアである。In FIG. 5, reference numeral 11 denotes a high-potential-side power supply wiring layer inside the standard metal inside the standard cell, which extends horizontally in the drawing, and reference numeral 12 also extends in the horizontal direction in the same manner. The first-level metal internal low-potential-side power supply wiring layer 13 is a single-cell internal high-potential-side power supply wiring layer 1
1 is a standard cell row composed of a set of one cell internal low potential side power supply wiring layer 12 and 41 is a standard cell row 1
The fourth-layer metal high-potential-side power supply wiring layer extending in the vertical direction on the drawing orthogonal to the direction 3; 42 is the low-potential side of the fourth-layer metal also extending in the vertical direction. Power supply wiring layers, 71, 61, and 51 are vias between the layers on the high potential side power supply wiring layer 41 side, and 72, 62, and 52 are vias between the layers on the low potential side power supply wiring layer 42 side.
【0041】図5の半導体集積回路装置においては、図
示の面積範囲内で3本図示された高電位側電源配線層4
1のすべてと4本図示されたセル内部高電位側電源配線
層11のすべての交差部においてヴィア71,61,5
1が設けられ、3本図示された低電位側電源配線層42
のすべてと4本図示されたセル内部低電位側電源配線層
12のすべての交差部においてヴィア72,62,52
が設けられている。In the semiconductor integrated circuit device shown in FIG. 5, three high-potential-side power supply wiring layers 4 shown in the area shown in FIG.
1 and four vias 71, 61, 5 at all the intersections of the illustrated high-potential-side power supply wiring layer 11 inside the cell.
1 and three low-potential-side power supply wiring layers 42 shown in FIG.
And vias 72, 62, 52 at all the intersections of the four cell internal low potential side power supply wiring layers 12 shown in FIG.
Is provided.
【0042】この比較例に対する本実施の形態2の場合
は次のように構成する。これを図4を用いて説明する。
図5におけるのと同じ符号については実施の形態2の図
4においても同一要素を示すので、ここでは説明を省略
する。In the case of the second embodiment with respect to this comparative example, the configuration is as follows. This will be described with reference to FIG.
The same reference numerals as in FIG. 5 denote the same elements in FIG. 4 of the second embodiment, and a description thereof will not be repeated.
【0043】実施の形態2に特有の構成は次のとおりで
ある。同一のスタンダードセル行13に配置されている
スタンダードセル集合において、その集合の消費電力の
合計がセル内部高電位側電源配線層11の消費電力許容
値よりも小さく、かつ3本の高電位側電源配線層41間
におけるセル内部高電位側電源配線層11の電圧降下が
許容範囲内であれば、3本のうちの中央の高電位側電源
配線層41とセル内部高電位側電源配線層11とを接続
するための各層間のヴィア71,61,51を省略する
ことができ、これにより配線経路をさらに広く確保する
ことができる。The configuration specific to the second embodiment is as follows. In a set of standard cells arranged in the same standard cell row 13, the total power consumption of the set is smaller than the allowable power consumption value of the high potential side power supply wiring layer 11 inside the cell, and the three high potential side power If the voltage drop of the cell internal high-potential power supply wiring layer 11 between the wiring layers 41 is within an allowable range, the central high-potential power supply wiring layer 41 and the cell internal high-potential power supply wiring layer 11 of the three The vias 71, 61, and 51 between the respective layers for connecting the wirings can be omitted, and thereby a wider wiring path can be secured.
【0044】低電位側電源配線層42とセル内部低電位
側電源配線層12とを接続するヴィア72,62,52
についても同様の条件で省略することができる。ヴィア
71,61,51またはヴィア72,62,52の省略
領域を破線e1 ,e2 で囲んで示す。Vias 72, 62, 52 for connecting low-potential-side power supply wiring layer 42 to cell-side low-potential-side power supply wiring layer 12.
Can be omitted under the same conditions. Shows surrounds the omission region of the via 71,61,51 or via 72,62,52 by broken lines e 1, e 2.
【0045】次に、実施の形態2にかかわる半導体集積
回路装置の設計方法の手順を図6のフローチャートに従
って説明する。Next, the procedure of the method for designing a semiconductor integrated circuit device according to the second embodiment will be described with reference to the flowchart of FIG.
【0046】まず、自動配置配線に先立って、各配線層
やヴィアの最大電流密度情報をもつテクノロジファイル
201とスタンダードセル内部の電源の形状情報(実配
線幅など)およびスタンダードセルにおける消費電力情
報をもつセルライブラリ202を入力する。First, prior to the automatic placement and routing, the technology file 201 having the maximum current density information of each wiring layer and via, the shape information of the power supply inside the standard cell (such as the actual wiring width) and the power consumption information in the standard cell are stored. The user inputs the cell library 202 having the information.
【0047】次に、スタンダードセル内部電源およびそ
れに伴う補強配線がある場合にはそれも含めた配線抵抗
を求め、その配線における電圧降下を考慮して3本以上
の高電位側電源配線層41または低電位側電源配線層4
2である電源幹線間においての電圧降下後の電圧値がセ
ルの動作許容最小電圧よりも大きくなる間隔の算出20
3を行う。Next, if there is a standard cell internal power supply and its associated reinforcing wiring, the wiring resistance including the wiring is determined, and three or more high-potential-side power supply wiring layers 41 or more are provided in consideration of the voltage drop in the wiring. Low potential side power supply wiring layer 4
Calculating the interval 20 in which the voltage value after the voltage drop between the power supply main lines, which is 2, is larger than the minimum operation allowable voltage of the cell 20
Perform Step 3.
【0048】つまり、水平方向のセル内部高電位側電源
配線層11の電圧降下によってセルの動作許容最小電圧
となる間隔の半分以下の間隔で電源幹線としての高電位
側電源配線層41と低電位側電源配線層42の配線を行
う。That is, the high-potential-side power supply wiring layer 41 as a power supply trunk line and the low-potential-side power-supply line 41 are spaced at intervals equal to or less than half the interval at which the cell operates at a minimum allowable voltage due to a voltage drop in the cell internal high-potential-side power supply layer 11 The wiring of the side power supply wiring layer 42 is performed.
【0049】これにより図4の例の場合、その一番上の
行において、左端、中央および右端の高電位側電源配線
層41とセル内部高電位側電源配線層11とを接続する
ヴィア71,61,51群のうちどれか1つが無くなっ
ても他の電源幹線から供給される電圧だけで十分セルが
動作するような配線になる。Thus, in the case of the example of FIG. 4, in the uppermost row, the vias 71 connecting the high-potential power supply wiring layer 41 at the left end, the center, and the right end to the high-potential power supply wiring layer 11 inside the cell, Even if any one of the groups 61 and 51 disappears, the wiring is such that the cell can operate sufficiently with only the voltage supplied from the other power supply main line.
【0050】次に、電源幹線である高電位側電源配線層
41と低電位側電源配線層42の配線204を行い、ス
タンダードセルの配置処理205を行う。次に電源幹線
とスタンダードセルの内部電源との前述した構造に従っ
ての接続206を行う。次に、テクノロジファイル20
1およびセルライブラリ202の情報とスタンダードセ
ル配置205による配置結果から各電源幹線間毎に同一
スタンダードセル行のスタンダードセルの消費電力の合
計207を行う。Next, wiring 204 of the high-potential-side power supply wiring layer 41 and the low-potential-side power supply wiring layer 42, which are power supply trunk lines, is performed, and standard cell placement processing 205 is performed. Next, the connection 206 between the power supply main line and the internal power supply of the standard cell is performed according to the above-described structure. Next, the technology file 20
1 and the cell library 202 and the arrangement result by the standard cell arrangement 205, the total power consumption 207 of the standard cells in the same standard cell row is performed for each power supply main line.
【0051】次に、同一スタンダードセル行において電
源幹線を挟んだ隣り合わせのスタンダードセル集合の消
費電力合計がスタンダードセル内部電源の消費電力許容
値よりも小さい場合に2つのスタンダードセル集合に挟
まれた電源幹線との接続のためのヴィアの削除208を
行う。Next, when the total power consumption of adjacent standard cell sets across the power supply trunk line in the same standard cell row is smaller than the allowable power consumption of the standard cell internal power supply, the power supply sandwiched between the two standard cell sets A via is deleted 208 for connection to the main line.
【0052】図4の例の場合は、左端、中央および右端
の高電位側電源配線層41に挟まれた左右のスタンダー
ドセル集合それぞれにおいて、各集合毎に消費電力を合
計し、左右のセル集合の消費電力の合計がスタンダード
セル内部電源によって供給できる消費電力よりも小さい
場合に中央の電源配線との接続のためのヴィア71,6
1,51を省略する。以降は、通常のレイアウト処理と
同様に配線処理209以下へと進む。In the case of the example of FIG. 4, in each of the left and right standard cell sets sandwiched between the left, center and right high potential side power supply wiring layers 41, the power consumption is totaled for each set, and the left and right cell sets are summed. Is smaller than the power consumption that can be supplied by the standard cell internal power supply, vias 71, 6 for connection to the central power supply wiring
1, 51 are omitted. Thereafter, the process proceeds to the wiring process 209 and below in the same manner as the normal layout process.
【0053】なお、必要に応じて、実施の形態1の技術
と実施の形態2の技術を組み合わせて実施することも可
能である。It is to be noted that the technique of the first embodiment and the technique of the second embodiment can be combined as needed.
【0054】[0054]
【発明の効果】本発明は、以上説明したように、幹線電
源配線層とセル内部電源配線層とが交差する半導体集積
回路装置において、本来不必要な部分に作成されるヴィ
アを一定のアルゴリズムに従って削減することにより、
複数配線層において従来デッドスペースとなっていた部
分に新たに配線経路を確保することができ、配線効率を
向上させることができる。As described above, according to the present invention, in a semiconductor integrated circuit device in which a main power supply wiring layer and a cell internal power supply wiring layer intersect, a via formed in an originally unnecessary portion is formed according to a predetermined algorithm. By reducing,
A new wiring path can be secured in a portion where a dead space has conventionally been formed in a plurality of wiring layers, and wiring efficiency can be improved.
【図1】 本発明の実施の形態1にかかわる半導体集積
回路装置(スタンダードセル型CMOSLSI)の設計
方法を説明するためのもので、図1(b)は電源の配線
形状を上から見た平面図、図1(a)は図1(b)にお
けるi−i線での断面図、図1(c)は図1(b)にお
けるii−ii線での断面図FIG. 1 is a view for explaining a method of designing a semiconductor integrated circuit device (standard cell type CMOS LSI) according to a first embodiment of the present invention, and FIG. 1 (b) is a plan view of a power supply wiring shape viewed from above; 1A is a sectional view taken along line ii in FIG. 1B, and FIG. 1C is a sectional view taken along line ii-ii in FIG.
【図2】 図1(b)に対応した部分をより広い面積範
囲で見た平面図FIG. 2 is a plan view of a portion corresponding to FIG. 1B in a wider area range.
【図3】 実施の形態1にかかわる半導体集積回路装置
の設計方法の手順を示すフローチャートFIG. 3 is a flowchart showing a procedure of a method for designing a semiconductor integrated circuit device according to the first embodiment;
【図4】 本発明の実施の形態2にかかわる半導体集積
回路装置(スタンダードセル型CMOSLSI)の設計
方法を説明するヴィア省略箇所を強調して示す平面図FIG. 4 is a plan view showing a method of designing a semiconductor integrated circuit device (standard cell type CMOS LSI) according to a second embodiment of the present invention, in which a via omitted portion is emphasized;
【図5】 実施の形態2に対する比較例の半導体集積回
路装置の平面図FIG. 5 is a plan view of a semiconductor integrated circuit device of a comparative example with respect to the second embodiment;
【図6】 実施の形態2にかかわる半導体集積回路装置
の設計方法の手順を示すフローチャートFIG. 6 is a flowchart showing a procedure of a method for designing a semiconductor integrated circuit device according to the second embodiment;
【図7】 従来の技術にかかわる半導体集積回路装置
(スタンダードセル型CMOSLSI)の設計方法を説
明するためのもので、図7(b)は電源の配線形状を上
から見た平面図、図7(a)は図7(b)におけるi−
i線での断面図、図7(c)は図7(b)におけるii−
ii線での断面図7A and 7B are diagrams for explaining a method of designing a semiconductor integrated circuit device (standard cell type CMOS LSI) according to the related art, and FIG. 7B is a plan view of a power supply wiring shape viewed from above; (A) is i- in FIG. 7 (b).
FIG. 7C is a cross-sectional view taken along the line i, and FIG.
Cross section at line ii
【図8】 図7(b)に対応した部分をより広い面積範
囲で見た平面図FIG. 8 is a plan view of a portion corresponding to FIG. 7B in a wider area range.
11……セル内部高電位側電源配線層(セル内部電源配
線層) 12……セル内部低電位側電源配線層(セル内部電源配
線層) 13……スタンダードセル行 21……2層目メタルの配線層 31……3層目メタルの配線層 41……高電位側電源配線層(幹線電源配線層) 42……低電位側電源配線層(幹線電源配線層) 51……1層目2層目間ヴィア 52……1層目2層目間ヴィア 61……2層目3層目間ヴィア 62……2層目3層目間ヴィア 71……3層目4層目間ヴィア 72……3層目4層目間ヴィア11 High-potential-side power supply wiring layer inside the cell (cell internal power supply wiring layer) 12 Low-potential-side power supply wiring layer inside the cell (cell internal power supply wiring layer) 13 Standard cell row 21 Second metal layer Wiring layer 31 Third metal wiring layer 41 High-potential power wiring layer (main power wiring layer) 42 Low-potential power wiring layer (main power wiring layer) 51 First two-layer Mesa via 52: Via between the first and second layers 61: Via between the second and third layers 62 ... Via between the second and third layers 71 ... Via between the third and fourth layers 72 ... Via between 3rd layer and 4th layer
Claims (4)
の配置された複数のセル間を配線して所望の集積回路を
形成する半導体集積回路装置の設計方法であって、セル
内部電源配線層の配線幅および前記セル内部電源配線層
と幹線電源配線層を接続するヴィアの最大電流密度に基
づいて、必要とするヴィアの数を決定して、ヴィアの数
を調整するようにした半導体集積回路装置の設計方法。1. A method for designing a semiconductor integrated circuit device, comprising arranging a plurality of cells based on a basic circuit, and arranging the plurality of arranged cells to form a desired integrated circuit. A semiconductor integrated circuit that determines the number of vias required and adjusts the number of vias based on the wiring width of the cell and the maximum current density of the via connecting the power supply wiring layer inside the cell and the main power supply wiring layer How to design the device.
算出し、電圧降下を加味して、セル内部電源配線層と幹
線電源配線層とを接続する必要がない部分のヴィアを省
くようにした半導体集積回路装置の設計方法。2. A method of calculating power consumption of a cell between each main power supply wiring layer, and taking into account a voltage drop, to omit vias at portions where it is not necessary to connect the cell internal power supply wiring layer and the main power supply wiring layer. Of designing a semiconductor integrated circuit device.
を接続配線層およびヴィアを介して接続する半導体集積
回路装置であって、セル内部電源配線層の配線幅におけ
る最大電流密度をaw、ヴィア1個当たりの最大電流密
度をav、ヴィアの個数をnとして、2*aw≦n*a
vの条件を満たす自然数nのうち最小値の個数のヴィア
を設けてある半導体集積回路装置。3. A semiconductor integrated circuit device for connecting a cell internal power supply wiring layer and a main power supply wiring layer via a connection wiring layer and a via, wherein a maximum current density in a wiring width of the cell internal power supply wiring layer is aw, Assuming that the maximum current density per via is av and the number of vias is n, 2 * aw ≦ n * a
A semiconductor integrated circuit device provided with vias having the minimum number of natural numbers n satisfying the condition v.
計がセル内部電源配線層の消費電力許容値よりも小さ
く、かつ3本の幹線電源配線層間におけるセル内部電源
配線層の電圧降下が許容範囲内であるという条件が成り
立つときに、3本のうちの中央の幹線電源配線層とセル
内部電源配線層との間ではヴィアを省略してある半導体
集積回路装置。4. The total power consumption of a cell set in the same cell row is smaller than the allowable power consumption of the cell internal power supply wiring layer, and the voltage drop of the cell internal power supply wiring layer between the three main power supply wiring layers is reduced. A semiconductor integrated circuit device in which a via is omitted between a central main power supply wiring layer and a cell internal power supply wiring layer among the three main power supply wiring layers when a condition of being within an allowable range is satisfied.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10238606A JP2000068383A (en) | 1998-08-25 | 1998-08-25 | Design method for semiconductor integrated circuit device and the semiconductor integrated circuit device |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10238606A JP2000068383A (en) | 1998-08-25 | 1998-08-25 | Design method for semiconductor integrated circuit device and the semiconductor integrated circuit device |
Publications (1)
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