JPS6244835A

JPS6244835A - マイクロ・プロセツサ

Info

Publication number: JPS6244835A
Application number: JP60184118A
Authority: JP
Inventors: Noriyuki Takei; 宣幸武井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-23
Filing date: 1985-08-23
Publication date: 1987-02-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、コンピュータにおけるプロセッサ技術さら
には半導体集積回路化されたマイクロ・コンピュータの
プロセッサに適用して特に有効な技術に関するもので、
例えばシングルチップ型マイクロ・コンピュータに適用
して有効な技術に関するものである。

〔背景技術〕

プロセッサ部を半導体集積回路化してなるコンピュータ
、いわゆるマイクロ・コンピュータは、例えば、日経マ
グロウヒル社発行１日経エレクトロニクス・ブックス　
エレクトロニクス・イノベーションズＪ　１９８１年４
月２０日発行、１５９〜１８５頁などに、その誕生と発
展の経過が載っている。

ところで、この種のマイクロ・コンピュータにおいて、
そのプロセッサ部の内部構成方式には、ランダム・ロジ
ック方式のものとマイクロ・プログラム方式のものとが
ある。

第３図は、ランダム・ロジック方式のプロセッサ１０の
概要を示す。同図に示すプロセッサ１０は、命令レジス
タ１、制御部２Ａ、命令実行ユニット３などを有し、命
令レジスタ１に読み込まれた命令に基づいて命令実行ユ
ニット３の動作を制御するように構成されている。なお
、ＬＬはアドレスバス、Ｌ２はデータバス、Ｌ３は制御
バスをそれぞれ示す。

ここで、マイクロ・プログラム方式では、その制御部２
人がランダム・ロジックによって構成され、命令実行ユ
ニット３の動作を論理回路網によってハードウェア的に
制御するようにガっている。

このランダム・ロジック方式は、例えば８００８や８０
８０等の型番で代表される初期の頃のプロセッサに多く
採用されている。

このランダム・ロジック方式の長所は、素子の利用効率
を高めることが可能であって、一旦最適な設計が行われ
れば、比較的小面積の半導体チップ上に低コストに構成
することが可能になる。

反対に、その短所は、その長所を引き出せるような最適
な設計が非常に難しく、その設計には職人芸的な高度の
技術と勘を要する。しかも、その設計には、非常に膨大
な時間と労力を必要とする。

このため、例えば、顧客の要求に応じて細かな仕様の変
更を行う、といったことはほとんど不可能である。

第４図は、マイクロ・プログラム方式のプロセッサ１０
の概要を示す。同図に示すプロセッサ１０は、基本的に
は、上述したランダム・ロジック方式のものと同様であ
って、命令レジスタ１、制御部（命令解析部）２Ｂ１命
令実行ユニット３などを有し、命令レジスタ１に読み込
まれた命令に基づいて命令実行ユニット３の動作を制御
するように構成されている。Ｌｌはアドレスバス、Ｌ２
はデータバス、Ｌ３は制御パスをそれぞれ示す。

ただし、このマイクロ・プログラム方式では、その制御
部２Ｂが、ランダム・ロジックではなく、内蔵Ｒ，ＯＭ
に予め書き込まれたマイクロ・プログラムを実行するこ
とによって、上記命令実行ユニット３の動作を制御する
ように構成されている。

その制御部２人は命令解析部とも呼ばれ、ＲＯＭを主体
にして構成されている。そして、そのＲＯＭ０書込内容
、いわゆるマイクロ・プログラムによってプロセッサの
命令動作がソフトウェア的に実行されるようになってい
る。このランダム・ロジック方式は、例えば６８０００
シリーズの型番で代表される最近の高機能型プロセッサ
に多く採用されている。

このマイクロ・プログラム方式の長所は、制御部２Ｂが
主にＲＯＭによって構成されていることから、その構成
が規則的であシ、そのＲＯＭＫ書き込まれるマイクロ・
プログラムをソフトウェア的に変更することによって、
ハードウェア的な変更をｔｌとんど要しないで、種々の
仕様のプロセッサを比較的簡単に作ることができる。

反対に、その短所は、素子の利用効率が概して低く、こ
のためランダム・ロジック方式のものに比べると、どう
してもそのハードウェア的な構成が大規模になって、大
きなチップ面積を必要とする。従って、そのコストも、
ランダム・ロジック方式のものに比べると割高に外って
しまう。このため、ＲＯＭやＲＡＭなどを一緒に内蔵す
るシングルチップ型マイクロ・コンビーータには適さな
い。

以上のように、従来のランダム・ロジック方式のプロセ
ッサあるいはマイクロ・プログラム方式のプロセッサは
、一方はハードウェアの利用効率が良くて低コストかつ
小規模に構成するのに適しているが、きめ細かな仕様の
変更に対応することが難しく、他方はきめ細かな仕様の
変更にもソフトウェア的に簡単に対応できるが、ハード
ウェアの利用効率が悪くて低コストかつ小規模に構成す
るのには適さない、という背反する問題点のあることが
本発明者によって明らかとされた。

〔発明の目的〕

この発明の目的は、ハードウェアの利用効率が比較的曳
くて低コストかつ小規模に構成するのに適するとともに
、きめ細かな仕様の変更にもソフトウェア的に簡単に対
応できるようにしたプロセッサ技術を提供することにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。

すなわち、命令実行部の動作を制御する制御部を２つに
分割し、一方をランダム・ロジック方式の構成として、
これに基本的な命令を担わせるとともに、他方をマイク
ロ・プログラム方式の構成として、これに応用的な命令
を担わせるように構成することによシ、ハードウェアの
利用効率が比較的良くて低コストかつ小規模に構成する
のにも適するとともに、きめ細かな仕様の変更にもソフ
トウェア的に簡単に対応できるようにしたプロセッサを
可能にする、という目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一符号は同一あるいは相当部分を
示す。

第１図はこの発明が適用されたマイクロ・プロセッサの
一実施例を示す。

同図に示すプロセッサ１０は、基本的には、前述したも
のと同様に、命令レジスタ１、制御部２Ａ。

２Ｂ、命令実行ユニット３などを有ｌ−７、命令レジス
タ１に読み込まれた命令に基づいて命令実行ユニット３
の動作を制御するように構成されている。

なお、Ｌｌはアドレスバス、Ｌ２はデータバス、Ｌ３は
制御バスをそれぞれ示す。

ここで、命令実行ユニット３の動作を制御する制御部は
、第１．第２の２つの制御部２Ａ、２Ｂに分けて構成さ
れている。第１の制御部２人は、論理回路網によるラン
ダム・ロジック方式によって構成され、第２の制御部（
命令解析部）２Ｂは、ＲＯＭを用いたマイクロ・プログ
ラム方式によって構成されている。この２つの制御部２
Ａ、２Ｂは命令実行ユニット３を間に挾んで互いに対抗
するように配置され、それぞれに命令実行ユニット３の
動作を制御するように構成されている。

一方、マイクロ・プロセッサ１０内部にて実行される一
連の命令群は、基本的な命令からなる第１の命令群と応
用的な命令からなる第２の命令群とに分けられ、第１の
命令群は第１の制御部２Ａによって、第２の命令群は第
２の制御部２Ｂによってそれぞれに解読されるようにな
っている。そして、第１の命令群に基づく上記命令実行
ユニット３の制御を第１の制御部２人に担わせるととも
に、第２の命令群に基づく上記命令実行ユニット３の制
御を第２の制御部２Ｂに担わせるようにしである。

以上のような構成としたことによシ、例えばシングルチ
ップ型マイクロ・コンピュータのプロセッサ部の仕様を
顧客の注文に応じてきめ細かに変更したい場合には、第
２の制御部２人のマイクロ・プログラムをソフトウェア
的に変更するだけでもって簡単に対応することができる
。この場合、その第２の制御部２人は、上述したように
、応用的な命令だけを担えるように構成すればよいので
、そのハードウェア的な構成規模は、すべての命令を担
う場合に比べて、大幅に縮小することができる。他方、
基本的な命令を担う第１の制御部２人については、ラン
ダム・ロジック方式によって、そのハードウェア的な構
成が最適化によって小規模化されている。これによシ、
第１の制御部２人と第２の制御部２Ｂの２つを同時に設
けても、その両者を合わせた制御部全体のハードウェア
構成は、その全部をマイクロ・プログラム方式テ構成す
る場合よシも大幅に小規模にすることができる。

以上のようにして、ランダム・ロジック方式とマイクロ
・プログラム方式のそれぞれの短所が互いに補われて、
それぞれの長所だけが共に両立して活されるようになる
。そして、これによって、ハードウェアの利用効率が比
較的良くて低コストかつ小規模に構成するのにも適する
とともに、きめ細かな仕様の変更にもソフトウェア的に
簡単に対応できるマイクロ・プロセッサを実現すること
ができるようになる。

第２図は上述したプロセッサ（ＣＰＵ）１０を、ＲＯＭ
Ｉ　１、ＲＡＭＩ２、入出力ボート（Ｉｌｏ）２０など
ともに、同一の半導体チップ内に形成したシングルチッ
プ型マイクロ・コンピュータ１００の構成例を示す。同
図に示すようなシングルチップ型マイクロ・コンピータ
１００は、上述したプロセッサ１０を採用することによ
り、種々多様な仕様のものを低コストに構成することが
できるようになる。

〔効果〕

（１）マイクロ・プロセッサにおいて命令実行部の動作
を制御する制御部を２つに分割し、一方をランダム・ロ
ジック方式の構成とし、他方をマイクロ・プログラム方
式の構成として、両者を併用する構成とすることによシ
、ハードウェアの利用効率が比較的良くて低コストかつ
小規模に構成するのにも適するとともに、きめ細かな仕
様の変更にもソフトウェア的に簡単に対応できるプロセ
ッサを可能になる、という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、１つの命令を
実行する複数のステップを２つに分割し各分割ステップ
を上記２種類の制御部２Ａ、２Ｂに振り分けて処理させ
るようにしてもよい。その−例を第５図（ａ）　、　（
ｂｌに示す。

第５図（ａ）および（ｂ）はそれぞれ１つの命令であり
、（ａ）のイミディエートモードはオペコードの後につ
づく１〜２バイト中に被演算データが入っているもので
アシ、エクステントモードはオペコードの後に続く１〜
４バイト中に被演算データの入っているアドレス（実効
アドレス）が入っているものである。このようにアドレ
ッシングモードは直接アドレス、間接アドレス等積々あ
るのでアドレシングモード解析部■はマイクロ・プログ
ラムで行なって柔軟性を持たせ、ロード、ストア、加算
。

減算等の命令の実際の動作を行う部分■はランダム・ロ
ジックで行うようにするものである。

〔利用分野〕

以上、本発明者によってなされた発明をその背景となっ
た利用分野であるシングルチップ型マイクロ・コンピュ
ータの技術に適用した場合について説明したが、それに
限定されるものではなく、例えばマルチチップ型マイク
ロ・コンピュータの技術などにも適用できる。

【図面の簡単な説明】

第１図はこの発明が適用されたマイクロ・プロセッサの
一実施例を示すブロック図、第２図は第１図のプロセッサが利用されるシングルチッ
プ型マイクロ・コンピュータの構成例を示すブロック図
、第３図は従来のランダム・ロジック方式によるマイクロ
・プロセッサの構成を示すブロック図、第４図は従来の
マイクロ・プログラム式によるマイクロ・プロセッサの
構成を示すブロック図、第５図は、本発明の他の実施例
を示すフローチャートである。１０・・・マイクロ・プロセッサ、１・・・命令レジス
タ、２Ａ・・・ランダム・ロジック方式による制御部、
２Ｂ・・・マイクロ・プログラム方式による制御部（命
令解析部）、３・・・命令実行部（命令実行ユニット）
。第　　１　　図ｔ、３− 第　　３　　図第　　５（ａ−）ｃｂ）

Claims

【特許請求の範囲】１、命令レジスタに読み込まれた命令に基づいて命令実
行部の動作を制御する制御部を備えたマイクロ・プロセ
ッサであって、上記制御部を、ランダム・ロジック方式
による第１の制御部と、マイクロ・プログラム方式によ
る第２の制御部の２種類の制御部に分けて構成する一方
、マイクロ・プロセッサ内部にて実行される命令の一部
または全体を上記第１と第２の２種類の制御部の両方に
担わせるようにしたことを特徴とするマイクロ・プロセ
ッサ。２、第１の制御部と第２の制御部は、命令実行部を間に
挾んで互いに対抗して配置されていることを特徴とする
特許請求の範囲第１項記載のマイクロ・プロセッサ。