JP6326853B2 - 回路装置及び電子機器 - Google Patents

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Description

本発明は、回路装置及び電子機器等に関する。
直流モーターを駆動するモータードライバーとして、チョッピング電流を制御することによりモーターの駆動を制御する手法が知られている。この手法では、Ｈブリッジ回路に流れる電流をセンス抵抗により電流／電圧変換し、得られた電圧を基準電圧と比較することでチョッピング電流を検出する。そして、その検出結果を制御回路にフィードバックし、ブリッジ回路の駆動信号をＰＷＭ制御することでモーターを一定の速度で回転させる。このようなモータードライバーの従来技術としては特許文献１、２に開示される技術が知られている。
このモータードライバーのブリッジ回路は、駆動用の第１〜第４のトランジスター（スイッチ素子）を有し、第１、第４のトランジスターと第２、第３のトランジスターとは、モーターに対して電気的に対角に接続される。そしてチャージ期間では、第１、第４のトランジスターがオンになる。これによりモーターの正極側端子（＋端子）が高電位の電圧に設定され、負極側端子（−端子）が低電位の電圧に設定される。一方、ディケイ期間では、第２、第３のトランジスターがオンになる。これによりモーターの正極側端子が低電位の電圧に設定され、負極側端子が高電位の電圧に設定される。
特開２００３−１８９６８３号公報 特開２００８−０４２９７５号公報
このようなモータードライバー等の回路装置では、ブリッジ回路でのスイッチング動作により電流のオン・オフが繰り返されるため、基板電位が変動するという課題がある。この基板電位の変動は、その基板上に構成される他の回路の動作に悪影響を与えるおそれがある。
例えばモータードライバーでは、モーターを駆動するためには大電流が必要な上、チョッピング動作により電流のオン・オフが繰り返されるので、基板電位が変動する。これにより、基板上に形成された検出回路が基板電位の変動の悪影響を受けるため、チョッピング電流の検出結果にバラツキが発生し、一定に制御しているモーターの回転速度の精度等が低下してしまう問題が生じる。
本発明の幾つかの態様によれば、基板電位の変動による回路動作への悪影響を抑制できる回路装置及び電子機器等を提供できる。
本発明の一態様は、ハイサイド側のトランジスターとローサイド側のトランジスターとを有するブリッジ回路と、前記ブリッジ回路に流れる電流を検出する検出回路と、前記検出回路での検出結果に基づいて、前記ハイサイド側のトランジスター及び前記ローサイド側のトランジスターのオン・オフ制御を行う制御回路と、前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターの少なくとも一方と、前記検出回路との間に設けられ、回路装置の基板を基板電位に設定するためのガード領域と、を含む回路装置に関係する。
本発明の一態様では、ブリッジ回路に流れる電流が検出回路により検出され、その検出結果に基づいて、ブリッジ回路のハイサイド側のトランジスター及びローサイド側のトランジスターが制御回路によりオン・オフ制御される。そして、ハイサイド側のトランジスターとローサイド側のトランジスターの少なくとも一方と、検出回路との間には、基板を基板電位に設定するためのガード領域が設けられる。従って、ハイサイド側のトランジスター或いはローサイド側のトランジスターの領域において、これらのトランジスターがオン・オフ制御されることで、基板電位を変動させるノイズが発生した場合に、このノイズが検出回路の領域に伝達されて検出回路の回路動作に悪影響が及ぶのを抑制できる。従って、基板電位の変動による回路動作への悪影響を抑制できる回路装置等の提供が可能になる。
また本発明の一態様では、前記ガード領域は、第１導電型の前記基板に形成された第１導電型の埋め込み層と、第１導電型の前記埋め込み層の上に形成された第１導電型のウェルと、第１導電型の前記ウェルの上に形成された第１導電型の不純物層と、有してもよい。
このようにすれば、基板表面から深さ方向に形成された第１導電型のウェルと第１導電型の埋め込み層により、基板を基板電位に設定できるようになる。従って、基板表面から深い位置での基板電位の安定化を実現でき、ガード領域のノイズ吸収・遮断機能を向上できる。
また本発明の一態様では、第１導電型の前記ウェルは、エピタキシャル層に対して第１導電型の不純物が導入された層であってもよい。
このようにすれば、例えば第１導電型の埋め込み層の上にエピタキシャル層を成長させて、このエピタキシャル層に第１導電型の不純物を導入することで、第１導電型のウェルを形成できるようになる。そして、第１導電型の不純物層と第１導電型のウェルを介して、第１導電型の埋め込み層に基板電位を供給できるようになる。
また本発明の一態様では、前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターは、ＤＭＯＳ構造のトランジスターであってもよい。
このようにハイサイド側のトランジスターとローサイド側のトランジスターとしてＤＭＯＳ構造のトランジスターを用いることで、トランジスターの耐圧を高めことができ、ブリッジ回路による高電圧での駆動対象の駆動が可能になる。そして、このように駆動電圧が高まった場合には、ハイサイド側、ローサイド側のトランジスターの高電圧でのオン・オフ動作により発生するノイズの電位変動が大きくなるおそれがあるが、このような大きな電位変動のノイズも、ガード領域を設けることで効果的に抑制できる。
また本発明の一態様では、前記ＤＭＯＳ構造のトランジスターは、第１導電型の前記基板に形成された第２導電型の埋め込み層の上に形成されてもよい。
このように第１導電型の基板に第２導電型の埋め込み層を形成し、その上にＤＭＯＳ構造のトランジスターを形成することで、高耐圧のＤＭＯＳ構造のトランジスターを実現できる。
また本発明の一態様では、前記ガード領域は、第１導電型の埋め込み層を有してもよい。
このようにすれば、ＤＭＯＳ構造のトランジスターの第２導電型の埋め込み層に対応する第１導電型の埋め込み層を、ガード領域に形成できるようになる。これにより、例えば基板表面からのガード領域の深さ距離を、ＤＭＯＳ構造の深さ距離と同等にすることが可能になり、ガード領域のノイズ吸収・遮断機能を向上できる。
また本発明の一態様では、前記ＤＭＯＳ構造のトランジスターは、第２導電型の埋め込み層の上においてエピタキシャル層により形成された第２導電型のディープウェルに形成されてもよい。
このようにすれば、第２導電型の埋め込み層の上にエピタキシャル層を形成し、そのエピタキシャル層に第２導電型の不純物を導入することで、ＤＭＯＳ構造のトランジスターを形成するための第２導電型のディープウェルを実現できるようになる。
また本発明の一態様では、前記ガード領域は、第１導電型の埋め込み層と、第１導電型の前記埋め込み層の上においてエピタキシャル層により形成された第１導電型のウェルと、第１導電型の前記ウェルに形成された第１導電型の不純物層と、を有してもよい。
このようにすれば、ＤＭＯＳ構造のトランジスターの第２導電型の埋め込み層、第２導電型のディープウェルに対応して、ガード領域において、第１導電型の埋め込み層、第１導電型のウェルを形成できるようになる。従って、効率的な製造プロセスで、基板表面からの深さ距離が深いガード領域を形成できるようになる。
また本発明の一態様では、前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターとの間に設けられ、前記基板を前記基板電位に設定するための第２のガード領域を有してもよい。
このようにすれば、例えばローサイド側のトランジスターにおいてノイズが発生した場合に、ガード領域に比べてローサイド側のトランジスターに近い位置に形成される第２のガード領域により、当該ノイズを効率的に吸収・遮断することが可能になる。
また本発明の一態様では、前記ブリッジ回路の前記ローサイド側のトランジスターと前記ハイサイド側のトランジスターは、Ｐ型の前記基板の上の第１のＮ型埋め込み層の上に形成されるＤＭＯＳ構造のトランジスターであり、前記検出回路は、前記第１のＮ型埋め込み層と分離された第２のＮ型埋め込み層の上に形成されるＣＭＯＳ構造のトランジスターにより構成されてもよい。
このようにすれば、ＣＭＯＳ構造のトランジスターにより構成される検出回路が、第１のＮ型埋め込み層と分離された第２のＮ型埋め込み層の上に形成され、検出回路が第２のＮ型埋め込み層によりＰ型の基板から隔離されるようになる。これにより、ローサイド側トランジスターやハイサイド側トランジスターで発生したノイズが検出回路に伝達されて、回路動作に悪影響が及ぶのを更に確実に抑制できるようになる。
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。
本実施形態の回路装置の回路構成例。 図２（Ａ）、図２（Ｂ）はブリッジ回路の動作説明図。 センス抵抗を用いたチョッピング動作の制御手法の説明図。 本実施形態の回路装置の配置構成及びデバイス構造例。 ガード領域の詳細な説明図。 検出回路を構成するＣＭＯＳトランジスターのデイバス構造の他の例。 ガード領域によるノイズ抑制の原理の説明図。 ガード領域によるノイズ抑制の原理の説明図。 本実施形態の回路装置の配置構成の他の例。 図１０（Ａ）〜図１０（Ｅ）は、ＤＭＯＳ構造のトランジスター及びガード領域の製造プロセスフロー。 図１１（Ａ）〜図１１（Ｄ）は、ＤＭＯＳ構造のトランジスター及びガード領域の製造プロセスフロー。 図１２（Ａ）〜図１２（Ｃ）は、ＤＭＯＳ構造のトランジスター及びガード領域の製造プロセスフロー。 図１３（Ａ）〜図１３（Ｃ）は、ＤＭＯＳ構造のトランジスター及びガード領域の製造プロセスフロー。 電子機器の構成例。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
１．回路装置の回路構成
図１に本実施形態の回路装置の回路構成例を示す。本実施形態の回路装置は、ブリッジ回路１０、制御回路２０、検出回路３０を含む。またプリドライバー１８を含むことができる。なお本実施形態の回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
ブリッジ回路１０は、ハイサイド側のトランジスターＱ１、Ｑ３とローサイド側のトランジスターＱ２、Ｑ４を有する。ブリッジ回路１０は、モーター１００（例えば直流モーター）への駆動電流を出力する回路であり、図１ではＨブリッジの回路構成となっている。ハイサイド側のトランジスターＱ１、Ｑ３は例えばＰ型（広義には第１導電型）のトランジスターであり、ローサイド側のトランジスターＱ２、Ｑ４は例えばＮ型（広義には第２導電型）のトランジスターである。ハイサイド側のトランジスターとは、ローサイド側のトランジスターよりも高電位電源側に接続されるトランジスターである。ローサイド側のトランジスターとは、ハイサイド側のトランジスターよりも低電位電源側に接続されるトランジスターである。なおトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４の全てがＮ型のトランジスターであってもよい。またＱ１、Ｑ２、Ｑ３、Ｑ４のソース・ドレイン間には図示しないボディーダイオード（寄生ダイオード）が存在する。
ハイサイド側のトランジスターＱ１、Ｑ３のソースは、高電位側の電源ＶＢＢ（第１の電源）のノードに接続される。ローサイド側のトランジスターＱ２、Ｑ４のソースは、センス抵抗ＲＳの一端が接続されるノードＮ３に接続される。ノードＮ３は、回路装置の端子ＴＭＣを介して、外付け部品であるセンス抵抗ＲＳの一端に接続される。
トランジスターＱ１のドレインとトランジスターＱ２のドレインは、外部のモーター１００（広義には駆動対象）の一端に接続されるノードＮ１に接続される。ノードＮ１は、回路装置の端子ＴＭＡを介してモーター１００の一端に接続される。
トランジスターＱ３のドレインとトランジスターＱ４のドレインは、モーター１００の他端に接続されるノードＮ２に接続される。ノードＮ２は、回路装置の端子ＴＭＢを介してモーター１００の他端に接続される。
検出回路３０は、ブリッジ回路１０に流れる電流を検出する。例えばセンス抵抗ＲＳの一端の電圧ＶＳを検出することで、チャージ期間でのチャージ電流を検出する。例えば電圧ＶＳと低電位側の電源ＶＳＳ（例えばＧＮＤ）の電圧の電圧差（センス抵抗ＲＳの一端の電圧と他端の電圧の電圧差）を検出することで、チャージ電流を検出する。なお検出回路３０として、電圧ＶＳとＶＳＳの電圧との電圧差を検出する第１の検出回路と、電圧ＶＳを検出する第２の検出回路を設ける構成としてもよい。
検出回路３０は、基準電圧生成回路３２とＤ／Ａ変換回路ＤＡＣと比較回路ＣＰ（コンパレーター）を含む。基準電圧生成回路３２は、定電圧の基準電圧ＶＲＦを生成する。Ｄ／Ａ変換回路ＤＡＣは、基準電圧ＶＲＦを受けて、設定データに基づき可変に変化する基準電圧ＶＲを生成する。比較回路ＣＰは、第１の入力端子（非反転入力端子）に基準電圧ＶＲが入力され、第２の入力端子（反転入力端子）に、センス抵抗ＲＳの一端の電圧である電圧ＶＳが入力され、検出結果信号ＲＱを出力する。例えば後述するようにチョッピング電流は、比較回路ＣＰに入力される基準電圧ＶＲにより決まるため、Ｄ／Ａ変換回路ＤＡＣを用いて基準電圧ＶＲを変化させることで、モーター１００のトルクを制御できる。
制御回路２０は、検出回路３０での検出結果に基づいて、ハイサイド側のトランジスターＱ１、Ｑ３及びローサイド側のトランジスターＱ２、Ｑ４のオン・オフ制御を行う。具体的には、検出回路３０からの検出結果信号ＲＱに基づいて、ＰＷＭ信号である制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４を生成する。これらの制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４によりチャージ期間の長さが制御される。
プリドライバー１８は、制御回路２０からの制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４をバッファリングして、駆動信号ＤＧ１、ＤＧ２、ＤＧ３、ＤＧ４をトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４のゲートに出力する。プリドライバー１８は、制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４をバッファリングして駆動信号ＤＧ１、ＤＧ２、ＤＧ３、ＤＧ４を出力するドライバー回路ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４を有する。
なお、図１の回路装置は例えばＩＣチップで構成されており、端子ＴＭＡ、ＴＭＢ、ＴＭＣ、ＴＭＤは、ＩＣチップのパッケージの端子或いは半導体基板上のパッドに相当する。また、この場合に、ＩＣチップである回路装置は回路基板（プリント基板等）に実装され、外付けの回路部品であるセンス抵抗ＲＳも回路基板に実装される。そして、センス抵抗ＲＳと端子ＴＭＣ、ＴＭＤとは回路基板上の配線により電気的に接続される。
次に図２（Ａ）、図２（Ｂ）を用いて本実施形態の回路装置のブリッジ回路１０の動作について説明する。
図２（Ａ）に示すように、チャージ期間では、トランジスターＱ１、Ｑ４がオンになる。これにより、高電位側の電源ＶＢＢからトランジスターＱ１、モーター１００（モーターコイル）、トランジスターＱ４を介して低電位側の電源ＶＳＳ（ＧＮＤ）に、チャージ電流ＩＣが流れる。
一方、ディケイ期間では、図２（Ｂ）に示すように、トランジスターＱ２、Ｑ３がオンになり、電源ＶＳＳからトランジスターＱ２、モーター１００、トランジスターＱ３を介して電源ＶＢＢに、ディケイ電流ＩＤが流れる。これらのチャージ電流ＩＣ、ディケイ電流ＩＤは、いずれもモーター１００の正極側端子から負極側端子へと流れることになる。
そして図１に示すように、トランジスターＱ２、Ｑ４のソースが接続されるノードＮ３と電源ＶＳＳのノードとの間にはセンス抵抗ＲＳが設けられており、比較回路ＣＰが、ノードＮ３の電圧ＶＳと基準電圧ＶＲとを比較する。そして図３に示すように、制御回路２０は、ブリッジ回路１０に流れるチョッピング電流ＩＣＰを一定に保つチョッピング動作の制御を行う。具体的には制御回路２０は、チョッピング電流ＩＣＰが一定になるようにＰＷＭ信号（ＩＮ１〜ＩＮ４）のパルス幅を制御し、そのＰＷＭ信号に基づいて、トランジスターＱ１〜Ｑ４のオン・オフが制御される。
例えば図３のタイミングｔ０でモーター１００の駆動が開始されると、図２（Ａ）に示すチャージ期間となり、トランジスターＱ１、Ｑ４がオンになり、トランジスターＱ２、Ｑ３がオフになる。これにより、電源ＶＢＢからトランジスターＱ１、モーター１００、トランジスターＱ４を介して電源ＶＳＳへと、駆動電流（チャージ電流ＩＣ）が流れる。そしてタイミングｔ１で、モーター１００の駆動電流がチョッピング電流ＩＣＰに達すると、ディケイ期間ＴＤ１に切り替わる。具体的には、駆動電流が大きくなり、ノードＮ３の電圧ＶＳが基準電圧ＶＲを越えると、比較回路ＣＰの比較結果信号ＲＱがローレベルからハイレベルになり、タイミングｔ１でディケイ期間ＴＤ１に切り替わる。このタイミングｔ１でのモーター１００の駆動電流がチョッピング電流ＩＣＰであり、電圧ＶＳの検出によりチョッピング電流ＩＣＰが検出されたことになる。
ディケイ期間ＴＤ１に切り替わると、図２（Ｂ）に示すように、トランジスターＱ２、Ｑ３がオンになり、トランジスターＱ１、Ｑ４がオフになる。これにより、電源ＶＳＳからトランジスターＱ２、モーター１００、トランジスターＱ３を介して電源ＶＢＢへと、駆動電流（ディケイ電流ＩＤ）が流れる。このディケイ期間ＴＤ１では、図３に示すようにモーター１００の駆動電流は時間経過とともに減少して行く。
そして制御回路２０は、例えばタイマー（カウンター回路）等を用いて、ディケイ期間ＴＤ１の開始から所定時間が経過したことを検出し、ディケイ期間ＴＤ１からチャージ期間ＴＣ１に切り替える。チャージ期間ＴＣ１では、モーター１００の駆動電流が増加し、チョッピング電流ＩＣＰに達すると、再びディケイ期間ＴＤ２に切り替わる。以降、これを繰り返すことで、駆動電流のピーク電流であるチョッピング電流ＩＣＰが一定になるような制御が行われて、モーター１００の回転速度が一定に保たれる。
なお、以上では、ブリッジ回路１０がＨブリッジ型である場合について説明したが、本実施形態はこれに限定されず、ブリッジ回路１０はハーフブリッジ型であってもよい。この場合にはブリッジ回路１０としてトランジスターＱ３、Ｑ４は設けられず、トランジスターＱ１、Ｑ２が設けられることになる。また、以上では、回路装置が、モーター１００を駆動するモータードライバーである場合を例にとり説明したが、本実施形態の回路装置の駆動対象はモーター１００には限定されず、インダクター（コイル）を有する様々な素子、デバイスを駆動対象とすることができる。また図１ではセンス抵抗ＲＳの一端の電圧ＶＳを検出することで、ブリッジ回路１０のトランジスターＱ１〜Ｑ４のオン・オフ制御を行う例について説明したが、本実施形態はこれに限定されない。例えばセンス抵抗ＲＳを用いずにブリッジ回路１０に流れる電流を検出して、トランジスターＱ１〜Ｑ４のオン・オフ制御を行うようにしてもよい。
２．回路装置の配置構成
図１の回路装置では、ブリッジ回路１０がチョッピング電流によりモーター１００を駆動する際に、ブリッジ回路１０を構成するトランジスターＱ１〜Ｑ４のドレインには大電流が流れる。この大電流は、チョッピング動作によりオン・オフしたりその流れる向きが反転するため、ブリッジ回路１０のトランジスターＱ１〜Ｑ４のドレイン電圧は大きく電位変動する。このような電位変動が発生すると、この電位変動がノイズとなって、検出回路３０等のアナログ回路が悪影響を受けて、例えば検出回路３０の検出動作に不具合が生じてしまう。
例えば図２（Ｂ）のディケイ期間では、ディケイ電流ＩＤが、低電位側の電源ＶＳＳから、トランジスターＱ２、モーター１００、トランジスターＱ３を介して、高電位側の電源ＶＢＢに流れる。従って、ローサイド側のトランジスターＱ２のドレイン（ノードＮ１）に対して、電源ＶＳＳ（ＧＮＤ）に対して負側の電位となる負電圧が印加されてしまう。このため、Ｎ型のトランジスターＱ２の領域に形成される寄生ダイオードが順バイアス状態になって、基板の電位が大きく変動するノイズが発生する。このノイズによって、回路装置のアナログ回路が悪影響を受けて、正確な回路動作が妨げられてしまうという課題がある。例えばアナログ回路である検出回路３０は、前述したようにセンス抵抗ＲＳの電圧ＶＳと基準電圧ＶＲを比較する回路動作を行っているが、この回路動作に不具合が生じて、チョッピング電流の誤検出等が生じてしまう。
図４に以上の課題を解決できる本実施形態の回路装置の配置構成例を示す。図４の右側の図は、回路装置の半導体チップを上方向から見た平面視の図であり、図４の左側の図は、回路装置の半導体チップの断面を模式的に示す断面図である。
本実施形態の回路装置は、前述のように、ハイサイド側のトランジスターＱ１、Ｑ３とローサイド側のトランジスターＱ２、Ｑ４とを有するブリッジ回路１０と、ブリッジ回路１０に流れる電流を検出する検出回路３０と、検出回路３０での検出結果に基づいてトランジスターＱ１〜Ｑ４のオン・オフ制御を行う制御回路２０を有する。
そして本実施形態の回路装置は、図４の右側の平面視の図（回路配置レイアウト図）に示すように、ハイサイド側のトランジスターＱ１、Ｑ３及びローサイド側のトランジスターＱ２、Ｑ４と、検出回路３０との間に設けられ、回路装置の基板ＰＳＢを基板電位（例えばＶＳＳ＝ＧＮＤ）に設定するためのガード領域２を有する。なお本実施形態のガード領域（２）は、ハイサイド側のトランジスター（Ｑ１、Ｑ３）とローサイド側のトランジスター（Ｑ２、Ｑ４）の少なくとも一方と、検出回路（３０）との間に設けられていればよい。例えばガード領域は、ハイサイド側のトランジスターと検出回路との間に設けられているものであってもよいし、ローサイド側のトランジスターと検出回路との間に設けられているものであってもよい。或いは図４に示すようにガード領域は、ハイサイド側のトランジスター及びローサイド側のトランジスターと検出回路との間に設けられているものであってもよい。
例えば回路装置の半導体チップの第１の辺をＳＤ１として、辺ＳＤ１に対向する第２の辺をＳＤ２とし、辺ＳＤ１、ＳＤ２に直交（交差）する辺を第３の辺ＳＤ３とし、辺ＳＤ３に対向する辺を第４の辺ＳＤ４とする。そして辺ＳＤ１から辺ＳＤ２へと向かう方向を第１の方向ＤＲ１とし、方向ＤＲ１の反対方向を第２の方向ＤＲ２とし、方向ＤＲ１、ＤＲ２に直交する方向を第３の方向ＤＲ３とし、方向ＤＲ３の反対方向を第４の方向ＤＲ４とする。この場合に、ハイサイド側のトランジスターＱ１、Ｑ３及びローサイド側のトランジスターＱ２、Ｑ４の方向ＤＲ１側に、ガード領域２が設けられ、ガード領域２の方向ＤＲ１側に検出回路３０（広義にはアナログ回路）が設けられている。また検出回路３０の方向ＤＲ１側に制御回路２０が設けられている。またローサイド側のトランジスターＱ２、Ｑ４は、ハイサイド側のトランジスターＱ１、Ｑ３の方向ＤＲ２側に設けられている。そしてガード領域２は、ハイサイド側のトランジスターＱ１、Ｑ３と検出回路３０の間の領域において、例えば方向ＤＲ３に沿って形成されている。即ちガード領域２は、その長辺方向が方向ＤＲ３に沿うように形成されている。
また図４では回路装置は、ハイサイド側のトランジスターＱ１、Ｑ３とローサイド側のトランジスターＱ２、Ｑ４との間に設けられ、基板ＰＳＢを基板電位に設定するためのガード領域４（第２のガード領域）を有する。即ち、ハイサイド側のトランジスターＱ１、Ｑ３の方向ＤＲ２側にガード領域４が設けられ、ガード領域４の方向ＤＲ２側にローサイド側のトランジスターＱ２、Ｑ４が設けられる。なお、ガード領域２のみを設けて、ガード領域４を設けない変形実施も可能である。
ガード領域２、４は、ノイズ吸収及びノイズ遮断機能を有するものであり、ガードリングと呼ばれるものである。ガード領域２は、パッドＰＤ１、ＰＤ２に電気的に接続される金属配線（アルミ配線等）と、基板ＰＳＢに形成されると共に当該金属配線に対してコンタクト等を介して電気的に接続され不純物層とにより構成できる。ガード領域４は、パッドＰＤ３、ＰＤ４に電気的に接続される金属配線（アルミ配線等）と、基板ＰＳＢに形成されると共に当該金属配線に対してコンタクト等を介して電気的に接続され不純物層とにより構成できる。
基板ＰＳＢがＰ型（第１導電型）である場合には不純物層もＰ型になる。不純物層は例えば不純物の拡散層である。パッドＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４は図１の端子ＴＭＤに相当するものであり、パッドＰＤ１〜ＰＤ４には電源ＶＳＳ（ＧＮＤ）が供給される。パッドＰＤ１〜ＰＤ４は、半導体基板上に形成される電極であり、ワイヤボンディング用のパッドであってもよいし、バンプ用のパッド（Bump on Pad）であってもよい。パッドＰＤ１〜ＰＤ４は、例えば回路装置のＩ／Ｏ領域に形成される。Ｉ／Ｏ領域は、外部との信号や電圧の入出力を行うための領域であり、例えばパッドや静電保護素子（Ｉ／Ｏセル）が設けられる領域である。
なお図４では、ガード領域２、４は、平面視において方向ＤＲ３に沿った長方形の形状になっているが、ガード領域２、４の形状はこれに限定されない。例えば方向ＤＲ１側や方向ＤＲ２側に屈曲した形状であってもよい。
前述したようにブリッジ回路１０を有する回路装置では、チョッピング動作等によりブリッジ回路１０のトランジスターＱ１〜Ｑ４のドレイン電圧が大きく電位変動することによるノイズが生じ、この電位変動によるノイズが検出回路３０等に悪影響を与えてしまう。例えばディケイ期間において、ローサイド側のトランジスターＱ２のドレインに負電圧が印加されることにより、Ｐ型基板（ＰＳＢ）とトランジスターＱ２のＮ型埋め込み層（ＮＢ２）及びディープＮ型ウェル（ＤＮＷ２）とにより構成される寄生ダイオードが順バイアス状態になって、基板の電位が大きく変動するノイズが発生する。このノイズによって、検出回路３０等が悪影響を受けて、チョッピング電流の誤検出等が生じてしまう。
この点、図４では、ハイサイド側のトランジスターＱ１、Ｑ３及びローサイド側のトランジスターＱ２、Ｑ４と、検出回路３０との間にガード領域２が設けられている。またハイサイド側のトランジスターＱ１、Ｑ３とローサイド側のトランジスターＱ２、Ｑ４の間にガード領域４が設けられている。従って、ブリッジ回路１０のチョッピング動作に起因する上述のノイズが発生しても、ガード領域２、４により、このノイズを吸収・遮断できるようになり、回路装置の回路動作の不具合の発生を抑制できるようになる。
３．デバイス構造
次に図４の左側の断面図を用いて、本実施形態の回路装置のトランジスターのデバイス構造の詳細について説明する。本実施形態では、図４の断面図に示すように、ブリッジ回路１０を構成するトランジスターＱ１〜Ｑ４として、ＤＭＯＳ（Double-diffused Metal Oxide Semiconductor）構造のトランジスターを用いている。一方、検出回路３０やロジック回路２０等を構成するトランジスターとして、ＣＭＯＳ（C omplementary Metal Oxide Semiconductor）構造のトランジスターを用いている。
まずローサイド側のＮ型のトランジスターＱ２、Ｑ４（以下、適宜、Ｎ型ＤＭＯＳと呼ぶ）のデバイス構造について説明する。
なお以下では、第１導電型がＰ型である場合について説明するが、第１導電型はＮ型であってもよい。例えば図４では、基板ＰＳＢはＰ型の基板であるが、基板ＰＳＢとしてＮ型の基板を用いてもよい。また、回路装置の基板ＰＳＢの平面に垂直な方向（厚さ方向）のうち、基板ＰＳＢに対して回路が形成される側（半導体プロセスにより各層が積層される側）の方向を「上」と呼び、その反対方向を「下」と呼ぶ。
シリコン基板であるＰ型（第１導電型）の基板ＰＳＢの上には、Ｎ型（第２導電型）の埋め込み層ＮＢ２（N+ Buried Layer）が形成される。Ｎ型埋め込み層ＮＢ２の上には、Ｎ型ＤＭＯＳのディープＮ型ウェルＤＮＷ２が形成される。ディープＮ型ウェルＤＮＷ２のソースＳＣ２側には、Ｐ型ボディーＰＢＤ（Ｐ型不純物層）が形成される。そしてＰ型ボディーＰＢＤの上に、Ｎ型ＤＭＯＳのソースＳＣ２に対応するＮ型不純物層６０が形成される。またディープＮ型ウェルＤＮＷ２のドレインＤＮ２側には、Ｎ型ＤＭＯＳのドレインＤＮ２に対応するＮ型不純物層６２が形成される。これらのＮ型不純物層６０、６２は例えばＮ型不純物の拡散層である。
ディープＮ型ウェルＤＮＷ２の上には、ドレインＤＮ２に対応するＮ型不純物層６２に接して絶縁層６３（例えばＳｉＯ２）が形成される。絶縁層６３はいわゆるＬＯＣＯＳ（Local Oxidation Of Silicon）である。そしてＰ型ボディーＰＢＤとディープＮ型ウェルＤＮＷ２と絶縁層６３の上にゲート層ＧＴ２（例えばポリシリコン層）が形成される。なお図４や後述する図においては絶縁層をＳＯと記載している。
Ｎ型ＤＭＯＳの方向ＤＲ１側（ガード領域４側）の境界領域４０には、Ｎ型埋め込み層ＮＢ２に電位を供給するためのＮ型プラグＮＰ２（Ｎ型不純物層）が設けられる。具体的には、Ｎ型埋め込み層ＮＢ２の上にＮ型プラグＮＰ２が形成され、Ｎ型プラグＮＰ２の上にＮ型不純物層６４が形成される。なおＮ型プラグＮＰ２の両側には不図示のＰ型不純物層を形成できる。そしてＮ型不純物層６４には、例えばドレインＤＮ２の電圧と同一電圧が供給され、Ｎ型不純物層６４に与えられたこの電圧が、Ｎ型プラグＮＰ２を介してＮ型埋め込み層ＮＢ２に供給される。
なおＮ型プラグは、Ｎ型ＤＭＯＳの方向ＤＲ２側の境界領域にも設けることが望ましい。また埋め込み層とは、基板表層の不純物層（例えばディープＮ型ウェルやＰ型ボディー）よりも下層に形成される不純物層である。具体的には、後述する図１０（Ａ）〜図１０（Ｅ）に示すように、シリコン基板に対してＮ型不純物又はＰ型不純物を導入し、その上にエピタキシャル層（シリコン単結晶の層）を成長させることにより、エピタキシャル層の下に埋め込み層を形成する。
次にハイサイド側のＰ型のトランジスターＱ１、Ｑ３（以下、適宜、Ｐ型ＤＭＯＳと呼ぶ）のデバイス構造について説明する。
Ｐ型の基板ＰＳＢの上にＮ型埋め込み層ＮＢ１が形成され、Ｎ型埋め込み層ＮＢ１の上にディープＮ型ウェルＤＮＷ１が形成される。ディープＮ型ＤＮＷ１の上にＰ型不純物層ＨＰＦ（ＨＰＯＦ）が形成され、Ｐ型不純物層ＨＰＦの上には、Ｐ型ＤＭＯＳのドレインＤＮ１に対応するＰ型不純物層６６（拡散層）が形成される。ディープＮ型ウェルＤＮＷ１の上にはＮ型ウェルＮＷ１（低耐圧Ｎ型ウェル）が形成される。Ｎ型ＮＷ１ウェルにはＮ型不純物層６８と、Ｐ型ＤＭＯＳのソースＳＣ１に対応するＰ型不純物層７０とが形成される。ドレインＤＮ１に対応するＰ型不純物層６６に接して絶縁層６７が形成され、Ｎ型ウェルＮＷ１、Ｐ型不純物層ＨＰＦ、絶縁層６７の上にゲート層ＧＴ１（例えばポリシリコン層）が形成される。
Ｐ型ＤＭＯＳの方向ＤＲ２側（ガード領域４側）の境界領域４２には、Ｎ型埋め込み層ＮＢ１に電圧を供給するためのＮ型プラグＮＰ１２（Ｎ型不純物層）が設けられる。具体的には、Ｎ型埋め込み層ＮＢ１の上にＮ型プラグＮＰ１２が形成され、Ｎ型プラグＮＰ１２の上にＮ型不純物層７２が形成される。なおＮ型プラグＮＰ１２の方向ＤＲ１側に不図示のＰ型不純物層を形成できる。そして、Ｎ型不純物層７２には、例えば高電位側電源（ＶＢＢ）の電圧が供給され、この高電位側電源の電圧がＮ型プラグＮＰ１２を介してＮ型埋め込み層ＮＢ１に供給される。
Ｐ型ＤＭＯＳの方向ＤＲ１側（ガード領域２側）の境界領域４４には、Ｎ型埋め込み層ＮＢ１に電圧を供給するためのＮ型プラグＮＰ１１（Ｎ型不純物層）が設けられる。具体的には、Ｎ型埋め込み層ＮＢ１の上にＮ型プラグＮＰ１１が形成され、Ｎ型プラグＮＰ１１の上にＮ型不純物層７４が形成される。なおＮ型プラグＮＰ１１の方向ＤＲ２側に不図示のＰ型不純物層を形成できる。そして、Ｎ型不純物層７４には、例えば高電位側電源（ＶＢＢ）の電圧が供給され、この高電位側電源の電圧がＮ型プラグＮＰ１１を介してＮ型埋め込み層ＮＢ１に供給される。
次に、ＣＭＯＳ構造のＰ型トランジスター（以下、適宜、ＰＭＯＳと呼ぶ）のデバイス構造について説明する。このＰＭＯＳは検出回路３０を構成するトランジスターである。検出回路３０は、ＰＭＯＳと、図４では不図示のＣＭＯＳ構造のＮ型トランジスター（以下、適宜、ＮＭＯＳと呼ぶ）により構成される。
検出回路３０の領域には、ＣＭＯＳ構造のトランジスターであるＰＭＯＳ、ＮＭＯＳを基板ＰＳＢから隔離するためのＮ型埋め込み層ＮＢ３が形成される。具体的には、Ｐ型の基板ＰＳＢの上にＮ型埋め込み層ＮＢ３が形成され、Ｎ型埋め込み層ＮＢ３の上にＰ型埋め込み層ＰＢ３が形成される。そしてＰ型埋め込み層ＰＢ３の上に、ＣＭＯＳ構造のトランジスターであるＰＭＯＳやＮＭＯＳが形成される。
例えばＰ型埋め込み層ＰＢ３の上にはＰＭＯＳのＮ型ウェルＮＷ３（例えば中耐圧Ｎ型ウェル）が形成され、Ｎ型ウェルＮＷ３に、ＰＭＯＳのソースＳＣ３に対応するＰ型不純物層７６が形成される。またＮ型ウェルＮＷ３の上に、ＰＭＯＳのドレインＤＮ４に対応するＰ型不純物層７８が形成される。Ｐ型不純物層７６とＰ型不純物層７８の間のＮ型ウェルＮＷ３の上には、ゲート層ＧＴ３が形成される。Ｎ型ウェルＮＷ３の上には、更に、Ｎ型ウェルＮＷ３に電圧を供給するためのＮ型不純物層８０が形成される。Ｎ型不純物層８０には、例えば高電位側電源の電圧が供給される。
ＰＭＯＳの方向ＤＲ２側（ガード領域２側）の境界領域４６には、Ｎ型埋め込み層ＮＢ３に電位を供給するためのＮ型プラグＮＰ３が設けられる。具体的には、Ｎ型埋め込み層ＮＢ３の上にＮ型プラグＮＰ３が形成され、Ｎ型プラグＮＰ３の上にＮ型不純物層８２が形成される。なお、Ｎ型プラグＮＰ３の方向ＤＲ１側にはＰ型不純物層８４が形成される。またＮ型プラグＮＰ３の方向ＤＲ２側にも不図示のＰ型不純物層を形成できる。そして、Ｎ型不純物層８２に与えられた高電位側電源の電圧が、Ｎ型プラグＮＰ３を介してＮ型埋め込み層ＮＢ３に供給される。
なお、検出回路３０を構成するＣＭＯＳ構造のＮＭＯＳを形成する場合には、Ｐ型埋め込み層ＰＢ３の上にＰ型ウェル（例えば中耐圧Ｎ型ウェル）を形成する。そして、このＰ型ウェルに、ＮＭＯＳのドレインとなるＮ型不純物層と、ＮＭＯＳのソースとなるＮ型不純物層と、Ｐ型ウェルに低電位側電源（ＶＳＳ）の電圧を供給するためのＰ型不純物層を形成することで、ＣＭＯＳ構造のＮＭＯＳを形成できる。
４．ガード領域
次に、図５を用いて、ガード領域２の詳細について説明する。なおガード領域４はガード領域２と同様の構造であるため、詳細な説明は省略する。
図５に示すようにガード領域２は、Ｐ型（第１導電型。以下、同様）の埋め込み層ＰＢ１（P+ Buried Layer）と、Ｐ型ウェルＰＷ１（低耐圧Ｐ型ウェル）と、Ｐ型不純物層９０（Ｐ型拡散層）を有する。Ｐ型埋め込み層ＰＢ１はＰ型基板ＰＳＢに形成される。Ｐ型ウェルＰＷ１はＰ型埋め込み層ＰＢ１の上に形成される。Ｐ型不純物層９０はＰ型ウェルＰＷ１の上に形成される。Ｐ型不純物層９０はコンタクトを介して金属層ＭＬ（アルミ層）に電気的に接続される。この金属層ＭＬは、低電位側の電源ＶＳＳを供給する金属配線を形成するものであり、図４のパッドＰＤ１、ＰＤ２に電気的に接続される。例えば、パッドＰＤ１とＰＤ２の間は、金属層ＭＬにより形成される金属配線により電気的に接続される。このようにすることで、パッドＰＤ１、ＰＤ２、金属層ＭＬを介してＰ型不純物層９０に与えられたＶＳＳの電圧（グランド電圧）が、Ｐ型埋め込み層ＰＢ１、Ｐ型ウェルＰＷ１を介して、基板ＰＳＢに供給され、基板ＰＳＢの電位の安定化を図れるようになる。
なお、ガード領域４は、ガード領域２と同様に、図４に示すようにＰ型埋め込み層ＰＢ２とＰ型ウェルＰＷ２とＰ型不純物層９１を有する。そして図４のパッドＰＤ３とＰＤ４の間は、ガード領域４の金属層ＭＬにより形成される金属配線により電気的に接続される。
また後述の図１２（Ｂ）、図１２（Ｃ）で説明されるように、Ｐ型ウェルＰＷ１（ＰＷ２）は、エピタキシャル層に対してＰ型不純物が導入された層となっている。このようにすれば、Ｐ型埋め込み層ＰＢ１を形成した後、エピタキシャル層を成長させ、このエピタキシャル層にＰ型不純物を導入することで、Ｐ型ウェルＰＷ１を形成できるようになる。そして、このようなＰ型ウェルＰＷ１を形成することで、Ｐ型不純物層９０に与えられた電源ＶＳＳの電圧を、Ｐ型ウェルＰＷ１を介してＰ型埋め込み層ＰＢ１に伝達できるようになる。
また前述したように、ハイサイド側のトランジスターＱ１（Ｑ３）とローサイド側トランジスターＱ２（Ｑ４）はＤＭＯＳ構造のトランジスターとなっている。このようなＤＭＯＳ構造のトランジスターを用いれば、モータードライバーの電源として高電圧の電源ＶＢＢ（例えば４０〜５０Ｖ）を用いた場合にも、トランジスターの十分な耐圧を確保することができ、モーター１００の適正な駆動が可能になる。
そして図５に示すように、これらのＤＭＯＳ構造のトランジスターＱ１、Ｑ２は、Ｐ型基板ＰＳＢに形成されたＮ型埋め込み層ＮＢ１、ＮＢ２の上に形成されている。例えばハイサイド側のトランジスターＱ１は、基板ＰＳＢに形成されたＮ型埋め込み層ＮＢ１の上に形成され、ローサイド側のトランジスターＱ２は、基板ＰＳＢに形成されたＮ型埋め込み層ＮＢ２の上に形成される。トランジスターＱ１のＮ型埋め込み層ＮＢ１とトランジスターＱ２のＮ型埋め込み層ＮＢ２は、Ｐ型基板ＰＳＢを介して分離されている。このようにすることで、ＤＭＯＳ構造のトランジスターＱ１、Ｑ２を、Ｎ型埋め込み層ＮＢ１、ＮＢ２によりＰ型基板ＰＳＢから分離して、Ｎ型埋め込み層ＮＢ１、ＮＢ２の上にこれらのトランジスターＱ１、Ｑ２を形成できるようになる。
そして本実施形態では、このようにＤＭＯＳ構造のトランジスターＱ１、Ｑ２がＮ型埋め込み層ＮＢ１、ＮＢ２の上に形成されることを利用して、ガード領域４にも、Ｐ型埋め込み層ＰＢ１を設けている。即ち、後述する図１０（Ｃ）、図１０（Ｄ）から明らかなように、Ｐ型基板ＰＳＢへのＮ型埋め込み層ＮＢ１、ＮＢ２の形成後（或いは形成前）に、Ｐ型埋め込み層ＰＢ１（ＰＢ２）を形成することは容易である。従って、Ｐ型基板ＰＳＢの表面（回路形成側の面）から深い位置にあるＰ型埋め込み層ＰＢ１まで、ガード領域４を延在形成することが可能になる。このような深い位置までガード領域４を形成することで、後に詳述するように、ガード領域２のノイズ吸収・遮断の機能を更に向上できる。
そしてＤＭＯＳ構造のトランジスターＱ１、Ｑ２は、Ｎ型埋め込み層ＮＢ１、ＮＢ２の上において、エピタキシャル層に形成されたディープＮ型ウェルＤＮＷ１、ＤＮＷ２（第２導電型ディープウェル）に形成される。例えば後述する図１０（Ｅ）、図１１（Ａ）に示すように、Ｎ型埋め込み層ＮＢ１、ＮＢ２の上にエピタキシャル層（ＰＥＰＩ）を形成し、このエピタキシャル層にＮ型の不純物を導入することで、ディープＮ型ウェルＤＮＷ１、ＤＮＷ２を形成する。そしてディープＮ型ウェルＤＮＷ１にハイサイド側のトランジスターＱ１を形成し、ディープＮ型ウェルＤＮＷ２にローサイド側のトランジスターＱ２を形成する。こうすることで、ＤＭＯＳ構造のトランジスターＱ１、Ｑ２の形成が可能になる。
そしてこの場合に、ガード領域２は、Ｐ型埋め込み層ＰＢ１と、埋め込み層ＰＢ１の上においてエピタキシャル層により形成されたＰ型ウェルＰＷ１と、Ｐ型ウェルＰＷ１に形成されたＰ型不純物層９０を有している。
即ち、図１０（Ｅ）、図１１（Ａ）に示すように、トランジスターＱ１、Ｑ２の領域では、Ｎ型埋め込み層ＮＢ１、ＮＢ２の上にエピタキシャル層を成長させ、このエピタキシャル層にＮ型不純物を導入することで、ディープＮ型ウェルＤＮＷ１、ＤＮＷ２を形成している。これと同様に、ガード領域２（ガード領域４）においても、Ｐ型埋め込み層ＰＢ１（ＰＢ２）の上にエピタキシャル層を成長させ、このエピタキシャル層にＰ型不純物を導入することでＰ型ウェルＰＷ１（ＰＷ２）を形成する。
このようにすれば、埋め込み層ＮＢ１、ＮＢ２、ＰＢ１の上に形成されたエピタキシャル層を活用して、トランジスターＱ１、Ｑ２の領域ではディープＮ型ウェルＤＮＷ１、ＤＮＷ２を形成する一方で、ガード領域２ではＰ型ウェルＰＷ１を形成できるようになる。従って、Ｐ型埋め込み層ＰＢ１、Ｐ型ウェルＰＷ１、Ｐ型不純物層９０からなるガード領域２を、トランジスターＱ１、Ｑ２の製造プロセスの一部を有効活用して形成できるようになり、回路装置の効率的な製造プロセスを実現できる。
次にガード領域２によるノイズの吸収・遮断機能について詳細に説明する。図５に示すように、ローサイド側トランジスターＱ２のＮ型埋め込み層ＮＢ２及びディープＮ型ウェルＤＮＷ２と、Ｐ型基板ＰＳＢとの間には寄生ダイオードＤＩが形成される。この寄生ダイオードＤＩは、Ｐ型基板ＰＳＢからＮ型埋め込み層ＮＢ２へと向かう方向を順方向とするダイオードである。
一方、本実施形態の回路装置のブリッジ回路１０では、図２（Ｂ）のディケイ期間において、ディケイ電流ＩＤが、低電位側の電源ＶＳＳから、トランジスターＱ２、モーター１００、トランジスターＱ３を介して、高電位側の電源ＶＢＢに流れる。従って、ローサイド側のトランジスターＱ２のドレインとなるＮ型不純物層６２に対して負電圧が印加され、Ｎ型埋め込み層ＮＢ２、ディープＮ型ウェルＤＮＷ２にも負電圧が印加されてしまう。この結果、寄生ダイオードＤＩが順バイアス状態になって、ＶＳＳに設定されたＰ型基板ＰＳＢの電位が大きく変動するノイズが発生してしまう。
またハイサイド側トランジスターＱ１の領域においても、Ｐ型基板ＰＳＢとＮ型埋め込み層ＮＢ１との間には寄生容量ＣＰが存在する。そしてブリッジ回路１０がチョッピング電流によりモーターを駆動する際、トランジスターＱ１のドレインＤＮ１（Ｐ型不純物層６６）には大電流が流れる。その大電流は、チョッピング動作によりオン・オフしたりその流れる向きが反転するため、ドレインＤＮ１の電圧は大きく変動することになる。そして、ドレインＤＮ１の電圧変動は、寄生容量ＣＰを介してＰ型基板ＰＳＢに伝わり、基板電位が大きく変動するノイズが発生してしまう。
以上のようなノイズが発生すると、検出回路３０等のアナログ回路が悪影響を受けて、回路の誤動作等が生じてしまう。例えば図１の回路装置では、検出回路３０がセンス抵抗ＲＳの一端側の電圧ＶＳを基準電圧ＶＲと比較することにより、ブリッジ回路１０に流れるチョッピング電流を一定に保つ。このとき、検出回路３０の比較回路ＣＰや基準電圧生成回路３２やＤ／Ａ変換回路ＤＡＣが、Ｐ型基板ＰＳＢを介して検出回路３０に伝達されるノイズの影響を受けると、検出回路３０の検出動作に不具合が生じるおそれがある。例えば比較回路ＣＰの比較精度が低下したり基準電圧ＶＲが変動すると、チョッピング電流の誤検出等が生じてしまう。
この点、本実施形態では、ブリッジ回路１０のトランジスターＱ１〜Ｑ４と検出回路３０の間に、ノイズの吸収・遮断機能を有するガード領域２が設けられているため、上記のノイズが検出回路３０に伝達されるのを効果的に抑制できる。即ち、ガード領域２のＰ型ウェルＰＷ１やＰ型埋め込み層ＰＢ１には、パッドＰＤ１、ＰＤ２、金属層ＭＬ、Ｐ型不純物層９０を介して、電源ＶＳＳが供給されている。従って、ブリッジ回路１０のトランジスターＱ１〜Ｑ４からのノイズを、Ｐ型ウェルＰＷ１やＰ型埋め込み層ＰＢ１により吸収できる。また図５に示すように、Ｐ型ウェルＰＷ１やＰ型埋め込み層ＰＢ１は、Ｐ型基板ＰＳＢの表面からの深さ方向の距離ＤＧまで延在して形成されている。従って、Ｐ型ウェルＰＷ１やＰ型埋め込み層ＰＢ１が障壁となって、上記ノイズを遮断できる。
特に図５では、ブリッジ回路１０のトランジスターＱ１、Ｑ２のＮ型埋め込み層ＮＢ１、ＮＢ２に対応して、ガード領域２のＰ型埋め込み層ＰＢ１が形成されている。また、Ｎ型埋め込み層ＮＢ１、ＮＢ２の上のエピタキシャル層に不純物を導入することで形成されたディープＮ型ウェルＤＮＷ１、ＤＮＷ２に対応して、ガード領域２では、Ｐ型埋め込み層ＰＢ１の上のエピタキシャル層に不純物を導入することでＰ型ウェルＰＷ１が形成されている。従って、ガード領域２の基板表面からの深さ距離ＤＧを、トランジスターＱ１、Ｑ２の深さ距離Ｄ１、Ｄ２と同等の距離に設定できる。従って、ＤＭＯＳ構造のトランジスターＱ１、Ｑ２からのノイズを、深さ距離ＤＧまで深さ方向に延在形成されたガード領域２により、効率的に吸収・遮断することが可能になる。
即ち、ガードリングと呼ばれる一般的なガード領域では、Ｐ型不純物の拡散層（図６の９０）だけが形成されている。このようなガード領域では、基板表面からの深さ距離を長くできず、ＤＭＯＳ構造のトランジスターＱ１、Ｑ２からのノイズを、効率的に吸収・遮断できないという課題がある。
この点、本実施形態では、ＤＭＯＳ構造のトランジスターＱ１、Ｑ２の製造プロセスの一部を利用して、ガード領域２のＰ型埋め込み層ＰＢ１やＰ型ウェルＰＷ１を形成している。従って、ガード領域２の深さ距離ＤＧを、トランジスターＱ１、Ｑ２についての深さ距離Ｄ１、Ｄ２と同等にできるため、トランジスターＱ１、Ｑ２からのノイズを効率的に吸収・遮断することが可能になる。また検出回路３０のＣＭＯＳトランジスターがＮ型埋め込み層ＮＢ３の上に形成される構造である場合に、ガード領域２の深さ距離ＤＧを、このＣＭＯＳトランジスターの深さ距離Ｄ３と同等にできる。従って、検出回路３０のＣＭＯＳトランジスターにノイズが侵入するのを効果的に抑制できる。
また本実施形態では、図４に示すように、ハイサイド側のトランジスターＱ１、Ｑ３とローサイド側のトランジスターＱ２、Ｑ４との間に設けられ、Ｐ型基板ＰＳを基板電位（ＶＳＳ）に設定するためのガード領域４が設けられている。このようなガード領域４を設ければ、トランジスターＱ２、Ｑ４の領域の寄生ダイオードＤＩがディケイ期間の負電圧により順バイアス状態になることで発生するノイズを、効率的に吸収できるようになる。即ち、ガード領域４は、ガード領域２に比べて、ローサイド型のトランジスターＱ２、Ｑ４から近い位置に形成される。従って、ガード領域２と寄生ダイオードＤＩとの間の経路の寄生抵抗に比べて、ガード領域４と寄生ダイオードＤＩとの間の経路の寄生抵抗のインピーダンスは低くなる。従って、ガード領域４を設けることで、寄生ダイオードＤＩが順バイアス状態になることで発生するノイズを、高い吸収効果で抑制できるようになる。
また本実施形態では、図５に示すように、ブリッジ回路１０のトランジスターＱ１、Ｑ２は、Ｐ型基板ＰＳＢの上のＮ型埋め込み層ＮＢ１、ＮＢ２（第１のＮ型埋め込み層）の上に形成されるＤＭＯＳ構造のトランジスターとなっている。一方、検出回路３０は、Ｎ型埋め込み層ＮＢ１、ＮＢ２と分離されたＮ型埋め込み層ＮＢ３（第２のＮ型埋め込み層）の上に形成されるＣＭＯＳ構造のトランジスターにより構成されている。
具体的には図４、図５に示すように、検出回路３０を構成するＣＭＯＳ構造のトラジスターの領域では、Ｐ型基板ＰＳＢから離隔するためのＮ型埋め込み層ＮＢ３が形成される。具体的には、Ｐ型基板ＰＳＢの上にＮ型埋め込み層ＮＢ３が形成され、そのＮ型埋め込み層ＮＢ３の上にＰ型埋め込み層ＰＢ３が形成される。そして、Ｐ型埋め込み層ＰＢ３の上に、検出回路３０を構成するＣＭＯＳトランジスターが形成される。図４、図５では、ＣＭＯＳ構造のトランジスターとしてＰＭＯＳトランジスターの例が示されている。
このようにすれば、ブリッジ回路１０のトランジスターＱ１、Ｑ２のＮ型埋め込み層ＮＢ１、ＮＢ２と分離されたＮ型埋め込み層ＮＢ３を用いて、ＣＭＯＳ構造のトランジスターにより構成される検出回路３０を、Ｐ型基板ＰＳＢから離隔することができる。従って、トランジスターＱ１、Ｑ２からのノイズ伝達を、更に確実に抑制できるようになる。即ち、トランジスターＱ１、Ｑ２からのノイズ伝達は、ガード領域２により抑制できるが、検出回路３０の領域にＮ型埋め込み層ＮＢ３を形成することで、このノイズ伝達を更に確実に抑制できるようになる。
例えば本実施形態では、検出回路３０の回路領域は、Ｎ型埋め込み層ＮＢ３の電位を設定するＮ型プラグＮＰ３の領域（以下、適宜、Ｎ型プラグ領域と呼ぶ）により囲むことが望ましい。このようにすれば、Ｎ型埋め込み層ＮＢ３とそれを囲むＮ型プラグ領域により、バスタブ型のＮ型領域を形成でき、そのＮ型領域により検出回路３０の領域を、Ｐ型基板ＰＳＢから隔離できる。またＰ型基板ＰＳＢの電位の揺れがＮ型埋め込み層ＮＢ３に伝わったとしても、Ｎ型プラグＮＰ３から電位（高電位側電源）が設定されているため、検出回路３０を確実に隔離できる。またＮ型埋め込み層ＮＢ３をＰ型基板ＰＳＢよりも高い電位に設定できるため、逆電圧のＰＮ接合により隔離できる。
ここで、回路領域とは、基板に対する平面視において回路が配置されている領域である。例えば、回路レイアウトにおいて、回路が１又は複数の回路ブロックで構成される場合、回路領域は、その回路ブロックが配置されている領域である。例えば、検出回路３０を構成する回路ブロック（比較回路ＣＰ、Ｄ／Ａ変換回路ＤＡＣ、基準電圧生成回路３２）の配置領域が、検出回路３０の回路領域となる。
そして検出回路３０の回路領域の全周を囲むようにＮ型プラグ領域を設けると、検出回路３０のレイアウト面積が大きくなりすぎて、回路装置の大規模化を招くおそれがある。このため、レイアウト面積の縮小を優先する場合には、図４において、検出回路３０の辺ＳＥ１〜ＳＥ４のうち、例えば、ガード領域２に対向する辺ＳＥ１の領域にＮ型プラグ領域を形成する一方で、辺ＳＥ２、ＳＥ３、ＳＥ４の領域にはＮ型プラグ領域を形成しない場合がある。なお辺ＳＥ２は辺ＳＥ１に対向する辺であり、辺ＳＥ３、ＳＥ４は辺ＳＥ１及びＳＥ２に直交（交差）する辺である。
このように辺ＳＥ２、ＳＥ３、ＳＥ４の領域にＮ型プラグ領域を形成しない場合には、ブリッジ回路１０のトランジスターＱ１〜Ｑ４からのノイズが、辺ＳＥ２、ＳＥ３、ＳＥ４の領域を介して検出回路３０の回路領域の内部に伝達してしまうおそれがある。
この点、本実施形態では、ブリッジ回路１０のトランジスターＱ１〜Ｑ４と検出回路３０との間にガード領域２が設けられている。従って、このガード領域２によるノイズ吸収・遮断機能により、辺ＳＥ２、ＳＥ３、ＳＥ４の領域を介して検出回路３０の回路領域の内部にノイズが伝達してしまうのを、効果的に抑制できる。従って、レイアウト面積の縮小とノイズの抑制とを両立して実現できるようになる。
また本実施形態では、図６の変形例に示すように、検出回路３０を構成するトランジスターとして、Ｎ型埋め込み層を形成しない通常構造のＣＭＯＳトランジスターを用いてもよい。図６の通常構造のＣＭＯＳトランジスターでは、Ｐ型基板ＰＳＢにＰ型ウェルＰＷ４とＮ型ウェルＮＷ４が形成される。そしてＰ型ウェルＰＷ４に、ソースＳＣ４、ドレインＤＮ４となるＮ型不純物層９２、９４と、ゲートＧＴ４とから構成されるＮＭＯＳが形成される。またＮ型ウェルＮＷ４に、ソースＳＣ５、ドレインＤＮ５となるＮ型不純物層９６、９８と、ゲートＧＴ５とから構成されるＰＭＯＳが形成される。
このような通常構造のＣＭＯＳトランジスターを採用することで、図４のようなＮ型埋め込み層を設けた構造のＣＭＯＳトランジスターに比べて、検出回路３０のレイアウト面積を縮小できる。
しかしながら、通常構造のＣＭＯＳトランジスターを採用した場合には、ブリッジ回路１０のトランジスターＱ１〜Ｑ４からのノイズが、Ｐ型基板ＰＳＢを介してそのまま検出回路３０のＮＭＯＳ、ＰＭＯＳに伝達してしまい、検出回路３０の回路動作に不具合が生じるおそれがある。
この点、本実施形態ではトランジスターＱ１〜Ｑ４と検出回路３０との間にガード領域２を設けている。従って、このような通常構造のＣＭＯＳトランジスターを採用した場合にも、トランジスターＱ１〜Ｑ４からのノイズが、検出回路３０を構成する通常構造のＮＭＯＳ、ＰＭＯＳに伝達されてしまうのを効果的に抑制できる。従って、レイアウト面積の縮小とノイズの抑制とを両立して実現できるようになる。
図７は、ガード領域２によるノイズ抑制の原理を模式的に説明する図である。図７に示すように、Ｐ型基板ＰＳＢとＮ型埋め込み層ＮＢ２との間に寄生ダイオードＤＩが形成される。寄生ダイオードＤＩのカソードは、ディープＮ型ウェルＤＮＷ２及びＮ型不純物層６２（Ｑ２のドレインＤＮ２）により構成される。ディケイ期間においてＮ型不純物層６２に負電圧が印加されることで、寄生ダイオードＤＩが順バイアス状態になって、トランジスターＱ２の近辺（下方）のＰ型基板ＰＳＢが負側に電位が振られ、これがノイズとなる。
図７において白丸で表されるノイズは、ＶＳＳのパッドＰＤに吸収されるが、この場合の経路として、経路ＲＴＡと経路ＲＴＢがある。なおＲＡ１〜ＲＡ４は、Ｐ型基板ＰＳＢや配線の寄生抵抗を表す。図７において、ノイズ（白丸）は、経路ＲＴＢよりもインピーダンスが低い経路ＲＴＡを通って吸収されるようになるため、ノイズの殆どはアナログ回路である検出回路３０には到達しないことになる。このようにトランジスターＱ２で発生したノイズを、ガード領域２で吸収することで、検出回路３０へのノイズ伝達を防ぎ、検出回路３０はノイズの影響を受けずに正確に動作するようになる。
図８は、ガード領域２に加えてガード領域４を更に設けた場合のノイズ抑制の原理を模式的に説明する図である。
図８において白丸で表されるノイズは、ＶＳＳのパッドＰＤに吸収されるが、この場合の経路として、経路ＲＴＣと経路ＲＴＤと経路ＲＴＥがある。なおＲＢ１〜ＲＢ５は、Ｐ型基板ＰＳＢや配線の寄生抵抗を表す。図８において、ノイズ（白丸）は、経路ＲＴＥよりもインピーダンスが低い経路ＲＴＣ、ＲＴＤを通って吸収されるため、ノイズの殆どは検出回路３０には到達しないことになる。特に、ガード領域４を設けることで、ノイズ（白丸）の発生源に近い位置に、インピーダンスの低い経路ＲＴＣを形成できる。従って、ローサイド側のトランジスターＱ２、Ｑ４の寄生ダイオードＤＩで発生するノイズを、効率的に吸収することが可能になり、ノイズ伝達を更に効果的に抑制できるようになる。
図９は、本実施形態の回路装置の配置構成の他の例である。図９では、ハイサイド側、ローサイド側トランジスターとして、２つのチャンネル１、２のトランジスターが設けられている。また、これらのトランジスターと同様に高耐圧プロセスで形成されるＰ型トランジスターが設けられている。このＰ型トランジスターは、例えば、ブリッジ回路１０に使用される高電位電源（例えば４０〜５０Ｖ）の電圧を降圧して中電位の電源（例えば５Ｖ）の電圧を生成するスイッチングレギュレーターのスイッチングトランジスターとして使用される。
そして図９では、チャンネル１、２のハイサイド側、ローサイド側のトランジスター及びＰ型トランジスター（スイッチングレギュレータ−）と、検出回路３０との間にガード領域２が設けられている。図４ではガード領域２は直線形状であったが、図９では途中で屈曲した形状になっている。またチャンネル１、２のハイサイド側トランジスターと、チャンネル１、２のローサイド側トランジスターとの間に、ガード領域４が設けられている。このように本実施形態の回路装置の配置構成（レイアウト配置）については種々の変形実施が可能である。
５．製造プロセス
図１０（Ａ）〜図１３（Ｃ）を用いて、ＤＭＯＳ構造のトランジスター及びガード領域の製造プロセスフローについて説明する。なお、図面左側に、ローサイド側のＮ型のトランジスター（Ｑ２、Ｑ４）を示し、図面右側に、ハイサイド側のＰ型のトランジスター（Ｑ１、Ｑ３）を示す。また図面中央に、ガード領域を示す。ここではガード領域４の製造プロセスフローを示しているが、ガード領域２についても同様の製造プロセスフローで形成できる。
図１０（Ａ）に示すように、Ｐ型基板（ＰＳＢ）に酸化膜（ＳＯ：ＳｉＯ２）を形成する工程を行う。次に図１０（Ｂ）に示すように、フォトリソグラフィー工程を行い、レジストに覆われていない領域の酸化膜（ＳＯ）をエッチングする工程を行う。そして図１０（Ｃ）に示すように、Ｐ型基板（ＰＳＢ）にＮ型イオンを導入する工程により、酸化膜（ＳＯ）に覆われていない領域にＮ型埋め込み層（ＮＢ１、ＮＢ２）を形成する。
次に図１０（Ｄ）に示すように、エッチング工程により酸化膜（ＳＯ）を除去し、フォトリソグラフィー工程を行う。次に、Ｐ型基板（ＰＳＢ）にＰ型イオンを導入する工程により、レジストに覆われていない領域にＰ型埋め込み層（ＰＢ２）を形成する。そして図１０（Ｅ）に示すように、Ｐ型基板（ＰＳＢ）及び埋め込み層（ＮＢ１、ＮＢ２、ＰＢ２）上にＰ型エピタキシャル層（ＰＥＰＩ）を形成する工程を行う。
以上のようにして、Ｐ型エピタキシャル層（ＰＥＰＩ）の下にＮ型埋め込み層（ＮＢ１、ＮＢ２）及びＰ型埋め込み層（ＰＢ２）が形成される。即ち、ハイサイド側、ローサイド側のトランジスターのＮ型埋め込み層と、ガード領域のＰ型埋め込み層を形成できる。
次に図１１（Ａ）に示すように、フォトリソグラフィー工程及びＰ型エピタキシャル層（ＰＥＰＩ）にＮ型イオンを導入する工程により、レジストに覆われていない領域にディープＮ型ウェル（ＤＮＷ１、ＤＮＷ２）を形成する。そして図１１（Ｂ）に示すように、フォトリソグラフィー工程及びＰ型エピタキシャル層（ＰＥＰＩ）にＮ型イオンを導入する工程により、レジストに覆われていない領域にＮ型プラグ（ＮＰ１１、ＮＰ１２、ＮＰ２１、ＮＰ２２）を形成する。
次に図１１（Ｃ）に示すように、シリコン窒化膜のフォトリソグラフィー工程及びエッチング工程を行い、酸化膜形成工程を行うことにより、ＬＯＣＯＳ（ＳＯ）を形成する。そして図１１（Ｄ）に示すように、フォトリソグラフィー工程及びディープＮ型ウェル（ＤＮＷ２）にＰ型イオンを導入する工程により、レジストに覆われていない領域にＰ型ボディー（ＰＢＤ）を形成する。
次に図１２（Ａ）に示すように、フォトリソグラフィー工程及びディープＮ型ウェル（ＤＮＷ１）にＰ型イオンを導入する工程により、レジストに覆われていない領域にＰ型不純物層（ＨＰＦ）を形成する。次に図１２（Ｂ）に示すように、フォトリソグラフィー工程及びディープＮ型ウェル（ＤＮＷ１）にＮ型イオンを導入する工程により、レジストに覆われていない領域に低耐圧のＮ型ウェルＮＷ１１、ＮＷ１２を形成する。そして図１２（Ｃ）に示すように、フォトリソグラフィー工程及びＰ型エピタキシャル層（ＰＥＰＩ）にＰ型イオンを導入する工程により、レジストに覆われていない領域に低耐圧のＰ型ウェル（ＰＷ２）を形成する。即ちガード領域を構成するＰ型ウェルを形成する。
以上のように本実施形態では、Ｎ型埋め込み層（ＮＢ１、ＮＢ２）、Ｐ型埋め込み層（ＰＢ２）の上に形成したエピタキシャル層（ＰＥＰＩ）に不純物のイオンを導入することで、ブリッジ回路１０のトランジスターのディープＮ型ウェル（ＤＮＷ１、ＤＮＷ２）と、ガード領域のＰ型ウェル（ＰＷ２、ＰＷ１）を形成している。
次に図１３（Ａ）に示すように、ポリシリコン層を形成する工程を行い、フォトリソグラフィー工程及びエッチング工程を行うことにより、ゲート層（ＧＴ１、ＧＴ２）を形成する。次に図１３（Ｂ）に示すように、フォトリソグラフィー工程及びＮ型イオンを導入する工程により、基板表層にＮ型不純物層（Ｎ＋）を形成する。このＮ型不純物層（Ｎ＋）は、ブリッジ回路１０のＮ型トランジスターのソースやドレイン等となる。そして図１３（Ｃ）に示すように、フォトリソグラフィー工程及びＰ型イオンを導入する工程により、基板表層にＰ型不純物層（Ｐ＋）を形成する。このＰ型不純物層（Ｐ＋）は、ブリッジ回路１０のＰ型トランジスターのソース及びドレインや、ガード領域のＰ型不純物層等となる。
以上のようにして、ブリッジ回路１０を構成するＤＭＯＳ構造のＮ型トランジスター（紙面左側）、ＤＭＯＳ構造のＰ型トランジスター（紙面右側）と、ガード領域（紙面中央）とが形成される。
なお、ＣＭＯＳ構造のトランジスターの製造プロセスについては説明を省略したが、ＤＭＯＳ構造のトランジスターと共通の層については工程を共通化し、１つの製造フローでＣＭＯＳ構造及びＤＭＯＳ構造が混在した半導体基板を形成すればよい。
６．電子機器
図１４に、本実施形態の回路装置２００（モータードライバー）が適用された電子機器の構成例を示す。電子機器は、処理部３００、記憶部３１０、操作部３２０、入出力部３３０、回路装置２００、これらの各部を接続するバス３４０、モーター２８０を含む。以下ではモーター駆動によりヘッドや紙送りを制御するプリンターを例にとり説明するが、本実施形態はこれに限定されず、種々の電子機器に適用可能である。
入出力部３３０は例えばＵＳＢコネクターや無線ＬＡＮ等のインターフェースで構成され、画像データや文書データが入力される。入力されたデータは、例えばＤＲＡＭ等の内部記憶装置である記憶部３１０に記憶される。操作部３２０により印刷指示を受け付けると、処理部３００は、記憶部３１０に記憶されたデータの印刷動作を開始する。処理部３００は、データの印刷レイアウトに合わせて回路装置２００（モータードライバー）に指示を送り、回路装置２００は、その指示に基づいてモーター２８０を回転させ、ヘッドの移動や紙送りを行う。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１導電型、第２導電型等）と共に記載された用語（Ｐ型、Ｎ型等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置の構成、動作及び配置構成や、トランジスターやガード領域の構造等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
Ｑ１、Ｑ３ ハイサイド側トランジスター、Ｑ２、Ｑ４ ローサイド側トランジスター、
ＰＲ１〜ＰＲ４ ドライバー回路、ＴＭＡ〜ＴＭＤ 端子、ＤＡＣ Ｄ／Ａ変換回路、
ＣＰ 比較回路、ＤＧ１〜ＤＧ４ 駆動信号、ＩＮ１〜ＩＮ４ 制御信号、
ＲＳ センス抵抗、ＤＩ 寄生ダイオード、ＣＰ 寄生容量、
ＰＤ１〜ＰＤ４ パッド、ＳＣ１〜ＳＣ５ ソース、ＤＮ１〜ＤＮ５ ドレイン、
ＰＳＢ Ｐ型基板、ＮＢ１、ＮＢ２、ＮＢ３ Ｎ型埋め込み層、
ＰＢ１、ＰＢ２ Ｐ型埋め込み層、ＰＷ１、ＰＷ２、ＰＷ４ Ｐ型ウェル、
ＤＮＷ１、ＤＮＷ２ ディープＮ型ウェル、ＮＷ１、ＮＷ３、ＮＷ４ Ｎ型ウェル、
ＰＢＤ Ｐ型ボディー、ＨＰＦ Ｐ型不純物層、
ＮＰ１１、ＮＰ１２、ＮＰ２、ＮＰ３、ＮＰ２１、ＮＰ２２ Ｎ型プラグ、
ＧＴ１、ＧＴ２、ＧＴ３ ゲート層、ＳＯ 絶縁層（酸化膜）、ＭＬ 金属層、
２、４ ガード領域、１０ ブリッジ回路、１８ プリドライバー、２０ 制御回路、
３０ 検出回路、３２ 基準電圧生成回路、４０、４２、４４ 境界領域、
６０、６２、６４、６８、７２、７４、８０、８２、９２、９４、Ｎ型不純物層、
６６、７０、７６、７８、８４、９０、９１、９６、９８ Ｐ型不純物層、
６３、６７ 絶縁膜、１００ モーター、２００ 回路装置、
３００ 処理部、３１０ 記憶部、３２０ 操作部、３３０ 入出力部、

Claims (9)

  1. ハイサイド側のトランジスターとローサイド側のトランジスターとを有するブリッジ回路と、
    前記ブリッジ回路に流れる電流を検出する検出回路と、
    前記検出回路での検出結果に基づいて、前記ハイサイド側のトランジスター及び前記ローサイド側のトランジスターのオン・オフ制御を行う制御回路と、
    前記ハイサイド側のトランジスターと前記検出回路との間であり、且つ、前記ローサイド側のトランジスターと前記検出回路との間に設けられ、回路装置の基板に基板電位を供給するためのガード領域と、
    を含み、
    前記ハイサイド側のトランジスター及び前記ローサイド側のトランジスターは、第１導電型の前記基板に形成された第２導電型の埋め込み層の上に形成されるＤＭＯＳ構造のトランジスターであり、
    前記ハイサイド側のトランジスターの前記検出回路側の境界領域には、第２導電型の前記埋め込み層に電圧を供給するための第２導電型の第１のプラグが設けられ、
    前記ハイサイド側のトランジスターの前記検出回路と反対側の境界領域には、第２導電型の前記埋め込み層に電圧を供給するための第２導電型の第２のプラグが設けられることを特徴とする回路装置。
  2. 請求項１において、
    前記ガード領域は、
    第１導電型の前記基板に形成された第１導電型の埋め込み層と、
    第１導電型の前記埋め込み層の上に形成された第１導電型のウェルと、
    第１導電型の前記ウェルの上に形成された第１導電型の不純物層と、
    有することを特徴とする回路装置。
  3. 請求項２において、
    第１導電型の前記ウェルは、エピタキシャル層に対して第１導電型の不純物が導入された層であることを特徴とする回路装置。
  4. 請求項１において、
    前記ＤＭＯＳ構造のトランジスターは、第２導電型の前記埋め込み層の上においてエピタキシャル層により形成された第２導電型のディープウェルに形成されることを特徴とする回路装置。
  5. 請求項４において、
    前記ガード領域は、
    第１導電型の埋め込み層と、
    第１導電型の前記埋め込み層の上においてエピタキシャル層により形成された第１導電型のウェルと、
    第１導電型の前記ウェルに形成された第１導電型の不純物層と、
    を有することを特徴とする回路装置。
  6. 請求項１乃至５のいずれかにおいて、
    前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターとの間に設けられ、前記基板を前記基板電位に設定するための第２のガード領域を有することを特徴とする回路装置。
  7. 請求項１乃至６のいずれかにおいて、
    前記ＤＭＯＳ構造のトランジスターが形成される第２導電型の前記埋め込み層は、Ｐ型の前記基板の上の第１のＮ型埋め込み層であり、
    前記検出回路は、
    前記第１のＮ型埋め込み層と分離された第２のＮ型埋め込み層の上に形成されるＣＭＯＳ構造のトランジスターにより構成されることを特徴とする回路装置。
  8. 請求項７において、
    前記ＣＭＯＳ構造のトランジスターは、
    前記第２のＮ型埋め込み層の上に形成されたＰ型埋め込み層の上に形成されることを特徴とする回路装置。
  9. 請求項１乃至８のいずれかに記載の回路装置を含むことを特徴とする電子機器。
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