JP2017139503A - 回路装置及び電子機器 - Google Patents

Abstract

【課題】基板電位の変動による回路動作への影響を低減できる回路装置及び電子機器等を提供すること。【解決手段】回路装置は、Ｐ型基板４１上の第１のＮ型埋め込み層５１上に形成されるＤＭＯＳ構造のトランジスターにより構成される第１の回路と、第１のＮ型埋め込み層５１と分離された第２のＮ型埋め込み層５２上に形成されるＣＭＯＳ構造のトランジスターにより構成される第２の回路と、を含む。【選択図】 図２

Description

本発明は、回路装置及び電子機器等に関する。

直流モーターを駆動するモータードライバーとして、チョッピング電流を制御することによりモーターの回転数を制御する手法が知られている。この手法では、ブリッジ回路に流れる電流をセンス抵抗により電流／電圧変換し、その電圧を基準電圧と比較することでチョッピング電流を検出する。そして、その検出結果を制御回路にフィードバックし、ブリッジ回路の駆動信号をＰＷＭ制御することでモーターを一定の速度で回転させる。

例えば特許文献１には、このようなモータードライバーにおいてチョッピング電流の検出精度を向上する手法が開示されている。この手法では、Ｈブリッジのハーフブリッジ毎にセンス抵抗を設け、チャージ期間における電流が所定の電流に達したことを一方の抵抗により検出し、ディケイ期間における電流が所定の電流に達したことを他方の抵抗により検出する。

特開２００８−０４２９７５号公報

上記のようなモータードライバーに限らず、スイッチング動作を行う回路では、そのスイッチング動作により電流のオン・オフが繰り返されるため、基板電位が変動するという課題がある。この基板電位の変動は、その基板上に構成される回路の動作に影響を与える可能性がある。

例えば上記のようなモータードライバーでは、モーターを駆動するためには大電流が必要な上、チョッピング動作により電流のオン・オフが繰り返されるので、モータードライバーの基板電位が変動する。基板上に構成された基準電圧生成回路や電圧検出回路が電位変動の影響を受けるため、チョッピング電流の検出値にバラツキが発生し、一定に制御しているモーターの回転速度の精度が低下してしまう。

本発明の幾つかの態様によれば、基板電位の変動による回路動作への影響を低減できる回路装置及び電子機器等を提供できる。

本発明の一態様は、Ｐ型基板上の第１のＮ型埋め込み層上に形成されるＤＭＯＳ構造のトランジスターにより構成される第１の回路と、前記第１のＮ型埋め込み層と分離された第２のＮ型埋め込み層上に形成されるＣＭＯＳ構造のトランジスターにより構成される第２の回路と、を含む回路装置に関係する。

本発明の一態様によれば、ＣＭＯＳ構造のトランジスターにより構成される第２の回路が、第１のＮ型埋め込み層と分離された第２のＮ型埋め込み層上に形成され、第２の回路が第２のＮ型埋め込み層によりＰ型基板から隔離される。これにより、基板電位の変動による回路動作への影響を低減することが可能となる。

また本発明の一態様では、前記第２の回路の領域は、前記第２のＮ型埋め込み層の電位を設定するＮ型プラグ領域により囲まれていてもよい。

このようにすれば、第２のＮ型埋め込み層とそれを囲むＮ型プラグ領域により、第２の回路をＰ型基板から隔離できる。またＮ型プラグによりＮ型埋め込み層の電位が設定されるため、第２の回路をＰ型基板から電気的に隔離することが可能となる。

また本発明の一態様では、前記ＣＭＯＳ構造のトランジスターは、前記第２のＮ型埋め込み層上に形成されるＰ型層上に形成されてもよい。

このようにすれば、第２のＮ型埋め込み層によりＰ型基板から隔離されたＰ型層を形成でき、その隔離されたＰ型層の上に、ＣＭＯＳ構造のトランジスターで構成される第２の回路を構成できる。

また本発明の一態様では、前記Ｐ型層は、エピタキシャル層であってもよい。

このようにすれば、第２のＮ型埋め込み層の上にエピタキシャル層を形成することにより、Ｐ型基板から隔離されたＰ型層としてＰ型埋め込み層を形成できる。

また本発明の一態様では、前記Ｐ型基板の電位を供給するパッドと、前記パッドから前記Ｐ型層へ電位を供給するための第１配線と、前記パッドから前記Ｐ型基板へ電位を供給するための第２配線と、を含んでもよい。

このようにすれば、Ｐ型基板から隔離されたＰ型層に対して、Ｐ型基板とは別の配線（第１配線）で電位を供給できる。これにより、配線を介してＰ型基板からＰ型層へ電位変動が伝わることを抑制できる。

また本発明の一態様では、前記ＣＭＯＳ構造のトランジスターのＰ型トランジスターは、前記Ｐ型層上に形成されるＮ型ウェルと、前記Ｎ型ウェル上に形成されるＰ型ソース領域と、前記Ｎ型ウェル上に形成されるＰ型ドレイン領域と、により構成され、前記ＣＭＯＳ構造のトランジスターのＮ型トランジスターは、前記Ｐ型層上に形成されるＰ型ウェルと、前記Ｐ型ウェル上に形成されるＮ型ソース領域と、前記Ｐ型ウェル上に形成されるＮ型ドレイン領域と、により構成されてもよい。

このようにすれば、第１のＮ型埋め込み層と分離された第２のＮ型埋め込み層上に、ＣＭＯＳ構造のＮ型トランジスター及びＣＭＯＳ構造のＰ型トランジスターで構成された第２の回路を形成できる。

また本発明の一態様では、前記ＤＭＯＳ構造のトランジスターのＮ型トランジスターは、前記第１のＮ型埋め込み層上に形成されるディープＮ型ウェルと、前記ディープＮ型ウェル上に形成されるＰ型層と、前記Ｐ型層上に形成されるＮ型ソース領域と、前記ディープＮ型ウェル上に形成されるＮ型ドレイン領域と、を有してもよい。

また本発明の一態様では、前記ＤＭＯＳ構造のトランジスターのＰ型トランジスターは、前記第１のＮ型埋め込み層上に形成されるディープＮ型ウェルと、前記ディープＮ型ウェル上に形成されるＰ型層と、前記ディープＮ型ウェル上に形成されるＰ型ソース領域と、前記Ｐ型層上に形成されるＰ型ドレイン領域と、を有してもよい。

これらの本発明の一態様によれば、第１のＮ型埋め込み層の上に、ＤＭＯＳ構造のＮ型トランジスターやＤＭＯＳ構造のＰ型トランジスターで構成された第１の回路を形成できる。

また本発明の一態様では、前記第１の回路は、モーターを駆動するためのチョッピング電流を出力するブリッジ回路を有し、前記第２の回路は、前記ブリッジ回路に流れる電流を検出する検出回路を有してもよい。

このようにすれば、チョッピング電流によりモーターを駆動するモーター駆動回路を、ブリッジ回路と検出回路で形成できる。ブリッジ回路のスイッチング動作によりＰ型基板の電位が揺れるが、第２のＮ型埋め込み層により検出回路を隔離できるため、チョッピング電流の検出誤差を軽減できる。

また本発明の一態様では、前記検出回路は、基準電圧を生成する基準電圧生成回路と、前記電流に基づく電圧と前記基準電圧とを比較する電圧検出回路と、前記電圧検出回路の比較結果に基づいて前記ブリッジ回路を制御する制御回路と、を有してもよい。

このようにすれば、チョッピング電流に基づく電圧と基準電圧とを比較することにより、モーターに流れるチョッピング電流を一定に制御することが可能となる。

また本発明の一態様では、前記第２の回路は、前記第１の回路を制御する回路又は、前記第１の回路の電圧又は電流を検出する回路を有してもよい。

本発明の一態様によれば、第１の回路を制御する回路又は、第１の回路の電圧又は電流を検出する回路をＰ型基板から隔離できるため、第１の回路を正確に制御でき、或は、第１の回路の電圧又は電流を正確に検出できる。

また本発明の一態様では、前記第１の回路は、出力電流又は出力電圧を繰り返しスイッチングする動作を行う回路であってもよい。

本発明の一態様によれば、第１の回路が行うスイッチング動作によりＰ型基板の電位が変動した場合であっても、第２の回路がＰ型基板から隔離されているため、第２の回路へのスイッチング動作の影響を抑制できる。

また本発明の他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。

本実施形態の比較例の基板構成。 本実施形態の基板構成例。 回路装置の構成例。 回路装置の動作説明図。 回路装置の動作説明図。 回路装置の動作説明図。 ＤＭＯＳ構造のＮ型トランジスターの詳細な構成例。 ＤＭＯＳ構造のＰ型トランジスターの詳細な構成例。 図９（Ａ）〜（Ｅ）は、ＤＭＯＳ構造のトランジスターの製造プロセスフロー。 図１０（Ａ）〜（Ｄ）は、ＤＭＯＳ構造のトランジスターの製造プロセスフロー。 図１１（Ａ）〜（Ｃ）は、ＤＭＯＳ構造のトランジスターの製造プロセスフロー。 図１２（Ａ）〜（Ｃ）は、ＤＭＯＳ構造のトランジスターの製造プロセスフロー。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．比較例の基板構成
図１に、本実施形態の比較例の基板構成を示す。図１は、回路装置を構成する集積回路装置の基板の断面図である。

なお以下では、回路装置が例えば図３で後述するようなモータードライバーである場合を例に説明するが、本実施形態はこれに限定されず、駆動電流や駆動電圧のスイッチング動作を行う種々の回路装置に適用できる。例えば、トランジスターのスイッチングによりＬＣ共振回路を駆動し、所望の電圧を発生させるスイッチングレギュレーター等に適用してもよい。

基板には、第１の回路が配置される第１の領域１０と、第２の回路が配置される第２の領域２０と、第１の領域１０の一方の端部に設けられる境界領域３１と、第１の領域１０と第２の領域２０との間に設けられる境界領域３２と、が配置される。第１の回路は、ＤＭＯＳ（Double-diffused Metal Oxide Semiconductor）トランジスターで構成されるブリッジ回路（例えば図３のブリッジ回路２１０）である。なお第１の回路は、ブリッジ回路に限定されず、駆動電流のスイッチング動作を行う回路であればよい。第２の回路は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスターで構成される回路（例えば図３の検出回路２５０）である。

ここで、基板の平面に垂直な方向（厚さ方向）のうち、基板に対して回路が形成される側（半導体プロセスにより各層が積層される側）の方向を「上」と呼び、その反対方向を「下」と呼ぶ。

第１の領域１０には、ＤＭＯＳ構造のＮ型トランジスター（以下Ｎ型ＤＭＯＳと呼ぶ）が形成される。具体的には、シリコン基板であるＰ型基板４１の上にＮ型埋め込み層５１（NBL: N+ Buried Layer）が形成され、Ｎ型埋め込み層５１の上にはＮ型ＤＭＯＳのディープＮ型ウェル６１が形成される。ディープＮ型ウェル６１のソース側にはＰ型ボディ７１（Ｐ型不純物層）が形成され、Ｐ型ボディ７１の上にＰ型層１３１（Ｐ型不純物層）とＮ型層１２２（Ｎ型不純物層）が形成される。このＮ型層１２２は、Ｎ型ＤＭＯＳのソース領域に対応する。ディープＮ型ウェル６１のドレイン側には、Ｎ型ＤＭＯＳのドレイン領域に対応するＮ型層１２３が形成される。ディープＮ型ウェル６１の上には、Ｎ型層１２３に接して絶縁層１５１（例えばＬＯＣＯＳ）が形成され、Ｐ型ボディ７１とディープＮ型ウェル６１と絶縁層１５１の上にゲート層１４１（例えばポリシリコン層）が形成される。

境界領域３１には、Ｎ型埋め込み層５１に電位を供給するためのＮ型プラグ８１（Ｎ型不純物層）が設けられる。具体的には、Ｎ型埋め込み層５１の上にＮ型プラグ８１が形成され、そのＮ型プラグ８１の両側にＰ型層９１、９２が形成され、Ｎ型プラグ８１の上にＮ型層１２１が形成される。そして、Ｎ型層１２１に与えられた電位が、Ｎ型プラグ８１を介してＮ型埋め込み層５１に供給される。Ｎ型層１２１には、Ｎ型ＤＭＯＳのドレイン電圧（Ｎ型層１２３の電圧）と同一の電圧が供給される。

境界領域３２の第１の領域１０側には、Ｎ型埋め込み層５１に電位を供給するためのＮ型プラグ８２が設けられる。Ｎ型プラグ８２の構成はＮ型プラグ８１と同様である。また境界領域３２の第２の領域２０側には、Ｐ型基板４１に電位を供給するためのＰ型埋め込み層１０１（PBL: P+ Buried Layer）が設けられる。具体的には、Ｐ型基板４１の上にＰ型埋め込み層１０１が形成され、Ｐ型埋め込み層１０１の上にＰ型ウェル１１１が形成され、Ｐ型ウェル１１１の上にＰ型層１３２が形成される。そして、Ｐ型層１３２に与えられた電位が、Ｐ型ウェル１１１とＰ型埋め込み層１０１を介してＰ型基板４１に供給される。Ｐ型層１３２には、例えばグランド電圧（広義には低電位側電源電圧）が供給される。

第２の領域２０には、ＣＭＯＳ構造のＮ型トランジスター（以下ＮＭＯＳと呼ぶ）とＰ型トランジスター（以下ＰＭＯＳと呼ぶ）が形成される。具体的には、Ｐ型基板４１の上にはＮＭＯＳのＰ型ウェル１１１（例えば中耐圧Ｐ型ウェル（MV PWELL））が形成され、Ｐ型ウェル１１１の上にＮＭＯＳのＮ型ソース領域としてＮ型層１２５が形成され、ＮＭＯＳのＮ型ドレイン領域としてＮ型層１２６が形成される。Ｎ型層１２５とＮ型層１２６の間のＰ型ウェル１１１の上にはゲート層１４２が形成される。Ｐ型ウェル１１１の上には、更に、Ｐ型ウェル１１１に電位を供給するためのＰ型層１３３が形成される。Ｐ型層１３３には、例えばグランド電圧（広義には低電位側電源電圧）が供給される。

またＰ型基板４１の上にはＰＭＯＳのＮ型ウェル１１２（例えば中耐圧Ｎ型ウェル（MV NWELL））が形成され、Ｎ型ウェル１１２の上にＰＭＯＳのＰ型ソース領域としてＰ型層１３５が形成され、ＰＭＯＳのドレイン領域としてＰ型層１３４が形成される。Ｐ型層１３４とＰ型層１３５の間のＮ型ウェル１１２の上にはゲート層１４３が形成される。Ｎ型ウェル１１２の上には、更に、Ｎ型ウェル１１２に電位を供給するためのＮ型層１２７が形成される。Ｎ型層１２７には、例えば電源電圧（高電位側電源電圧）が供給される。

なお、符号の図示及び説明を省略したが、基板表層の不純物層（Ｎ型層、Ｐ型層）の間には、隣の不純物層と絶縁するための絶縁層（ＬＯＣＯＳ）が設けられている。

さて、ＤＭＯＳトランジスターで構成されるブリッジ回路がチョッピング電流によりモーターを駆動する際、ＤＭＯＳトランジスターのドレイン（Ｎ型層１２３）には大電流が流れる。その大電流は、チョッピング動作によりオン／オフする（或は流れる向きが反転する）ため、ドレインの電圧は大きく変動することになる。このドレインのＮ型層１２３はディープＮ型ウェル６１を介してＮ型埋め込み層５１に接続されており、Ｎ型埋め込み層５１とＰ型基板４１との間にはＰＮ接合による寄生容量ＣＰが発生している。そのため、ドレインの電圧変動は、寄生容量ＣＰを介してＰ型基板４１に伝わり、Ｐ型基板４１を介して第２の領域２０まで伝わる。第２の領域２０では、Ｐ型基板４１がＣＭＯＳトランジスターのＰ型ウェル１１１やＮ型ウェル１１２に接しているため、Ｐ型基板４１の電圧変動が、ＣＭＯＳトランジスターで構成される回路に影響を与えてしまう。

例えば、図３のモータードライバーでは、電圧検出回路２２０がセンス抵抗２９０の一端側の電圧ＶＳを基準電圧ＶＲと比較することにより、ブリッジ回路２１０に流れるチョッピング電流を一定に保つ。このとき、電圧検出回路２２０や基準電圧生成回路２３０がＰ型基板４１の電圧変動による影響を受けると、基準電圧ＶＲが変動したり、或は電圧検出回路２２０の比較精度が低下するため、チョッピング電流にバラツキが生じる可能性がある。

また図５で後述するように、ディケイ期間ではグランド電圧から電源電圧ＶＢＢに向かって回生電流が流れる。そのため、センス抵抗２９０の電圧降下によりＤＭＯＳトランジスターＱ３のドレイン電圧がグランド電圧よりも低くなる。そうすると、図１のＤＭＯＳ構造において、ドレインにつながるＮ型埋め込み層５１がグランド電圧よりも低くなり、Ｐ型基板４１との間で順方向電圧を生じるため、Ｐ型基板４１に向かって電流が流れ込んでＰ型基板４１の電圧が揺らされてしまう。このように、寄生容量ＣＰを介する以外にもＰ型基板４１を揺らす要因がある。

２．本実施形態の基板構成
図２に、上記のような課題を解決できる本実施形態の基板構成例を示す。図２は、回路装置（例えば図３の回路装置２００）を構成する集積回路装置の基板の断面図である。

基板には、第１の回路が配置される第１の領域１０と、第２の回路が配置される第２の領域２０と、第１の領域１０の一方の端部に設けられる境界領域３１と、第１の領域１０と第２の領域２０との間に設けられる境界領域３２と、第２の領域２０の一方の端部に設けられる境界領域３３と、が配置される。なお第１の領域１０及び境界領域３１の構成は図１と同様であるため、説明を省略する。

第２の領域２０には、ＣＭＯＳトランジスターをＰ型基板４１から隔離するためのＮ型埋め込み層５２が形成される。具体的には、Ｐ型基板４１の上にＮ型埋め込み層５２が形成され、そのＮ型埋め込み層５２の上にＰ型層１０２が形成される。そして、そのＰ型層１０２の上にＮＭＯＳトランジスター及びＰＭＯＳトランジスターが形成される。これらのトランジスターの構成は図１と同様である。なお、Ｐ型層１０２はＰ型埋め込み層であってもよい。例えば、Ｐ型層１０２のうちＮ型ウェル１１２の下の部分にはＰ型埋め込み層が形成され、Ｐ型層１０２のうちＰ型ウェル１１１の下の部分には埋め込み層でないＰ型層が形成されてもよい。或は、Ｎ型ウェル１１２の下の部分にのみＰ型層１０２が設けられ、Ｐ型ウェル１１１がＮ型埋め込み層５２に接していてもよい。

境界領域３２の第１の領域１０側には、図１と同様にＮ型プラグ８２が設けられる。境界領域３２の第２の領域２０側には、Ｎ型埋め込み層５２に電位を供給するためのＮ型プラグ８３が設けられる。具体的には、Ｎ型埋め込み層５１の上にＮ型プラグ８３が形成され、そのＮ型プラグ８３の両側にＰ型層９５、９６が形成され、Ｎ型プラグ８３の上にＮ型層１２８が形成される。そして、Ｎ型層１２８に与えられた電位が、Ｎ型プラグ８３を介してＮ型埋め込み層５２に供給される。Ｎ型層１２８には、例えば電源電圧が供給される。

また境界領域３２には、Ｎ型プラグ８２とＮ型プラグ８３の間に、Ｐ型基板４１に電位を供給するためのＰ型埋め込み層１０１が設けられる。Ｐ型埋め込み層１０１の構成は図１と同様であり、Ｐ型層１３２に与えられた例えばグランド電圧が、Ｐ型ウェル１１１とＰ型埋め込み層１０１を介してＰ型基板４１に供給される。

境界領域３３には、Ｎ型埋め込み層５２に電位を供給するためのＮ型プラグ８４が設けられる。Ｎ型プラグ８４の構成は境界領域３２のＮ型プラグ８３と同様であり、Ｎ型層１２９に与えられた例えば電源電圧が、Ｎ型プラグ８４を介してＮ型埋め込み層５２に供給される。

以上の実施形態によれば、回路装置２００は、Ｐ型基板４１上の第１のＮ型埋め込み層５１上に形成されるＤＭＯＳ構造のトランジスターにより構成される第１の回路（第１の領域１０に形成される回路）と、第１のＮ型埋め込み層５１と分離された第２のＮ型埋め込み層５２上に形成されるＣＭＯＳ構造のトランジスターにより構成される第２の回路（第２の領域２０に形成される回路）と、を含む。

このようにすれば、第１のＮ型埋め込み層５１と分離された第２のＮ型埋め込み層５２により、ＣＭＯＳ構造のトランジスターにより構成される第２の回路をＰ型基板４１から隔離することができる。図１の比較例で説明したように、ＤＭＯＳ構造のトランジスターがスイッチング動作を行うと、そのドレインの電位の揺れが第１のＮ型埋め込み層５１から寄生容量ＣＰ等を介してＰ型基板４１に伝わる。この点、本実施形態によれば、第２の回路がＰ型基板４１から隔離されているため、Ｐ型基板４１の電位が揺れた場合であっても、第２の回路がその影響を受けにくく、誤差の少ない動作が可能となる。

ここで埋め込み層とは、基板表層の不純物層（例えば図２のＰ型ボディ７１やディープＮ型ウェル６１）よりも下層に形成される不純物層である。具体的には、図９（Ａ）〜図９（Ｅ）で後述するように、シリコン基板に対してＮ型不純物又はＰ型不純物を導入し、その上にエピタキシャル層（シリコン単結晶の層）を成長させることにより、エピタキシャル層の下に埋め込み層を形成する。

また本実施形態では、第２の回路の領域（第２の領域２０）は、第２のＮ型埋め込み層５２の電位を設定するＮ型プラグ領域（平面視においてＮ型プラグ８３、８４が設けられる領域）により囲まれている。

このようにすれば、第２のＮ型埋め込み層５２とそれを囲むＮ型プラグ領域によりバスタブ型のＮ型領域を形成でき、そのＮ型領域により第２の回路の領域をＰ型基板４１から隔離できる。またＰ型基板の電位の揺れが第２のＮ型埋め込み層５２に伝わったとしてもＮ型プラグから電位が設定されているため、第２の回路領域を確実に隔離できる。また第２のＮ型埋め込み層５２をＰ型基板４１よりも高い電位（例えば電源電圧）に設定できるため、逆電圧のＰＮ接合により隔離できる。

ここで回路の領域とは、基板に対する平面視において回路が配置されている領域である。即ち、回路レイアウトにおいて、検出回路２５０が１又は複数の回路ブロックで構成される場合、そのレイアウトブロックが配置されている領域である。例えば、第２の回路が図３の検出回路２５０である場合、その検出回路２５０の配置領域が第２の回路の領域となる。

なお、Ｎ型プラグ領域により「囲まれる」とは、平面視においてＮ型プラグ領域が第２の回路の領域（第２の領域２０）の周囲を完全に囲んでいる場合に限らず、例えばＮ型プラグ領域の一部に欠損がある（例えば断続的に囲むような）場合も含む。例えば図２に示すように、境界領域３２はＮ型プラグ８３を含んでいる。この境界領域３２は、図３の回路装置２００において、例えばブリッジ回路２１０の周囲を囲むように設けられる。或は、少なくともブリッジ回路２１０とそれ以外の回路（検出回路２５０）とを分離するように設けられる。この場合に、境界領域３２は平面視において一続きの領域である必要はなく、一部が切れていてもよい。

また本実施形態では、ＣＭＯＳ構造のトランジスターは、第２のＮ型埋め込み層５２上に形成されるＰ型層１０２上に形成される。例えばＰ型層１０２は、Ｐ型埋め込み層である。

このようにすれば、第２のＮ型埋め込み層５２によりＰ型基板４１から隔離されたＰ型層１０２を形成できる。これにより、そのＰ型層１０２を新たなＰ型基板として、本来のＰ型基板４１とは隔離された第２の回路を構成できる。

また本実施形態では、回路装置は、Ｐ型基板４１の電位を供給するパッド（例えば、後述する図３の端子ＴＶＢに接続されるパッド）と、そのパッドからＰ型層１０２へ電位を供給するための第１配線（例えば半導体基板上に形成されたアルミ配線）と、そのパッドからＰ型基板４１へ電位を供給するための第２配線と、を含む。

このようにすれば、Ｐ型基板４１から隔離されたＰ型層１０２に対して、Ｐ型基板４１とは別のルート（第１配線、Ｐ型層１３３、Ｐ型ウェル１１１）で電位を供給できる。これにより、配線を介してＰ型基板４１からＰ型層１０２へ電位変動が伝わることを抑制できる。

ここでパッドとは、半導体基板上に形成されるボンディングパッドである。即ち、パッケージの端子に例えばボンディングワイヤー等で接続されるチップ（集積回路装置）側の端子であり、チップ内部の回路と外部の回路との間で、信号や電圧の入出力を行うための端子である。

３．モータードライバー
図３に、上述の基板構成を適用できる回路装置の構成例として、モータードライバーの構成例を示す。回路装置２００は、ブリッジ回路２１０、検出回路２５０を含む。そして検出回路２５０は、電圧検出回路２２０、基準電圧生成回路２３０、制御回路２４０を含む。なお以下では、回路装置全体が１つの集積回路装置で構成される場合を例に説明するが、本実施形態はこれに限定されない。即ち回路装置の一部（例えばブリッジ回路２１０、電圧検出回路２２０）が１つの集積回路装置で構成され、その集積回路装置に図２の基板構成が適用されてもよい。

ブリッジ回路２１０は、制御回路２４０からのＰＷＭ信号に基づいて外付けのモーター２８０（直流モーター）を駆動する。具体的には、ブリッジ回路２１０はＨブリッジに構成されたトランジスターＱ１〜Ｑ４（ＤＭＯＳトランジスター）を含む。例えばトランジスターＱ１〜Ｑ４はＮ型であってもよいし、或はトランジスターＱ１、Ｑ２がＰ型であり、トランジスターＱ３、Ｑ４がＮ型であってもよい。

トランジスターＱ１は、電源電圧ＶＢＢが供給される端子ＴＶＢと、モーター２８０の一端が接続される端子ＯＵＴ１との間に設けられる。トランジスターＱ２は、端子ＴＶＢと、モーター２８０の他端が接続される端子ＯＵＴ２との間に設けられる。トランジスターＱ３は、端子ＯＵＴ１と、一端にグランド電圧が供給されるセンス抵抗２９０の他端に接続される端子ＲＮＦとの間に設けられる。トランジスターＱ４は、端子ＯＵＴ２と端子ＲＮＦとの間に接続される。

基準電圧生成回路２３０は、例えば電圧分割回路により構成され、チョッピング電流を検出するための基準電圧ＶＲを生成する。

電圧検出回路２２０は、例えばコンパレーターにより構成され、ブリッジ回路２１０を流れるチョッピング電流の検出を行う。具体的には、電圧検出回路２２０は、端子ＲＮＦＳを介して入力されるセンス抵抗２９０の一端の電圧ＶＳと基準電圧ＶＲとを比較する。そして、電圧ＶＳが基準電圧ＶＲに達したことを検出すると、その検出信号を制御回路２４０へ出力する。

制御回路２４０は、ブリッジ回路２１０のチョッピング動作を制御する。具体的には、制御回路２４０は、電圧検出回路２２０からの検出信号に基づいて、チョッピング電流が一定となるようにＰＷＭ信号のパルス幅を制御する。そして、そのＰＷＭ信号からトランジスターＱ１〜Ｑ４のオン・オフ制御信号を生成し、生成したオン・オフ制御信号をトランジスターＱ１〜Ｑ４のゲートへ出力する。

図４〜図６を用いて回路装置２００の動作について詳細に説明する。なお図４に示すコンパレーター２２１は電圧検出回路２２０に対応している。コンパレーター２２１の正極入力端子には、センス抵抗２９０の他端の電圧ＶＳが入力され、負極入力端子には基準電圧ＶＲが入力される。コンパレーター２２１の出力信号は制御回路２４０へ出力される。

図６に示すように、時間ｔ０にモーター２８０の駆動を開始したとする。駆動を開始すると、図４に示すようにチャージ期間となり、制御回路２４０がトランジスターＱ１、Ｑ４をオンさせ、トランジスターＱ２、Ｑ３をオフさせる。チャージ期間では、図４の実線矢印で示すように、電源電圧ＶＢＢからトランジスターＱ１、モーター２８０、トランジスターＱ４、センス抵抗２９０を介してグランド電圧へ駆動電流が流れる。

駆動電流は時間の経過とともに大きくなり、センス抵抗２９０により変換された電圧ＶＳも上昇する。電圧ＶＳが基準電圧ＶＲよりも大きくなると、コンパレーター２２１の出力信号がＬレベルからＨレベルに変わる。図６に示すように、このとき（時間ｔ１）の駆動電流がチョッピング電流Ｉｃｈであり、電圧ＶＳの検出によりチョッピング電流Ｉｃｈが検出されたことになる。

制御回路２４０は、コンパレーター２２１の出力信号がＨレベルになったのを受けて、ディケイ期間ＴＤ１に移行させる。図５に示すように、ディケイ期間ＴＤ１では、制御回路２４０がトランジスターＱ２、Ｑ３をオンさせ、トランジスターＱ１、Ｑ４をオフさせる。図５の点線矢印で示すように、グランド電圧からセンス抵抗２９０、トランジスターＱ３、モーター２８０、トランジスターＱ２を介して電源電圧ＶＢＢに駆動電流（回生電流）が流れる。図６に示すように、ディケイ期間ＴＤ１では時間の経過とともに駆動電流が低下していく。

制御回路２４０は、例えばタイマー（カウンター回路）等を用いて、ディケイ期間ＴＤ１の開始から所定時間が経過したことを検出し、チャージ期間ＴＣ１に移行させる。チャージ期間ＴＣ１では駆動電流が上昇し、チョッピング電流Ｉｃｈに達すると再びディケイ期間ＴＤ２に移行する。以降、これを繰り返すことにより、チョッピング電流Ｉｃｈが一定となるように制御し、モーター２８０の回転速度を一定に保つ。

なお、上記ではブリッジ回路２１０がＨブリッジで構成される場合を例に説明したが、本実施形態はこれに限定されず、ブリッジ回路２１０はハーフブリッジで構成されてもよい。

４．ＤＭＯＳトランジスター
図７に、ＤＭＯＳ構造のＮ型トランジスターの詳細な構成例を示す。図７は、基板の厚さ方向における断面図である。なお図２で説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

この構成例は、図２で説明したＤＭＯＳ構造のＮ型トランジスターを左右対称に構成したものである。即ち、ソース領域に対応するＮ型層１２２を中心として、その両側にゲート層１４１ａ、１４１ｂと、絶縁層１５１ａ、１５１ｂと、ドレイン領域に対応するＮ型層１２３ａ、１２３ｂとが形成される。ディープＮ型ウェル６１とＰ型ボディ７１についても同様に、ソースを中心として左右対称にＮ型埋め込み層５１の上に形成される。ディープＮ型ウェル６１の両側には、Ｎ型プラグ８１、８２が形成される。

図８に、ＤＭＯＳ構造のＰ型トランジスターの詳細な構成例を示す。図８は、基板の厚さ方向における断面図である。

この構成例では、ドレイン領域に対応するＰ型層１３６を中心として左右対称に各層が構成される。具体的には、Ｐ型基板４１の上にＮ型埋め込み層５３が形成され、Ｎ型埋め込み層５３の上にディープＮ型ウェル６２が形成される。ディープＮ型ウェル６２の中央部の上にはＨＰＯＦ１６１（Ｐ型不純物層）が形成され、ＨＰＯＦ１６１の上にはドレイン領域に対応するＰ型層１３６が形成される。ディープＮ型ウェル６２の両端部の上にはＮ型ウェル１１３ａ、１１３ｂ（例えば低耐圧Ｎ型ウェル（LV NWEL））が形成され、Ｎ型ウェル１１３ａ、１１３ｂの上にはＮ型層１７１ａ、１７１ｂとソース領域に対応するＰ型層１３７ａ、１３７ｂとが形成される。ドレイン領域に対応するＰ型層１３６の両側には絶縁層１５２ａ、１５２ｂ（例えばＬＯＣＯＳ）が形成され、Ｎ型ウェル１１３ａ、１１３ｂ、ＨＰＯＦ１６１、絶縁層１５２ａ、１５２ｂの上にゲート層１４４ａ、１４４ｂ（例えばポリシリコン層）が形成される。

Ｎ型埋め込み層５３には、Ｎ型プラグ８５ａ、８５ｂを介して電位（例えば電源電圧）が供給される。Ｎ型プラグ８５ａ、８５ｂは、ディープＮ型ウェル６２の両側に形成され、Ｎ型プラグ８５ａ、８５ｂの上にはＮ型層１７２ａ、１７２ｂが形成される。

なお、Ｎチャンネルと同様に、左右対称な構成のうち一方の側のゲート及びドレインでＤＭＯＳ構造のＰ型トランジスターを構成してもよい。

５．製造プロセス
図９（Ａ）〜図１２（Ｃ）を用いて、ＤＭＯＳ構造のトランジスターの製造プロセスフローについて説明する。なお、図面左側にＮ型トランジスターを示し、図面右側にＰ型トランジスターを示す。

図９（Ａ）に示すように、Ｐ型基板（Psub）に酸化膜（SiO₂）を形成する工程を行う。次に図９（Ｂ）に示すように、フォトリソグラフィー工程を行い、レジストに覆われていない領域の酸化膜（SiO₂）をエッチングする工程を行う。次に図９（Ｃ）に示すように、Ｐ型基板（Psub）にＮ型イオンを導入する工程により、酸化膜（SiO₂）に覆われていない領域にＮ型埋め込み層（NBL）を形成する。

次に図９（Ｄ）に示すように、エッチング工程により酸化膜（SiO₂）を除去し、フォトリソグラフィー工程を行う。次に、Ｐ型基板（Psub）にＰ型イオンを導入する工程により、レジストに覆われていない領域にＰ型埋め込み層（PBL）を形成する。次に図９（Ｅ）に示すように、Ｐ型基板（Psub）及び埋め込み層（NBL、PBL）上にＰ型エピタキシャル層（P-Epi）を形成する工程を行う。以上のようにして、Ｐ型エピタキシャル層（P-Epi）の下にＮ型埋め込み層（NBL）及びＰ型埋め込み層（PBL）が形成される。

次に図１０（Ａ）に示すように、フォトリソグラフィー工程及びＰ型エピタキシャル層（P-Epi）にＮ型イオンを導入する工程により、レジストに覆われていない領域にディープＮ型ウェル（Deep NWEL）を形成する。次に図１０（Ｂ）に示すように、フォトリソグラフィー工程及びＰ型エピタキシャル層（P-Epi）にＮ型イオンを導入する工程により、レジストに覆われていない領域にＮ型プラグ（Nplug）を形成する。

次に図１０（Ｃ）に示すように、シリコン窒化膜のフォトリソグラフィー工程及びエッチング工程を行い、酸化膜形成工程を行うことにより、ＬＯＣＯＳ（SiO₂）を形成する。次に図１０（Ｄ）に示すように、フォトリソグラフィー工程及びディープＮ型ウェル（Deep NWEL）にＰ型イオンを導入する工程により、レジストに覆われていない領域にＰ型ボディ（Pbody）を形成する。

次に図１１（Ａ）に示すように、フォトリソグラフィー工程及びディープＮ型ウェル（Deep NWEL）にＰ型イオンを導入する工程により、レジストに覆われていない領域にＨＰＯＦ層を形成する。次に図１１（Ｂ）に示すように、フォトリソグラフィー工程及びディープＮ型ウェル（Deep NWEL）にＮ型イオンを導入する工程により、レジストに覆われていない領域に低耐圧Ｎ型ウェル（LV NWEL）を形成する。次に図１１（Ｃ）に示すように、フォトリソグラフィー工程及びＰ型エピタキシャル層（P-Epi）にＰ型イオンを導入する工程により、レジストに覆われていない領域に低耐圧Ｐ型ウェル（LV PWEL）を形成する。

次に図１２（Ａ）に示すように、ポリシリコン層を形成する工程を行い、フォトリソグラフィー工程及びエッチング工程を行うことにより、ゲート層（Poly）を形成する。次に図１２（Ｂ）に示すように、フォトリソグラフィー工程及びＮ型イオンを導入する工程により、基板表層にＮ型不純物層（N+）を形成する。このＮ型不純物層（N+）は、Ｎ型トランジスターのソース領域やドレイン領域等となる。次に図１２（Ｃ）に示すように、フォトリソグラフィー工程及びＰ型イオンを導入する工程により、基板表層にＰ型不純物層（P+）を形成する。このＰ型不純物層（P+）は、Ｐ型トランジスターのソース領域やドレイン領域等となる。以上のようにして、ＤＭＯＳ構造のＮ型トランジスター（紙面左側）及びＤＭＯＳ構造のＰ型トランジスター（紙面右側）が形成される。

なお、ＣＭＯＳ構造のトランジスターの製造プロセスについては説明を省略したが、ＤＭＯＳ構造のトランジスターと共通の層については工程を共通化し、１つの製造フローでＣＭＯＳ構造及びＤＭＯＳ構造が混在した半導体基板を形成すればよい。

６．電子機器
図１３に、本実施形態の回路装置２００（モータードライバー）が適用された電子機器の構成例を示す。電子機器は、処理部３００、記憶部３１０、操作部３２０、入出力部３３０、回路装置２００、これらの各部を接続するバス３４０、モーター２８０を含む。以下ではモーター駆動によりヘッドや紙送りを制御するプリンターを例にとり説明するが、本実施形態はこれに限定されず、種々の電子機器に適用可能である。

入出力部３３０は例えばＵＳＢコネクターや無線ＬＡＮ等のインターフェースで構成され、画像データや文書データが入力される。入力されたデータは、例えばＤＲＡＭ等の内部記憶装置である記憶部３１０に記憶される。操作部３２０により印刷指示を受け付けると、処理部３００は、記憶部３１０に記憶されたデータの印刷動作を開始する。処理部３００は、データの印刷レイアウトに合わせて回路装置２００（モータードライバー）に指示を送り、回路装置２００は、その指示に基づいてモーター２８０を回転させ、ヘッドの移動や紙送りを行う。

本実施形態では、回路装置２００がチョッピング電流を高精度に一定に保つことが可能であるため、ヘッドの移動や紙送りの誤差を抑制し、高品質の印刷を実現できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、基板、電子機器の構成・動作や、モーター駆動の制御手法、半導体基板の製造方法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０ 第１の領域、２０ 第２の領域、３１〜３３ 境界領域、
４１ Ｐ型基板、５１〜５３ Ｎ型埋め込み層、
６１，６２ ディープＮ型ウェル、７１ Ｐ型ボディ、
８１〜８４，８５ａ，８５ｂ Ｎ型プラグ、９１〜９８ Ｐ型層、
１０１ Ｐ型埋め込み層、１０２ Ｐ型層、１１１ Ｐ型ウェル、
１１２，１１３ａ，１１３ｂ Ｎ型ウェル、
１２１〜１２９，１２３ａ、１２３ｂ Ｎ型層、
１３１〜１３６，１３７ａ、１３７ｂ Ｐ型層、
１４１〜１４３，１４１ａ，１４１ｂ，１４４ａ，１４４ｂ ゲート層、
１５１，１５１ａ，１５１ｂ，１５２ａ，１５２ｂ 絶縁層、
１７１ａ，１７１ｂ，１７２ａ，１７２ｂ Ｎ型層、
２００ 回路装置、２１０ ブリッジ回路、２２０ 電圧検出回路、
２２１ コンパレーター、２３０ 基準電圧生成回路、２４０ 制御回路、
２５０ 検出回路、２８０ モーター、２９０ センス抵抗、
３００ 処理部、３１０ 記憶部、３２０ 操作部、３３０ 入出力部、
３４０ バス、ＣＰ 寄生容量、Ｉｃｈ チョッピング電流、
ＯＵＴ１，ＯＵＴ２ 端子、Ｑ１〜Ｑ４ ＤＭＯＳトランジスター、
ＲＮＦ，ＲＮＦＳ 端子、ＴＣ１，ＴＣ２ チャージ期間、
ＴＤ１，ＴＤ２ ディケイ期間、ＴＶＢ 端子、ＶＢＢ 電源電圧、
ＶＲ 基準電圧

Claims (16)

1. Ｐ型基板上の第１のＮ型埋め込み層上に形成されるＤＭＯＳ構造のトランジスターにより構成される第１の回路と、
   前記第１のＮ型埋め込み層と分離された第２のＮ型埋め込み層上に形成されるＣＭＯＳ構造のトランジスターにより構成される第２の回路と、
   を含むことを特徴とする回路装置。
2. 請求項１において、
   前記第２の回路の領域は、
   前記第２のＮ型埋め込み層の電位を設定するＮ型プラグ領域により囲まれていることを特徴とする回路装置。
3. 請求項２において、
   前記Ｎ型プラグ領域は、Ｐ型層内に形成されていることを特徴とする回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記第２のＮ型埋め込み層は、前記Ｐ型基板よりも高い電位に設定されていることを特徴とする回路装置。
5. 請求項１乃至４のいずれかにおいて、
   前記ＣＭＯＳ構造のトランジスターは、
   前記第２のＮ型埋め込み層上に形成されるＰ型層上に形成されることを特徴とする回路装置。
6. 請求項５において、
   前記第２のＮ型埋め込み層上に形成される前記Ｐ型層は、前記Ｐ型基板と同じ電位に設定されていることを特徴とする回路装置。
7. 請求項５又は６において、
   前記Ｐ型層は、
   Ｐ型埋め込み層であることを特徴とする回路装置。
8. 請求項５乃至７のいずれかにおいて、
   前記Ｐ型基板の電位を供給するパッドと、
   前記パッドから前記Ｐ型層へ電位を供給するための第１配線と、
   前記パッドから前記Ｐ型基板へ電位を供給するための第２配線と、
   を含むことを特徴とする回路装置。
9. 請求項５乃至８のいずれかにおいて、
   前記ＣＭＯＳ構造のトランジスターのＰ型トランジスターは、
   前記Ｐ型層上に形成されるＮ型ウェルと、前記Ｎ型ウェル上に形成されるＰ型ソース領域と、前記Ｎ型ウェル上に形成されるＰ型ドレイン領域と、により構成され、
   前記ＣＭＯＳ構造のトランジスターのＮ型トランジスターは、
   前記Ｐ型層上に形成されるＰ型ウェルと、前記Ｐ型ウェル上に形成されるＮ型ソース領域と、前記Ｐ型ウェル上に形成されるＮ型ドレイン領域と、により構成されることを特徴とする回路装置。
10. 請求項１乃至９のいずれかにおいて、
    前記ＤＭＯＳ構造のトランジスターのＮ型トランジスターは、
    前記第１のＮ型埋め込み層上に形成されるディープＮ型ウェルと、
    前記ディープＮ型ウェル上に形成されるＰ型層と、
    前記Ｐ型層上に形成されるＮ型ソース領域と、
    前記ディープＮ型ウェル上に形成されるＮ型ドレイン領域と、
    を有することを特徴とする回路装置。
11. 請求項１乃至１０のいずれかにおいて、
    前記ＤＭＯＳ構造のトランジスターのＰ型トランジスターは、
    前記第１のＮ型埋め込み層上に形成されるディープＮ型ウェルと、
    前記ディープＮ型ウェル上に形成されるＰ型層と、
    前記ディープＮ型ウェル上に形成されるＰ型ソース領域と、
    前記Ｐ型層上に形成されるＰ型ドレイン領域と、
    を有することを特徴とする回路装置。
12. 請求項１乃至１１のいずれかにおいて、
    前記第１の回路は、
    モーターを駆動するためのチョッピング電流を出力するブリッジ回路を有し、
    前記第２の回路は、
    前記ブリッジ回路に流れる電流を検出する検出回路を有することを特徴とする回路装置。
13. 請求項１２において、
    前記検出回路は、
    基準電圧を生成する基準電圧生成回路と、
    前記電流に基づく電圧と前記基準電圧とを比較する電圧検出回路と、
    前記電圧検出回路の比較結果に基づいて前記ブリッジ回路を制御する制御回路と、
    を有することを特徴とする回路装置。
14. 請求項１乃至１１のいずれかにおいて、
    前記第２の回路は、
    前記第１の回路を制御する回路又は、前記第１の回路の電圧又は電流を検出する回路を有することを特徴とする回路装置。
15. 請求項１乃至１１のいずれかにおいて、
    前記第１の回路は、
    出力電流又は出力電圧を繰り返しスイッチングする動作を行う回路であることを特徴とする回路装置。
16. 請求項１乃至１５のいずれかに記載された回路装置を含むことを特徴とする電子機器。

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