CN110581637B - 电压变换器器件及其操作方法 - Google Patents

电压变换器器件及其操作方法 Download PDF

Info

Publication number
CN110581637B
CN110581637B CN201910174789.5A CN201910174789A CN110581637B CN 110581637 B CN110581637 B CN 110581637B CN 201910174789 A CN201910174789 A CN 201910174789A CN 110581637 B CN110581637 B CN 110581637B
Authority
CN
China
Prior art keywords
voltage
circuit
domain
voltage domain
lower limit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910174789.5A
Other languages
English (en)
Other versions
CN110581637A (zh
Inventor
黄雷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of CN110581637A publication Critical patent/CN110581637A/zh
Application granted granted Critical
Publication of CN110581637B publication Critical patent/CN110581637B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Electronic Switches (AREA)
  • Power Conversion In General (AREA)
  • Logic Circuits (AREA)

Abstract

本申请涉及电压变换器器件及其操作方法。在至少一个一般方面，本发明公开了一种装置，所述装置可包括第一电压域电路，所述第一电压域电路被配置为基于第一上限电压和第一下限电压来操作；和第二电压域电路，所述第二电压域电路被配置为基于第二上限电压和第二下限电压来操作。所述装置可包括电容耦合电路，所述电容耦合电路电连接在所述第一电压域电路和所述第二电压域电路之间；和驱动器电路，所述驱动器电路包括开关器件并且电耦合到所述第二电压域电路。所述装置还可包括中间电压域电路，所述中间电压域电路被配置为触发包括在所述驱动器电路中的所述开关器件的开关。

Description

电压变换器器件及其操作方法
技术领域
本说明书涉及电压变换器器件。
背景技术
许多应用具有不同的功率域，并且需要变换器以将信号从一个功率域变换到另一个功率域。当电源电压相对较低时，一些变换器可不能够将信号适当地从一个功率域变换到另一个功率域。因此，需要系统、方法和装置来解决现有技术的不足并提供其它新颖且创新的特征。
发明内容
在至少一个一般方面，装置可包括第一电压域电路，该第一电压域电路被配置为基于第一上限电压和第一下限电压来操作；以及第二电压域电路，该第二电压域电路被配置为基于第二上限电压和第二下限电压来操作。装置可包括电容耦合电路，该电容耦合电路电连接在第一电压域电路和第二电压域电路之间；以及驱动器电路，该驱动器电路包括开关器件并且电耦合到第二电压域电路。装置还可包括中间电压域电路，该中间电压域电路被配置为触发包括在驱动器电路中的开关器件的开关，其中中间电压域被配置为基于中间电压和第二上限电压或第二下限电压来操作。
一个或多个实施方式的细节在随附附图和以下描述中阐明。其他特征将从说明书和附图中以及从权利要求书中显而易见。
附图说明
图1是示出电压变换器器件的示意图。
图2是示出图1所示的电压变换器器件的示例性实施方式的示意图。
图3是示出与图1和图2所示的电压变换器器件相关联的示例性电压域的示意图。
图4是示出图1所示的电压变换器器件的另一示例性实施方式的示意图。
图5是示出与图1和图4所示的电压变换器器件相关联的示例性电压域的示意图。
图6是示出操作本文所述的电压变换器器件的方法的流程图。
具体实施方式
如本文所述，电压变换器器件(例如，快速浮动电压变换器)可被配置为将输入电压信号从第一功率域(例如，高电压域)变换到第二功率域(例如，低电压域)。可基于包括在第二功率域中的电压来输出输出电压信号。电压变换器器件包括中间电压域电路(还可称为中间级)以及电容耦合电路(例如，交流(AC)耦合电路)，该电容耦合电路被配置为促进输入电压信号到输出电压信号的变换。电容耦合电路可包括一个或多个电容器(例如，金属-氧化物-金属(mom)电容器)，用于将第一功率域与第二功率域隔离。在一些实施方式中，电压变换器器件可在相对低的电压供应(例如，电压域内的低电源电压)下操作。在一些实施方式中，电压变换器器件可具有相对小的传播延迟。在一些实施方式中，电压变换器器件可被配置为使用相对低电压器件(例如，不是高电压器件)来减小半导体管芯面积。电压域可以是具有上限电压和下限电压的数字电压域。
图1是示出电压变换器器件100的示意图。电压变换器器件100被配置为将第一电压域内的输入电压信号VIN(也可称为输入信号)变换为第二电压域内的输出电压信号VOUT(也可称为输出信号)。第一电压域和第二电压域中的每个可包括限定电压范围(例如，3V范围、5V范围、10V范围)的上限电压和下限电压。因此，输入电压信号可被配置为在限定第一电压域的电压范围内(例如，在第一上限电压和第一下限电压之间)调制(例如，摆动)，并且输出电压信号可被配置为在限定第二电压域的电压范围内(例如，在第二上限电压和第二下限电压之间)调制(例如，摆动)。
第一电压域可与第一电压域电路110相关联，并且第二电压域可与图1所示的第二电压域电路150相关联。具体地讲，第一电压域电路110可被配置为基于第一电压域来操作，并且第二电压域电路150可被配置为基于第二电压域来操作。输入信号VIN可来自耦合到(例如，电耦合到)电压变换器器件100并且在第一电压域内操作的电路(例如，器件)(未示出)。可将输出信号VOUT提供给(例如，输出到)耦合到(例如，电耦合到)电压变换器器件100并且在第二电压域内操作的电路和/或器件(未示出)。
如图1所示，电压变换器器件100包括电容耦合电路120、中间电压域电路130和驱动器电路140。中间电压域电路130可被配置为触发驱动器电路140以驱动(例如，开关、置位、复位)第二电压域电路150。中间电压域电路130可具有中间电压域，该中间电压域不同于第一电压域(与第一电压域电路110相关联)和第二电压域(与第二电压域电路150相关联)。
电容耦合电路120电连接在第一电压域和第二电压域之间。电容耦合电路120可被配置为将第一电压域与第二电压域隔离。输入电路IC可包括在电容耦合电路120的第一侧上，并且输出电路OC可包括在电容耦合电路120的第二侧上。电容耦合电路可以是交流(AC)耦合电路。
在一些实施方式中，驱动器电路140可包括一个或多个开关。在一些实施方式中，包括在驱动器电路140内的开关可以是或者可包括金属氧化物半导体场效应晶体管(MOSFET)器件(例如，N沟道MOSFET(NMOS)器件、P沟道MOSFET(PMOS)器件)、双极结型晶体管(BJT)器件等。
在一些实施方式中，第一电压域电路110包括锁存电路。在一些实施方式中，第二电压域电路150包括锁存电路。在一些实施方式中，第二电压域电路150可包括锁存电路，该锁存电路被配置为响应于驱动器电路140而置位和复位。在一些实施方式中，第二电压域电路150可包括锁存电路，该锁存电路被配置为响应于包括在驱动器电路140中的开关器件而置位和复位。
在一些实施方式中，输出电路OC可包括第一锁存电路(在第二电压域电路150内)，该第一锁存电路被配置为基于与(输入电路IC的)第一电压域不同的第二电压域来操作。输出电路OC可包括开关器件，该开关器件包括在驱动器电路140内(未示出)。输出电路OC可包括第二锁存电路(未示出)，该第二锁存电路被配置为触发开关器件的开关，并且被配置为基于中间电压域电路130的中间电压域来操作。
在一些实施方式中，第一电压域的电压范围可与第二电压域的电压范围重叠。例如，第一电压域的上限电压可在第二电压域的电压范围内，并且/或者第一电压域的下限电压可在第二电压域的电压范围内。在一些实施方式中，第一电压域的上限电压可高于第二电压域的上限电压，并且/或者第一电压域的下限电压可低于第二电压域的下限电压。
在一些实施方式中，第一电压域的电压范围可能不与第二电压域的电压范围重叠。换句话讲，第一电压域的电压范围可在第二电压域的电压范围之外。
在一些实施方式中，中间电压域的电压范围可与第一电压域的电压范围和/或第二电压域的电压范围重叠。例如，中间电压域的上限电压可在第一电压域的电压范围和/或第二电压域的电压范围内。作为另一个示例，中间电压域的下限电压可在第一电压域的电压范围和/或第二电压域的电压范围内。
在一些实施方式中，中间电压域的电压范围的至少一部分可在第一电压域的电压范围和/或第二电压域的电压范围之外。例如，中间电压域的上限电压可在第一电压域的电压范围和/或第二电压域的电压范围之外(例如，之上)。作为另一个示例，中间电压域的下限电压可在第一电压域的电压范围和/或第二电压域的电压范围之外(例如，之下)。
在一些实施方式中，中间电压域电路130可被配置为触发包括在驱动器电路140中的开关器件的开关。中间电压域电路130可被配置为基于中间电压和第二上限电压或第二下限电压来操作。例如，中间电压域电路130可被配置为基于中间电压域的上限电压来操作，并且中间电压域的下限电压可等于第二电压域电路150的第二电压域的下限电压。作为另一个示例，中间电压域电路130可被配置为基于中间电压域的下限电压来操作，并且中间电压域的上限电压可等于第二电压域电路150的第二电压域的上限电压。
在本文所述的实施方式中，电压变换器器件100可基于相对较小的电压范围(例如，1.8V或更低)来操作。电压变换器器件100可具有很少或没有静态功率耗散。考虑到电压变换器器件100包括电容耦合(例如，电容耦合电路120)，电压变换器器件100的传播延迟可以是有利的。电压变换器器件100可包括具有相对小尺寸的低电压器件(例如，30V器件)(而不是高电压器件)。第一电压域电路110的上限电压可大于或小于第二电压域电路120的上限电压。
图2是示出图1所示的电压变换器器件100的示例性实施方式的示意图。图2示出器件元件的示例，该器件元件可包括在第一电压域电路110、电容耦合电路120、中间电压域电路130、驱动器电路140和/或第二电压域电路150中，或者可用作第一电压域电路110、电容耦合电路120、中间电压域电路130、驱动器电路140和/或第二电压域电路150。
如图2所示，第一电压域电路110基于包括第一上限域电压VDD1和第一下限域电压VSS1的第一电压域来操作。第二电压域电路150基于包括第二上限域电压VDD2和第二下限域电压VSS2的第二电压域来操作。中间电压域电路130基于包括中间上限域电压VREG和第二下限域电压VSS2的中间电压域来操作。因此，中间电压域电路130和第二电压域电路150具有相同下限域电压(第二下限域电压VSS2)。
如图2所示，第一电压域电路110包括反相器I1和I2。输入电压VIN被反相器I1反相成VIN-1，并且电压VIN-1被反相器I2反相成VIN-2。电压VIN-1和VIN-2在由第一电压域电路110的第一电压域限定的电压范围内。电压VIN-1与电压VIN-2相反。例如，当电压VIN-1为高(例如，处于第一电压域的上限电压)时，电压VIN-2为低(例如，处于第一电压域的下限电压)。
电压VIN-1经由电容器C1电容耦合到电压VINT-1，并且电压VIN-2经由电容器C2电容耦合到电压VINT-2。电压VINT-1和VINT-2在中间电压域电路130的相对侧上，在该实施方式中，该中间电压域电路包括具有反相器I3和I4的锁存电路。电压VINT-1和VINT-2在由中间电压域电路110的中间电压域限定的电压范围内。
电压VINT-1与电压VINT-2相反。例如，当电压VINT-1为高(例如，处于中间电压域的上限电压)时，电压VINT-2为低(例如，处于中间电压域的下限电压)。
电压VINT-1和VINT-2驱动驱动器电路140的元件。具体地讲，电压VINT-1经由中间电压域电路130(例如，中间电压域电路130的输入侧)和NMOS器件N1的栅极之间的连接来驱动NMOS器件N1的栅极。电压VINT-2经由中间电压域电路130(例如，中间电压域电路130的输入侧)和NMOS器件N2的栅极之间的连接来驱动NMOS器件N2的栅极。
如图2所示，驱动器电路140的NMOS器件N1的源极耦合到驱动器电路140的NMOS器件N2的源极。NMOS器件N1的漏极(例如，经由电连接)连接到第二电压域电路150的输入侧。NMOS器件N2的漏极(例如，经由电连接)连接到第二电压域电路150的输出侧。因此，驱动器电路140连接到第二电压域电路150的输入侧和输出侧。
电压VOUT-1可用作电压变换器器件100的输出信号。电压VOUT-1可与输入电压VIN处于相同状态，但两个电压可在不同电压域中。例如，当电压VIN处于第一电压域的高电压(例如，高状态)时，电压VOUT-1处于第二电压域的高电压(例如，高状态)。
电压VOUT-2可与电压VOUT-1相反。例如，当电压VOUT-1为高(例如，处于第二电压域的上限电压)时，电压VOUT-2为低(例如，处于第二电压域的下限电压)。电压VOUT-1和VOUT-2在第二电压域电路150的相对侧上。电压VOUT-1和VOUT-2在由第二电压域电路150的第二电压域限定的电压范围内。
在该实施方式中，第二电压域电路150包括具有反相器I5和I6的锁存电路。第二电压域电路150的锁存电路可被配置为响应于包括在驱动器电路140中的NMOS器件N1、N2而置位和复位(即使电源电压相对较低)。
图2所示的电压变换器电路100的操作的示例如下。当电压VIN为高时，电压VIN-1为低(在第一电压域中作为电压VSS1)并且电压VIN-2为高(在第一电压域中作为电压VDD1)。电压VIN-1和VIN-2经由电容耦合电路电容耦合到电压VINT-1和VINT-2，该电压VINT-1和VINT-2在中间电压域中分别为低(即，电压VSS2)和高(即，电压VREG)。等于电压VSS2的电压VINT-1关断NMOS器件N1(到断开状态)，使得VOUT-1为高(在第二电压域中作为电压VDD2)；并且等于电压VREG的VINT-2接通NMOS器件N2(到导通状态)，使得VOUT-2为低(在第二电压域中作为电压VSS2)。
图3是示出与图1和图2所示的电压变换器器件100相关联的示例性电压域的示意图。如图3所示，第一电压域VD1具有包括上限电压VDD1和下限电压VSS1的电压范围，中间电压域IVD具有包括上限电压VREG和下限电压VSS2的电压范围，并且第二电压域VD2具有包括上限电压VDD2和下限电压VSS2的电压范围。因为图2所示的电路包括NMOS器件N1、N2，所以中间电压域IVD基于上限电压VREG和下限电压VSS2(来自第二电压域VD2)。
如图3所示，第一电压域VD1的电压范围与第二电压域VD2的电压范围不同。中间电压域IVD具有至少与第二电压域VD2的电压范围重叠的电压范围。在一些实施方式中，中间电压域IVD可具有与第一电压域VD1的电压范围(和/或第二电压域VD2的电压范围)重叠的电压范围。
如图3所示，中间电压VREG小于第二电压域VD2的上限电压VDD2。中间电压VREG在第二电压域VD2的上限电压VDD2和下限电压VSS2之间。中间电压VREG在第一电压域VD1的上限电压VDD1和下限电压VSS1之间。在一些实施方式中，中间电压VREG与上限电压VDD2之间的差值(例如，绝对差)是包括在图2所示的驱动器电路140中的开关器件(例如，NMOS器件N1和/或NMOS器件N2)的阈值电压(例如，0.8V)的至少两倍(例如，1.6V)。中间电压域电路130中的电压VREG足够高，使得NMOS器件N1、N2可置位和复位包括在第二电压域电路150中的锁存电路(即使电源电压相对较低)。
图4是示出图1所示的电压变换器器件100的示例性实施方式的示意图。图4示出器件元件的示例，该器件元件可包括在第一电压域电路110、电容耦合电路120、中间电压域电路130、驱动器电路140和/或第二电压域电路150中，或者可用作第一电压域电路110、电容耦合电路120、中间电压域电路130、驱动器电路140和/或第二电压域电路150。图4所示的与图2中的那些相似或相同的元件中的许多将不再结合图4描述以简化描述。
如图4所示，中间电压域电路130基于包括上限域电压VDD2和中间下限域电压VREG的中间电压域来操作。因此，中间电压域电路130和第二电压域电路150具有相同上限域电压(第二上限域电压VDD2)。
如图4所示，第一电压域电路110包括反相器J1和J2。电压VIN-1经由电容器CA电容耦合到电压VINT-1，并且电压VIN-2经由电容器CB电容耦合到电压VINT-2。在该实施方式中，中间电压域电路130包括具有反相器J3和H4的锁存电路。电压VINT-1和VINT-2在由中间电压域电路110的中间电压域限定的电压范围内。
电压VINT-1和VINT-2驱动驱动器电路的元件。具体地讲，电压VINT-1经由中间电压域电路130(例如，中间电压域电路130的输入侧)和PMOS器件P1的栅极之间的连接来驱动PMOS器件P1的栅极。电压VINT-2经由中间电压域电路130(例如，中间电压域电路130的输入侧)和PMOS器件P2的栅极之间的连接来驱动PMOS器件P2的栅极。
如图4所示，驱动器电路140的PMOS器件P1的源极耦合到驱动器电路140的PMOS器件P2的源极。PMOS器件P1的漏极(例如，经由电连接)连接到第二电压域电路150的输入侧。PMOS器件P2的漏极(例如，经由电连接)连接到第二电压域电路150的输出侧。因此，驱动器电路140连接到第二电压域电路150的输入侧和输出侧。
电压VOUT-1可用作电压变换器器件100的输出信号。电压VOUT-1可与输入电压VIN处于相同状态，但两个电压可在不同电压域中。电压VOUT-2可与电压VOUT-1相反，并且电压VOUT-1和VOUT-2在由第二电压域电路150的第二电压域限定的电压范围内。
在该实施方式中，第二电压域电路150包括具有反相器J5和J6的锁存电路。第二电压域电路150的锁存电路可被配置为响应于包括在驱动器电路140中的PMOS器件P1、P2而置位和复位(即使电源电压相对较低)。
图4所示的电压变换器电路100的操作的示例如下。当电压VIN为高时，电压VIN-1为低(在第一电压域中作为电压VSS1)并且电压VIN-2为高(在第一电压域中作为电压VSS1)。电压VIN-1和VIN-2经由电容耦合电路电容耦合到电压VINT-1和VINT-2，该电压VINT-1和VINT-2在中间电压域中分别为低(即，电压VREG(例如，接地电压))和高(即，电压VDD2)。等于电压VREG的电压VINT-1接通PMOS器件P1，使得VOUT-1为高(在第二电压域中作为电压VDD2)；并且作为电压VDD2的VINT-2关断PMOS器件P2，使得VOUT-2为低(在第二电压域中作为电压VSS2)。
图5是示出与图1和图4所示的电压变换器器件100相关联的示例性电压域的示意图。如图5所示，第一电压域VD1具有包括上限电压VDD1和下限电压VSS1的电压范围，中间电压域IVD具有包括上限电压VDD2和下限电压VREG的电压范围，并且第二电压域VD2具有包括上限电压VDD2和下限电压VSS2的电压范围。因为图4所示的电路包括PMOS器件P1、P2，所以中间电压域IVD基于上限电压VDD2(来自第二电压域VD2)和下限电压VREG。
如图5所示，第一电压域VD1的电压范围与第二电压域VD2的电压范围不同。中间电压域IVD具有与第一电压域VD1的电压范围和第二电压域VD2的电压范围重叠的电压范围。在一些实施方式中，中间电压域IVD可具有不与第一电压域VD1的电压范围(和/或第二电压域VD2的电压范围)重叠的电压范围。
如图5所示，中间电压VREG小于第二电压域VD2的上限电压VDD2。中间电压VREG在第二电压域VD2的上限电压VDD2和下限电压VSS2之间。中间电压VREG在第一电压域VD1的上限电压VDD1和下限电压VSS1之外。在一些实施方式中，中间电压VREG与上限电压VDD2之间的差值(例如，绝对差)是包括在图4所示的驱动器电路140中的开关器件(例如，PMOS器件P1和/或PMOS器件P2)的阈值电压(例如，0.8V)的至少两倍(例如，1.6V)。包括在中间电压域电路130中的电压VREG足够低，使得PMOS器件P1、P2可置位和复位包括在第二电压域电路150中的锁存电路(即使电源电压相对较低)。
中间电压域电路110(示于图1-图5中)可实现第二电压域电路150(例如，第二电压域电路150中的锁存器)的正确操作。即使当第二电压域相对较低时，中间电压域电路110也可实现第二电压域电路150(例如，第二电压域电路150中的锁存器)的正确操作。在电压VIN的电压转变期间，电容器C1、C2的电压摆幅可不同。尽管在电压摆幅中存在这种差异，电压变换器器件100可在相对高的频率下运行。即使当第二电压域的电压范围相对较小时(当从高电压域变换到低电压域时)，电压变换器器件100(由于中间电压域电路110)也可操作。即使当第一电压域的电压范围相对较小时(当从低电压域变换到高电压域时)，电压变换器器件(由于中间电压域电路110)也可操作。
图6是示出操作本文所述的电压变换器器件(例如，电压变换器器件100)的方法的流程图。如图6所示，该方法包括在第一电压域电路处接收输入电压，该第一电压域电路被配置为基于第一上限电压和第一下限电压来操作(框610)。第一电压域可以是例如图1所示的第一电压域电路110。第二电压域电路150可包括锁存电路。
该方法包括在第二电压域电路处提供输出电压，该第二电压域电路被配置为基于第二上限电压和第二下限电压来操作(框620)。第二电压域可以是例如图1所示的第二电压域电路150。第二电压域电路150可包括锁存电路。
该方法包括将输入电压电容耦合到中间电压域电路，该中间电压域电路被配置为基于中间电压和第二上限电压或第二下限电压来操作(框630)。电容耦合可使用图1所示的电容耦合电路120来执行。电压域可与例如图3和图5所示的那些电压域相对应。
该方法包括基于电容耦合的输入电压触发驱动第二电压域电路的开关器件的开关(框640)。开关器件可包括在例如图1所示的驱动器电路140中。
在一个一般方面，电压变换器器件包括第一电压域电路，该第一电压域电路被配置为基于第一上限电压和第一下限电压来操作；第二电压域电路，该第二电压域电路被配置为基于第二上限电压和第二下限电压来操作；以及中间电压域电路，该中间电压域电路被配置为基于中间电压和第二上限电压或第二下限电压来操作。在一些实施方式中，中间电压小于第二上限电压。在其他实施方式中，中间电压大于第二下限电压。
在另一个一般方面，电压变换器器件可包括由电容耦合电路耦合的输入电路和输出电路。输入电路在第一电压域中操作。输出电路包括第一锁存电路，该第一锁存电路被配置为基于第二电压域(即，不同于第一电压域)来操作。输出电路还包括开关器件和第二锁存电路，该第二锁存电路被配置为触发开关器件的开关并且基于中间电压域来操作。
在一个可能的实施方式中，中间电压域具有与第二电压域的电压范围重叠的电压范围。
在另一个可能的实施方式中，中间电压域的上限电压等于第二电压域的上限电压。
在另一个可能的实施方式中，中间电压域的下限电压等于第二电压域的下限电压。
在另一个可能的实施方式中，中间电压的电压范围是开关器件的阈值电压的至少两倍。
在另一个可能的实施方式中，第一电压域的电压范围与第二电压域的电压范围不同。
在另一个一般方面，用于操作电压变换器器件的方法包括在第一电压域电路处接收输入电压，该第一电压域电路被配置为基于第一上限电压和第一下限电压来操作。该方法还包括在第二电压域电路处提供输出电压，该第二电压域电路被配置为基于第二上限电压和第二下限电压来操作。该方法还包括将输入电压电容耦合到中间电压域电路，该中间电压域电路被配置为基于中间电压和第二上限电压或第二下限电压来操作。该方法还包括基于电容耦合的输入电压触发开关器件的开关以驱动第二电压域电路。
在该方法的可能的实施方式中，第一电压域的电压范围与第二电压域的电压范围不同。
在该方法的另一个可能的实施方式中，中间电压介于第二上限电压和第二下限电压之间。
在前面的描述中，当元件诸如层、区域、衬底或部件被提及在另一个元件上，(例如，经由连接件)连接到另一个元件，(例如，经由连接件)电连接到另一个元件，耦合到另一个元件，或电耦合到另一个元件上时，该元件可直接在另一个元件上，连接或耦合到另一个元件上，或者可以存在一个或多个中间元件。相反，当元件被提及直接在另一个元件或层上、直接连接到另一个元件或层、或直接耦合到另一个元件或层时，不存在中间元件或层。虽然在整个详细描述中可能不会通篇使用术语直接在…上、直接连接到…、或直接耦合到…，但是被示为直接在元件上、直接连接或直接耦合的元件能够以此类方式提及。本申请的权利要求书(如果存在的话)可被修订以叙述在说明书中描述或者在附图中示出的示例性关系。
如在本说明书中所使用的，除非根据上下文明确地指出特定情况，否则单数形式可包括复数形式。除了附图中所示的取向之外，空间相对术语(例如，在…上方、在…上面、在…之上、在…下方、在…下面、在…之下、在…之以下等等)旨在涵盖器件在使用或操作中的不同取向。在一些实施方式中，在…上面和在…下面的相对术语可分别包括竖直地在…上面和竖直地在…下面。在一些实施方式中，术语邻近可包括横向邻近或水平邻近。
一些实施方式可使用各种半导体处理和/或封装技术来实现。一些实施方式可使用与半导体衬底相关联的各种类型的半导体处理技术来实现，该半导体衬底包括但不限于，例如硅(Si)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)等。
虽然所描述的实施方式的某些特征已经如本文所述进行了说明，但是本领域技术人员现在将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求书旨在涵盖落入实施方式的范围内的所有此类修改形式和变化形式。应当理解，这些修改形式和变化形式仅仅以示例的方式呈现，而不是限制，并且可以进行形式和细节上的各种改变。除了相互排斥的组合以外，本文所述的装置和/或方法的任何部分能够以任意组合进行组合。本文所述的实施方式可包括所描述的不同实施方式的功能、部件和/或特征的各种组合和/或子组合。

Claims (8)

1.一种电压变换器器件，包括：
第一电压域电路，所述第一电压域电路被配置为基于第一上限电压和第一下限电压之间的第一电压域来操作；
第二电压域电路，所述第二电压域电路被配置为基于第二上限电压和第二下限电压之间的第二电压域来操作；
电容耦合电路，所述电容耦合电路电连接在所述第一电压域电路和中间电压域电路之间；
驱动器电路，所述驱动器电路包括开关器件并且电耦合到所述第二电压域电路；和
中间电压域电路，所述中间电压域电路被配置为触发包括在所述驱动器电路中的所述开关器件的开关，所述中间电压域电路被配置为基于中间电压和所述第二上限电压或所述第二下限电压来操作，
其中所述第二电压域电路包括第二锁存电路，所述第二锁存电路被配置为响应于所述开关器件而置位和复位。
2.根据权利要求1所述的电压变换器器件，其中当所述中间电压域电路被配置为基于所述中间电压和所述第二上限电压来操作时，所述中间电压与所述第二上限电压之间的差值是包括在所述驱动器电路中的所述开关器件的阈值电压的至少两倍；或者
当所述中间电压域电路被配置为基于所述中间电压和所述第二下限电压来操作时，所述中间电压与所述第二下限电压之间的差值是包括在所述驱动器电路中的所述开关器件的阈值电压的至少两倍。
3.根据权利要求1所述的电压变换器器件，其中所述中间电压小于所述第二上限电压且大于所述第二下限电压，并且其中当所述中间电压域电路基于所述中间电压和所述第二下限电压来操作时，所述开关器件是N沟道器件。
4.根据权利要求1所述的电压变换器器件，其中所述中间电压大于所述第二下限电压且小于所述第二上限电压，并且其中当所述中间电压域电路基于所述中间电压和所述第二上限电压来操作时，所述开关器件是P沟道器件。
5.根据权利要求1所述的电压变换器器件，其中所述第一电压域电路包括第一锁存电路。
6.一种电压变换器器件，包括：
电容耦合电路；
输入电路，所述输入电路电耦合在所述电容耦合电路的第一侧上并且被配置为基于第一电压域来操作；和
输出电路，所述输出电路在所述电容耦合电路的第二侧上，
所述输出电路包括：
第一锁存电路，所述第一锁存电路被配置为基于不同于所述第一电压域的第二电压域来操作，
开关器件，和
第二锁存电路，所述第二锁存电路被配置为触发所述开关器件的开关并且被配置为基于中间电压和所述第二电压域的第二上限电压或第二下限电压来操作，
其中所述第一锁存电路被配置为响应于所述开关器件而置位和复位。
7.一种操作电压变换器器件的方法，包括：
在第一电压域电路处接收输入电压，所述第一电压域电路被配置为基于第一上限电压和第一下限电压来操作；
在第二电压域电路处提供输出电压，所述第二电压域电路被配置为基于第二上限电压和第二下限电压来操作；
将所述输入电压电容耦合到中间电压域电路，所述中间电压域电路被配置为基于中间电压和所述第二上限电压或所述第二下限电压来操作；以及
基于经电容耦合的所述输入电压触发驱动所述第二电压域电路的开关器件的开关，
其中所述第二电压域电路包括锁存电路，所述锁存电路被配置为响应于所述开关器件而置位和复位。
8.根据权利要求7所述的操作电压变换器器件的方法，其中当所述中间电压域电路被配置为基于所述中间电压和所述第二上限电压来操作时，所述中间电压与所述第二上限电压之间的差值是所述开关器件的阈值电压的至少两倍；或者
当所述中间电压域电路被配置为基于所述中间电压和所述第二下限电压来操作时，所述中间电压与所述第二下限电压之间的差值是所述开关器件的阈值电压的至少两倍。
CN201910174789.5A 2018-06-11 2019-03-08 电压变换器器件及其操作方法 Active CN110581637B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/005,298 US10277226B1 (en) 2018-06-11 2018-06-11 Voltage translator device
US16/005,298 2018-06-11

Publications (2)

Publication Number Publication Date
CN110581637A CN110581637A (zh) 2019-12-17
CN110581637B true CN110581637B (zh) 2021-07-23

Family

ID=66248350

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910174789.5A Active CN110581637B (zh) 2018-06-11 2019-03-08 电压变换器器件及其操作方法

Country Status (3)

Country Link
US (1) US10277226B1 (zh)
CN (1) CN110581637B (zh)
TW (1) TWI709299B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104104381A (zh) * 2013-04-03 2014-10-15 Nxp股份有限公司 电容型电平移位设备、方法和系统
CN104157664A (zh) * 2014-08-29 2014-11-19 中国航天科技集团公司第九研究院第七七一研究所 一种图像传感器抑噪全芯片esd保护结构
CN106341116A (zh) * 2015-07-08 2017-01-18 恩智浦有限公司 电平移位器及其对应方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5696728A (en) 1997-01-03 1997-12-09 Programmable Microelectronics Corp. Negative voltage level shift circuit
JP2002197881A (ja) * 2000-12-27 2002-07-12 Toshiba Corp レベルシフタ及びレベルシフタを備えた半導体記憶装置
US6967518B2 (en) 2002-06-12 2005-11-22 International Rectifier Corporation High voltage level shifting IC with under-ground voltage swing withstanding capability
DE10246083B3 (de) * 2002-09-27 2004-03-04 Alpha Microelectronics Gmbh Schaltungsanordnung zur Überbrückung hoher Spannungen mit einem Schaltsignal
US20060066381A1 (en) 2004-09-30 2006-03-30 Dipankar Bhattacharya Voltage level translator circuit with feedback
US8044685B2 (en) * 2006-06-12 2011-10-25 System General Corp. Floating driving circuit
US8174288B2 (en) * 2009-04-13 2012-05-08 International Business Machines Corporation Voltage conversion and integrated circuits with stacked voltage domains
US7940108B1 (en) * 2010-01-25 2011-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Voltage level shifter
US8149017B2 (en) 2010-06-25 2012-04-03 Xerox Corporation Low-voltage to high-voltage level translation using capacitive coupling
TWI410921B (zh) * 2010-09-29 2013-10-01 Au Optronics Corp 顯示器驅動電路及顯示器驅動方法
CN103856205B (zh) 2012-12-05 2016-04-20 艾尔瓦特集成电路科技（天津）有限公司 电平转换电路、用于驱动高压器件的驱动电路以及相应的方法
US9197200B2 (en) * 2013-05-16 2015-11-24 Dialog Semiconductor Gmbh Dynamic level shifter circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104104381A (zh) * 2013-04-03 2014-10-15 Nxp股份有限公司 电容型电平移位设备、方法和系统
CN104157664A (zh) * 2014-08-29 2014-11-19 中国航天科技集团公司第九研究院第七七一研究所 一种图像传感器抑噪全芯片esd保护结构
CN106341116A (zh) * 2015-07-08 2017-01-18 恩智浦有限公司 电平移位器及其对应方法

Also Published As

Publication number Publication date
CN110581637A (zh) 2019-12-17
TWI709299B (zh) 2020-11-01
US10277226B1 (en) 2019-04-30
TW202001466A (zh) 2020-01-01

Similar Documents

Publication Publication Date Title
CN107408941B (zh) 电平移位器
US10734982B2 (en) Dead time control circuit for a level shifter
US10348293B2 (en) Timing controller for dead-time control
US9525410B2 (en) Power management chips and power management devices including the same
US8405442B2 (en) Level shifters and integrated circuits thereof
US7554361B2 (en) Level shifter and method thereof
KR20170110021A (ko) 반도체 장치
US6946892B2 (en) Level transforming circuit
US9264045B2 (en) Buffer circuit with reduced static leakage through controlled body biasing in FDSOI technology
JP2008211317A (ja) レベルシフト回路
CN110581637B (zh) 电压变换器器件及其操作方法
KR101153565B1 (ko) Ｒｆ 스위치 회로
US8963583B2 (en) Voltage level converter and RF switching driver apparatus using the same
CN114826217B (zh) 方波产生方法及方波产生电路
US7663403B2 (en) High-speed asynchronous digital signal level conversion circuit
JP2010166457A (ja) レベルシフト回路およびそれを備えた半導体装置
US8659327B2 (en) High voltage sustainable output buffer
JP2006121217A (ja) 半導体切替回路
CN118199614A (zh) 具有磁滞集成式电压保护器件的输入缓冲器和包含输入缓冲器的接收器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant