CN118199614A - 具有磁滞集成式电压保护器件的输入缓冲器和包含输入缓冲器的接收器 - Google Patents

Abstract

本公开涉及具有磁滞集成式电压保护器件的输入缓冲器和包含输入缓冲器的接收器。公开了一种具有磁滞集成式电压保护器件的输入缓冲器，该磁滞集成式电压保护器件用于在最大输入电压大于最大栅极‑源极电压限制时避免违反最大栅极‑源极电压限制。该输入缓冲器包括具有两个P沟道FET(PFET)和两个N沟道FET(NFET)的晶体管的链。到该输入缓冲器的数据输入控制链中晶体管的栅极，使得位于PFET和NFET之间的结处的该输入缓冲器的数据输出被反相。该输入缓冲器还包括磁滞反馈回路，以防止噪声引起的输出的切换。该磁滞反馈回路还包括集成在其中的电压保护器件，以避免在回路导致磁滞电压在链中晶体管的源极区处被反馈回链中时栅极‑源极电压限制违反。另外还公开了包含输入缓冲器的接收器。

Description

具有磁滞集成式电压保护器件的输入缓冲器和包含输入缓冲 器的接收器

技术领域

本公开涉及输入缓冲器，更具体地说，涉及磁滞输入缓冲器和包含输入缓冲器的接收器的实施例。

背景技术

输入缓冲器可以包括相对较小的横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)，以减少面积消耗。然而，折衷的是，这种LDMOS FET可以具有相对低的最大电压限制(例如，相对低的最大栅极-源极电压(VGSmax)限制)，使得它们不适用于采用磁滞的高压输入缓冲器。

发明内容

本文公开了一种结构的实施例，该结构具体地为具有磁滞集成式电压保护器件的输入缓冲器，该磁滞集成式电压保护器件用于在最大输入电压大于最大栅极-源极电压限制时避免违反最大栅极-源极电压限制。一般而言，所述输入缓冲器可以包括串联连接的第一晶体管的链。该链还包括两个中间节点和输出节点。所述输入缓冲器还可以包括磁滞反馈回路。所述磁滞反馈回路可以包括：两个第二晶体管，其分别连接到所述两个中间节点；以及两个电压保护器件，其分别连接到所述两个第二晶体管的栅极，并且连接到所述输出节点。

在一些实施例中，所述输入缓冲器可以包括串联连接的第一晶体管的链。该链可以包括：两个第一P沟道晶体管；位于所述两个第一P沟道晶体管之间的结处的第一中间节点；两个第一N沟道晶体管；位于所述两个第一N沟道晶体管之间的结处的第二中间节点；以及位于所述两个第一P沟道晶体管和所述两个第一N沟道晶体管之间的结处的输出节点。

所述输入缓冲器还可以包括磁滞反馈回路。所述磁滞反馈回路可以包括两个第二晶体管，具体地为连接在所述第一中间节点和地之间的第二P沟道晶体管，以及连接在所述第二中间节点和正电压轨之间的第二N沟道晶体管。所述磁滞反馈回路还可以包括两个第三晶体管，具体地为连接在所述第二P沟道晶体管的栅极和所述输出节点之间的第三P沟道晶体管，以及连接在所述第二N沟道晶体管的栅极和所述输出节点之间的第三N沟道晶体管。

本文还公开了另一结构的实施例，该另一结构具体地为一种包括上述输入缓冲器的接收器。一般而言，该接收器可以包括接收器输入级，其连接到第一正电源电压电平处的第一正电压轨。所述接收器输入级可以包括磁滞输入缓冲器。所述磁滞输入缓冲器可以包括串联连接的第一晶体管的链。所述链还可以包括两个中间节点和输出节点。所述磁滞反馈回路还可以包括磁滞反馈回路。所述磁滞反馈回路可以包括：两个第二晶体管，其分别连接到所述两个中间节点；以及两个电压保护器件，其分别连接到所述两个第二晶体管的栅极，并且连接到所述输出节点。所述接收器还可以包括：接收器输出级；以及接收器电平移位器，其连接在所述接收器输入级的所述输出节点和所述接收器输出级之间。所述接收器电平移位器和所述接收器输出级连接到处于比所述第一正电源电压电平小的第二正电源电压电平处的第二正电压轨。

附图说明

通过参考附图的以下详细描述，可以更好地理解本公开，附图不一定按比例绘制，其中：

图1是示出所公开的输入缓冲器结构的实施例的示意图；

图2是示出可以并入图1的输入缓冲器结构中的晶体管的截面图；

图3是示出在输入缓冲器操作期间的数据输入和输出信号的时序图；

图4是示出所公开的接收器的实施例的示意图；以及

图5是示出在接收器操作期间的数据输入和输出信号的时序图。

具体实施方式

在诸如完全耗尽型绝缘体上硅(FDSOI)技术平台之类的先进绝缘体上半导体技术平台中，在绝缘体上半导体区中形成的输入缓冲器通常包括相对大的器件，而在混合区(本文中也称为体半导体区)中形成的输入缓冲器可以包括相对较小的器件(例如，相对较小的横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET))。使用较小器件的优点在于减少了面积消耗。然而，这种较小的器件可能具有相对低的最大电压限制(例如，相对低的栅极-源极电压(VGS)限制)，使得它们不适用于采用磁滞的高压输入缓冲器。例如，22nm FDSOILDMOS FET可以具有小于2.5V(例如，1.98V)的最大VGS，这使得它们不适用于22nm FDSOI5V或3.3V磁滞输入缓冲器。

鉴于上述情况，本文公开了具有磁滞集成式电压保护器件的输入缓冲器的实施例，该磁滞集成式电压保护器件用于在最大输入电压大于最大栅极-源极电压限制时避免违反(violation)最大栅极-源极电压限制。具体地，输入缓冲器可以包括晶体管(例如，横向扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)或任何其他合适类型的FET)的链。链中的FET可以包括两个P沟道FET(PFET)和两个N沟道FET(NFET)。输入到输入缓冲器的数据可以控制链中晶体管的栅极，使得来自PFET和NFET之间的结处的输入缓冲器的数据输出被反相。输入缓冲器还可以包括磁滞反馈回路，以防止噪声引起的输出的切换。磁滞反馈回路还可以包括集成在其中的电压保护器件，以避免在回路导致磁滞电压在链中的晶体管的源极区处被反馈回链中时违反最大栅极-源极电压限制。本文还公开了接收器的实施例，该接收器包含作为接收器输入级的输入缓冲器。

图1是示出具有磁滞集成式电压保护器件105和115的输入缓冲器100(例如射频(RF)输入缓冲器)的实施例的示意图。

输入缓冲器100可以具有被连接以接收数据输入(D_INbuffer)的输入节点191。D_INbuffer可以在等于地电压电平(VSS)的低电压电平和等于正电源电压电平(VDD)的高电压电平之间摆动。VDD可以是相对高的正电源电压，例如3.0伏(V)至6.5V(例如，5V)或甚至更高。低电压电平可以指示值为0的D_INbuffer，而高电压电平可以指示值为1的D_INbuffer。

输入缓冲器100可以包括多个晶体管，如下面更详细地讨论的。此外，考虑到VDD和VSS之间的电压摆动，这些晶体管可能具有潜在地被违反的最大电压限制。例如，输入缓冲器100中的晶体管可以是场效应晶体管(FET)，其具有比VDD和VSS之间的最大电压摆动小的最大栅极-源极电压(VGSmax)限制。例如，在一些实施例中，VDD到VSS的摆动可以大于3.0V(例如，3.3V、5.0V、6.5V等)，VGSmax可以小于2.0V(例如，1.98V)。在一些实施例中，输入缓冲器100可以并入先进绝缘体上半导体(例如，FDSOI)射频(RF)集成电路(IC)器件中。在一些实施例中，输入缓冲器100的晶体管可以形成在这种RFIC器件的混合区(即，体半导体区)中。

在一些实施例中，输入缓冲器100的各个晶体管(如下面更详细地描述并在图1的示意图中示出的)具体地可以是在这种RFIC器件的混合区域中形成的RFLDMOS FET。图2是示出半导体结构的截面图，该半导体结构包括可用于形成输入缓冲器100的RFLDMOS FET(例如，RFLDMOS NFET 210和RFLDMOS PFET 220)。如下所述，这样的RFLDMOS FET可以包括源极区、漏极区以及在源极区和漏极区之间但更靠近源极区的栅极。具体地，半导体结构可以包括基底半导体衬底201。基底半导体衬底201例如可以是单晶硅衬底，该衬底被掺杂以便具有位于相对低的导电水平的P型导电性(例如，以便成为P-衬底)。

RFLDMOS NFET 210(以下称为NFET 210)可以包括位于P-衬底201中的P阱213。P阱213的导电水平可以高于P-衬底201的导电水平。NFET 210还可以包括位于P-衬底201中的深N阱211，其中，P阱213和P-衬底201之间以及深N阱211和P-衬底之间的竖直结被P-衬底的一部分分离。NFET 210还可以包括位于深N阱211内、比深N阱211浅并且具有比深N阱211更高的导电水平的附加N阱212。附加N阱212还可以与深N阱211和P-衬底201之间的竖直结物理分离。NFET 210还可以包括位于P阱213中和/或邻近P阱213的P+P阱接触区217和N+源极区215，其中，N+源极区215通过延伸到P阱213内的沟槽隔离区219s与P+P阱接触区217隔离。NFET 210还可以包括位于N阱212中和/或邻近N阱212的N+漏极区214，其中，N+漏极区214通过沟槽隔离区219d与深N阱211和N阱212之间的竖直结横向分离。NFET 210还可以包括栅极结构216，栅极结构216位于N+源极区215和N+漏极区214之间的P-衬底201的顶表面上，但更靠近N+源极区215。该栅极结构216例如可以从P阱213上方横向延伸、跨过P阱213和P-衬底201之间的竖直结、跨过P-衬底201和深N阱211之间的竖直结、跨过深N阱211和N阱212之间的竖直结并延伸到沟槽隔离区219d上。

RFLDMOS PFET 220(以下称为PFET 220)可以包括深N阱221和P-衬底201。PFET220还可以包括位于深N阱221内、比深N阱221浅，并且具有比深N阱221更高的导电水平的附加N阱223。PFET 220还可以包括位于深N阱221内并且比深N阱221浅的P阱222。附加N阱223和P阱222可以在物理上彼此分离。也就是说，N阱223和深N阱221之间的竖直结可以通过深N阱221的一部分与深N阱221和P阱222之间的竖直结物理分离。PFET 220还可以包括位于N阱223中和/或邻近N阱223的N+N阱接触区227和P+源极区225，其中，P+源极区225通过延伸到N阱223内的沟槽隔离区229s与N+N阱触区227隔离。PFET 220还可以包括位于P阱222中和/或邻近P阱222的P+漏极区224，其中，P+漏极区224通过沟槽隔离区229d与深N阱221和P阱222之间的竖直结横向分离。PFET 220还可以包括栅极结构226，栅极结构226位于P+源极区225和P+漏极区224之间的P-衬底201的顶表面上，但更靠近P+源极区225。该栅极结构226例如可以从N阱223上方横向延伸、跨过N阱223和深N阱221之间的竖直结、跨过深N阱211和P阱222之间的竖直结，并延伸到沟槽隔离区229d上。如上所述，诸如在上面描述和图2中示出的之类的LDMOS FET可以用于输入缓冲器100的晶体管，如图1的示意图中所示。这样的LDMOSFET是有利的，因为扩展的漏极区允许增加漏极-源极电压(VDS)。然而，延伸漏极区也不会导致栅极-源极电压(VGS)的相应增加。因此，例如，1.8V MOSFET的漏极区可以扩展以创建VDS为5.0V的LDMOS FET，但其VGS仍将被限制为1.8V(最大值＝1.8+10％＝1.98V)。类似地，2.5V或3.3V MOSFET漏极区也可以扩展以创建VDS高达例如5V的LDMOSFET，但是其VGS仍然将分别被限制为2.5V+10％或3.3V+10％。因此，将这种LDMOS FET添加到输入缓冲器可能是有利的，但在电路设计期间仍需要小心以避免与这些器件相关联的任何maxVGS限制。如下面详细描述的，本文公开的输入缓冲器100被专门设计为避免这种maxVGS违反(例如，当使用VDS为5.0V但仅具有1.98V maxVGS的LDMOSFET时)。

应当理解，上文所述并且在图2中示出的RFLDMOS FET并非旨在作为限制。替代地，输入缓冲器100的晶体管可以是不同配置的RFLDMOS FET。替代地，输入缓冲器100的晶体管可以是某种其他类型的FET或某种其他类型的晶体管(例如，双极结型晶体管(BJT)、异质结双极型晶体管(HBT)等)。为了便于说明，以下将输入缓冲器100中的晶体管描述为FET，例如RFLDMOS FET。

返回图1，输入缓冲器100还可以包括串联连接在VDD处的正电压轨181和VSS处的接地轨185之间的第一晶体管的链110。链110可以包括两个第一PFET 101-102和两个第一NFET 111-112。两个第一PFET 101-102和两个第一NFET 111-112的栅极可以由输入节点191上的D_INbuffer直接或间接控制，如下面更详细地讨论的。链110还可以包括两个中间节点193和195以及输出节点196。两个中间节点可以包括位于两个第一PFET 101-102之间的结处的第一中间节点193和位于两个第一NFET 111-112之间的结处的第二中间节点195。输出节点196可以位于两个第一PFET 101-102和两个第一NFET 111-112之间的结处。

可选地，输入缓冲器100还可以包括连接在链110(具体地为第一NFET 112的源极区)和接地轨182之间的尾部(footer)器件120。尾部器件120例如可以是附加NFET，其漏极区连接到第一NFET 112的源极区，其源极区连接到接地轨185，并且其栅极还被连接以接收使能信号(EN)，如图所示，该使能信号在0.0V和VREFn之间摆动。当EN为高，具体地处于VREFn时，NFET导通以启用输入缓冲器操作，而当EN为低(例如，0.0V)时，NFET关断以禁用输入缓冲器操作。替代地，尾部器件120可以是另一种其他合适类型的尾部器件。例如，尾部器件120可以是传输栅极，其并联连接的N沟道和P沟道FET连接在第一NFET 112的源极区和接地轨185之间，并且其相应的栅极被连接以分别接收EN和反相使能信号(ENb)。

附加地或替代地，输入缓冲器100还可以包括连接在正电压轨181(VDD)和输出节点196之间的上拉器件130。上拉器件例如可以是PFET，其源极区连接到正电压轨181，漏极区连接到输出节点196，并且栅极被连接以接收在VDD和VREFp之间摆动的附加使能信号(ENp)。当ENp处于VREFp时，输入缓冲器操作被禁用。当ENp处于VDDo时，输入缓冲器操作被启用。替代地，上拉器件130可以是另一合适类型的上拉器件。例如，上拉器件130可以是传输栅极，其并联连接的N沟道和P沟道连接在输出节点196和正电压轨181之间。

输入缓冲器100还可以包括磁滞反馈回路150。磁滞反馈回路150可以包括两个第二晶体管，具体地为第二PFET 104和第二NFET 114。第二PFET 104可以连接在第一中间节点193和接地轨185之间。具体地，第二PFET 104可以具有连接到链110中的两个第一PFET101-102之间的结处的第一中间节点193的源极区、连接到接地轨185的漏极区、以及栅极。第二NFET 114可以连接在第二中间节点195和正电压轨181之间。具体地，第二NFET 114可以包括连接到链110中的两个第一NFET 111-112之间的结处的第二中间节点195的源极区、连接到正电压轨181的漏极区、以及栅极。

在常规的磁滞反馈回路中，第二PFET 104和第二NFET 114的栅极将直接连接到输出节点196。

在所公开的输入缓冲器100的磁滞反馈回路150中，电压保护器件105和115分别连接在输出节点196与第二PFET 104和第二NFET 114的栅极之间。这些电压保护器件105和115可以具体地被配置为限制第二PFET 104和第二NFET 114的栅极电压，以进一步帮助防止第二PFET 104和第二NFET 114的最大栅极-源极电压限制违反。这些电压保护器件105和115还可以具体地被配置为限制第二PFET 104和第二NFET 114的源极电压，从而在必要时限制第一中间节点193和第二中间节点195上的电压，以防止链110中的最大栅极-源极电压限制违反，如下面更详细地讨论的。在一些实施例中，这些电压保护器件105和115可以是第三晶体管，具体地为第三PFET 105和第三NFET 115。第三PFET 105可以具有连接到第二PFET 104的栅极的源极区、连接到输出节点196的漏极区，以及被连接以接收第一参考电压(VREFp)(例如，来自参考电压发生器)的栅极。第三NFET 115可以具有连接到第二NFET 114的栅极的源极区、连接到输出节点196的漏极区，以及被连接以接收第二参考电压(VREFn)(例如，来自参考电压发生器)的栅极。VREFp和VREFn可用于控制由第三PFET 105和第三NFET 115分别施加到第二PFET 104和第二NFET 114的栅极的电压，以控制第二PFET 104和第二NFET 114的源极电压，从而在必要时控制第一中间节点193和第二中间节点195上的电压，以防止最大栅极-源极电压限制违反，如下文更详细地讨论的。参考电压发生器在本领域中是公知的，因此，在此未示出，也未描述其细节，以允许读者关注所公开的实施例的显著方面。替代地，电压保护器件可以是任何其他电压保护器件，其被配置为限制第二PFET104和第二NFET 114的源极电压，从而在必要时限制第一中间节点193和第二中间节点195上的电压，以防止链110中的最大栅极-源极电压限制违反。

如上所述，链110中的两个第一PFET 101-102和两个第一NFET 111-112的栅极可以由输入节点191上的D_INbuffer直接控制。也就是说，输入节点191可以直接电连接到两个第一PFET 101-102和两个第一NFET 111-112的栅极。

替代地，输入缓冲器100还可以包括附加电压保护器件103和113。这些附加电压保护器件103和113可以具体地被配置为限制第一PFET 101-102和第一NFET 111-112的栅极电压，以进一步帮助防止链110中的最大栅极-源极电压违反。

在一些实施例中，这些电压保护器件103和113可以是第四晶体管，具体地为第四PFET 103和第四NFET 113。第四PFET 103可以具有连接到输入节点191的源极区、连接到PFET栅极节点192(即，第一PFET 101-102的公共栅极节点)的漏极区，以及被连接以接收VREFp(即，由磁滞反馈回路150中的第三PFET 105接收的相同第一参考电压)的栅极。第四NFET 113可以具有连接到输入节点191的漏极区、连接到NFET栅极节点194(即，第一NFET111-112的公共栅极节点)的源极区，以及被连接以接收VREFn(即，由磁滞反馈回路150中的第三NFET 115接收的相同第二参考电压)的栅极。VREFp和VREFn可用于控制由第四PFET103和第四NFET 113分别施加到第一PFET 101-102和第一NFET 111-112的栅极的电压，从而帮助防止最大栅极-源极电压限制违反。替代地，这些附加电压保护器件可以是被配置为限制施加到链110中的第一晶体管的栅极的栅极电压的任何其他电压保护器件。

参考图3的时序图，例如，考虑如上所述和图1中所示的输入缓冲器100的操作，其中，VDD是5.0V，VSS是0.0V，使得VDD到VSS的摆动是5.0V，并且其中，晶体管具有1.98V的VGSmax限制。在图3的时序图中，输入节点191处随时间的D_INbuffer的电压电平由曲线301表示，并且，输出节点196处随时间的D_OUTbuffer的电压电平由曲线302表示。

当尾部器件处于导通状态，并且，输入节点191处的D_INbuffer(如曲线301所示)开始从逻辑0(例如，在0.0V处)转换到逻辑1(例如，5.0V)时，磁滞通过磁滞反馈回路150中的NFET 114-115与NFET 111-113相结合产生。此外，在输入节点191处的逻辑0到逻辑1转换期间，NFET 113和115组合地防止NFET 111-112中的VGSmax违反。具体地，NFET 113将施加到NFET 111-112的栅极节点194的电压限制为第二参考电压(VREFn)减去NFET的阈值电压(VTn)(即，限制为VREFn-VTn)。此外，NFET 115将施加到NFET 114的栅极的电压限制为VREFn-VTn以保护NFET 114，因此，NFET 114将第二中间节点195处(即，NFET 112的漏极区和NFET 111的源极区之间的结处)的电压限制为VREFn-2VTn。在第二中间节点195处于VREFn-2VTn并且NFET 111-112的栅极节点194处于VREFn-VTn的情况下，NFET 111仅存在基本上等于VTn的VGS。此外，在第二中间节点195以VREFn-2VTn的电压而不是0.0V开始的情况下，响应于输入节点191处的D_INbuffer从逻辑0切换到逻辑1，输出节点196处的D_OUTbuffer的从逻辑1到逻辑0的切换点增加到高于中等电压电平(例如，高于2.5V)。例如，请参见大约为3.6V的上升沿切换点311，其中D_OUTbuffer 302最终在D_INbuffer 301上升时开始下降。

随后，当尾部器件处于导通状态，并且输入节点191处的D_INbuffer(如曲线301所示)开始从逻辑1转换回逻辑0时，由磁滞反馈回路150中的PFET 104-105与PFET 101-103组合地来产生磁滞。此外，在输入节点191处的逻辑1到逻辑0的转换期间，PFET 103和105组合地防止PFET 101-102和PFET 104中的VGSmax违反。具体地，PFET 103将施加到PFET 101-102的栅极节点192的电压限制为第一参考电压(VREFp)加上PFET的阈值电压(VTp)(即，限制为VREFp+VTp)而不是VSS。此外，PFET 105将施加到PFET 104的栅极的电压限制为VREFp+VTp以保护PFET 104，因此，PFET 104将第一中间节点193处(即，PFET 101的漏极区和PFET102的源极区之间的结处)的电压限制为VREFp+2VTp。在第一中间节点193处于VREFp+2VTp并且PFET 101-102的栅极节点192处于VREFp+VTp的情况下，PFET 102仅存在基本上等于VTp的VGS。此外，在第一中间节点193以VREFpe+2VTp的电压而不是0V开始的情况下，响应于输入节点191处的D_INbuffer从逻辑1到逻辑0的切换，输出节点196处的D_OUTbuffer的从逻辑0到逻辑1的切换点降低到中等电压电平以下。例如，请参见大约为1.2V的下降沿切换点312，其中D_OUTbuffer 302最终在D_INbuffer 301下降时开始上升。磁滞电平315是上升沿切换点311处的电压和下降沿切换点312处的电压之间的差(例如，3.6V-1.2V等于2.4V的磁滞电平315)。

本文还公开了接收器(例如，RF接收器)的实施例，该接收器并入了所公开的输入缓冲器作为接收器输入级。更具体地，图4是示出接收器400的示意图。接收器400可以包括输入/输出衬垫401、接收器输入级402(本文中也称为接收器输入反相级)、接收器电平移位器410(本文中也称为电平移位器或电压电平移位器)和接收器输出级420。

接收器输入级402可以包括具有电压保护器件105和115(本文中也称为磁滞集成式电压保护器件)的输入缓冲器100(例如，RF输入缓冲器)，如上面详细描述的。输入缓冲器100的输入节点191可以被连接以从输入/输出衬垫401接收D_INbuffer。如上所述，输入缓冲器100可以连接到正电源电压(VDD)处的正电压轨181。在接收器400的该描述中，接收器输入级402的正电源电压具体地是第一正电压轨181处的第一正电源电压(VDDo)，其相对较高(例如，3.0伏(V)至6.5V(例如，5V)或甚至更高)。

接收器电平移位器410可以包括反相器415。反相器415例如可以包括串联连接在第二正电源电压电平(VDDi)处的第二正电压轨481之间的PFET 412和NFET 413。VDDi可以小于VDDo。例如，在一些实施例中，VDDi可以相对较低(例如，0.5V-1.0V，例如0.8V)。反相器415可以包括连接到PFET 412和NFET 413的栅极的反相器输入节点414，以及位于PFET 412和NFET 413之间的结处的反相器输出节点416。接收器电平移位器410还可以包括附加NFET411，该附加NFET具有被连接以接收D_OUTbuffer的漏极区、连接到反相器输入节点414的源极区，以及被连接以接收VREFn的栅极。因此，NFET 411将施加到反相器输入节点414的电压并由此将施加到PFET 412和NFET 413的栅极的电压限制为VREFn-VTn。此外，反相器输出节点416处的电压摆动将在0.0V和VDDi之间，因此，电平向下移位。当D_OUTbuffer处于逻辑0(0.0V)处时，PFET 412将导通，NFET 413将关断，反相器输出节点416将被上拉至逻辑1，但仅处于VDDi处。

最后，接收器输出级420可以包括一对串联连接的反相器421和422，每个反相器具有串联连接在第二正电压轨481和地之间的PFET和NFET。串联连接的反相器421-422可以具有连接到接收器电平移位器410的反相器输出节点416的输入端，和将数据输入(D_INcore)提供给其他芯片上结构(例如，芯(core))的输出端425。图5是示出如曲线501所示的输出端425处的D_INcore的附加时序图。如图所示，接收器输出级420的输出端425处的D_INcore相对稳定，具有与切换点311和312(如上面关于图3的时序图所述)同时发生的从逻辑0(0.0V)到逻辑1(VDDi)的急剧转变以及相反的急剧转变。

应当理解，本文中使用的术语是为了描述所公开的结构和方法，而不是限制性的。例如，如本文所用，单数形式“一个(a)”、“一个(an)”和“该(the)”也包括复数形式，除非上下文另有明确说明。此外，如本文所用，术语“包括(comprises)”、“包括(comprising)”、“包含(includes)”和/或“包含(including)”指定了所述特征、整数、步骤、操作、元素和/或部件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元素、部件和/或其组的存在或添加。此外，如本文所用，诸如“右”、“左”、“竖直”、“水平”、“顶部”、“底部”、“上部”、“下部”、“下方”、“之下”、“下伏”、“上方”、“上覆”、“平行”、“垂直”等之类的术语旨在描述图中定向和示出的相对位置(除非另有说明)，并且诸如“接触”、“直接接触”、“邻接”、“直接邻近”、“紧邻”等之类的术语旨在表示至少一个元件与另一个元件物理接触(没有其他元件分隔所述元件)。如本文所用，术语“横向”用于描述元件的相对位置，更具体地，用于表示当这些元件在图中定向并示出时，元件定位在另一元件的侧面，而不是位于另一元件的上方或下方。例如，与另一元件横向邻近的元件将位于另一元件旁边，与另一元件横向紧邻定位的元件将直接在另一元件旁边，并且横向围绕另一元件的元件将与另一元件的外侧壁邻近并与外侧壁接壤。以下权利要求中的所有装置或步骤加功能元件的对应结构、材料、动作和等效物旨在包括用于与具体要求保护的其他权利要求元件组合执行功能的任何结构、材料或动作。

各种公开的实施例的描述是出于说明的目的而给出的，但并不旨在是穷举的或限制的。在不脱离所公开的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员来说是显而易见的。本文使用的术语被选择为最好地解释实施例的原理、实际应用或对市场上发现的技术的技术改进，或者使本领域普通技术人员能够理解本文公开的实施例。

Claims (20)

1.一种结构，包括：

串联连接的第一晶体管的链，其包括：两个中间节点和输出节点；以及

磁滞反馈回路，其包括：

两个第二晶体管，其分别连接到所述两个中间节点；以及

两个电压保护器件，其分别连接到所述两个第二晶体管的栅极，并且连接到所述输出节点。

2.根据权利要求1所述的结构，

其中，所述第一晶体管的链包括：两个第一P沟道晶体管；位于所述两个第一P沟道晶体管之间的结处的第一中间节点；两个第一N沟道晶体管；位于所述两个第一N沟道晶体管之间的结处的第二中间节点；以及位于所述两个第一P沟道晶体管和所述两个第一N沟道晶体管之间的结处的所述输出节点，以及

其中，所述磁滞反馈回路的所述两个第二晶体管包括：连接在所述第一中间节点和地之间的第二P沟道晶体管，以及连接在所述第二中间节点和正电压轨之间的第二N沟道晶体管，

其中，所述两个电压保护器件包括：第三P沟道晶体管；以及第三N沟道晶体管。

3.根据权利要求2所述的结构，还包括：

输入节点；

第四P沟道晶体管，其连接在所述输入节点和所述两个第一P沟道晶体管的栅极之间；以及

第四N沟道晶体管，其连接在所述输入节点和所述两个第一N沟道晶体管的栅极之间。

4.根据权利要求3所述的结构，

其中，所述第三P沟道晶体管和所述第四P沟道晶体管的栅极被连接以接收第一参考电压，以及

其中，所述第三N沟道晶体管和所述第四N沟道晶体管的栅极被连接以接收第二参考电压。

5.根据权利要求1所述的结构，其中，所述链连接在正电压轨和地之间，以及其中，所述正电压轨处于正电源电压电平。

6.根据权利要求5所述的结构，

其中，所述结构中的所有晶体管是横向扩散金属氧化物半导体场效应晶体管，其具有比所述正电源电压电平小的最大栅极-源极电压限制，以及

其中，所述两个电压保护器件防止违反所述第一晶体管中的所述最大栅极-源极电压限制。

7.根据权利要求6所述的结构，

其中，所述最大栅极-源极电压限制小于2.0伏，以及

其中，所述正电源电压电平至少为3.0伏。

8.根据权利要求1所述的结构，还包括串联连接在所述链和地之间的尾部器件和连接在所述输出节点和所述正电压轨之间的上拉器件中的任一者。

9.一种结构，包括：

串联连接的第一晶体管的链，其包括：两个第一P沟道晶体管；位于所述两个P沟道晶体管之间的结处的第一中间节点；两个第一N沟道晶体管；位于所述两个N沟道晶体管之间的结处的第二中间节点；以及位于所述两个第一P沟道晶体管和所述两个第一N沟道晶体管之间的结处的输出节点；以及

磁滞反馈回路，其包括：

两个第二晶体管，其包括：连接在所述第一中间节点和地之间的第二P沟道晶体管；以及连接在所述第二中间节点和正电压轨之间的第二N沟道晶体管；以及

两个第三晶体管，其包括：连接在所述第二P沟道晶体管的栅极和所述输出节点之间的第三P沟道晶体管；以及连接在所述第二N沟道晶体管的栅极和所述输出节点之间的第三N沟道晶体管。

10.根据权利要求9所述的结构，还包括：

输入节点；

第四P沟道晶体管，其连接在所述输入节点和所述两个第一P沟道晶体管的栅极之间；以及

第四N沟道晶体管，其连接在所述输入节点和所述两个第一N沟道晶体管的栅极之间。

11.根据权利要求10所述的结构，

其中，所述第三P沟道晶体管和所述第四P沟道晶体管的栅极被连接以接收第一参考电压；以及

其中，所述第三N沟道晶体管和所述第四N沟道晶体管的栅极被连接以接收第二参考电压。

12.根据权利要求9所述的结构，

其中，所述链连接在所述正电压轨和地之间，以及

其中，所述正电压轨处于正电源电压电平。

13.根据权利要求12所述的结构，

其中，所述结构中的所有晶体管是横向扩散金属氧化物半导体场效应晶体管，其具有比所述正电源电压电平小的最大栅极-源极电压限制，以及

其中，所述两个第三晶体管防止违反所述第一晶体管中的所述最大栅极-源极电压限制。

14.根据权利要求13所述的结构，

其中，所述最大栅极-源极电压限制小于2.0伏，以及

其中，所述正电源电压电平至少为3.0伏。

15.根据权利要求9所述的结构，还包括串联连接在所述链和地之间的尾部器件和连接在所述输出节点和所述正电压轨之间的上拉器件中的任一者。

16.一种结构，包括：

接收器输入级，其连接到第一正电源电压电平处的第一正电压轨，其中，所述接收器输入级包括磁滞输入缓冲器，以及其中，所述磁滞输入缓冲器包括：

串联连接的第一晶体管的链，其包括：两个中间节点和输出节点；以及

磁滞反馈回路，其包括：

两个第二晶体管，其分别连接到所述两个中间节点；以及

两个电压保护器件，其分别连接到所述两个第二晶体管的栅极，并且连接到所述输出节点。

接收器输出级；以及

接收器电平移位器，其连接在所述接收器输入级的所述输出节点和所述接收器输出级之间，其中，所述接收器电平移位器和所述接收器输出级连接到处于比所述第一正电源电压电平小的第二正电源电压电平处的第二正电压轨。

17.根据权利要求16所述的结构，

其中，所述第一晶体管的链包括：两个第一P沟道晶体管；位于所述两个第一P沟道晶体管之间的结处的第一中间节点；两个第一N沟道晶体管；位于所述两个第一N沟道晶体管之间的结处的第二中间节点；以及位于所述两个第一P沟道晶体管和所述两个第一N沟道晶体管之间的结处的所述输出节点，以及

其中，所述磁滞反馈回路的所述两个第二晶体管包括：连接在所述第一中间节点和地之间的第二P沟道晶体管，以及连接在所述第二中间节点和正电压轨之间的第二N沟道晶体管，以及

其中，所述两个电压保护器件包括：第三P沟道晶体管；以及第三N沟道晶体管。

18.根据权利要求17所述的结构，其中，所述磁滞输入缓冲器还包括：

输入节点，其连接到输入/输出衬垫；

第四P沟道晶体管，其连接在所述输入节点和所述两个第一P沟道晶体管的栅极之间；以及

第四N沟道晶体管，其连接在所述输入节点和所述两个第一N沟道晶体管的栅极之间，其中，所述第三P沟道晶体管和所述第四P沟道晶体管的栅极被连接以接收第一参考电压，以及其中，所述第三N沟道晶体管和所述第四N沟道晶体管的栅极被连接以接收第二参考电压。

19.根据权利要求16所述的结构，

其中，所述链连接在所述第一正电压轨和地之间，

其中，所述磁滞输入缓冲器中的所有晶体管是横向扩散金属氧化物半导体场效应晶体管，其具有比所述第一正电源电压电平小的最大栅极-源极电压限制，以及

其中，所述两个电压保护器件防止违反所述第一晶体管中的所述最大栅极-源极电压限制。

20.根据权利要求19所述的结构，

其中，所述第一正电源电压电平高于3.0伏，

其中，所述第二正电压电压电平介于0.5伏和1.0伏之间，以及

其中，所述最大栅极-源极电压限制小于2.0伏。