KR102461713B1 - 레벨 시프터 - Google Patents

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KR102461713B1
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제임스 더블유. 스원저
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로날드 유진 리디
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피세미 코포레이션
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Abstract

오직 저전압 트랜지스터들만을 사용하여 고전압 반도체 디바이스들(T2)을 바이어싱 및 구동하는데 사용하기 위한 시스템들, 방법들 및 장치가 설명된다. 장치 및 방법은, 전력 증폭기들, 전력 관리 및 변환, 및 제 1 전압(VIN)이 저전압 제어 트랜지스터들의 최대 전압 핸들링에 비해 큰 다른 애플리케이션들과 같은 고전압 전력 제어를 가능하게 하기 위해 다수의 고전압 반도체 디바이스들을 제어하도록 적응된다. 오직 저전압 트랜지스터들만을 사용하는 새로운 레벨 시프터를 사용하여 높은 입력 전압으로부터 낮은 출력 전압으로의 DC/DC 전력 변환 구현이 또한 제공된다. 또한, 플로팅 노드들(Vdd2 + SW, SW) 및 고전압 용량성 커플링(320) 및 제어가 저전압 트랜지스터들로 고전압 제어를 가능하게 하는 레벨 시프터(325)가 제시된다.

Description

레벨 시프터 {LEVEL SHIFTER}
본 출원은, 2015년 3월 18일에 출원된 미국 특허 출원 제 14/661,848호에 대해 우선권을 주장하며, 상기 특허 출원의 개시내용은 그 전체가 참조로 통합된다. 본 출원은 또한, 1995년 5월 6일에 출원되고 발명의 명칭이 "Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer"인 미국 특허 제 5,416,043호와 관련될 수 있고, 상기 특허의 개시내용은 그 전체가 참조로 본 명세서에 통합된다. 본 출원은 또한, 1997년 2월 4일에 출원되고 발명의 명칭이 "Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer"인 미국 특허 제 5,600,169호와 관련될 수 있고, 상기 특허의 개시내용은 그 전체가 참조로 본 명세서에 통합된다.
본 명세서에 설명된 다양한 실시예들은 일반적으로 오직 낮은 파괴 전압 트랜지스터들만을 사용하여 고전압 반도체 디바이스들을 바이어싱하고 구동하는데 사용하기 위한 시스템들, 방법들 및 디바이스들에 관한 것이다.
고전압 조건들에서 동작하는 고전압 반도체 디바이스들이 제어되는 애플리케이션들에서, 높은 파괴 전압 트랜지스터들이 대응하는 제어 회로에 통상적으로 사용된다.
예를 들어, 전통적인 갈륨 나이트라이드(GaN) 전력 관리 애플리케이션들에서, 고전압 조건들에서 동작하는 GaN 디바이스들을 제어하기 위해 LDMOS(laterally diffused metal oxide semiconductor), 바이폴라 또는 고전압 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들)과 같은 트랜지스터들이 활용될 수 있다. 이러한 제어 트랜지스터들은 통상적으로 GaN 디바이스들의 성능 지수(FOM)에 비해 열악한 FOM을 갖고, 그에 따라 예를 들어, GaN 디바이스들의 동작 주파수들을 제한할 수 있기 때문에, 신속하게 충전 및 방전하기에 곤란할 수 있는(예를 들어, 너무 높은 FOM을 갖는) 큰 고전압 제어 트랜지스터들에 의해 전체 회로(예를 들어, 전력 관리)가 성능에서 제한될 수 있고, 따라서 GaN 디바이스들을 사용하는 이점이 상당히 감소될 수 있다.
본 개시의 제 1 양상에 따르면, 제 1 전압보다 높은 전압을 견딜 수 있는 고전압 디바이스를 제어하도록 구성되는 레벨 시프터가 제시되며, 레벨 시프터는, 트랜지스터 디바이스들을 포함하는 회로 배열 - 각각의 트랜지스터 디바이스는 제 1 전압보다 실질적으로 낮은 제 2 전압을 견디도록 구성됨 -; 제 1 스위칭 전압을 전달하도록 구성되는 회로 배열의 제 1 공급 단자 - 제 1 스위칭 전압은 기준 전압과 제 1 전압보다 높은 전압 사이에서 스위칭함 -; 제 1 스위칭 전압의 함수로서 제 2 스위칭 전압을 전달하도록 구성되는 회로 배열의 제 2 공급 단자 - 제 2 스위칭 전압은 실질적으로 제 1 스위칭 전압과 제 2 전압의 합에 대응함 -; 회로 배열의 입력 단자 - 입력 단자는 고전압 디바이스를 제어하기 위한 입력 타이밍 제어 신호들을 수신하도록 구성되고, 타이밍 제어 신호들은 비-갈바닉(non-galvanic) 커플링을 통해 회로 배열의 트랜지스터 디바이스들에 커플링되도록 구성됨 -; 및 회로 배열의 출력 단자를 포함하고, 출력 단자는 제 1 전압보다 높은 전압에서 출력 타이밍 제어 신호를 고전압 디바이스에 제공하도록 구성되고, 출력 타이밍 제어 신호는 커플링된 입력 타이밍 제어 신호들에 기초한다.
본 개시의 제 2 양상에 따르면, 제 2 전압을 견딜 수 있는 저전압 디바이스들로 제 1 전압보다 높은 전압을 견딜 수 있는 고전압 디바이스를 제어하기 위한 방법이 제시되고, 제 1 전압은 제 2 전압보다 실질적으로 높고, 이 방법은, 제 2 전압을 견디도록 구성되는 복수의 저전압 디바이스들을 제공하는 단계; 복수의 저전압 디바이스들을 제 1 스위칭 전압과 제 2 스위칭 전압 사이에서 동작시키는 단계 - 제 1 스위칭 전압은 기준 전압과 제 1 전압보다 높은 전압 사이에서 스위칭하고, 제 2 스위칭 전압은 실질적으로 제 1 스위칭 전압과 제 2 전압의 합에 대응함 -; 입력 타이밍 제어 신호들을 비-갈바닉 커플링을 통해 복수의 저전압 디바이스들에 커플링시키는 단계; 동작시키는 단계 및 커플링시키는 단계에 기초하여, 복수의 저전압 디바이스들을 통해, 제 1 전압보다 높은 전압에서 출력 타이밍 제어 신호를 생성하는 단계; 및 생성하는 단계에 기초하여, 고전압 디바이스를 제어하는 단계를 포함한다.
본 개시의 제 3 양상에 따르면, 제 1 전압을 더 낮은 전압으로 변환하기 위한 DC/DC 변환기가 제시되며, DC/DC 변환기는, 직렬 연결된 하이 측 트랜지스터 및 로우 측 트랜지스터를 포함하는 트랜지스터 스택 - 하이 측 트랜지스터 및 로우 측 트랜지스터는 제 1 전압보다 높은 전압을 견딜 수 있음 -; 동작 동안 제 1 전압을 수신하도록 구성되는 하이 측 트랜지스터의 드레인에 연결된 공급 단자; 동작 동안 기준 전위를 수신하도록 구성되는 로우 측 트랜지스터의 소스에 연결된 기준 단자; 동작 동안 제 1 전압과 기준 전위 사이에서 스위칭하는 스위칭 전압을 제공하도록 구성되는, 하이 측 트랜지스터의 소스 및 로우 측 트랜지스터의 드레인에 연결된 출력 스위칭 단자; 트랜지스터 스택에 커플링된 하이 측 레벨 시프터를 포함하고, 하이 측 레벨 시프터는, i) 제 1 전압보다 실질적으로 낮은 제 2 전압을 견딜 수 있는 복수의 저전압 트랜지스터들; ii) 출력 스위칭 단자에 연결된 하이 측 기준 단자; iii) 동작 동안 스위칭 전압과 제 2 전압의 합과 실질적으로 동일한 하이 측 공급 전압을 수신하도록 구성되는 하이 측 공급 단자; iv) 동작 동안 하이 측 트랜지스터를 제어하기 위한 입력 타이밍 제어 신호들을 수신하도록 구성되는 하이 측 입력 단자; vi) 동작 동안 입력 타이밍 제어 신호들에 기초하여 타이밍 제어 정보를 검출하도록 구성되는 하이 측 입력 단자에 커플링된 비-갈바닉 커플링; 및 v) 동작 동안, 제 1 전압보다 높은 전압에서 검출된 타이밍 제어 정보에 기초하여 하이 측 제어 신호를 제공하도록 구성되는 하이 측 트랜지스터의 게이트에 커플링된 복수의 저전압 트랜지스터들의 하이 측 출력 트랜지스터를 포함하고, 하이 측 제어 신호는 출력 스위칭 단자에서 스위칭 전압의 듀티 사이클을 제어한다.
본 명세서에 통합되어 그 일부를 구성하는 첨부된 도면들은 본 개시의 하나 이상의 실시예들을 예시하고, 예시적인 실시예들의 설명과 함께, 본 개시의 원리들 및 구현들을 설명하는 역할을 한다.
도 1은 2개의 고전압 스택형 트랜지스터들, 즉 로우 측(low side) 트랜지스터 LS, T1 및 하이 측(high side) HS 트랜지스터 T2를 도시한다.
도 2는 도 1의 고전압 스택형 트랜지스터들의 로우 측 및 하이 측을 제어하기 위해 사용되는 게이트 드라이버 회로의 종래 기술의 실시예를 도시한다.
도 3a는 도 1의 고전압 스택형 트랜지스터의 로우 측 및 하이 측을 제어하기 위해 사용될 수 있는 본 개시의 실시예에 따른 게이트 드라이버 회로의 블록도를 도시한다. 도 3a의 게이트 드라이버 회로는 본 개시의 실시예에 따라 오직 저전압 트랜지스터들만을 사용하여 고전압 디바이스들을 제어할 수 있는 HS 레벨 시프터를 포함한다. 도 3a에 도시된 예시적인 구현에서, HS 레벨 시프터는 도 1의 고전압 스택형 트랜지스터들의 하이 측 트랜지스터를 제어하기 위해 사용된다.
도 3b는 도 1의 고전압 스택형 트랜지스터들의 하이 측 트랜지스터를 제어하기 위해 사용되는 게이트 드라이버 회로의 HS 레벨 시프터의 보다 상세한 표현을 포함하는, 도 3a의 게이트 드라이버 회로의 보다 상세한 버전을 도시한다.
도 4a는 HS 레벨 시프터에 제어 정보를 제공하기 위해 용량성 커플링이 사용되는 도 3a 내지 도 3b에 도시된 본 개시의 실시예에 따른 HS 레벨 시프터의 입력 스테이지의 회로 표현을 도시한다.
도 4b는 도 4a에 도시된 HS 레벨 시프터의 다양한 노드들에서의 신호의 타이밍도들을 도시한다.
도 5a는 본 개시의 실시예에 따라 저전력 레벨 시프터의 다양한 노드들에서 생성된 펄스들의 테일들(tails)을 제거할 수 있는 도 4a의 HS 레벨 시프터에 대한 추가적인 회로를 도시한다.
도 5b는 추가적인 회로가 펄스들의 테일들을 제거하는 도 5a에 도시된 HS 레벨 시프터의 다양한 노드들에서의 신호들의 타이밍도들을 도시한다.
도 6a는 도 5a의 HS 레벨 시프터에 추가된 클램핑(clamping) 회로를 도시하며, 이러한 클램핑 회로는 HS 레벨 시프터의 저전압 디바이스들에 유해한 전압 레벨들에 도달하는 것으로부터 HS 레벨 시프터의 다양한 노드들을 보호할 수 있다.
도 6b는 도 6a의 HS 레벨 시프터의 섹션에 인버터 회로를 추가한 것을 도시한다.
도 6c 내지 도 6f는 HS 레벨 시프터의 저전압 트랜지스터의 게이트에서의 일시적 전압을, HS 레벨 시프터의 공급 및 기준 전위의 RC 시상수의 함수로서 도시한다.
도 6g는 HS 레벨 시프터의 나머지에 대한 클램핑 회로 및 인터페이스의 추가적인 세부사항들을 도시한다.
도 7a는 도 6a의 HS 레벨 시프터에 대한 추가적인 회로를 도시하며, 여기서 이러한 추가적인 회로는 2개의 상보적인 제어 신호들을 생성하기 위해 사용된다.
도 7b는 도 7a의 2개의 상보적인 제어 신호들의 타이밍도들을 도시한다.
도 8은 도 1에 도시된 스택의 하이 측 고전압 트랜지스터 T2를 제어하기 위해 사용되는 도 3a의 게이트 드라이버 회로의 다양한 모듈들의 상세한 회로 구현을 도시한다.
도 9는, 도 1에 도시된 스택의 하나의 트랜지스터를 각각 제어하는, 도 3a 내지 도 3b의 HS 레벨 시프터와 유사한 2개의 저전압 레벨 시프터들이 사용되는 본 발명의 실시예에 따른 게이트 드라이버 회로의 블록도를 도시한다.
도 10a 내지 도 10c는 본 개시에 따른 HS 레벨 시프터의 다양한 실시예들에서 사용될 수 있는 상이한 저전압 트랜지스터 구조들을 도시한다.
예를 들어, 고전압 조건들에서 동작하는 고전압 반도체 디바이스들이 제어되는 애플리케이션들에서의 제어 트랜지스터들과 같은 고전압 트랜지스터들(더 높은 파괴 전압을 갖는 트랜지스터들)의 성능 지수(FOM)와 유사하거나 그보다 양호한(낮은) 트랜지스터의 온 저항 Ron과 트랜지스터의 게이트 전하 Cg의 곱에 의해 측정되는 FOM을 가질 수 있는 작고 낮은 파괴 전압 MOSFET 트랜지스터들을 사용하는 것이 바람직할 수 있다. 이러한 MOSFET들은 GaN 특성들의 최상의 사용을 가능하게 하여, 구현의 성능 및 비용 둘 모두를 개선한다. 또한, 저전압 MOSFET들에 기초한 단일 칩 SOI(silicon on insulator) MOSFET 솔루션을 구현함으로써, GaN 게이트 전압 오버드라이브 보호, 최소 게이트 드라이브 요건들, 데드 타임 제어, 온도 안정성, 플로팅 노드 추적 및 시동 전압 조건 등(그러나 그에 제한되는 것은 아님) 본 기술분야의 통상의 기술자에게 공지된 추가적인 영역들을 다루는 추가적인 기능이 포함될 수 있다.
본 개시는 20 내지 100 V 또는 그 이상과 같은 저전압들보다 실질적으로 높은 고전압들의 최대치에서 라이딩(riding) 또는 "플라잉(flying)"하면서 제어 전압들 또는 아날로그 신호들을 약 0 내지 3.5/5V와 같은 비교적 저전압들로 구동할 수 있는 레벨 시프터 회로를 설명한다. 본 명세서에 제시된 다양한 실시예들은 레벨 시프터의 낮은 (파괴) 전압 트랜지스터들을 사용하여 고전압 디바이스들의 적절한 제어를 가능하게 하는 신규한 레벨 시프터에 의해 수행되는 고전압들의 저전압 제어를 설명하며, 여기서 낮은 파괴 전압은 고전압보다 실질적으로 작다.
본 개시에서 사용되는 바와 같이, 고전압 디바이스 또는 고전압 트랜지스터는 5 내지 10 V보다 큰, 더 통상적으로는 5 내지 10 V보다 실질적으로 큰, 예를 들어 20 내지 100 V보다 큰 (통상적으로 트랜지스터의 소스 및 드레인 단자들 또는 드레인, 소스 및 게이트 단자들 중 임의의 2개 사이에 인가되는) DC 전압들을 (예를 들어, 오프 상태에서) 견디고 차단할 수 있는 반도체 트랜지스터 디바이스를 지칭한다. 일부 예시적인 고전압 디바이스들은 공핍 모드 GaN 트랜지스터들(d-GaN), 강화 모드 GaN 트랜지스터들(e-GaN), 스택형 MOS 트랜지스터들, 및 본 기술분야의 통상의 기술자에게 공지된 다른 고전압 트랜지스터들, 예를 들어, Si MOSFET들, 육각형 FET들(HEXFET들), LDMOS, 인화 인듐(InP) 등이고, 이들은 또한 강화 또는 공핍 모드들(예를 들어, e-타입 또는 d-타입) 및 N 또는 P 극성일 수 있다.
본 개시에서, e-GaN FET 트랜지스터들은 본 출원의 다양한 실시예들을 설명하기 위한 예시적인 고전압 디바이스들로서 사용되며, 따라서 이러한 예시적인 사용은 본 명세서에 개시된 본 발명의 범위를 제한하는 것으로 해석되어서는 안 된다. d-GaN으로 명시적으로 언급하지 않는 한 GaN 및 e-GaN이라는 용어들은 본 명세서에서 동의어로 간주된다.
본 기술분야의 통상의 기술자는 공핍 모드 d-GaN 디바이스들 또는 Si MOSFET들, HEXFET들, LDMOS, InP(및 모든 이러한 예들은 e-타입 또는 d-타입; 및 N 또는 P 극성일 수 있음)와 같은 다른 타입들의 고전압 트랜지스터들 또는 고전압들이 인가된 상태에서 스위칭 온 또는 오프할 수 있는 실질적으로 임의의 디바이스가 본 발명에 의해 제어될 수 있음을 인식할 수 있다.
E-GaN 디바이스들은 게이트-투-소스 전압의 대략 +0.7 내지 +3 V의 통상적인 임계 또는 턴-온 전압들을 갖는다. 이러한 디바이스들은 통상적으로 5 V 내지 200 V의 드레인-투-소스, VDS 전압을 견딜 수 있고, 따라서 예를 들어, 높은 입력 전압으로부터 낮은 출력 전압으로의 DC/DC 전력 변환과 같은 고전압 애플리케이션들을 가능하게 한다. GaN 트랜지스터는, 예를 들어, 낮은 FOM과 같은 GaN 트랜지스터들의 공지된 유리한 특성들로 인해 고전압 전력 관리에 대한 예시적인 접근법으로서 본 개시에서 사용된다.
본 개시에서 사용되는 바와 같이, 저전압 디바이스 또는 저전압 트랜지스터는 10 V보다 작은, 더 통상적으로는 10 V보다 실질적으로 작은, 예를 들어 3.3 내지 5 V보다 작은 (예를 들어, 통상적으로 트랜지스터의 소스 및 드레인 단자들 또는 드레인, 소스 및 게이트 단자들 중 임의의 2개 사이에 인가되는) DC 전압들을 (예를 들어, 오프 상태에서) 견디고 차단할 수 있는 낮은 파괴 전압을 갖는 반도체 트랜지스터 디바이스를 지칭한다. 일부 예시적인 저전압 디바이스들은 상보적 금속 산화물-반도체(CMOS) 트랜지스터들을 포함한다.
본 개시에 사용되는 바와 같이, 간단히 FOM으로 언급되는 스위칭 트랜지스터(예를 들어, 전도 온 상태 및 비-전도 오프 상태를 가질 수 있는 트랜지스터)의 성능 지수(FOM)는 트랜지스터의 온 저항 Ron과 트랜지스터의 게이트 전하 Cg의 곱을 지칭한다. 더 낮은 FOM은 트랜지스터의 더 높은 스위칭 성능을 표시할 수 있다. 특히 높은 내전압들(withstand voltages)에서 낮은 FOM을 갖는 것은 고전압 MOSFET의 FOM보다 대략 10배 낮은 FOM으로 최대 100 V를 핸들링할 수 있는 GaN 트랜지스터들의 구별되는 특성이다.
본 명세서 전반에 걸쳐, 레벨 시프터의 실시예들 및 변형들이 본 발명의 개념의 용도들 및 구현들을 예시하기 위한 목적으로 설명된다. 예시적인 설명은 본 명세서에 개시된 개념의 범위를 제한하기보다는 본 발명의 개념의 예들을 제시하는 것으로 이해되어야 한다.
본 개시의 다양한 실시예들은 저전압 트랜지스터들을 사용한 고전압 디바이스들의 제어가 바람직한 애플리케이션들에서 사용될 수 있다. 본 개시에 따른 레벨 시프터의 다양한 실시예들을 설명하기 위해 DC/DC 변환기들의 예시적인 경우가 사용되었지만, 이러한 예시적인 경우는 본 명세서에 개시된 본 발명의 범위를 제한하는 것으로 해석되어서는 안 된다. 본 기술분야의 통상의 기술자는 본 개시에 따른 교시들을 사용할 수 있고 고전압들의 저전압 제어가 요구되는 특정 애플리케이션들에 이러한 교시들을 적용할 수 있다.
도 1은 고전압 스택형 GaN 트랜지스터들에 대한 기초로서 사용될 수 있는 2개의 스택형 GaN 트랜지스터들 T1 및 T2를 도시한다. 본 개시에서 사용되는 바와 같이, 트랜지스터들 T1 및 T2는 각각, 로우 측(LS) 트랜지스터 및 하이 측(HS) 트랜지스터로 지칭될 수 있고, LS 트랜지스터 및 HS 트랜지스터를 제어하는데 연관된 임의의 제어 엘리먼트는 유사하게 각각 로우 측(LS) 제어 및 하이 측(HS) 제어로 지칭될 수 있다. 본 개시에서, DC/DC 변환은 스택형 고전압 트랜지스터들의 제어를 위한 예시적인 애플리케이션으로서 기능하며, 이의 교시들은 스택형 트랜지스터들이 (예를 들어, 저전압 제어 트랜지스터들을 사용하여) 종래의 제어 디바이스들의 고유 전압 핸들링 능력보다 큰 전압들을 제어하는 다른 애플리케이션들에 적용될 수 있다. 본 기술분야의 통상의 기술자는, 도 1의 스택형 트랜지스터를 사용하는 예시적인 DC/DC 변환기가 2개의 스택형 GaN FET T1 및 T2에 의존하는 한편, 본 명세서에 개시된 본 발명의 제어 시스템은 하나의 스택 높이 뿐만 아니라 3개, 4개 또는 임의의 수의 스택형 트랜지스터들의 더 큰 스택 높이들, 및 다른 재료들 및/또는 제조 프로세스들로 제조된 임의의 고전압 트랜지스터에 적용될 수 있음을 인식할 것이다.
도 2는 도 1의 스택형 GaN 트랜지스터들 T1, T2를 제어하기 위해 사용되는 게이트 드라이버 회로(210)의 통상적인 종래 기술의 실시예를 도시한다. 도 2에 도시된 이러한 종래 기술의 회로는 예를 들어 DC/DC 변환기를 구현하기 위해 사용될 수 있다. 스택의 상단 트랜지스터 T2(하이 측 트랜지스터)의 드레인에 인가된 도 1 및 도 2에 도시된 입력 전압 VIN은 선택된 GaN 트랜지스터 T1 및 T2의 전압 핸들링 능력만큼 높을 수 있다(예를 들어, 20 V 내지 100 V 또는 그 이상). 본 기술분야의 통상의 기술자에 의해 공지된 바와 같이, 입력 전압 VIN에 기초하여, 2개의 트랜지스터들의 온/오프 상태들의 시간 길이를 제어함으로써 더 낮은 전압이 생성될 수 있다. 이러한 저전압은 예를 들어, 2개의 트랜지스터들 T1 및 T2의 공통 출력 노드 SW에서의 전압을 필터링함으로써 획득될 수 있다.
도 2의 종래 기술의 실시예에서 알 수 있는 바와 같이, 하부 GaN 트랜지스터 T1의 소스는 기준 접지 GND에 연결되고, 상부 GaN 트랜지스터 T2의 소스는 T1의 드레인에 연결되고, 이들은 함께 출력 노드 SW를 생성한다. 본 개시 전반에 걸쳐, LS 트랜지스터 T1과(예를 들어, 제어와) 연관된 모든 회로들 또는 디바이스들은 로우 측 또는 LS 회로들, 디바이스들 또는 제어부들로 지칭되고, HS 트랜지스터 T2와 연관된 것들은 하이 측 또는 HS 회로들, 디바이스들 또는 제어부들로 지칭된다.
도 2에 도시된 예시적인 종래 기술의 회로는 높은 입력 전압 VIN을, 출력 노드 SW를 통해 획득된 더 낮은 전압으로 변환한다. 하나의 예시적인 실시예에서, VIN는 40 V일 수 있고 노드 SW를 통해 획득된 더 낮은 전압은 (예를 들어, 노드 SW에서의 전압의 필터링을 통해) 약 1.5 V일 수 있다. 고전압을 핸들링할 수 있는 것에 추가로, 도 2의 DC/DC 변환기는 이러한 변환을 수행하고 또한 고주파수에서 이를 수행하는데 있어서 고효율을 나타내는 것이 중요하다. 본 기술분야의 통상의 기술자는 출력 노드 SW에 연관된 필터(도 2에 도시되지 않음)에서 보다 작은 유도성 컴포넌트들의 사용을 가능하게 하는 바람직한 고주파수 변환 뿐만 아니라 전력 변환 애플리케이션에서의 효율의 개념을 쉽게 이해한다. GaN 디바이스들은 이들의 낮은 Ron으로 인해 위에서 논의된 바와 같이 높은 효율을 제공하는 동시에 이들의 낮은 Cg로 인해 고속으로 스위칭한다.
도 2에 도시된 종래 기술의 실시예의 게이트 드라이버 회로(210)는 도 1에 도시된 고전압 스택형 트랜지스터들의 LS 트랜지스터 및 HS 트랜지스터의 스위칭을 이들 각각의 온 및 오프 상태들 사이에서 제어하여, 노드 SW에서 입력 전압 VIN에 기초한 원하는 전압을 제공한다. 게이트 드라이버 회로(210)는 통상적으로 교번하는 방식으로 2개의 트랜지스터들 T1 및 T2 각각을 턴 온 또는 오프하기 위해 필요한 게이트 전압들을 제공함으로써 LS 트랜지스터 T1 및 HS 트랜지스터 T2의 스위칭을 제어하며, 2개의 트랜지스터들 중 오직 하나만이 임의의 시간에 온(또는 오프)될 수 있다. 이러한 게이트 전압들은 노드 SW에서의 전압에 기초한 필터링된 전압과 게이트 드라이버 회로(210)로의 입력 단자 IN 사이의 피드백 루프(미도시)를 통해 획득될 수 있다. 게이트 드라이버 회로(210)에 저전압 제어 타이밍 펄스들을 제공하기 위해, (예를 들어, 노드 SW에서) 필터링된 전압에 의해 제어되는 펄스 폭 변조기(PWM)가 이러한 피드백 루프에서 사용될 수 있음을 본 기술분야의 통상의 기술자는 쉽게 인식한다. 이러한 저전압 타이밍 펄스들은 도 2의 드라이버 회로(210)의 입력 블록 저전압 트랜지스터 로직(215)에 공급될 수 있고, 후속적으로 HS 레벨 시프터(& 출력 드라이버)(225)에 공급될 수 있고, HS 레벨 시프터는 도 1의 고전압 스택형 트랜지스터들의 HS 트랜지스터 T2의 게이트들을 제어하기에 적합한 전압 레벨로의 변환을 위한 높은 (파괴) 전압 트랜지스터들을 포함한다.
통상적인 구현 및 파워 업 시퀀스에서, 도 2에 도시된 종래 기술의 실시예의 게이트 드라이버 회로(210)는, 하이 측 트랜지스터 T2 및 로우 측 트랜지스터 T1 둘 모두가 안전한 오프 상태에 있는 것을 보장하기 위해 초기에 T2 또는 하이 측 및 로우 측 트랜지스터들(T1, T2) 둘 모두를 턴 오프시킬 수 있는 한편, 모든 다른 DC/DC 변환기 연관 회로는 파워 업 시에 안정화된다. 후속적으로, 게이트 드라이버(210)는 로우 측(LS) 트랜지스터 T1의 게이트 전압을 이의 임계 전압보다 크게 구동하면서 하이 측(HS) 트랜지스터 T2를 턴 오프시킴으로써, 초기에 T1을 턴 온하여 DC 전압 변환(예를 들어, VIN을 SW로)을 제어할 수 있다. 이는 T1이 전도성이기 때문에 노드 SW에서의 전압을 GND로 이르게 하고, 따라서 이의 VDS는 제로에 매우 가깝게 될 수 있다. 또한, T2의 소스가 GND에 가깝기 때문에, HS 트랜지스터 T2는 이의 드레인에 인가된 모든 VI 전압을 오프로 유지한다(예를 들어, 이의 VDS = VIN).
대안적으로, 도 2에 도시된 종래 기술의 실시예의 게이트 드라이버(210)가 LS 트랜지스터 T1을 턴 오프시키고 도 2의 HS 트랜지스터 T2를 턴 온시키면, 출력 노드 SW는 전압 VI값까지 충전된다. HS 트랜지스터 T2의 온 기간(예를 들어, 온 상태의 시간 길이) 동안, HS 트랜지스터 T2가 전도성이고 LS 트랜지스터 T1이 전도성이 아니기 때문에, 출력 노드 SW는 온 기간의 시작 및 종료 시의 대응하는 충전 및 방전 기간 동안 이외에 VUN과 동일한 공칭 전압을 가질 것이다. T2의 온 기간 동안, HS 트랜지스터 T2의 게이트 전압은 HS 트랜지스터 T2를 온으로 유지하고 강력하게 전도하는 것(예를 들어, T2의 Vddx ≥ Vth, 여기서 Vth는 HS 트랜지스터 T2의 임계 전압)을 유지하기 위해 출력 노드 SW에서의 전압에 대해 (예를 들어, 블록(225)을 제어하는 HS 트랜지스터 T2에 대한 Vddx + SW 공급에 의해 제공되는 Vddx와 동일한 전압에 의해) 포지티브를 유지하고, 그에 따라 VI에서 노드 SW에서의 전압을 유지한다. 따라서, 노드 SW에 연결된 게이트 드라이버 제어기 회로(210)의 구동 노드들은 전압 VIN까지 GND에 대한 전압들을 견딜 수 있고, 본 기술분야의 통상의 기술자에게 공지된 바와 같이 일시적인 충전 및 공진 효과들이 포함되는 경우 잠재적으로 훨씬 더 높을 수 있다. 예를 들어, HS 트랜지스터 T2가 온인 경우, 노드 SW에서의 전압(예를 들어, T2의 소스)은 VI와 동일하고, HS 트랜지스터 T2의 게이트는 T2를 턴 온시키기 위해 대략 VIN + Vddx일 수 있다(예를 들어, T2의 Vddx ≥ Vth, 여기서 Vth는 HS 트랜지스터 T2의 임계 전압). 따라서, 제어 타이밍 펄스들이 고전압 트랜지스터 디바이스들을 통해 HS 트랜지스터 T2의 게이트에 제공되는 도 2의 HS 레벨 시프터(& 출력 드라이버)(225) 모듈 내의 어딘가에서, 높은 VIN 전압은 강하되는데; 즉, 단자들 중 2개에 걸친 높은 VIN 전압을 보는 모듈(225) 내의 능동 디바이스가 존재한다. 도 2에 도시된 종래 기술의 게이트 드라이버(210)에서, 이러한 고전압은 도 2의 HS 레벨 시프터(& 출력 드라이버)(225) 모듈 내부의 고전압 트랜지스터들에 의해 핸들링된다.
HS 트랜지스터 T2를 제어하기 위해 사용되는 도 2의 종래 기술의 게이트 드라이버 회로(210)에 사용되는 높은 (파괴) 전압 트랜지스터들은 고전압 MOSFET들, 바이폴라, HEXFET들, LDMOS 또는 본 기술분야의 통상의 기술자에게 공지된 다른 타입들의 (제어) 트랜지스터들과 같은 트랜지스터들일 수 있다. 이러한 고전압 트랜지스터들은 도 1에 도시된 고전압 스택에서 사용되는 LS 트랜지스터 T1 및 HS 트랜지스터 T2의 GaN FET들의 특성들과 매칭하지 않는 FOM 및 다른 스위칭 특성들을 가질 수 있다. 예를 들어, FOM들은 GaN FET들 T1 및 T2의 FOM보다 최대 10배까지 열악할(더 높을) 수 있다. 그러므로, 도 2에 도시된 예시적인 종래 기술의 회로의 GaN FET들의 이점 대부분은 GaN FET들(LS 트랜지스터 T1 및 HS 트랜지스터 T2)을 제어하는 고전압 트랜지스터들의 더 낮은 성능 특성들로 인해 손실될 수 있다. 이러한 고전압 트랜지스터들은 저전압 트랜지스터들에 비해 고가일 수 있다. 또한, 전술한 타입의 고전압 트랜지스터들 각각은, 특정 고전압 애플리케이션들에서 바람직하지 않게 할 수 있는 비용, 이용가능성 또는 복잡성과 같은 다른 특징들을 가질 수 있다.
따라서, 예를 들어, 표준 Si MOSFET들과 같은 저전압 디바이스들로 고전압 GaN FET들을 제어하는 것이 바람직할 수 있다. 저전압 MOSFET들을 사용함으로써 저비용, 고정밀 및 고용량 CMOS 제조 기술들은, GaN FET 트랜지스터들에 의해 제공되는 성능 이점들을 유지하면서 필요한 제어를 제공할 수 있고, 따라서 제어 회로(예를 들어, 게이트 드라이버)에서 더 많은 외래의 고전압 트랜지스터들에 대한 필요성을 제거할 수 있다. 추가적인 제어 또는 신호 프로세싱 능력들이 동일한 칩 내에 통합될 수 있어서 단일 칩 실시예들이 가능하게 되기 때문에 제어 회로들에서 저전압 MOSFET들을 사용하는 것이 또한 바람직할 수 있다. 본 기술분야의 통상의 기술자는, 단일 칩 디바이스들(예를 들어 모놀리식 통합)이 통상적으로 전자기술 분야들에서 가장 재현가능한 솔루션들을 제공하는 것과 같은 통합을 인식할 수 있다.
본 개시의 양상에 따르면, 배타적으로 낮은 (파괴) 전압 트랜지스터들을 사용하여 고전압 디바이스들을 제어하기 위한 이러한 집적 제어 시스템을 가능하게 하는 시스템들, 디바이스들 및 방법들이 제공된다. 후술되는 본 개시의 하나의 예시적인 실시예에 따르면, 20 내지 100 V 또는 그 이상의 VI 전압으로 동작하는 GaN FET들을 제어할 수 있는 게이트 드라이버 회로를 생성하기 위해 저전압(예를 들어, 5 V 미만) SOI MOSFET들이 사용될 수 있다. 특히, 게이트 드라이버 회로에 통합되는 경우 이러한 게이트 드라이버 회로로 하여금 오직 저전압 트랜지스터들만을 사용하여 동작할 수 있게 하는 신규의 레벨 시프터 회로가 제시된다. 즉, 본 개시의 다양한 실시예들에 따른 레벨 시프터는 임의의 트랜지스터들에 고전압을 인가하지 않으면서 높은 VI 전압을 강하시킬 수 있다.
도 3a는 도 1의 고전압 스택형 GaN 트랜지스터들의 LS 트랜지스터 T1 및 HS 트랜지스터 T2를 제어하기 위해 사용될 수 있는 본 개시의 실시예에 따른 게이트 드라이버 회로(310)의 블록도를 도시한다. 고전압 트랜지스터들을 사용하는 HS 레벨 시프터(225)가 고전압 VIN과 연관된 고전압 강하를 핸들링하기 위해 사용되는 도 2의 종래 기술의 게이트 드라이버 회로(210)와 대조적으로, 게이트 드라이버(310)는 고전압 트랜지스터들을 사용하지 않고 동일한 고전압 강하 작업을 수행하기 위해 본 개시의 실시예에 따른 혁신적인 HS 레벨 시프터(325)를 사용한다. HS 레벨 시프터(325)를 포함하는 도 3a에 도시된 게이트 드라이버(310)의 모든 블록들(315, 325, 335, 355)에서, 모든 구성 트랜지스터들은 예를 들어, 이들의 소스들과 드레인들 사이에서 오직 저전압들만을 핸들링하고, 따라서 이러한 게이트 드라이버(310)를 구현하기 위해 낮은 파괴 전압 트랜지스터들이 사용될 수 있다. 도 3a의 블록도에서 알 수 있는 바와 같이, 본 개시의 실시예에 따른 게이트 드라이버(310)는 공통 입력 로직 회로(315), 하이 측 제어 회로들(325, 355) 및 로우 측 제어 회로(335)를 포함할 수 있다. 아래에서 설명될 바와 같이, 본 개시의 실시예들은, 입력 저전압(타이밍) 제어 신호들(예를 들어, 게이트 드라이버 회로(310)의 입력 IN 단자에 제공되고 공통 입력 로직 회로(315)를 통해 추가로 프로세싱됨)을, 고전압을 차단할 수 있는 커패시터들을 통해 하이 측 제어 회로들(예를 들어, 325, 355)에 커플링한다. 이러한 커플링은, 예를 들어 LS 제어 회로(335) 및 공통 입력 로직 블록(315)에서 사용되는 저전압 회로들에서 사용되는 기준 전위(예를 들어, GND)보다 상당히 클 수 있는, 예를 들어, 기준 전위(예를 들어, 노드 SW에서의 전압)에 대해 동작하는 HS 제어 블록들(325, 355)에서 사용되는 고전압 회로들을 갖는 동일한 다이(die) 상의 회로들 사이에서 유전체 절연을 허용할 수 있다. 본 기술분야의 통상의 기술자는 저전압 및 고전압 영역들(예를 들어, 회로들) 사이의 자기 커플링 또는 광학 커플링이 또한 용량성 커플링 대신에 활용될 수 있음을 쉽게 인식한다. 일반적으로 저전압 및 고전압 회로들 사이의 갈바닉(galvanic) 절연(비-갈바닉 커플링)을 제공할 수 있는 임의의 타입의 커플링이 본 개시에 따른 실시예들에서 사용될 수 있다. 용량성 커플링은 대안적인 커플링들보다 단일 칩 솔루션들에 통합하기에 더 저렴하고 더 쉬울 수 있다. 이러한 이유들로, 본 개시의 몇몇 실시예들은 바람직한 실시예로서 용량성 커플링을 설명한다.
도 3b는 도 3a의 게이트 드라이버 회로(310)의 본 개시에 따른 예시적인 실시예의 더 상세한 버전을 도시한다. 특히, 입력 신호 IN에 연관된 관련 제어 타이밍 정보를 HS 레벨 시프터 회로(325)에 제공하면서 HS 레벨 시프터(325)와 공통 입력 로직 회로(315) 사이에서 DC 컨텐츠를 디커플링하기 위해 용량성 커플링(320)이 사용되는 HS 레벨 시프터(325) 내의 용량성 커플링이 도시된다. 이러한 제어 타이밍 정보는 HS 레벨 시프터(325)의 로직 블록(330)에 로직 회로를 포함하는 회로에 의해 후속적으로 프로세싱될 수 있다. 또한, 도 3b는 하이 측 제어 회로들(325, 355), 로우 측 제어 회로(335), 공통 입력 로직 회로(315), 및 도 1의 고전압 스택형 트랜지스터들의 LS 트랜지스터 T1 및 HS 트랜지스터 T2에 대한 서플라이들 및 기준 전위들을 도시한다. 도 3b에서 알 수 있는 바와 같이, 공통 입력 로직 회로(315) 및 LS 레벨 시프터(360) 및 LS 출력 드라이버(365)로 구성된 로우 측 제어 회로들에는 저전압 서플라이 Vdd1 및 기준 전위 GND(예를 들어, 기준 제로 볼트)가 제공되는 한편, HS 레벨 시프터(325) 및 HS 출력 드라이버(355)로 구성되는 하이 측 제어 회로들(325, 355)에는 공급 전압 Vdd2 + SW 및 기준 전위 SW가 제공되고, 여기서 기준 전위 SW는 공통 노드 SW에서의 전압이고, 저전압 회로들의 기준 전위 GND보다 높은 고전압 VI까지일 수 있다(HS 레벨 시프터 회로(325)에는 추가적으로 도 3b에 도시되고 본 개시의 추후의 섹션들에서 설명되는 바와 같이 Vdd1 및 GND가 제공될 수 있음을 주목한다). 따라서, 게이트 드라이버(310)의 (LS 트랜지스터 T1를 제어하는) 로우 측 회로들에서 사용되는 저전압 트랜지스터들 및 (HS 트랜지스터 T2를 제어하는) 하이 측 회로들에 사용되는 저전압 트랜지스터들은 Vdd1 또는 Vdd2와 동일한 저전압 익스커션(excursion)을 겪을 수 있다. Vdd1 및 Vdd2 둘 모두는 동일하거나 상이할 수 있는 저전압 서플라이들을 표현함을 주목해야 한다. 또한, 간략화 이유들로, 본 개시에서 설명된 하이 측 제어 회로들에 제공되는 공급 전압 Vdd2 + SW는 VDD = Vdd2 + SW와 같은 VDD로서 표기될 수 있다.
도 3b에서 알 수 있는 바와 같이, 게이트 드라이버(310)로의 입력 신호 IN은 게이트 드라이버(310)의 공통 입력 로직 회로(315)에 의해 프로세싱되고 2개의 신호들 LX 및 HX를 생성할 수 있고, 여기서 LX 신호는 LS 레벨 시프터(335) 및 LS 출력 드라이버(365)로 구성된 게이트 드라이버(310)의 로우 측 제어 회로(335)에 공급되어, 로우 측 트랜지스터(T1)의 게이트에 대한 제어 신호를 생성할 수 있고; HX 신호는 HS 레벨 시프터(325) 및 HS 출력 드라이버(355)로 구성된 게이트 드라이버(310)의 하이 측 제어 회로들(325, 355)에 공급되어, 하이 측 트랜지스터(T2)의 게이트에 대한 제어 신호를 생성할 수 있다. HS 출력 드라이버(355)는 하이 측 트랜지스터(T2)를 구동하기 위해 필요한 진폭 및 구동 강도(예를 들어, 전류)를 갖는 신호 HS_out을 출력한다. HS 출력 드라이버(355)에 의해 출력된 HS_out 신호는 그의 입력 신호에 의해 제공되는 것과 동일한 타이밍 정보를 포함하며, 입력 신호는 HS 레벨 시프터(325)의 로직 블록(330)에 의해 제공된다. 본 개시의 일부 실시예들에 따르면, 신호 LX 및 HX는 원하는 지연을 제외하고는 동일한 신호일 수 있고, 따라서 동일한 타이밍 정보를 포함할 수 있다.
도 4a는 본 개시의 실시예에 따른 도 3a-3b의 HS 레벨 시프터(325)의 입력 스테이지의 회로 표현을 도시하고, 도 4b는 도 4a에 표현된 회로의 다양한 신호들의 타이밍도들을 도시한다. 도 4a에서 알 수 있는 바와 같이, HS 레벨 시프터(325)의 입력 스테이지는, 입력 신호 HX에 기초하여 2개의 상보적 신호들 CUb 및 CDb를 생성하는, Vdd1과 GND 사이에서 동작할 수 있는 입력 신호 컨디셔닝부(325a), 및 Vdd2+SW 와 SW 사이에서 동작할 수 있는 용량성 신호 디커플링부(325b)를 포함할 수 있고, 이들의 기능 설명은 본 개시의 하기 섹션들에서 제공된다. 회로(325a)가 HS 레벨 시프터(325)의 일부로서 도시되었지만, 본 개시의 일부 실시예들에 따르면, 회로(325a)는 (325)로부터 분리될 수 있고 심지어 회로(315)의 일부일 수 있다.
도 4a에 표현된 입력 섹션을 갖는 HS 레벨 시프터 회로는 저전압 회로(예를 들어, 도 3a 내지 도 3b의 (315))가 (예를 들어, T1, T2 및 VIN을 통해) 고전압 제어 회로들을 제어 및 동작시키도록 허용할 수 있고, 본 개시에서 저전압 트랜지스터 레벨 시프터(LVTLS), 또는 "레벨 시프터"로 추가로 지칭될 수 있다. 이러한 레벨 시프터가 하이 측(HS) 트랜지스터(T2)의 동작을 제어하는 도 3a 내지 도 3b의 특정 구현에서, 레벨 시프터는 HS-LVTLS 또는 단순히 HS 레벨 시프터로 지칭될 수 있다. 도 4a의 레벨 시프터는 고전압들(예를 들어, VIN)에 의해 분리된 엘리먼트들 사이에서 신호들이 구동되도록 허용하며, 이는, 저전압 신호들이 공통 노드 SW와 함께 위 또는 아래로 시프트된 이들의 DC 기준(예를 들어, 기준 전위)을 가짐을 의미한다. 이는, 본 출원의 이전 섹션들에서 설명된 바와 같이, 트랜지스터들 T1 및 T2의 교번하는 온/오프 상태들의 함수로서 VIN과 접지(GND) 사이에서 스위칭할 수 있는 (VSS로 라벨링된 기준 라인을 공급하는) 기준 전위 SW를 스위칭함으로써 도 4a에 개략적으로 표현된다.
본 개시의 추가적인 실시예들에 따르면, 도 4a에 표현된 레벨 시프터(레벨 시프터의 입력 부분(325a)을 제외함)는 기준 전위 SW(= VSS)의 레벨로 위 및 아래로 플로팅(float)할 수 있고, GND(예를 들어, 도 3a 내지 도 3b 및 (325a)의 저전압 회로들의 기준 전위)로부터 절연될 수 있다. 이는, 레벨 시프터가 기준 전위 GND에 대한 기준 전위 SW(= VSS)에서 20 내지 100 V 이상의 고전압 익스커션(excursion)에도 불구하고 자신의 구성요소인 낮은 파괴 전압 트랜지스터들을 사용하여 동작하도록 허용할 수 있다. 레벨 시프터의 동작 동안, 구성요소인 저전압 트랜지스터들은 저전압 서플라이(예를 들어, 도 3b의 Vdd2)보다 크지 않은 (예를 들어, 자신들의 소스, 게이트 및 드레인 단자들에서의) 내부 전압 익스커션들을 겪는다. 공통 입력 로직 회로(315)와 HS 레벨 시프터 회로(325, 355) 사이의 용량성 절연은 본 개시의 이전 섹션들에서 설명된 바와 같이, (추후에 설명되는) 도 4a의 커패시터들 C1A, C1B, C2A 및 C2B에 의해 제공될 수 있다.
본 개시의 예시적인 실시예에 따르면, 레벨 시프터(예를 들어, HS 레벨 시프터, LS 레벨 시프터)는 전체적으로 또는 부분적으로, 전류를 전도하거나 파괴 없이, GND에 대한 기준 전위 SW에서 최대 DC 전압(예를 들어, 이 예에서는 VI 20 내지 100 V) 익스커션을 견딜 수 있는 SOI(Silicon on Insulator) 기판을 갖는 SOI CMOS에서 제조된다. 본 개시의 추가적인 예시적인 실시예에 따르면, 레벨 시프터는, 전체적으로 또는 부분적으로, 예를 들어, 1995년 5월 6일에 발행된 미국 특허 제 5,416,043호 및 1997년 2월 4일에 발행된 미국 특허 제 5,600,169호에서 설명된 바와 같이 SOS(silicon on sapphire) 제조 기술을 사용하여 제조될 수 있고, 상기 특허들의 개시들은 그 전체가 참조로 본 명세서에 포함된다. 본 개시의 추가적인 예시적인 실시예들에 따르면, 저전압 능동 회로들(예를 들어, 트랜지스터들)과 그에 대응하는 기판 사이의 접합 절연을 제공할 수 있는 제조 기술들이 또한 레벨 시프터를 제조하기 위해 사용될 수 있다. 본 기술분야의 통상의 기술자는, 벌크 실리콘(Si)이 저전압 능동 회로들과 기판 사이에서 이러한 접합 절연을 제공할 수 있음을 인식할 것이다.
도 4a를 더 참조하면, 본 개시의 다양한 실시예들에 따른 HS 레벨 시프터(325)의 동작이 도 4b의 대응하는 타이밍도를 사용하여 설명된다. 도 4b의 신호 HX는 저전압 회로(예를 들어, 도 4a의 (325a))의 단일 종단(single-ended) 입력 단자 HX에 제공된 입력 타이밍 제어를 표현한다. 신호 HX는 예를 들어 펄스 폭 변조기로부터 유도될 수 있는 (예를 들어, 동일하거나 상이한 듀티 사이클의) 구형파 신호로 표현될 수 있다(도시되지는 않았지만 도 3a 내지 도 3b의 IN 입력 단자의 좌측에 있어야 함이 본 기술분야의 통상의 기술자에게 쉽게 이해된다). 신호 HX는 도 4a 내지 도 4b의 CUb 및 CDb에 의해 표현된 단일 종단 신호로부터 차동 신호로 HS 레벨 시프터(325)의 입력 스테이지 회로(325a) 내에서 변환되고, CDb는 CUb의 반전 또는 로직 NOT 함수이다. HX 신호의 차동 및 반전된 형태(버전)를 생성하는 이유는 아래에서 설명된다. 다음의 섹션들은 신호 CUb 및 CDb가 서로의 반전된 형태(버전)들이라고 가정할 것이지만, 본 개시의 추가적인 예시적인 실시예들에 따르면, 이러한 신호들은, 하나가 다른 하나의 반전되고 시간 시프트된 형태(버전)인 것과 같이 시간 시프트(예를 들어, 지연)을 포함할 수 있음을 주목해야 한다. 예를 들어, 2개의 신호들 CUb 및 CDb에 의해 취해진 경로들 사이의 전파 지연들에서의 차이들을 보상하기 위해 시간 시프트가 사용될 수 있다.
도 4a의 회로도 및 도 4b의 타이밍도 둘 모두를 고려함으로써 알 수 있는 바와 같이, CUb는 커패시터들 C1A와 C1B 사이에 인가되고, CDb는 커패시터들 C2A와 C2B 사이에 인가된다. CUb의 포지티브 에지는 CDb의 네거티브 에지와 정렬된다는 점을 주목해야 한다.
CUb의 포지티브 에지에서, 포지티브 펄스 신호가 노드들 CUvss 및 CUvdd에서 유도된다. 유도된 포지티브 펄스 신호 이전에 노드 CUvss가 로우 레벨(즉, VSS = SW)이기 때문에, 노드 CUvss에서 유도된 포지티브 펄스 신호는 노드를 하이 레벨(즉, VSS = SW과 VDD = Vdd2 + SW 사이)이 되게 한다. 이와 동시에, 유도된 포지티브 펄스 신호 이전에 노드 CUvdd는 하이 레벨에 있기 때문에, 노드 CUvdd에서 유도된 포지티브 펄스 신호는 VDD = Vdd2 + SW보다 높게 레벨을 증가시키려 시도하지만, Vdd2 전원은 그의 크기를 제한한다. 따라서, CUb의 포지티브 에지는 CUvss를 더 낮은(SW) 레벨에서 더 높은(VDD) 레벨로 전이시키지만 CUvdd는 높은 레벨로 유지된다. 이하의 섹션들에서 설명되는 본 개시의 다양한 실시예들에 따르면, 더 낮은 레벨(SW)과 더 높은 레벨(Vdd2 + SW) 사이에서 CUvss 전이는 CUb의 타이밍을 래치(latch)하는 디지털 회로를 트리거링하기 위해 사용될 수 있다. 풀-업(pull-up) 저항기들 R10, R12 및 풀-다운 저항기들 R11, R13은 각각 노드들 CUvdd, CDvdd, CUvss 및 CDvss에서의 신호들에 정상 상태 전압 레벨들을 제공함을 주목해야 한다. 도 4b의 타이밍도에 도시된 바와 같이, 신호들 CUb 및 CDb의 적절한 에지는 이러한 노드들에서의 전압들이 반대 상태로 전이하게 할 것이다. 저항기들 R10-R13의 값들의 선택은 예를 들어, 노드 CUvdd-CDvss에서 저항기 R10-R13과 대응하는 커패시터 C1A-C2B의 조합에 의해 제공되는 연관된 RC 시상수의 원하는 값, 노드들 CUvdd-CDvss에서의 원하는 신호 레벨 및 커패시터들 C1A-C2B의 원하는 물리적 크기와 같은 다수의 설계 제약들에 기초하여 행해질 수 있다. 본 기술분야의 통상의 기술자는 특정 설계 제약들이 주어진 경우 커패시터들 C1A-C2B 및 저항기들 R10-R13의 값들을 어떻게 선택하는지를 쉽게 인식한다.
CUb의 포지티브 에지와 정렬되는 것은 CDb의 네거티브 에지이고, 따라서 포지티브 펄스 신호가 노드들 CUvss 및 CUvdd에서 유도되는 것과 동시에 네거티브 펄스 신호가 노드들 CDvss 및 CDvdd에서 CDb에 의해 유도되고, 따라서 이러한 노드들에서, 노드들 CUvss 및 CUvdd에서 생성된 신호들과 상보적인 신호들을 생성한다. 도 4b의 대응하는 타이밍도에서 볼 수 있는 바와 같이, 이러한 상보적인 신호들은 동일한 형상을 가지지만 반대 방향들(반전된 신호들)로 진행하고, VDD(= Vdd2 + SW) 또는 VSS에서 시작한다. 예를 들어, 노드들 CUvss 및 CDvdd에서의 신호들 뿐만 아니라 노드들 CUvdd 및 CDvss에서의 신호들은 상보적이다(예를 들어, 반전된다). 또한, 예를 들어, CUb의 리딩 에지에서, 노드 CUvss의 신호는 VSS로부터 VDD로 스위칭하고, 후속적으로 VSS로 점진적으로 방전하고, CUb의 트레일링 에지(trailing edge)에서, 노드 CUvdd에서의 신호는 VDD에서 VSS로 스위칭하고, 후속적으로 VDD로 점진적으로 충전한다.
도 4b의 타이밍도에 표시된 신호들은, 대응하는 회로가 동작하는 기준 전위에 대응하는 상이한 DC 오프셋들을 가질 수 있음을 주목해야 한다. 예를 들어, 신호들 HX, CUb 및 CDb는 대응하는 회로들이 기준 전위 GND에 대해 동작하기 때문에 제로 DC 오프셋을 가지는 한편, 신호들 CUvss, CUvdd, CDvss 및 CDvdd는, 대응하는 회로(예를 들어, HS 레벨 시프터)가 기준 전위 VSS = SW에 대해 동작하기 때문에 SW의 레벨과 동일한 DC 오프셋을 갖는다. CDvdd 전이는 CUb와 유사하지만 반대 방향으로 생성된다. 따라서, 노드 CDvdd에서의 신호는 하이 레벨(Vdd2 + SW)로부터, 후속적으로 회로에 의해 래치될 수 있는 로우 레벨(SW)로의 전이를 갖는다. 상보적 전이를 생성하는 이유는 아래에 설명된다. (후술되는 도 5b 및 도 7b에서 뿐만 아니라) 도 4b에 도시된 모든 신호들은, 도 4b에 표시된 바와 같이, VIN의 HI 레벨 및 GND의 LOW 레벨을 갖는 노드 SW에서의 신호를 제외하고는 (예를 들어, VSS 및 VDD에 의해 한정되는 것과 같이) 저전압 스윙들을 갖는 것을 추가로 주목해야 한다.
노드들 CUvss, CDvdd 및 CUvdd, CDvss에서의 상보적인 신호들은, 타이밍 정보를 포함하는 신호 HX의 각각의 전이에 대한 2개의 상보적인(반전된) 펄스들을 제공함으로써, VSS 기준의(그리고 그에 따라, VSS = SW, 및 VDD = Vdd2 + SW이기 때문에 또한 VDD의) 레벨을 상승 또는 하강시키는 것에 의한 잘못된 트리거들을 제거한다. 예를 들어, 노드들 CUvss 및 CDvdd에서의 상보적인(반전된) 펄스 신호들 각각은 신호 HX의 하강 에지에 대한 타이밍 정보를 표현하는 한편, 상보적인(반전된) 펄스 신호들 CUvdd 및 CDvss 각각은 신호 HX의 상승 에지 상의 타이밍 정보를 표현한다.
VSS가 VI와 GND 사이에서 상승 또는 하강하는 시간 기간들 동안, 충전 전류들은 커패시터들 C1A-C2B를 통해 유도될 수 있고, 따라서 노드들 CUvdd-CDvss에서 바람직하지 않은 포지티브 또는 네거티브 펄스 신호들을 생성할 수 있다. 본 개시의 다음 섹션들에서 알 수 있는 바와 같이, 노드들 CUvdd-CDvss에서의 펄스 신호들은 하이 측 GaN 트랜지스터 T2를 후속적으로 제어하는 추가적인 로직을 트리거링한다. 따라서, 임의의 바람직하지 않은(예를 들어, 잘못된) 펄스들은 제어 신호들에서 에러들을 야기할 수 있고, 이는, 다음으로, 하이 측 트랜지스터의 적절한 제어를 방해할 수 있고, 이는 다음으로, 잘못된 출력 전압을 야기하고 디바이스 신뢰도를 악화시킬 수 있다. 상향 및 하향 펄스(예를 들어, 차동 신호) 둘 모두를 선택하고 후속적인 래치를 (트랜지스터들 M2-M5를 통해 도 7a에 설명된 바와 같이) 트리거링하기 위해 상향 및 하향 펄스 둘 모두를 요구함으로써, HX 신호(HX는 IN 신호로부터 유도됨)로부터 유도된 펄스들은 VSS의 레벨들을 상승 또는 하강시킴으로써 초래되는 (잘못된) 펄스들로부터 구별될 수 있다.
도 4b에 도시된 바와 같이, HX 신호의 상승 에지들에서, CUvss 및 CDvdd는 어떠한 펄스도 생성하지 않는 것처럼 보이고, HX 신호의 하강 에지들에서, CUvdd 및 CDvss는 어떠한 펄스들도 생성하지 않는 것처럼 보인다. 실제로, 이러한 전이들 동안 일부 펄스들이 발생할 수 있다(예를 들어, 노드 CUvss에서 HX 신호의 상승 에지에서, VSS 레벨(즉, SW)보다 낮아지는 작은 펄스 신호가 관측될 수 있고, 노드 CUvdd에서 HX 신호의 하강 에지에서, VDD 레벨(즉, Vdd2+SW)보다 높아지는 작은 펄스 신호가 관측될 수 있다). 본 개시의 실시예에 따르면, 클램프 회로(예를 들어, 추후에 설명되는 도 6)는, 이러한 펄스들이 VSS 또는 VDD에 전하를 전달(및 그에 따라 전력을 낭비)하게 하기보다는 이러한 펄스들을 클램핑하고 제어하기 위해 사용될 수 있다.
따라서, 본 개시의 실시예에 따른 레벨 시프터는 도 4b의 HX에 의해 표현된 입력 신호 구형파를, 도 4b에 도시된 바와 같이, 대응하는 펄스 형상들 및 타이밍들을 갖는 노드들 CUvss, CUvdd, CDvss 및 CDvdd에서의 상보적인 펄스 신호들로 변환한다. 이러한 상보적인 펄스들은 IN에서의 입력 신호(IN의 리딩 및 트레일링 에지들)에 의해 제공되는 타이밍 정보를 추적하는 한편 VSS를 정의하는 SW와 동일한 DC 레벨에 있다. 예를 들어, 이러한 상보적인 펄스들은, VSS가 VIN에있는 경우 VI와 동일한 DC 레벨을 갖고, VSS가 GND에 있는 경우 GND와 동일한 DC 레벨을 갖는다. 따라서, 본 기술분야의 통상의 기술자는, 본 개시의 다양한 실시예들에 따른 HS 레벨 시프터(325)가 커패시터들 C1A, C1B, C2A 및 C2B에 걸쳐 VIN 고전압을 강하시킴을 인식할 것이다.
CUb 및 CDb에서의 펄스 신호들은 저전압 Vdd2(예를 들어, 0-5 V 및 통상적으로는 0-2.5 V의 범위)의 크기를 갖는 한편, 펄스들 CUvss, CUvdd, CDvss 및 CDvdd는 VSS와 VSS + Vdd2 = SW + Vdd2 = VDD 사이의 범위일 수 있는 크기를 갖는 것으로 적시된다. 따라서, 본 실시예들에 따른 용량성 레벨 시프터(HS 레벨 시프터(325) 대신에 높은 (파괴) 전압 트랜지스터들이 사용되는 종래 기술의 솔루션들에서와는 현저히 대조적으로, 전술한 HS 레벨 시프터 회로를 사용하는 게이트 드라이버 회로(310) 내의 어떠한 트랜지스터도 자신 양단의(예를 들어, 자신의 드레인 및 소스 단자들 사이에서) VI 고전압을 핸들링하지 않는다. SOI MOSFET들이 저전압 트랜지스터들로서 사용되는 본 개시에 따른 전술한 실시예에서, VIN 고전압은 또한 절연 SOI 기판 층에 의해 핸들링된다.
도 4b의 펄스 형상들에 의해 알 수 있는 바와 같이, 노드들 CUvss, CUvdd, CDvss 및 CDvdd에서 생성된 펄스들은 대응하는 RC 시상수들을 갖는 연관된 회로의 RC 성질에 의해 (예를 들어, R10, C1A, R11, C1B, R12, C2A, R13, C2B로 인해) 초래되는 긴 테일들을 갖는다. 일부 실시예들에서, 가능한 한 서로 가까운 펄스들을 가능하게 하여, 예를 들어, 펄스 폭 변조기(PWM)에 의해 생성되는 것과 같은, 도 3b의 게이트 드라이버 회로(310)의 입력 IN에서 온/오프 또는 오프/온 사이에서 가장 큰 비율(즉, 듀티 사이클)을 가능하게 하는 것이 바람직할 수 있다. 그러나, 노드들 CUvss, CUvdd, CDvss 및 CDvdd에서의 펄스들의 긴 테일들은 이러한 큰 비율의 획득을 방지할 수 있다. 다음 단락들에서, 도 5a에 도시된 바와 같은 방전 트랜지스터들(M6-M9)을 사용하여 이러한 테일들이 단축되는 본 개시의 다른 실시예가 제시될 것이다.
도 5a는 도 4a의 HS 레벨 시프터(325)에 대한 추가적인 회로를 도시하며, 이는, 본 개시의 실시예에 따르면, 노드들 CUvss, CUvdd, CDvss 및 CDvdd에서 생성된 펄스들의 테일들을 단축할 수 있고, 따라서 펄스들 사이에서 더 짧은 시간을 허용할 수 있다. 이는 절연 커패시터들 C1A-C2B를 VSS 또는 VDD 중 어느 하나에 단락시키도록 구성된 방전 트랜지스터들 M6-M9를 추가함으로써 수행되며, 그에 의해, 이들이 단락 시에 가질 수 있는 임의의 잔류 전압 테일들을 방전시킨다(그리고, 그에 따라 대응하는 저항기 R10-R13를 통해 방전되지 않는다). 예를 들어, 방전 트랜지스터 M9가 턴 온되는 경우, 이는 노드 CUvdd를 VDD로 단축시키고, 따라서 저항 R10을 통한 방전을 우회하고, 방전 트랜지스터 M6이 턴 온되는 경우, 노드 CDvss가 VSS로 단락되어 저항 R13을 통한 방전을 우회한다.
노드들 CUvss, CUvdd, CDvss 및 CDvdd에서의 펄스들의 형상들에 대한 방전 트랜지스터들 M6-M9의 영향은 도 5b의 굵은 선들(510)으로 알 수 있다. 알 수 있는 바와 같이, 이러한 펄스들은, 방전 트랜지스터들이 펄스의 시작으로부터 특정 시간 기간 이후 트리거링될 때까지 (대응하는 커패시터-저항기 쌍 C1A-C2B, R10-R13과 연관된 RC 시상수를 따라) 자신들의 형상을 유지하고, 그 다음, CUvss, CUvdd, CDvss 및 CDvdd 상의 전압들은 도 5b의 굵은 선들로 도시된 바와 같이 VSS 또는 VDD 중 어느 하나로 리턴한다. 도 5a에 도시되지는 않았지만, 방전 트랜지스터들 M6-M9에 대한 제어 신호들은 방전 트랜지스터들의 게이트들에서 제공될 수 있다. 이러한 제어 신호들은 예를 들어, 도 8에 도시된 바와 같이 로직 블록(330)의 LOGIC_out 블록에 포함된 회로와 같은 후속 회로에서 생성될 수 있다.
본 개시의 다양한 실시예들에 따른 HS 레벨 시프터(325)를 계속 참조하면, 도 6a 및 도 6b가 이제 설명된다. 본 기술분야의 통상의 기술자에게 공지된 바와 같이, 그리고 본 개시의 이전 섹션들에서 언급된 바와 같이, 용량적으로 커플링된 신호들은 커패시터의 출력측 상의 전압들을 RC 시상수로 공지된 고유의 감쇠 시간으로 스파이크(spike)하게 할 수 있고, 여기서 R 및 C는 대응하는 간단한 RC 회로(예를 들어, 도 4a, 도 5a 및 도 6a에 도시된 바와 같은 R10-C1A)의 저항 및 용량 값들이다. 예를 들어, 노드들 CUvss, CUvdd, CDvss 및 CDvdd 중 임의의 노드에서 펄스 형상을 변경할 수 있는 이러한 전압 스파이크 및 대응하는 감쇠 시간은, 이하에서 설명되는 바와 같이, 이전 섹션들에서 제시된 다양한 실시예들에 따른 HS 레벨 시프터(325)의 동작에서 몇몇 문제들을 초래할 수 있다.
전술한 바와 같이, 네거티브 또는 포지티브 펄스들은 각각 VSS 또는 VDD 상에 강제될 수 있다. 이러한 효과를 제어하기 위해, 그리고 본 개시의 추가적인 실시예에 따르면, 클램핑 회로(클램프)가 도 6a에 도시된 바와 같이 HS 레벨 시프터(325)에 추가될 수 있고(노드 당 하나의 클램프), 이는, 노드들 CUvss, CUvdd, CDvss 및 CDvdd에서의 신호들을 VSS와 VSS의 모든 값들에 대한 VDD 사이가 되도록 능동적으로 제한한다(이는, 공통 노드 SW에 연결된 VSS의 전압 값이 GND 레벨로부터 VIN 레벨로 이동할 수 있기 때문이다). 클램핑 회로의 특정 실시예가 아래에서 설명된다.
노드들 CUvss, CUvdd, CDvss 및 CDvdd에서의 펄스 신호들은 로직 게이트들에 인가되어 이들의 값들을 래치하고 이들을 성질상 구형파가 되게 하여, 예를 들어 도 3a 내지 도 3b의 로우 측 및 하이 측 고전압 스택형 트랜지스터들 T1, T2의 제어를 허용할 수 있다. 전술한 바와 같이, VSS 또는 VDD 값을 (공통 노드 SW에서의 전압 레벨의 함수로서) 상승 또는 하강시키는 것은 노드들 CUvss, CUvdd, CDvss 및 CDvdd에서 잘못된 펄스들을 초래할 수 있는데, 이는 VSS 또는 VDD의 상승 또는 하강 레벨이 각각 저항기들 R11, R10, R13 및 R12를 통해 이러한 노드들에 직접 커플링되고, 각각 대응하는 노드 커패시터 C1B, C1A, C2B 및 C2A에 의해 제공되는 연관된 RC 시상수로 인해 지연되기 때문이다. 노드의 RC 시상수로 인한 이러한 지연은 트랜지스터의 게이트들에서 전이 펄스들을 생성할 수 있고, 이는, 그 다음, 출력 신호 HS_out에서 잘못된 전이들을 생성할 수 있다.
예를 들어, VDD의 정상 상태 레벨에서 트랜지스터 M2의 게이트 G2에 연결된 노드 CUvdd에서의 신호를 고려한다. 도 6e에 도시된 바와 같이 VSS 및 VDD가 상승함에 따라, 노드 CUvdd에서의 전압은 도 6e의 점선 VG2로 표시된 바와 같이 RC 시상수를 따른다. 이러한 전압은 높은 레벨에 대응하는 대응 정상 상태 값으로 시작하고 종료되지만, 정상 상태들 사이에서, 전압은 전이하고, 도 6e의 포인트 VG2A로 표시된 바와 같이 VSS 레벨과 동일하거나 그보다 낮은 전압 레벨들로 하강할 수 있다. 따라서, 노드 CUvdd에서의 신호의 전압 레벨의, 정상 상태 하이로부터 과도 상태 로우로, 그리고 다시 정상 상태 하이로의 이러한 전이는 트랜지스터 M2의 게이트에서 잘못된 네거티브 펄스들을 생성할 수 있고, 이는, 그 다음, 출력 노드 HS_out에서의 타이밍 제어 신호를 손상시킬 수 있다. 본 기술분야의 통상의 기술자는 도 6d에 표시된 바와 같이, 노드들 CUvss와 같은 저레벨의 정상 상태 값을 갖는 노드들에서 VSS 및 VDD 전압들의 하강 레벨 동안 유사한 잘못된 펄스들(포지티브 펄스들)이 관측될 수 있음을 이해할 것이다.
(예를 들어, 잘못된 펄스들로 인해) 어떠한 잘못된 트리거들도 발생하지 않는 것을 보장하는 로직은 후술되는 도 7a를 참조하여 논의되지만, 이는 도 6b의 CUvss의 경우에 대해 도시된 바와 같이, 노드들 CUvss 및 CDvss에서의 신호들을 인버터들로 반전시킴으로써 시작되고, 여기서, 인버터들은 후속 로직의 게이트들에 결과적 신호를 공급하기 전에 각각 트랜지스터들 M1 및 M0, 및 각각 이들의 부하 저항들 R61 및 R62로 구성된다. 노드들 CUvss 및 CDvss에서의 신호들의 이러한 반전은, 후속 프로세싱을 위해 원하는 극성의 신호들을 획득하고, 잘못된 펄스들로 인한 잘못된 트리거링에 대한 솔루션을 가능하게 하는 상보적인 신호들을 제공하기 위해 수행된다. 다른 노드들, CUvdd 및 CDvdd는 도 7a에 도시된 바와 같이 후속 로직의 게이트들에 직접 인가되고, 노드들 CUvss 및 CDvss에서의 신호들에 대해 본 명세서에 설명된 것과 동일한 문제를 가질 수 있다. 그러나, 로직 게이트들 M4/M5 및 M2/M3에 각각 상보적인 신호 쌍들 CUvss/CDvdd 및 CDvss/CUvdd를 인가함으로써, VSS를 상승 또는 하강시키는 것에 대한 잘못된 트리거들이 방지된다.
도 6b를 계속 참조하면, 전술한 바와 같이, 트랜지스터 M1의 게이트에서 노드 CUvss(후술되는 도 6g에서 G1로 표시됨)는 VSS 및 VDD의 스위칭 레벨(즉, Vdd2 + SW)과 연관된 시상수와 (예를 들어, 상이한 등가 RC 회로로 인해) 상이한 시상수를 가질 수 있다. 시간 상수에서 동일한 차이는 또한 VSS 또는 VDD의 스위칭 레벨에 대해 트랜지스터 M2의 게이트에서 노드 CUvdd(추후에 설명되는 도 6g에서 G2로 표시됨)에 적용될 수 있다. 따라서, 이러한 상이한 시상수들로 인해, 예를 들어 트랜지스터 M1의 게이트 단자와 VSS(예를 들어, 기준 전위) 사이에서, 트랜지스터 M1의 게이트 산화물층의 신뢰가능한 동작 전압(예를 들어, VDD - VSS)을 초과하는 과도한 전압이 발생할 수 있다. VSS 및 VDD의 하강 레벨들에 대해 도 6c 및 도 6d에 도시된 바와 같이, 이러한 고전압은 게이트 노드(예를 들어, 도 6c 및 도 6d에 각각 도시된 M1의 VG1, M2의 VG2)가 VDD보다 높은 일시적 전압(VG1A, VG2A)에 있는 경우에 발생할 수 있다. 유사하게, VSS 및 VDD의 상승 레벨들에 대해 도 6e 및 도 6f에 도시된 바와 같이, 이러한 고전압은 게이트 노드(예를 들어, 도 6e 및 도 6f에 각각 도시된 M1의 VG1, M2의 VG2)가 VSS보다 낮은 일시적 전압(VG1A, VG2A)에 있는 경우에 발생할 수 있다. 따라서, 본 개시의 실시예에 따른 클램핑 회로는 노드들 CUvss, CUvdd, CDvss 및 CDvdd에서의 일시적 전압들이 VSS 및 VDD에 의해 정의된 범위를 벗어나는 것을 방지함으로써 레벨 시프터 회로에 대한 보호를 제공할 수 있다(여기서, VSS = SW 및 VDD = Vdd2 + SW).
도 6a 내지 도 6b의 HS 레벨 시프터(325)에서 사용하기 위한 클램핑 회로의 예시적인 실시예가 도 6g에 도시되어 있고, 여기서 2개의 동일한 클램핑 회로(610 및 620)가 트랜지스터들 M2 및 M1의 게이트들을 각각 보호하기 위해 사용된다. 본 기술분야의 통상의 기술자는, 다른 클램핑 회로들이 가능하고, 본 명세서에 제시된 클램핑 회로(610, 620)의 예시적인 실시예가 본 개시의 다양한 실시예들에 따른 HS 레벨 시프터의 범위를 제한하는 것으로 해석되어서는 안됨을 쉽게 인식하는 것으로 적시된다. 도 6g에 도시된 바와 같이, 예시적인 클램핑 회로(610, 620)는 4개의 MOSFET들, 2개의 n-타입(예를 들어, (M11n, M22n) 및 (M21n, M22n)) 및 2개의 p-타입(예를 들어, (M11p, M12p) 및 (M21p, M22p))으로 구성될 수 있다. 회로를 설명하기 위한 목적으로, 2개의 n-타입 및 2개의 p-타입 트랜지스터들은 전류 핸들링 능력(예를 들면, 강도, 구동)이 서로 매칭되지만 극성에서 반대인 것으로 가정된다.
도 6g에 도시된 예시적인 클램핑 회로(610, 620)를 계속 참조하면, 각각의 클램핑 회로의 각각의 타입의 4개의 MOSFET들의 중 하나는 자신의 드레인에 연결된 자신의 게이트를 갖고(예를 들어, (620)의 (M12n, M12p), (610)의 (M22n, M22p)), 따라서, 이들을 널리 공지된 다이오드-연결 모드가 되게 하는데, 이는, 다이오드-연결 트랜지스터들 (620)의 (M12n, M12p) 및 (610)의 (M22n, M22p) 각각이 구성 MOSFET의 임계 전압과 동일한 순방향 전압 Vf를 갖는 다이오드와 동등한 I-V 특성들을 가짐을 의미한다. 다이오드-연결 트랜지스터들(M12n, M12p, M22n, M22p) 각각은 또한, 예를 들어 동일한 타입의 트랜지스터 M21p의 게이트에 연결된 다이오드-연결 M22p 트랜지스터 및 동일한 타입의 트랜지스터 M21n의 게이트에 연결된 다이오드-연결 M22n 트랜지스터와 같은 대응하는 동일한 타입의 트랜지스터(M11n, M11p, M21n, M21p)의 게이트에 연결되기 때문에, 대응하는 동일한 타입의 트랜지스터(M11n, M11p, M21n, M21p)의 게이트는 다이오드 순방향 전압 Vf에서 유지된다. 이것은 본질적으로 n-타입 트랜지스터들(M11n, M21n) 및 p-타입 트랜지스터들(M11p, M21p) 상의 게이트 전압을 이들의 임계 전압에서 VSS 위 또는 VDD 아래로 각각 클램핑한다.
이제, 도 6g에 도시된 상단 클램핑 회로(610)의 2개의 p-타입 트랜지스터들(M21p, M22p)이 참조될 것이다. 트랜지스터 M21p의 게이트 전압이 임계 전압에서 VDD 아래로 유지되면, 트랜지스터 M21p는 자신의 소스 전압이 VDD(예를 들어, Vdd2 + SW) 위로 상승하는 경우 전도하기 시작한다. 이것은 트랜지스터 M21p의 소스를 VDD에서 또는 그 아래로 효과적으로 클램핑하고, 따라서 트랜지스터 M2의 노드 G2에서의 게이트 전압을 VDD에서 또는 그 아래로 클램핑한다.
도 6g에 도시된 상단 클램프 회로(610)의 2개의 n-타입 트랜지스터들(M21n, M22n)은 VSS에 대한 포지티브 임계 전압(Vth)을 제외하고는 2개의 p-타입 트랜지스터들(M21p, M22p)과 동일한 방식으로 동작한다. 더 구체적으로, 트랜지스터 M2의 게이트 노드 G2에서의 전압이 VSS 아래로 강하하는 경우, n-타입 트랜지스터 M21n은, 이의 소스가 VSS 아래로 강하하고, 따라서 이의 게이트 대 소스 전압 Vgs가 이의 임계 전압을 초과하기 때문에 전도되고, 따라서 트랜지스터 M21n은 전도되어, 트랜지스터 M2의 게이트를 클램핑하여 VSS의 전압 레벨에서 또는 그 위에서 동작하게 한다.
이와 함께, 앞서 상세히 설명되고 도 6c 내지 도 6f에 도시된 바와 같이, 임의의 후속 로직 게이트들의 게이트들이 예를 들어 다양한 노드들의 시상수 차이에 의해 초래되는 과도한 전압을 볼 수 없는 것을 보장하기 위해 필요한 바와 같이, 도 6g에 도시된 예시적인 클램핑 회로(610)는 트랜지스터 M2의 게이트가 VSS 및 VDD에 의해 정의된 범위 밖에서 동작하지 않도록 보장한다. 이는 절대적인 의미에서 VSS 및 VDD의 레벨들에서 임의의 상승 또는 하강 전, 도중 및 후에 사실이다(이러한 전압들 둘 모두는 노드 SW에서의 스위칭 전압에 의존하기 때문이다). 다시 말하면, VSS 및 VDD가 위 및 아래로 충전함에 따라, 클램핑된 회로들의 게이트들은 범위 VSS 내지 VDD에서 항상 유지되므로, 본 개시의 다양한 실시예들에 따른 HS 레벨 시프터 회로의 신뢰가능한 동작을 보장한다.
트랜지스터들(M11n, M12n, M11p, M12p)로 구성된 동일한 클램핑 회로(620)는 도 6g의 하부 블록에 도시된 바와 같이 트랜지스터 M1의 게이트에 적용될 수 있다. 동일한 클램핑 회로는 또한 도 6a, 도 6b, 도 7a 및 도 8에서 "클램프"로 라벨링된 모든 블록들에서 사용될 수 있어서, 이들 블록들에서 사용되는 다양한 트랜지스터 디바이스들을 보호한다.
HS 레벨 시프팅 회로(325)는 저전압 신호들 및 트랜지스터들이 고전압 디바이스들 및 노드들(예를 들어, T1, T2, VIN)을 제어할 수 있게 한다. 도 7a 내지 도 7b 및 도 8은 도 3a 내지 도 3b에 도시된 고전압 스택형 트랜지스터 디바이스들(예를 들어, DC/DC 변환기)의 제어를 가능하게 하는 방식으로 하이 측 제어 기능(예를 들어, 블록(355))을 완성하는 보조 회로를 도시한다.
도 7a는, 노드들 CUvss, CUvdd, CDvss 및 CDvdd에서 펄스형 신호들을, 도 3a 내지 3b의 고전압 스택형 GaN FET들의 LS 트랜지스터 T1 및 HS 트랜지스터 T2를 턴 온 및 턴 오프하는데 필요한 구형파 로직으로 변환하는 도 3a 내지 도 3b에 도시된 게이트 드라이버(310)의 로직 블록(330)에서 사용될 수 있는 로직 회로를 도시한다. 트랜지스터 스택(M4, M5)과 마찬가지로 트랜지스터 스택(M2, M3)은 능동 로우 입력들을 갖는 2-입력 NAND 게이트(입력들 둘 모두가 로우이면 출력은 HI)를 표현하고, 이는 인버터들 M0 및 M1과 함께, CUvdd 및 CDvss에 또는 CUvss 및 CDvdd에 펄스들이 존재하는 경우 UP 및 DN 노드들에서 펄스 신호를 생성하는 로직을 제공한다.
도 7a의 트랜지스터들 M2 및 M3은 CUvdd 및 CDvss의 반전 둘 모두가 로우(예를 들어, VSS 레벨)인 경우 UP로 라벨링된 노드를 HI(예를 들어, VDD) 레벨로 풀링한다. CDvss의 반전이 LOW인 경우 CDvss가 HI이기 때문에, UP 노드는, CUvdd 상에 네거티브 펄스 및 CDvss 상에 포지티브 펄스가 존재하는 경우에만 HI로 이동한다. 상승하는 VSS(예를 들어, SW) 및 VDD(예를 들어, Vdd2 + SW)는 노드 CDvss에서 잘못된 포지티브 펄스들을 유도할 수 있고, 노드 CUvdd에 어떠한 영향도 미치지 않을 수 있으며, 마찬가지로 하강 VSS(예를 들어, SW) 및 VDD(예를 들어, Vdd2 + SW)는 노드 CUvdd에서 잘못된 네거티브 펄스들을 유도할 수 있고 노드 CDvss에 어떠한 영향도 미치지 않을 수 있다. 노드 UP에서의 신호는 CUvdd 상에 네거티브 펄스 및 CDvss 상에 포지티브 펄스가 존재하는 경우에만 HI로 이동하기 때문에, 그리고 노드들 CDvss 및 CUvdd에서 상승 또는 하강 VSS(예를 들어, SW) 및 VDD(예를 들어, Vdd2 + SW) 어느 것도 동시에 반대로 이동하는 펄스들을 생성할 수 없기 때문에, 상승/하강 VSS 및 VDD로 인해 노드 UP에서의 잘못된 트리거들(펄스들)이 회피된다.
도 7a를 계속 참조하면, 트랜지스터 스택(M4, M5)은 능동 로우 입력들을 갖는 2-입력 NAND 게이트를 표현한다. CDvdd 및 CUvss의 반전 둘 모두가 LOW인 경우, M4 및 M5는 DN으로 라벨링된 노드를 HI(예를 들어, VDD) 레벨로 풀링한다. CUvss가 HI인 경우 M5 게이트 전압이 로우이기 때문에, DN 노드는, CDvdd 상에 네거티브 펄스 및 CUvss 상에 포지티브 펄스가 존재하는 경우에만 HI로 이동한다. 상승하는 VSS(예를 들어, SW) 및 VDD(예를 들어, Vdd2 + SW)는 노드 CUvss에서 잘못된 포지티브 펄스들을 유도할 수 있고, 노드 CDvdd에 어떠한 영향도 미치지 않을 수 있으며, 마찬가지로 하강 VSS(예를 들어, SW) 및 VDD(예를 들어, Vdd2 + SW)는 노드 CDvdd에서 잘못된 네거티브 펄스들을 유도할 수 있고 노드 CUvss에 어떠한 영향도 미치지 않을 수 있다. 노드 DN에서의 신호는 CDvdd 상에 네거티브 펄스 및 CUvss 상에 포지티브 펄스가 존재하는 경우에만 HI로 이동하기 때문에, 그리고 노드들 CDvdd 및 CUvss에서 상승 또는 하강 VSS 및 VDD 어느 것도 동시에 반대로 이동하는 펄스들을 생성할 수 없기 때문에, 상승/하강 VSS 및 VDD로 인해 노드 DN에서의 잘못된 트리거들(펄스들)이 회피된다. 이것은, 본 개시의 다양한 실시예들에 따른 레벨 시프터가 VSS 및 VDD의 상승/하강으로 인한 잘못된 트리거들에 대해 어떻게 보장하는지에 대한 설명을 완성한다. 본 개시의 상기 섹션들에서 논의된 바와 같이, 공급 및 기준 전압들(VDD 및 VSS)을 레벨 시프터로 시프팅하는 성질로 인해 가능한 잘못된 트리거링에 대한 본 개시의 다양한 실시예들에 따른 레벨 시프터의 면제에 대한 핵심적인 엘리먼트는, UP 또는 DN 노드들 중 어느 하나에서 오직 반대 극성들의 2개의 펄스들만이 출력 펄스 이벤트를 트리거링할 수 있는 조건이다.
도 7b는 도 7a에 도시된 회로에 대한 타이밍도를 도시한다. 도 7b에 도시된 바와 같이, UP 및 DN 노드들에서의 신호들 둘 모두는, 도 3a 내지 도 3b의 하이 측 GaN FET, T2를 턴 온 또는 턴 오프하는 것을 각각 개시하기 위해 입력 HX 신호로부터 획득된 타이밍 정보를 포함하는 구형파 신호들이다.
도 7b의 타이밍도에서 알 수 있는 바와 같이, 입력 신호 HX의 하나의 에지(상승)는 통상적으로 HI인 CUvdd가 LOW로 이동하게 하고, 통상적으로 LOW인 CDvss가 HI로 이동하게 하고, 따라서 이들이 조합되어 UP 노드에서의 신호가 통상적으로 이의 LOW 상태에서 HI 상태로 전이되게 한다. 유사하게, 입력 신호 HX의 반대 에지(하강)는 통상적으로 HI인 CDvdd가 LOW로 이동하게 하고, 통상적으로 LOW인 CDvss가 HI로 이동하게 하고, 따라서 이들이 조합되어 DN 노드에서의 신호가 이의 통상적인 LOW 상태에서 HI 상태로 전이되게 한다. 결과적으로, UP 및 DN 노드들에서 신호들의 LOW에서 HI로의 전이들은 입력 HX 신호의 상승 및 하강 에지들과 각각 연관된 입력 HX 신호의 타이밍 정보를 표현한다.
도 8은, UP 및 DN 노드들에서의 타이밍 정보를 최종 로직 블록 LOGIC_out의 HS_out 단자에서의 하나의 ON 및 OFF 신호로 변환하는, 도 3a 내지 도 3b에 도시된 게이트 드라이버(310)의 HS 레벨 시프터(325)의 로직 블록(330)에서 사용될 수 있는 최종 로직 블록(LOGIC_out)을 추가한다. 특히, 이러한 LOGIC_out 블록은 도 7b에서 볼 수 있는 바와 같이, UP 및 DN 펄스들의 타이밍 정보를 입력 신호 HX와 동일한 듀티 사이클을 갖는 신호(HS_out)로 변환할 수 있다. 이는, 예를 들어 본 기술분야의 통상의 기술자에게 공지된 바와 같이, 각각의 입력 펄스로 그 출력의 상태를 플립(flip)하는 간단한 SR 플립-플롭 로직에 의해 달성될 수 있다. 도 7b에 도시된 타이밍도에서 알 수 있는 바와 같이, LOGIC_out 블록에 의해 출력된 HS_out 신호의 상승 에지는 UP 펄스를 생성하는 CDvss 및 CUvdd 노드들에서 반대 극성들의 펄스들의 동시 검출에 대응한다(예를 들어, 펄스들의 능동 영역이 중첩하는 경우, 포지티브 펄스 신호의 능동 영역은 신호가 하이 상태인 영역이고, 네거티브 펄스 신호의 능동 영역은 신호가 로우 상태인 영역이다). 유사하게, LOGIC_out 블록에 의해 출력된 HS_out 신호의 하강 에지는 DN 신호를 생성하는 CDvdd 및 CUvss 노드들에서 반대 극성들의 펄스들의 동시 검출에 대응한다. HS_out에서의 신호는 도 3a 내지 도 3b의 게이트 드라이버 회로(310)의 입력 단자 IN에 제공된(예를 들어, 도시되지는 않았으나 앞서 논의된 PWM에서 발생된) IN 신호의 레벨 시프트된 동위상 형태(버전)이고, 이의 타이밍(예를 들어, 에지 대 에지 거리) 및 레벨은 하이 측 GaN FET T2의 턴 온 및 턴 오프를 제어하도록 의도된다. 본 개시의 전술한 섹션들에서 언급한 바와 같이, LOGIC_out 블록에 의해 출력된 HS_out 신호는, 정확히 동일한 타이밍 정보를 포함하지만 하이 측 GaN FET T2을 구동하기 위해 요구되는 구동 및 진폭을 갖는 HS_out(등가) 신호로의 변환을 위해 HS 출력 드라이버(355)에 공급된다(따라서 신호들 둘 모두를 HS_out로 표기한다). 로우 측 GaN FET T1에 대한 LS_out 신호와 HS_out 신호의 조합은 공통 노드 SW에서 원하는 ON 백분율(예를 들어, VIN 대 GND)을 생성한다. 본 개시에서 앞서 언급한 바와 같이, 노드 SW에서의 신호는, IN 신호(예를 들어, PWM)로부터의 명령들에 따라 VIN으로 풀링 업되거나 GND로 풀링 다운된 (필터링 이전의) DC/DC 변환기 출력 노드이다. 본 기술분야의 통상의 기술자는, 도 7b에 도시된 모든 신호들이, VIN의 HI 레벨 및 GND의 LOW 레벨을 갖는 노드 SW에서의 신호를 제외하고는 (예를 들어, VSS 및 VDD에 의해 한정되는 것과 같은) 저전압 로직 스윙들을 가짐을 인식할 수 있다.
도 9는 로우 측 고전압 트랜지스터 T1(960)의 로우 측 제어 경로 및 하이 측 고전압 트랜지스터 T2(325)의 하이 측 제어 경로에 대해 앞서 제시된 다양한 이전 실시예들에 따른 HS 레벨 시프터(325)와 유사한 레벨 시프터를 사용하는, 본 개시의 게이트 드라이버(910)의 추가적인 실시예를 도시한다. 본 개시의 실시예에 따른 이러한 예시적인 접근법은, GaN FET들 T1 및 T2 각각에 대한 게이트 드라이버(910)의 입력 IN 단자에서의 제어 신호에 대한 신호 경로들이 동일한 전파 지연들 및 신호 레벨들(예를 들어, 감쇠)을 갖는 것을 보장할 수 있다. 즉, HS 레벨 시프터(325) 및 HS 출력 드라이버(355)를 포함하는 하이 측 제어 경로는 LS 레벨 시프터(960) 및 LS 출력 드라이버(365)를 포함하는 로우 측 제어 경로와 동일한 전파 지연을 갖고, 여기서 모든 회로들(325, 355, 365, 960)은 배타적으로 낮은 (파괴) 전압 트랜지스터들을 사용한다. 특히, 로우 측 레벨 시프터(960)는 하이 측 레벨 시프터(325)의 입력 커플링 스테이지와 동일한, 입력 타이밍 신호 LX의 입력 커플링 스테이지를 가질 수 있다. 본 개시의 상기 섹션들에서 언급한 바와 같이, 이러한 입력 커플링 스테이지는 예를 들어, 용량성 커플링과 같은 비-갈바닉 커플링일 수 있다. 본 기술분야의 통상의 기술자는, HS 및 LS 경로들의 지연을 등화시키는 것(예를 들어, 연관된 신호 지연 및 감쇠를 제어하는 것)이 증가된 구현 성능을 위해 GaN FET들(T1 및 T2) 사이의 데드 타임 또는 중첩 시간을 제어하는 것을 도울 수 있음을 인식할 수 있다. 이는, 2개의 레벨 시프터 회로들(예를 들어, 325, 960)을 갖는 본 발명의 예시적인 실시예이다. 본 기술분야의 통상의 기술자가 하나 이상의 이러한 레벨 시프터(325)를 사용하는 다른 예시적인 구현들이 가능하다는 것을 쉽게 인식하기 때문에, 이러한 예시적인 구현은 본 교시들의 범위를 제한하는 것으로 해석되어서는 안 된다.
본 기술분야의 통상의 기술자는, 본 개시의 다양한 교시들이 다수의 반도체 재료들 및 디바이스 구조들에 적용될 수 있음을 쉽게 이해한다. 단순화를 위해, 예시적인 목적들로 본 명세서에 제시된 실시예들 및 예들은 오직, 본 개시의 다양한 실시예들에 따른 게이트 드라이버 회로(예를 들어, HS 레벨 시프터)에 의해 제어되는 고전압 디바이스들로서의 GaN FET들 및 게이트 드라이버 회로(예를 들어, HS 레벨 시프터)에서 사용되는 저전압 제어 디바이스들에 대한 SOI MOSFET들을 포함한다. 본 기술분야의 통상의 기술자는, 다른 타입들의 저전압 트랜지스터들(예를 들어 비 SOI MOSFET들)을 사용하여 그리고 다른 타입들의 고전압 트랜지스터들(예를 들어, 비 GaN FET들)과 인터페이싱하기 위한 레벨 시프터들 및 제어들을 유도하기 위해 본 개시의 다양한 실시예들에 따른 교시들을 사용할 수 있다.
본 개시의 이전 섹션들에서 언급한 바와 같이, 게이트 드라이버 회로(310, 910)뿐만 아니라 다양한 제시된 실시예들에 따른 레벨 시프터(예를 들어, HS 레벨 시프터(325))는, 특히 CMOS 또는 SOI CMOS에서의 다양한 기술들에 기초한 집적 회로에서, 전체적으로 또는 부분적으로 제조될 수 있다. 또한, 앞서 언급한 바와 같이, 벌크 Si이든 또는 SOI이든 CMOS 기술들은 높은 집적도, 제조 용이성 및 연관된 저렴한 비용을 갖는다. 또한 앞서 언급한 바와 같이, 저전압(예를 들어, 표준 CMOS) 트랜지스터들은 GaN 트랜지스터들의 낮은 FOM으로부터 이익을 얻는 방식으로 GaN 회로들(예를 들어, 고전압 GaN FET 트랜지스터들을 포함함)을 구동할 수 있는 속도 및 성능을 가질 수 있다.
그러나, 현재의 레벨 시프터(예를 들어, HS 레벨 시프터(325))의 어떠한 트랜지스터도 트랜지스터 양단의(예를 들어, 이의 드레인 및 소스에 걸친) 고전압을 견디지 못하는 한편, 전술한 전체 회로(예를 들어, 레벨 시프터)는 고전압(예를 들어, 노드 SW에서의 전압)으로 플로팅하고, 따라서 전체 회로는 GND로부터 절연되고, VIN으로부터 GND로의 고전압 강하를 견딘다.
도 10a, 도 10b 및 도 10c는 앞서 열거된 3개의 주요 CMOS 반도체 기술들, 구체적으로는 각각 SOS, SOI 및 벌크 Si의 단면들을 도시한다. 본 기술분야의 통상의 기술자는, 이러한 단면들 각각이 단일의 P 및 단일의 N 타입 트랜지스터를 도시하는 것, 및 트랜지스터들의 가장 기본적인 특징들, 예를 들어, 이들의 소스 S; 이들의 드레인 D; 및 이들의 게이트 G만이 도시된 것을 쉽게 인식한다.
2개의 트랜지스터 타입들의 도 10a, 도 10b 및 도 10c의 단면도 도시들은 트랜지스터 회로의 임의의 어레이를 표현하기 위한 본 기술분야의 통상의 기술자에 의해 이해될 수 있다. 도시된 CMOS의 각각의 버전에서, P 및 N 타입 둘 모두의 트랜지스터들은 본 개시의 레벨 시프터(예를 들어, HS 레벨 시프터(325, 925))에서 사용되는 바와 같이 저전압 트랜지스터들이고, 예를 들어, 이들은 예를 들어 오직 5 V 이하의 낮은 소스-드레인 전압들을 핸들링할 수 있다.
도 10a는, 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)를 각각 포함하는 2개의 저전압 트랜지스터 디바이스들(110a, P 타입) 및 (120a, N 타입)을 포함하는 예시적인 SOS(silicon on sapphire) 구조를 도시하고, 이들의 P+ 및 N+ 드레인 및 소스 영역들은 사파이어(Al2O3) 기판(125)의 상단에 제조된 얇은 Si 층(115) 내에 형성된다. 도 10a의 저전압 트랜지스터들(110a 및 110b)은 (임의의 2개의 S, D, G 단자들 사이에서) 오직 저전압, 말하자면, 5V까지만을 견딜 수 있는 한편, 도 10a에 도시된 SOS 구조의 전체 트랜지스터 회로는 GND에 대해 0 내지 VIN 볼트에서 플로팅할 수 있다. 본 개시의 실시예에 따르면, 배면으로 표시된, 도 10a에 도시된 SOS 구조의 배면은 0 V(GND)와 같은 DC 전압에 연결되거나 연결되지 않은 상태(플로팅)로 남겨질 수 있다. 본 교시들에 따른 레벨 시프터(예를 들어, HS 레벨 시프터(325, 925))의 경우, 레벨 시프터 회로(예를 들어, 하이 측)에 대한 기준 전압은 VSS 레벨(예를 들어, 공통 노드 SW에 연결됨)이고, 이는 0 V(예를 들어, LS GaN FET T1이 ON인 경우) 또는 VI(예를 들어, HS GaN FET T2이 ON인 경우)의 전압 레벨까지 중 어느 하나이다. 따라서, 본 기술분야의 통상의 기술자가 인식할 수 있는 바와 같이, 도 10a에 표현된 저전압 트랜지스터들(110a 및 110b)은, 이들 양단에(예를 들어, 대응하는 소스 및 드레인에 걸쳐) 부과되는 어떠한 고전압도 핸들링할 필요 없이, GND에 대해 고전압(예를 들어, VIN과 동일하거나 그보다 큼)에서 동작할 수 있다. 그 대신, 사파이어 기판은 전체 두께에 걸쳐 고전압 강하를 갖는다. 통상적인 실시예에서, 사파이어 기판(125)은 수십 내지 수백 마이크로미터 두께(10’s to 100’s of micrometers thick)일 수 있고, 따라서, 이러한 고전압에 의해 생성된 전기장은 사파이어의 널리 공지된 유전체 강도보다 매우 낮다.
도 10b는, 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)를 각각 포함하는 2개의 저전압 트랜지스터 디바이스들(110b, P 타입) 및 (120b, N 타입)을 포함하는 예시적인 SOI(silicon on insulator) 트랜지스터 구조를 도시하며, 여기서 P 타입 및 N 타입 트랜지스터들의 P+ 및 N+ 소스 및 드레인 영역들을 포함하는 얇은 Si 층(115)이 Si 기판(140) 상의 매립된 실리콘 이산화물 층(130) 상에 형성된다. 도 10a의 SOS 구조의 경우에서와 같이, 도 10b에 도시된 구조의 저전압 트랜지스터들(110b 및 120b)은 (임의의 2개의 S, D, G 단자들 사이에서) 오직, 말하자면, 5 V까지만을 견딜 수 있는 한편, 전체 트랜지스터 구조는 GND에 대해 0 내지 VI 볼트에서 플로팅할 수 있다. 본 개시의 실시예에 따르면, 배면으로 표시된, 도 10b에 도시된 SOI 구조의 배면은 0 V(GND)와 같은 DC 전압에 연결되거나 연결되지 않은 상태(플로팅)로 남겨질 수 있다. 본 교시들에 따른 레벨 시프터(예를 들어, HS 레벨 시프터(325, 925))의 경우, 레벨 시프터 회로(예를 들어, 하이 측)에 대한 기준 전압은 VSS 전압 레벨이고, 이는 0 V(예를 들어, LS GaN FET T1이 ON인 경우) 또는 VIN(예를 들어, HS GaN FET T2이 ON인 경우)의 전압 레벨까지 중 어느 하나이다. 따라서, 본 기술분야의 통상의 기술자가 인식할 수 있는 바와 같이, 도 10b에 표현된 저전압 트랜지스터들(110b 및 120b)은, 이들 양단에(즉, 임의의 2개의 구성 단자들 S, D, G 양단에) 부과되는 그러한 고전압을 핸들링할 필요 없이, GND에 대해 고전압(예를 들어, VIN과 동일하거나 그보다 큼)에서 동작할 수 있다. 그 대신, 매립된 실리콘 이산화물 층은 그 두께에 걸쳐 높은 전압 강하를 갖는다. 이러한 매립된 실리콘 이산화물 층은 도 10a에 도시된 SOS 실시예의 사파이어 기판보다 명확하게 훨씬 얇다.
통상적인 SOI 실시예에서, Si 층(115) 및 매립된 실리콘 이산화물 층(130)은 통상적으로 0.1 내지 1.0 마이크로미터 두께일 수 있고, Si 층(115) 및 매립된 실리콘 이산화물 층(130) 아래의 Si 기판(140)은 통상적으로 수십 내지 수백 마이크로미터 두께(10’s to 100’s of micrometers thick)일 수 있다. 따라서, 매립된 실리콘 이산화물 층(130) 내부의 전기장은 통상적으로 도 10a에 도시된 사파이어 기판의 경우에서보다 높을 수 있다(이는 통상적으로 사파이어 기판이 실리콘 이산화물 층보다 훨씬 두껍고, 따라서, 훨씬 더 높은 VIN 전압을 견딜 수 있기 때문이다). 적절하게 설계된 실시예에서, 매립된 실리콘 이산화물 층(130)은 Si 기판(140)의 GND 평면에 인가된 VIN 전압에 부과될 수 있는 임의의 잡음 스파이크들 및 전압 VIN과 연관된 최대 전기장을 견디기에 충분할만큼 두껍다.
도 10c는 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)를 각각 포함하는 2개의 저전압 트랜지스터 디바이스들(110c, P 타입) 및 (120c, N 타입)을 포함하는 예시적인 벌크 Si 트랜지스터 구조를 도시한다. 본 기술분야의 통상의 기술자는 이러한 구조가 그 전체 두께 전반에 걸쳐 적어도 반도전성임을 쉽게 인식한다. Si는 실리콘 이산화물 또는 사파이어와 같은 절연체들에 비해 양호한 도체이기 때문에, 접지된 Si 기판에 절연을 제공하기에 충분히 높은 스탠드-오프(stand-off) 전압을 갖는 이러한 벌크 Si 구조의 대응하는 역-바이어싱된 다이오드들에 걸쳐 고전압 VIN이 강하되어야 한다. 도 10c에 도시된 예시적인 구조에서, 고전압 VIN은 바닥 N-웰들(N-WELL-1 및 N-WELL-2) 및 p-타입 기판에 의해 형성된 다이오드 양단에서 강하된다. 이것은, VIN이 포지티브인 통상적인 경우에 대해 도 10c에 도시되어 있고, 여기서 N-WELL1 및 N-WELL2는 연관된 단자(112)를 통해, 0(GND)으로부터 VIN까지 스윙하는 노드 SW에 연결된다. 본 기술분야의 통상의 기술자는, VIN이 네거티브인 경우, 배면 상에서 접지된(예를 들어, GND에 연결된) 벌크 p-Si 기판이 큰 네거티브 전압 강하(VIN < 0 V)를 핸들링하는 것을 허용하기 위해, 도 10c에 도시된 구조들의 극성들이 (예를 들어, 모든 P 구조들에서 N 구조들로, 및 그 반대로) 반전될 수 있음을 쉽게 인식한다. VI가 네거티브인 이러한 경우, 노드 SW는 Si 기판 내에 제공된 P-WELLS에 연결될 수 있다(연결은 도 10c에는 도시되지 않는다). 본 기술분야의 통상의 기술자는, 이러한 웰들이 VIN과 동일하거나 그보다 큰 고전압 핸들링 능력을 제공할 수 있는 한 Si 구조에서 다른 웰 구조들이 사용될 수 있음을 쉽게 인식한다. 다시, 도 10c에 도시된 구조의 저전압 트랜지스터들은 예를 들어 오직 5V까지만 견딜 수 있는 한편, N 웰들은 GND에 대해 0 내지 VIN 볼트에서 플로팅할 수 있다.
실리콘 이산화물 또는 사파이어와 같은 절연체들과는 달리, 벌크 Si 구조들의 다이오드들은 오직 일 방향에서만 전류를 차단할 수 있고, 따라서 전술한 바와 같이, 본 개시의 다양한 실시예들에 따른 레벨 시프터(예를 들어, HS 레벨 시프터(325, 960))에서 사용되는 도 10c에 도시된 예시적인 트랜지스터 구조는, VIN > 0 V(= GND)인 경우에 대해, 또는 VIN < 0 V인 경우들에서는 대안적인 웰 구조(예를 들어, 반전 극성 구조들)를 사용하여 동작할 수 있다. 도 10a 및 도 10b에 도시된 절연체-기반 트랜지스터 구조들은 VIN의 포지티브 및 네거티브 값들 둘 모두를 핸들링할 수 있고, 따라서 VIN이 포지티브 및 네거티브 값들 중 어느 하나 또는 둘 모두를 취하는 본 개시의 다양한 실시예들에 따른 레벨 시프터에서 사용될 수 있다. 그러나, 벌크 Si 구조는 더 저렴할 수 있기 때문에, 절연체-기반 솔루션들이 우수한 성능 또는 유연성을 가질 수 있지만, 벌크 Si 솔루션이 감소된 비용을 가질 수 있음을 주목할 가치가 있다.
이러한 반도체 설명에 있어서, 오직 낮은 (파괴) 전압 트랜지스터들을 사용하는 고전압 반도체 디바이스들을 바이어싱 및 구동하기 위한 혁신적인 장치가 개시되었다.
다양한 실시예들의 신규한 장치 및 시스템들을 포함할 수 있는 애플리케이션들은 고속 컴퓨터들, 통신 및 신호 프로세싱 회로, 모뎀들, 단일 또는 다중 프로세서 모듈들, 단일 또는 다중 임베디드 프로세서들, 데이터 스위치들, 및 멀티 레이어, 멀티-칩 모듈들을 포함하는 애플리케이션-특정 모듈들에서 사용되는 전자 회로를 포함한다. 이러한 장치 및 시스템들은 추가로, 텔레비전들, 셀룰러 전화기들, 개인용 컴퓨터들(예를 들어, 랩톱 컴퓨터들, 데스크톱 컴퓨터들, 핸드헬드 컴퓨터들, 태블릿 컴퓨터들 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예를 들어, mp3 플레이어들), 차량들, 의료용 디바이스들(예를 들어, 심장 모니터, 혈압 모니터 등) 및 다른 것들과 같은 다양한 전자 시스템들 내에서 서브-컴포넌트들로서 포함될 수 있다. 일부 실시예들은 다수의 방법들을 포함할 수 있다.
설명된 순서 이외의 순서로 본 명세서에 설명된 활동들을 실행하는 것이 가능할 수 있다. 본 명세서에서 식별된 방법들과 관련하여 설명된 다양한 활동들은 반복적, 연속적 또는 병렬적 방식으로 실행될 수 있다.
본 명세서의 일부를 형성하는 첨부된 도면들은, 청구 대상이 실시될 수 있는 특정 실시예들을 제한이 아닌 예시로서 도시한다. 예시된 실시예들은, 본 기술분야의 통상의 기술자들이 본 명세서에 개시된 교시들을 실시할 수 있도록 충분히 상세히 설명된다. 이로부터, 본 개시의 범위를 벗어나지 않고 구조적 및 논리적 대체들 및 변경들이 이루어질 수 있도록 다른 실시예들이 활용 및 도출될 수 있다. 따라서, 이러한 상세한 설명은 제한적인 의미로 취급되어서는 안되며, 다양한 실시예들의 범위는 이러한 청구항들이 부여하는 균등물들의 전체 범위와 함께, 오직 첨부된 청구항들에 의해서만 정의된다.
본 발명의 청구 대상의 이러한 실시예들은, 실제로 하나보다 많이 개시되는 경우, 본 출원의 범위를 임의의 단일 발명 또는 발명의 개념으로 자발적으로 제한하려는 의도 없이, 단지 편의상 "발명"이라는 용어로 개별적으로 또는 집합적으로 본 명세서에서 언급될 수 있다. 따라서, 특정 실시예들이 본 명세서에서 예시되고 설명되었지만, 동일한 목적을 달성하도록 계산된 임의의 배열이, 도시된 특정 실시예들을 대체할 수 있다. 본 개시는 다양한 실시예들의 임의의 및 모든 적응들 또는 변형들을 커버하도록 의도된다. 상기 실시예들의 조합 및 본 명세서에서 구체적으로 설명되지 않은 다른 실시예들은 상기 설명을 검토할 때 본 기술분야의 통상의 기술자들에게 자명할 것이다.
본 개시의 요약은 독자가 기술적 개시의 본질을 신속하게 확인하도록 허용하는 요약을 요구하는 37 C.F.R. § 1.72(b)를 준수하도록 제공된다. 요약은, 청구항들의 범위 또는 의미를 해석하거나 제한하기 위해 사용되지 않을 것이라는 이해로 제출되었다. 전술한 상세한 설명에서, 다양한 특징들은 본 개시를 간소화할 목적으로 단일 실시예에서 함께 그룹화된다. 본 개시의 방법은 각각의 청구항에 명시적으로 언급된 것보다 많은 특징들을 요구하는 것으로 해석되어서는 안 된다. 오히려, 본 발명의 청구 대상은 단일의 개시된 실시예의 모든 특징들보다 적은 특징들에서 발견될 수 있다. 따라서, 이하의 청구항들은 상세한 설명에 통합되며, 각각의 청구항은 별개의 실시예로서 독자적으로 기재된다.

Claims (55)

  1. 제 1 전압(VIN)보다 높은 전압을 견딜 수 있는 고전압 디바이스를 제어하도록 구성되는 레벨 시프터로서,
    트랜지스터 디바이스들을 포함하는 회로 배열 - 각각의 트랜지스터 디바이스는 상기 제 1 전압보다 낮은 제 2 전압(Vdd2)을 견디도록 구성되고, 상기 회로 배열은 제 1 스위칭 전압(SW)과 제 2 스위칭 전압(Vdd2+SW) 사이에서 동작하도록 구성됨 -;
    상기 제 1 스위칭 전압을 전달하도록 구성되는, 상기 회로 배열의 제 1 공급 단자 - 상기 제 1 스위칭 전압은 기준 전압과 상기 제 1 전압 사이에서 스위칭함 -;
    상기 제 1 스위칭 전압의 함수로서 상기 제 2 스위칭 전압을 전달하도록 구성되는, 상기 회로 배열의 제 2 공급 단자 - 상기 제 2 스위칭 전압은 상기 제 1 스위칭 전압과 상기 제 2 전압의 합에 대응함 -;
    상기 회로 배열의 입력 단자 - 상기 입력 단자는 상기 고전압 디바이스를 제어하기 위한 제 1 및 제 2 입력 타이밍 제어 신호들을 수신하도록 구성되고, 상기 제 1 및 제 2 입력 타이밍 제어 신호들은 상기 제 1 및 제 2 입력 타이밍 제어 신호들의 전이들을 검출하도록 구성되는 각각의 제 1 및 제 2 용량성 커플링들을 통해 상기 회로 배열의 상기 트랜지스터 디바이스들에 커플링되도록 구성되고, 상기 각각의 제 1 및 제 2 용량성 커플링들 각각은 2개의 직렬 연결된 커패시터들 및 상기 직렬 연결된 커패시터들 사이의 공통 노드를 포함하고, 상기 공통 노드는 상기 제 1 및 제 2 입력 타이밍 제어 신호들 중 각각의 입력 타이밍 제어 신호를 수신하도록 구성됨 -; 및
    상기 회로 배열의 출력 단자를 포함하고, 상기 출력 단자는 상기 제 1 스위칭 전압보다 높은 전압에서 출력 타이밍 제어 신호를 상기 고전압 디바이스에 제공하도록 구성되고, 상기 출력 타이밍 제어 신호는 커플링된 입력 타이밍 제어 신호들에 기초하고,
    상기 제 2 입력 타이밍 제어 신호는 상기 제 1 입력 타이밍 제어 신호의 반전된 형태인,
    레벨 시프터.
  2. 제 1 항에 있어서,
    상기 제 1 전압은 10 볼트와 동일하거나 그보다 높고, 상기 제 2 전압은 5 볼트와 동일하거나 그보다 낮은,
    레벨 시프터.
  3. 제 1 항에 있어서,
    상기 제 1 전압은 25 볼트와 동일하거나 그보다 높고, 상기 제 2 전압은 2.5 볼트와 동일하거나 그보다 낮은,
    레벨 시프터.
  4. 제 1 항에 있어서,
    상기 제 2 입력 타이밍 제어 신호는 상기 제 1 입력 타이밍 제어 신호에 대해 추가로 시간 시프트되는,
    레벨 시프터.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 입력 타이밍 제어 신호들 각각은 제 1 전압 레벨, 제 2 전압 레벨, 상기 제 1 전압 레벨로부터 상기 제 2 전압 레벨로의 제 1 전이 및 상기 제 2 전압 레벨로부터 다시 상기 제 1 전압 레벨로의 제 2 전이에 의해 정의되는 펄스 신호를 포함하고, 상기 제 1 및 제 2 용량성 커플링들 각각은 상기 제 1 및 상기 제 2 입력 타이밍 제어 신호들의 상기 제 1 및 제 2 전이들을 각각 검출하도록 구성되는,
    레벨 시프터.
  6. 제 5 항에 있어서,
    상기 출력 타이밍 제어 신호는 상기 제 1 스위칭 전압과 동일한 전압 레벨을 갖는 로우 상태 및 상기 제 2 스위칭 전압과 동일한 전압 레벨을 갖는 하이 상태를 포함하는,
    레벨 시프터.
  7. 제 6 항에 있어서,
    상기 출력 타이밍 제어 신호의 상기 로우 상태로부터 상기 하이 상태로의 전이는 상기 제 1 입력 타이밍 제어 신호의 상승 전이에 대응하는 펄스 및 상기 제 2 입력 타이밍 제어 신호의 하강 전이에 대응하는 펄스의 동시 검출에 기초하는,
    레벨 시프터.
  8. 제 7 항에 있어서,
    상기 출력 타이밍 제어 신호의 상기 하이 상태로부터 상기 로우 상태로의 전이는 상기 제 1 입력 타이밍 제어 신호의 하강 전이에 대응하는 펄스 및 상기 제 2 입력 타이밍 제어 신호의 상승 전이에 대응하는 펄스의 동시 검출에 기초하는,
    레벨 시프터.
  9. 제 5 항에 있어서,
    상기 각각의 제 1 및 제 2 용량성 커플링들 각각에 대해, 상기 2개의 직렬 연결된 커패시터들 중 제 1 커패시터는 상기 제 1 커패시터의 단자에 연결된 저항기를 통해, 상기 공통 노드로부터 제 1 서플라이 단자에 커플링되고, 상기 2개의 직렬 연결된 커패시터들 중 제 2 커패시터는 상기 제 2 커패시터의 단자에 연결된 저항기를 통해, 상기 공통 노드로부터 제 2 서플라이 단자에 커플링되는,
    레벨 시프터.
  10. 제 9 항에 있어서,
    상기 회로 배열의 상기 트랜지스터 디바이스들의 복수의 트랜지스터 디바이스들은, 상기 공통 노드로부터 상기 제 1 커패시터 및 상기 제 2 커패시터의 단자들에서 상기 검출된 제 1 및 제 2 전이들에 대응하는 펄스 신호들의 테일들을 단축시키기 위한 방전 트랜지스터들로서 구성되는,
    레벨 시프터.
  11. 제 10 항에 있어서,
    상기 방전 트랜지스터들은 상기 제 1 커패시터에 연결된 저항기 및 상기 제 2 커패시터에 연결된 저항기에 병렬로 연결되고, 상기 제 1 및 상기 제 2 커패시터들을 방전시키기 위해 구성되는,
    레벨 시프터.
  12. 제 9 항에 있어서,
    상기 회로 배열의 상기 트랜지스터 디바이스들의 트랜지스터는, 상기 공통 노드로부터 상기 제 1 커패시터의 단자에서 상기 제 1 및 제 2 전이들의 검출된 상승 전이들에 대응하는 포지티브 펄스 신호들을 반전시키기 위한 인버터로서 동작하도록 구성되는,
    레벨 시프터.
  13. 제 9 항에 있어서,
    상기 회로 배열의 상기 트랜지스터 디바이스들의 복수의 트랜지스터 디바이스들은 상기 제 1 스위칭 전압과 상기 제 2 스위칭 전압 사이에서 상기 검출된 제 1 및 제 2 전이들에 대응하는 펄스 신호들의 일시적 전압을 제한하기 위한 클램프 회로들로서 구성되는,
    레벨 시프터.
  14. 제 13 항에 있어서,
    상기 클램프 회로들은 추가로, 상기 공통 노드로부터 상기 제 1 커패시터의 단자에서 상기 제 1 및 제 2 전이들의 검출된 하강 전이들에 대응하는 네거티브 펄스 신호들의 진폭들을 제한하고, 상기 공통 노드로부터 상기 제 2 커패시터의 단자에서 상기 제 1 및 제 2 전이들의 검출된 상승 전이들에 대응하는 포지티브 펄스 신호들을 제거하도록 구성되는,
    레벨 시프터.
  15. 제 1 항에 있어서,
    상기 회로 배열의 상기 트랜지스터 디바이스들은 a) SOS(silicon on sapphire) 트랜지스터 구조, b) SOI(silicon on insulator) 트랜지스터 구조, 및 c) 벌크 실리콘(Si) 트랜지스터 구조 중 하나를 포함하는,
    레벨 시프터.
  16. 제 15 항에 있어서,
    상기 a)는 사파이어 기판을 포함하고, 상기 사파이어 기판은, 상기 사파이어 기판이 상기 제 1 스위칭 전압과 동일하거나 그보다 큰 전압 강하를 견디도록 선택되는 두께를 갖는,
    레벨 시프터.
  17. 제 16 항에 있어서,
    상기 사파이어 기판의 두께는 수십 내지 수백 마이크로미터의 범위(thickness of the sapphire structure is in a range of 10's to 100's micrometers)에 있는,
    레벨 시프터.
  18. 제 15 항에 있어서,
    상기 b)는 상기 제 1 스위칭 전압과 동일하거나 그보다 큰 전압 강하를 견딜 수 있는 실리콘 이산화물 두께를 갖는 매립된 실리콘 이산화물 층을 포함하는,
    레벨 시프터.
  19. 제 18 항에 있어서,
    상기 매립된 실리콘 이산화물 층의 상기 실리콘 이산화물의 두께는 0.1 내지 1.0 마이크로미터인,
    레벨 시프터.
  20. 제 15 항에 있어서,
    상기 c)는,
    실리콘(Si) 기판;
    상기 Si 기판에 매립된 N-웰 구조; 및
    상기 N-웰 구조에 연결된 웰 단자를 포함하고,
    상기 웰 단자는 동작 동안 상기 제 1 스위칭 전압을 전달하도록 구성되는,
    레벨 시프터.
  21. 제 20 항에 있어서,
    상기 실리콘 기판은 동작 동안 상기 기준 전압을 전달하도록 구성되는 기판 단자를 포함하는,
    레벨 시프터.
  22. 제 20 항에 있어서,
    상기 N-웰 구조는, 상기 Si 기판과 함께, 상기 제 1 스위칭 전압과 동일하거나 그보다 큰 전압 강하를 견딜 수 있는 역-바이어싱된 N-웰 다이오드를 생성하도록 구성되는,
    레벨 시프터.
  23. 제 1 항의 레벨 시프터를 포함하는 고전압 스위칭 디바이스.
  24. 제 23 항에 있어서,
    동작 동안, 상기 제 1 전압을 견딜 수 있도록 구성되는 고전압 트랜지스터 디바이스를 더 포함하고, 상기 고전압 트랜지스터 디바이스의 동작은 상기 레벨 시프터에 의해 제어되는,
    고전압 스위칭 디바이스.
  25. 제 24 항에 있어서,
    상기 고전압 트랜지스터 디바이스의 동작은 2개의 동작 모드들, 즉, 상기 제 1 전압에 대한 전도 경로를 제공하는 온(ON) 모드 및 상기 전도 경로를 제거하는 오프(OFF) 모드 중 하나에서 동작하도록 하는 상기 고전압 트랜지스터 디바이스의 제어를 포함하는,
    고전압 스위칭 디바이스.
  26. 제 25 항에 있어서,
    상기 전도 경로는 상기 고전압 트랜지스터 디바이스의 드레인 단자와 소스 단자 사이의 전도 경로인,
    고전압 스위칭 디바이스.
  27. 제 26 항에 있어서,
    상기 고전압 트랜지스터 디바이스의 제어는 상기 레벨 시프터의 출력 단자에 대한 상기 고전압 트랜지스터 디바이스의 게이트 단자의 연결을 통해 제공되는,
    고전압 스위칭 디바이스.
  28. 제 27 항에 있어서,
    상기 레벨 시프터의 제 1 공급 단자는 상기 고전압 트랜지스터 디바이스의 소스 단자에 연결되는,
    고전압 스위칭 디바이스.
  29. 제 28 항에 있어서,
    상기 온 동작 모드 동안, 상기 고전압 트랜지스터 디바이스의 소스 단자에서의 신호의 전압은 상기 제 1 전압과 동일하고, 상기 오프 동작 모드 동안, 상기 고전압 트랜지스터 디바이스의 소스 단자에서의 신호의 전압은 상기 기준 전압과 동일한,
    고전압 스위칭 디바이스.
  30. 삭제
  31. 삭제
  32. 제 29 항의 고전압 스위칭 디바이스를 포함하는, 높은 DC 전압에서 낮은 DC 전압으로의 변환을 위한 DC/DC 변환기.
  33. 제 2 전압(Vdd2)을 견딜 수 있는 저전압 디바이스들로 제 1 전압(VIN)보다 높은 전압을 견딜 수 있는 고전압 디바이스를 제어하기 위한 방법으로서,
    상기 제 1 전압은 상기 제 2 전압보다 높고,
    상기 제 2 전압을 견디도록 구성되는 복수의 저전압 디바이스들을 제공하는 단계;
    상기 복수의 저전압 디바이스들을 제 1 스위칭 전압(SW)과 제 2 스위칭 전압(Vdd2+SW) 사이에서 동작시키는 단계 - 상기 제 1 스위칭 전압은 기준 전압(GND)과 상기 제 1 전압 사이에서 스위칭하고, 상기 제 2 스위칭 전압은 상기 제 1 스위칭 전압과 상기 제 2 전압의 합에 대응함 -;
    입력 신호에 기초하여 2개의 상보적인 신호들을 생성하는 단계 - 상기 2개의 상보적인 신호들은 제 1 입력 타이밍 제어 신호 및 상기 제 1 입력 타이밍 제어 신호의 반전된 형태인 제 2 입력 타이밍 제어 신호를 포함함 -;
    상기 제 1 및 제 2 입력 타이밍 제어 신호들을, 상기 제 1 및 제 2 입력 타이밍 제어 신호들의 전이들을 검출하도록 구성되는 각각의 제 1 및 제 2 용량성 커플링들을 통해 상기 복수의 저전압 디바이스들에 커플링시키는 단계 - 상기 제 1 및 제 2 용량성 커플링들은 2개의 직렬 연결된 커패시터들 및 상기 직렬 연결된 커패시터들 사이의 공통 노드를 각각 포함하고, 상기 공통 노드는 상기 제 1 및 제 2 입력 타이밍 제어 신호들 중 각각의 입력 타이밍 제어 신호를 수신하도록 구성되고, 상기 공통 노드로부터 상기 2개의 직렬 연결된 커패시터들의 단자들은 상기 제 1 스위칭 전압 및 상기 제 2 스위칭 전압에 각각 커플링됨 -;
    상기 동작시키는 단계 및 상기 커플링시키는 단계에 기초하여, 상기 복수의 저전압 디바이스들을 통해, 상기 제 1 스위칭 전압보다 높은 전압에서 출력 타이밍 제어 신호를 생성하는 단계; 및
    상기 생성하는 단계에 기초하여, 상기 고전압 디바이스를 제어하는 단계를 포함하는,
    방법.
  34. 제 33 항에 있어서,
    상기 제 1 및 제 2 입력 타이밍 제어 신호들 각각은 제 1 전압 레벨, 제 2 전압 레벨, 상기 제 1 전압 레벨로부터 상기 제 2 전압 레벨로의 제 1 전이 및 상기 제 2 전압 레벨로부터 다시 상기 제 1 전압 레벨로의 제 2 전이에 의해 정의되는 펄스 신호를 포함하고,
    상기 제 1 및 제 2 용량성 커플링들 각각은 상기 제 1 및 상기 제 2 입력 타이밍 제어 신호들의 상기 제 1 및 제 2 전이들을 각각 검출하도록 구성되는,
    방법.
  35. 제 34 항에 있어서,
    상기 출력 타이밍 제어 신호는 상기 제 1 스위칭 전압과 동일한 전압 레벨을 갖는 로우 상태와 상기 제 2 스위칭 전압과 동일한 전압 레벨을 갖는 하이 상태 사이에서 전이하는,
    방법.
  36. 제 35 항에 있어서,
    상기 생성하는 단계는,
    상기 커플링에 기초하여,
    상기 제 1 입력 타이밍 제어 신호의 상승 에지를 검출하고, 대응하는 제 1 포지티브 펄스 신호를 생성하는 단계; 및
    상기 제 2 입력 타이밍 제어 신호의 하강 에지를 검출하고, 대응하는 제 1 네거티브 펄스 신호를 생성하는 단계를 더 포함하고,
    상기 출력 타이밍 제어 신호의 상기 하이 상태로부터 상기 로우 상태로의 전이는 상기 제 1 입력 타이밍 제어 신호의 상승 에지 및 상기 제 2 입력 제어 신호의 하강 에지의 동시 검출에 기초하는,
    방법.
  37. 제 36 항에 있어서,
    상기 생성하는 단계는,
    상기 커플링에 기초하여,
    상기 제 2 입력 타이밍 제어 신호의 상승 에지를 검출하고, 대응하는 제 2 포지티브 펄스 신호를 생성하는 단계; 및
    상기 제 1 입력 타이밍 제어 신호의 하강 에지를 검출하고, 대응하는 제 2 네거티브 펄스 신호를 생성하는 단계를 더 포함하고,
    상기 출력 타이밍 제어 신호의 상기 로우 상태로부터 상기 하이 상태로의 전이는 추가로 상기 제 2 입력 타이밍 제어 신호의 상승 에지 및 상기 제 1 입력 제어 신호의 하강 에지의 동시 검출에 기초하는,
    방법.
  38. 제 37 항에 있어서,
    상기 동시 검출은 상기 제 1 포지티브 펄스 신호 및 상기 제 1 네거티브 펄스 신호의 능동 영역들의 중첩, 또는 상기 제 2 포지티브 펄스 신호 및 상기 제 2 네거티브 펄스 신호의 능동 영역들의 중첩에 기초하는,
    방법.
  39. 제 37 항에 있어서,
    상기 제 1 포지티브/네거티브 및 상기 제 2 포지티브/네거티브 펄스 신호들의 생성은 상기 제 1 및 제 2 스위칭 전압들 사이에서 상기 펄스 신호들의 일시적 전압 값을 클램핑하는 단계를 포함하는,
    방법.
  40. 제 1 전압(VIN)을 더 낮은 전압 출력으로 변환하기 위한 DC/DC 변환기로서,
    직렬 연결된 하이 측 트랜지스터 및 로우 측 트랜지스터를 포함하는 트랜지스터 스택 - 상기 하이 측 트랜지스터 및 상기 로우 측 트랜지스터는 제 1 전압보다 높은 전압을 견딜 수 있음 -;
    동작 동안 상기 제 1 전압을 수신하도록 구성되는 상기 하이 측 트랜지스터의 드레인에 연결된 공급 단자;
    동작 동안 기준 전위(GND)를 수신하도록 구성되는 상기 로우 측 트랜지스터의 소스에 연결된 기준 단자;
    동작 동안 상기 제 1 전압과 상기 기준 전위 사이에서 스위칭하는 제 1 스위칭 전압(SW)을 제공하도록 구성되는, 상기 하이 측 트랜지스터의 소스 및 상기 로우 측 트랜지스터의 드레인에 연결된 출력 스위칭 단자; 및
    상기 제 1 스위칭 전압과 제 2 스위칭 전압(Vdd2+SW) 사이에서 동작하도록 구성되는 상기 트랜지스터 스택에 커플링되는 하이 측 레벨 시프터를 포함하고,
    상기 하이 측 레벨 시프터는,
    i) 상기 제 1 전압보다 낮은 제 2 전압(Vdd2)을 견딜 수 있는 복수의 저전압 트랜지스터들;
    ii) 상기 제 1 스위칭 전압을 제공하기 위해 상기 출력 스위칭 단자에 연결된 하이 측 기준 단자;
    iii) 동작 동안 상기 제 2 스위칭 전압을 제공하도록 구성되는, 하이 측 공급 단자 - 상기 제 2 스위칭 전압은 상기 제 1 스위칭 전압과 상기 제 2 전압의 합과 동일함 -;
    iv) 동작 동안 상기 하이 측 트랜지스터를 제어하기 위한 제 1 및 제 2 입력 타이밍 제어 신호들을 수신하도록 구성되는 하이 측 입력 단자;
    v) 동작 동안 타이밍 제어 정보로서 사용되는 상기 제 1 및 제 2 입력 타이밍 제어 신호들의 전이들을 검출하도록 구성되는 상기 하이 측 입력 단자에 커플링된 제 1 및 제 2 용량성 커플링들 - 상기 제 1 및 제 2 용량성 커플링들 각각은 2개의 직렬 연결된 커패시터들 및 상기 직렬 연결된 커패시터들 사이의 공통 노드를 포함하고, 상기 공통 노드는 상기 제 1 및 제 2 입력 타이밍 제어 신호들 중 각각의 입력 타이밍 제어 신호를 수신하도록 구성됨 -; 및
    vi) 동작 동안, 상기 제 1 스위칭 전압보다 높은 전압에서 검출된 타이밍 제어 정보에 기초하여 하이 측 제어 신호를 제공하도록 구성되는 상기 하이 측 트랜지스터의 게이트에 커플링된 상기 복수의 저전압 트랜지스터들의 하이 측 출력 트랜지스터를 포함하고,
    상기 하이 측 제어 신호는 상기 출력 스위칭 단자에서 상기 제 1 스위칭 전압의 듀티 사이클을 제어하는,
    DC/DC 변환기.
  41. 삭제
  42. 제 40 항에 있어서,
    동작 동안, 상기 제 1 및 제 2 입력 타이밍 제어 신호들에 기초하여 상기 로우 측 트랜지스터에 대한 로우 측 제어 신호를 제공하도록 구성되는 로우 측 레벨 시프터를 더 포함하는,
    DC/DC 변환기.
  43. 제 42 항에 있어서,
    상기 하이 측 제어 신호 및 상기 로우 측 제어 신호는, 동작 동안 상기 하이 측 트랜지스터의 전도 및 상기 로우 측 트랜지스터의 전도를 교번하도록 구성되는,
    DC/DC 변환기.
  44. 제 43 항에 있어서,
    상기 하이 측 레벨 시프터를 통한 상기 제 1 및 제 2 입력 타이밍 제어 신호들의 전파 지연은 상기 로우 측 레벨 시프터를 통한 상기 제 1 및 제 2 입력 타이밍 제어 신호들의 전파 지연과 동일한,
    DC/DC 변환기.
  45. 제 44 항에 있어서,
    상기 하이 측 레벨 시프터를 통한 상기 제 1 및 제 2 입력 타이밍 제어 신호들의 신호 감쇠는 상기 로우 측 레벨 시프터를 통한 상기 제 1 및 제 2 입력 타이밍 제어 신호들의 신호 감쇠와 동일한,
    DC/DC 변환기.
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
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