WO2015015623A1 - 半導体装置及び電力変換装置 - Google Patents

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WO2015015623A1
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switch element
power supply
level shift
supply voltage
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秋山　悟
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株式会社日立製作所
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    • H03K5/131—Digitally controlled

Definitions

  • the present disclosure relates to a semiconductor device, and is applicable to, for example, a power conversion device including a power device and a semiconductor device that drives the power device.
  • power devices are used as power supplies for consumer devices such as inverters for railway vehicles, hybrid / electric vehicles, inverter devices for air conditioners, and personal computers.
  • the power conversion efficiency of power devices improves the power conversion efficiency of infrastructure systems and consumer devices. Contributes greatly to improvement. Improving power conversion efficiency means that energy resources necessary for system operation can be reduced. In other words, carbon dioxide emissions, that is, environmental load can be reduced. For this reason, research and development for improving the performance of power devices has been actively conducted by each company.
  • power devices are made of silicon (Si), as is the case with large-scale integrated circuits (LSIs).
  • LSIs large-scale integrated circuits
  • the element structure of the diode or switch element and the impurity concentration profile are optimized and low.
  • Developments for realizing characteristics such as on-resistance (Ron), high current density, and high withstand voltage have been actively conducted.
  • a synchronous rectification type converter device and an inverter device which is a DC / AC conversion device are generally used.
  • a switching element composed of a power device and two free-wheeling diodes are connected in series between a power source on the high voltage side (upper arm) and a power source on the low voltage side (lower arm). It is.
  • the DC level at the front stage of the inverter device is converted to the AC level and supplied to a load circuit such as an AC insulation transformer and a motor at the rear stage.
  • the gate drive circuit includes a dead time generation circuit in order to control the upper and lower arm switches to be alternately turned on and off, that is, to prevent the upper and lower arm switch elements from being simultaneously turned on.
  • the dead time is set to a sufficiently long time, so that the upper and lower switch elements do not turn on simultaneously.
  • the conduction loss component of the diode increases, which may deteriorate the power conversion efficiency of the inverter device or the converter device.
  • the switch elements of the upper and lower arms may be turned on at the same time, and a very large through current may flow from the high potential power source to the low potential power source, destroying the switch elements of the upper and lower arms. There is. For this reason, minimizing the dead time optimally in the inverter device and the converter device plays an important role in reducing the loss of the power conversion device.
  • the on-resistance of the main switch element is as small as several m ⁇ and the reverse conduction voltage of the main switch element is lower than the on-voltage of the diode during recirculation (application with a power supply voltage of several tens of volts), the dead time Loss reduction effect by minimization is great.
  • Patent Document 1 discloses a configuration including level shift circuits in both the high-side driver and the low-side driver in order to optimize dead time in a synchronous rectification type DC / DC converter.
  • a control signal operating at a low potential (eg, around 15V) amplitude on the gate drive circuit input side is converted to a high potential (eg, around 300V), and (2) the converted high side gate drive signal
  • the circuit delay time when generating the low-side gate drive signal and the circuit delay time when generating the low-side gate drive signal are made as equal as possible to the process / voltage / temperature variation dependency of both delay times.
  • An object of the present disclosure is to minimize the dead time when turning on and off the switch elements of the upper and lower arms in a semiconductor device that drives a power device, and to reduce the loss of the power converter.
  • a semiconductor device used for a connected power converter includes a first drive circuit that drives a first switch element, a second drive circuit that drives a second switch element, a first level shift circuit, and a second level shift circuit A circuit.
  • the first drive circuit is connected to a third power supply voltage that is a predetermined potential higher than the source potential of the first switch element and a source potential.
  • the second drive circuit is connected to a fourth power supply voltage and a second power supply voltage that are higher by a predetermined potential with respect to the second power supply voltage.
  • the power supply potentials input to the first level shift circuit and the second level shift circuit are the third power supply voltage and the second power supply voltage.
  • the semiconductor device is used in a power conversion device, the conversion efficiency during power conversion can be improved.
  • FIG. 1 is a block diagram of a semiconductor device according to Example 1.
  • FIG. FIG. 3 is a circuit diagram of a level shift circuit according to the first embodiment.
  • FIG. 3 is a circuit diagram of a delay circuit according to the first embodiment.
  • FIG. 6 is a diagram illustrating operation timing of the semiconductor device according to the first embodiment. It is the schematic which shows the structure of the power converter device which concerns on Example 2.
  • FIG. It is the top view which mounted the switch element and free-wheeling diode of the power converter device which concern on Example 2 in the power module.
  • It is the schematic which shows the structure of the power converter device which concerns on Example 3.
  • FIG. 7 is a plan view showing a schematic configuration of a SiC-MOSFET according to Example 4.
  • FIG. 7 is a cross-sectional view showing a schematic configuration of a SiC-MOSFET according to Example 4.
  • FIG. It is sectional drawing which shows the structural example of each element transistor in the active element area
  • FIG. 10 is a plan view of a SiC-MOSFET according to Example 4 mounted on a package.
  • FIG. 10 is a cross-sectional view of a SiC-MOSFET according to Example 4 mounted on a package. It is a figure explaining the semiconductor device concerning an embodiment.
  • FIG. 11 illustrates the semiconductor device according to the embodiment.
  • Semiconductor device 110 according to the embodiment is used for power conversion device 101.
  • the power conversion device 101 includes a first switch element SW1 having a drain D1 connected to a first power supply voltage (VPP) and a second switch element SW2 having a source S2 connected to a second power supply voltage (VSS).
  • the source S1 of the first switch element SW1 and the drain D2 of the second switch element SW2 are electrically connected.
  • the semiconductor device 110 includes a first drive circuit 112H that drives the first switch element SW1, a second drive circuit 112L that drives the second switch element SW2, a first level shift circuit 104H, and a second level shift circuit 104L. Are provided.
  • the first level shift circuit 104H converts the voltage level of the input signal (IU) for the first drive circuit 112H and outputs the signal (OU), and the second level shift circuit 104L receives the input signal.
  • the voltage level of (ID) is converted for the second drive circuit 112L and a signal (OD) is output, and the first drive circuit 112H has a predetermined potential with reference to the source potential (VS) of the first switch element SW1.
  • the third power supply voltage (VB) and the source potential (VS) having a high potential are connected to each other.
  • the second drive circuit SW2 is connected to a fourth power supply voltage (VCC) and a second power supply voltage (VSS) that are higher by a predetermined potential with respect to the second power supply voltage (VSS).
  • the power supply potentials input to the first level shift circuit 104H and the second level shift circuit 104L are the third power supply voltage (VB) and the second power supply voltage (VSS).
  • the semiconductor device 101 preferably includes a delay circuit 107 for finely adjusting the dead time. More preferably, the delay circuit 107 is disposed between the second level shift circuit 104L and the second drive circuit 112L. More preferably, the delay circuit 107 includes a circuit for generating a plurality of delay times, and the plurality of delay times are selected using an external input signal.
  • the power conversion device 101 includes a first free-wheeling diode Di1 connected in parallel to the first switch element SW1 and a second free-wheeling diode Di2 connected in parallel to the second switch element SW2.
  • the dead time can be optimized and the conversion efficiency at the time of power conversion can be improved.
  • the constituent elements are not necessarily indispensable unless otherwise specified and clearly considered essential in principle. Yes.
  • the shape and the like of the component are substantially excluding unless specifically stated or considered otherwise in principle. It shall include those that are approximate or similar to. The same applies to the above numerical values and ranges.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • a non-oxide film is not excluded as a gate insulating film.
  • a p-channel MOS transistor PMOS transistor
  • NMOS transistor n-channel MOS transistor
  • FIG. 1 is a block diagram of a semiconductor device according to the first embodiment.
  • the semiconductor device 10 includes a gate drive control circuit (GDCTL) 11, an upper arm gate drive circuit (G / D) 12H, and a lower arm gate drive circuit (G / D) 12L.
  • the semiconductor device 10 is a semiconductor device that drives a switch element constituted by a power device using Si, SiC, GaN, or the like.
  • the semiconductor device 10 is formed on one Si substrate or a plurality of Si substrates.
  • the semiconductor device 10 also has a circuit that receives a current from a sense terminal, which will be described later, and monitors the current of the switch element.
  • the high-side Schmitt trigger circuit 1H and the resistor R1 are circuits for transferring a stable output level to the high-side level shift circuit 2H even when HIN fluctuates.
  • the high side level shift circuit 2H converts the output level of HIN into a low voltage side power supply level (VCC) (for example, 15V) applied to the terminal A11.
  • VCC low voltage side power supply level
  • the high-side Schmitt trigger circuit 1H operates with a power supply voltage (VDD) applied to the terminal A3 and a low-voltage side source level (VSS) applied to the terminal A4.
  • VDD power supply voltage
  • VSS low-voltage side source level
  • LIN low-side input signal
  • LIN low-side input signal
  • the low-side Schmitt trigger circuit 1L and the resistor R2 are circuits for transferring a stable output level to the low-side level shift circuit 2L even when LIN fluctuates.
  • the low-side level conversion circuit 2L converts the output level of LIN into a low-voltage side power supply level (VCC).
  • VCC low-voltage side power supply level
  • the low-side Schmitt trigger circuit 1L operates with a power supply voltage (VDD) applied to the terminal A3 and a low-voltage side source level (VSS) applied to the terminal A4.
  • VDD power supply voltage
  • VSS low-voltage side source level
  • the one-shot pulse generation circuit (PULSE GEN) 3 generates one-shot pulse signals (IU0, IU1) at the rise and fall of the output of the high-side level shift circuit 2H.
  • the one-shot pulse generation circuit 3 generates one-shot pulse signals (ID0, ID1) at the rising edge and falling edge of the output of the low-side level shift circuit 2L.
  • the one-shot pulse generation circuit 3 operates at a low voltage side power supply level (VCC) applied to the terminal A11 and a low voltage side source level (VSS) applied to the terminal A4.
  • VCC low voltage side power supply level
  • VSS low voltage side source level
  • the high-side high voltage level shift circuit (LVSU) 4H applies the output level of the one-shot pulse signal (rising (IU0) / falling (IU1)) to the terminal A8. It converts into the level of the high voltage side power supply level (VB) and the low voltage side source level (VSS) applied to the terminal A10.
  • the high voltage side power supply level (VB) is set to a voltage (VS + 15V), for example, 15V added with reference to the high voltage side source level (VS) of the gate drive circuit 12H for the upper arm, and the gate drive circuit (G / D) 12H high-side power supply voltage. Details of the high side high voltage level shift circuit 4H will be described later.
  • the output signals (OU0, OU1) of the high side high voltage level shift circuit 4H are input to the high side RS latch circuit 6H via the high side pulse filter (PULSE FILTER) 5H.
  • the one-shot pulse signal (for rising) (OU0) from the high-side high voltage level shift circuit 4H becomes the set input to the high-side RS latch circuit 6H, and the one-shot pulse signal (falling) from the high-side high voltage level shift circuit 4H.
  • (OU1) is a reset input of the high-side RS latch circuit 6H.
  • the pulse filter 5H removes indefinite signals other than the predetermined control signal.
  • the output signal of the high side RS latch circuit 6H is transferred to the gate drive circuit 12H for the upper arm.
  • the gate drive circuit 12H operates with the output signal of the high side RS latch circuit 6H as an input, and outputs an upper arm switch control signal (HO) to the terminal A9.
  • / R reset input
  • / S set input
  • / Q output
  • active low Active Low
  • the high-side voltage detection protection circuit (UV DETECT) 8H monitors the high-voltage side power supply level (VB), and when the high-voltage side power supply level (VB) decreases, performs a reset input to the high-side RS latch circuit 6H.
  • the switch element is protected via the upper arm gate drive circuit 12H or the like.
  • the upper arm gate drive circuit 12H outputs a high level upper arm switch control signal (HO) when the input signal is at a low level, and a low level upper arm switch control signal (HO) when the input signal is at a high level. HO) is output.
  • the high side pulse filter 5H, the high side RS latch circuit 6H, the high side voltage detection protection circuit 8H, and the gate drive circuit 12H for the upper arm are applied to the high voltage side power supply level (VB) applied to the terminal A8 and the terminal A10.
  • the high voltage side source level (VS) is operated.
  • the low-side high voltage level shift circuit (LVSD) 4L converts the output level of the one-shot pulse signal (rising (ID0) / falling (ID1)) to the high-voltage power supply level ( VB) and low voltage side source level (VSS). Details of the low-side high voltage level shift circuit 4L will be described later.
  • the output signals (OD0, OD1) of the low-side high voltage level shift circuit 4L are input to the low-side RS latch circuit 6L via the low-side pulse filter (PULSE FILTER) 5L.
  • the one-shot pulse signal (for rising) (OD0) from the low-side high voltage level shift circuit 4L becomes the set input to the low-side RS latch circuit 6L, and the one-shot pulse signal (falling) from the low-side high voltage level shift circuit 4L.
  • (OD1) is a reset input of the low-side RS latch circuit 6L.
  • the low-side pulse filter 5L removes indefinite signals other than the predetermined control signal.
  • the delay circuit (DELAY) 7 operates with the output signal (Din) of the low-side RS latch circuit 6L as an input, and transfers the output signal to the gate drive circuit 12L for the lower arm.
  • the gate drive circuit 12L operates with the output signal (Dout) of the delay circuit 7 as an input, and outputs a lower arm switch control signal (LO) to the terminal A12.
  • / R reset input
  • S set input
  • Q output
  • the low-side voltage detection protection circuit (UV DETECT) 8L monitors the low-voltage side power supply level (VCC), and performs a reset input to the low-side RS latch circuit 6L when the low-voltage side power supply level (VCC) decreases. Further, the output of the AND circuit 9 is set to a low level to protect the switch element via the lower arm gate drive circuit 12L and the like.
  • the lower arm gate drive circuit 12L outputs a high level lower arm switch control signal (LO) when the input signal is at a high level, and a low level lower arm switch control signal (LO) when the input signal is at a low level. LO) is output.
  • the delay circuit 7 delays the output signal of the low-side RS latch circuit 6L and transfers the output signal to the logical product circuit 9 in the subsequent stage, and adjusts the so-called dead time time for preventing the upper and lower arm switch elements from being simultaneously turned on. To do.
  • the circuit configuration of the delay circuit 7 is not particularly limited, but may be configured by, for example, a plurality of stages of CMOS inverting circuits. Details of the delay circuit 7 will be described later.
  • the low-side pulse filter 5L, the low-side RS latch circuit 6L, the delay circuit 7, the low-side voltage detection protection circuit 8L, and the lower arm gate drive circuit 12L include a low-voltage side power supply level (VCC) applied to the terminal A11 and It operates at the high voltage side source level (VSS) applied to the terminal A4.
  • VCC low-voltage side power supply level
  • VSS high voltage side source level
  • FIG. 2 is an example showing circuit configurations of a high side high voltage level shift circuit (LVSU) and a low side high voltage level shift circuit (LVSD).
  • the high side high voltage level shift circuit 4H and the low side high voltage level shift circuit 4L include a plurality of high voltage NMOS transistors NM and a plurality of resistors R.
  • the sources of the high voltage NMOS transistors NM1 and NM2 constituting the high side high voltage level shift circuit 4H are connected to the low voltage side source level (VSS).
  • the resistors R3 and R4 are connected to the high voltage side power supply level (VB) and the output nodes N1 and N2.
  • the rising signal of the gate drive circuit 12H on the upper arm side is generated by inputting IU0, which is an output signal from the one-shot pulse generation circuit 3, to the high side high voltage level shift circuit 4H.
  • the output nodes N1 and N2 may operate at a high potential (for example, about 300 V)
  • the gate drive signal is normally generated without destroying the elements by applying the high voltage NMOS transistors NM1 and NM2.
  • the IU1 which is the control signal from the one-shot pulse generation circuit 3 is input to the high voltage level shift circuit 4H, the falling signal is changed. Generated.
  • the drains of the high voltage NMOS transistors NM3 and NM4 constituting the low side high voltage level shift circuit 4L are connected to the high voltage side power supply level (VB), and the resistors R5 and R6 are connected to the low voltage side source level (VSS). Is done.
  • the source sides of the high voltage NMOS transistors NM3 and NM4 are connected to output nodes N3 and N4.
  • the rising signal of the lower arm side gate drive circuit 12L is input to the low side high voltage level shift circuit 4L as the output signal ID0 from the one-shot pulse generation circuit 3. Is generated.
  • the output node N3 rises to about the same level as the low voltage side power supply level (VCC) of the lower arm side gate drive circuit 12L.
  • VCC low voltage side power supply level
  • the signal is input to the circuit and becomes a rising signal of the gate drive circuit 12L on the lower arm side.
  • the falling signal is changed. Generated.
  • the power supply potentials input to the high side high voltage level shift circuit 4H and the low side high voltage level shift circuit 4L are a high voltage side power level (VB) and a low voltage side source level (VSS).
  • the high side high voltage level shift circuit 4H and the low side high voltage level shift circuit 4L can operate at the same power supply level.
  • the temperature dependence can be made equal on the high side and the low side. In other words, since the designed dead time tde0 can be reliably ensured, the dead time can be minimized, and the conversion efficiency of the power converter can be improved.
  • the high voltage input level of the high voltage level shift circuit is VB, but it goes without saying that it may be VPP (see FIG. 5) which is the voltage of the high potential power supply 54 of the switch element.
  • FIG. 3 shows a circuit configuration of the delay circuit of FIG.
  • FIG. 4 shows a timing chart of the gate control circuit and the gate drive circuit.
  • the delay circuit 7 can connect so-called CMOS inversion circuits in multiple stages to generate desired delay times (tde0, tde1, tde2). Further, a plurality of delay times can be appropriately selected by selectively setting the delay time selection signals (TI0, TI1, TI2) to a high level.
  • the delay circuit 7 includes a delay generation circuit 34 in which six inverting circuits are connected, a delay generation circuit 35 in which four inverting circuits are connected, and a delay generation circuit 36 in which two inverting circuits are connected.
  • the delay time selection signal (TI0) When the delay time selection signal (TI0) is at the high level, the inverted AND (NAND) circuit 31 and the three-state buffer 37 are selected, and the signal (Din) is delayed by the delay means (tde0) by the delay means 34, (Dout) is output.
  • the delay time selection signal (TI1) is at a high level, the inverted AND (NAND) circuit 32 and the three-state buffer 38 are selected, and the signal (Din) is delayed by the delay means 35 by the delay time (tde1).
  • the delay time selection signal (TI2) When the delay time selection signal (TI2) is at the high level, the NAND circuit 33 and the three-state buffer 39 are selected, and the signal (Din) is delayed by the delay time (tde2) by the delay generation circuit 36.
  • the number of inversion circuits constituting the delay generation circuit is not limited to six, four, and two stages, and may be changed according to a desired delay time. Further, the number of delay generation circuits is not limited to three, and may be smaller or larger than three.
  • the designed dead time (tde0) can be finely adjusted by adopting the configuration as shown in FIG. 1 in which the delay circuit of FIG. 3 is combined with the high voltage level shift circuits 4H and 4L of FIG. That is, it is possible to prevent the switch elements on the high side and the low side from being turned on simultaneously, and the dead time can be minimized.
  • the configuration of the delay generation circuit is a simple inversion circuit.
  • the rise time of the gate drive signal is adjusted appropriately using an inversion OR circuit (NOR) or an inversion AND circuit (NAND).
  • NOR inversion OR circuit
  • NAND inversion AND circuit
  • a delay generation circuit and a delay generation circuit for adjusting the fall time are separately formed, and a desired delay time can be freely designed by using a selection signal similar to the delay time selection signals (TI0, TI1, TI2). Needless to say.
  • the one-shot pulse generation circuit 3 detects rising and falling of the high-side input signal (HIN), and outputs an input signal (IU0) and an input signal (IU1) that are pulse signals. Similarly, the rising and falling of the low-side input signal (LIN) are detected, and the input signal (ID0) and the input signal (ID1) which are pulse signals are output.
  • the respective input signals (IU0, IU1) are converted into output signals (OU0, OU1) having appropriate potentials via the high side high voltage level shift circuit 4H.
  • the output signals (OU0, OU1) are signals in which the high level and the low level of the input signals (IU0, IU1) are inverted.
  • the output signals (OU0, OU1) drive the upper arm side gate drive circuit 12H via the high side pulse filter 5H and the high side RS latch circuit 6H to generate the upper arm switch control signal (HO). Output.
  • the respective input signals (ID0, ID1) are converted into output signals (OD0, OD1) having appropriate potentials via the low-side high voltage level shift circuit 4L. Thereafter, the output signals (OD0, OD1) become the input signal (Din) via the low-side pulse filter 5L and the low-side RS latch circuit 6L.
  • the delay circuit 7 outputs a signal (Dout) delayed by a delay time (tdelay), drives the gate drive circuit 12L on the lower arm side, and outputs a lower arm switch control signal (LO).
  • the on / off timing of the upper arm switch control signal (HO) and the lower arm switch control signal (LO) cannot be minimized as shown by td1 in the prior art, and an excessive margin occurs. It was. However, if the technique of this embodiment is used, the delay time (tdelay) is finely adjusted by the delay circuit 7 and can be appropriately minimized as the final dead time (td0).
  • the delay generation period from the input signal (Din) to the output signal (Dout) of the delay circuit 7 is the timing at which the upper arm switch control signal (HO) transitions from the high level to the low level, or transitions from the low level to the high level. You should avoid timing.
  • the switch element (main switch) connected to the high voltage side power supply level (VB) and the high voltage side source level (VS) is turned on / off.
  • noise may flow into the operating power supply level of the delay circuit 7 and its potential may fluctuate.
  • the delay circuit 7 may not operate with a desired delay time. For this purpose, as shown in FIG.
  • the delay circuit 7 may be disposed downstream of the low-side high voltage level shift circuit 4L and before the gate drive circuit 12L on the lower arm side.
  • the delay circuit 7 is preferably arranged as close as possible to the gate drive circuit 12L on the lower arm side.
  • FIG. 5 is a schematic diagram illustrating the configuration of the power conversion apparatus according to the second embodiment.
  • the power conversion device 51 includes a three-phase inverter device 52 using the semiconductor device 10 (the gate drive circuits 12H and 12L and the gate drive control circuit 11) according to the first embodiment, a load circuit (LOAD) 53 such as a motor, a power supply 54, and a capacity. It has C0.
  • LOAD load circuit
  • each of the switch elements SWu, SWv, SWw, SWx, SWy, SWz is an n-channel SiC-MOSFET, and a built-in diode (body diode) is formed between the source and drain.
  • the built-in diode operates as a freewheeling diode.
  • each of the switch elements SWu, SWv, SWw, SWx, SWy, SWz has a sense terminal for monitoring the current flowing through the SiC-MOSFET.
  • the free-wheeling diodes Diu, Div, Diw, Dix, Diy, Diz are connected between the sources and drains of the switch elements SWu, SWv, SWw, SWx, SWy, SWz, respectively.
  • the switch elements SWu, SWv, SWw are arranged on the upper arm side, and the switch elements SWx, SWy, SWz are arranged on the lower arm side.
  • the switch elements SWu and SWx are for the U phase
  • the switch elements SWv and SWy are for the V phase
  • the switch elements SWw and SWz are for the W phase.
  • the gate drive circuits GDu and GDx are circuit units that control and drive the switch elements SWu and SWx, respectively, in the semiconductor device 10 as shown in FIG.
  • the gate drive circuits GDv and GDy are circuit units that control and drive the switch elements SWv and SWy, respectively, in the semiconductor device 10.
  • the gate drive circuits GDw and GDz are circuit units that control and drive the switch elements SWw and SWz, respectively, in the semiconductor device 10.
  • each semiconductor device 10 is provided with a common circuit on the upper arm side and the lower arm side in the gate drive control circuit 11 as shown in FIG.
  • a DC power supply 54 and a capacitor C0 are connected between one end (drain node) PT of the upper arm side switch element and one end (source node) NT of the lower arm side switch element.
  • a voltage (VPP) is applied between the drain node PT and the source node NT.
  • Each gate drive circuit appropriately drives on / off of the corresponding switch element, thereby generating three-phase (U-phase, V-phase, W-phase) AC signals having different phases from the VPP that is a DC signal.
  • the load circuit 53 is appropriately controlled by this three-phase (U-phase, V-phase, W-phase) AC signal.
  • the switch element SWu on the upper arm side changes to the on state while the switch element SWx on the lower arm side is off.
  • the gate drive circuit and the gate control circuit for driving the switch elements SWu and SWx they are affected by the operating temperature of the inverter, and there is a possibility that the timing for turning on and off the switch elements is shifted.
  • a through current may flow from the high potential side to the low potential side of the three-phase inverter device 52, which may cause an increase in loss due to heat generation or the like.
  • the gate drive control circuit 11 and the gate drive circuits 12H and 12L according to the first embodiment have little variation in delay time of the level shift circuit that is a main circuit that generates the dead time. Thereby, the dead time of the upper and lower switch elements can be reliably ensured. In other words, a highly reliable and stable power conversion operation can be realized. In particular, such a three-phase inverter device often operates with high power, and the damage caused by a through current due to a decrease in dead time margin and an increase in loss due thereto can be significant.
  • the loss reduction of the inverter device can be achieved.
  • a beneficial effect such as being possible is obtained.
  • FIG. 6 shows an example of a power module on which the switch element and the free wheel diode of the three-phase inverter device of FIG. 5 are mounted.
  • the power module PM includes a positive side connection terminal PT, a negative side connection terminal NT, U-phase upper arm switch groups SWU0 and SWU1, U-phase lower arm switch groups SWX0 and SWX1, and an U-phase upper arm reflux diode. Diu and a U-phase lower arm free-wheeling diode Dix.
  • the power module PM has an upper arm drain terminal UD to which the positive side connection terminal PT, the drain pads of the U-phase upper arm switch groups SWU0 and SWU1, and the cathode of the U-phase upper arm reflux diode Diu are connected.
  • the power module PM has an upper arm source terminal US to which the source pads of the U-phase upper arm switch groups SWU0 and SWU1 and the anode of the U-phase upper arm reflux diode Diu are connected.
  • the power module PM has a lower arm drain terminal XD to which the drain pads of the U-phase lower arm switch groups SWX0 and SWX1 and the cathode of the U-phase lower arm reflux diode Dix are connected.
  • the power module PM has a lower arm source terminal XS to which the source pads of the U-phase lower arm switch groups SWX0 and SWX1 and the anode of the U-phase lower arm reflux diode Dix are connected.
  • the power module PM has a connection terminal MU that connects the upper arm source terminal US and the lower arm drain terminal XD.
  • the power module PM includes gate control terminals GSIG0 and GSIG1, sense control terminals SESIG0 and SESIG1, a U-phase output terminal U, a V-phase output terminal V, and a W-phase output terminal W.
  • Gate control terminals GSIG0 and GSIG1 are connected to gate pads of U-phase upper arm switch groups SWU0 and SWU1 and U-phase lower arm switch groups SWX0 and SWX1.
  • the sense control terminals SESIG0 and SESIG1 are connected to the sense pads of the U-phase upper arm switch groups SWU0 and SWU1.
  • U-phase output terminal U is connected to lower arm drain terminal XD.
  • FIG. 6 shows a configuration in which four switch elements of the upper and lower arms are connected in parallel. Moreover, the example which divided
  • the wiring parasitic impedance shift can be kept relatively small.
  • the number of U-phase upper arm switch elements is eight, whether to perform four-division control or eight-division control may be selected in consideration of the mounting form.
  • the gate driving circuit and the gate control circuit shown in the first embodiment are used, the effects described in the first and second embodiments can be obtained.
  • FIG. 7 is a schematic diagram illustrating the configuration of the power conversion apparatus according to the third embodiment.
  • An AC / DC power supply device 71 that is a power conversion device includes an inverter device (DCAC) 72 that uses the gate drive circuit and the gate drive control circuit of the first embodiment, and an AC input (for example, AC 200 V) as a line filter (LINFIL) 73.
  • DCAC inverter device
  • LINFIL line filter
  • the noise is removed at, and the AC voltage is converted into a DC voltage (AC / DC) via a rectifier circuit (for example, a diode bridge and an output capacitor) (RCT) 74.
  • the DC level is boosted to, for example, about 400 V by a booster circuit (PFC) 75.
  • DCAC inverter device
  • LINFIL line filter
  • PFC booster circuit
  • the booster circuit 75 includes a coil L, a chopper diode Di, a main switch element Q1 (two in parallel), a main switch drive circuit GDR, and a stabilization capacitor C1. Since the control method of the booster circuit 75 is a general control method, description thereof is omitted here.
  • the DC level of about 400V from the booster circuit 75 is converted to an AC level by the inverter device 72, and AC / AC conversion (for example, AC400V ⁇ AC10V) is performed by the transformer TR.
  • AC / AC conversion for example, AC400V ⁇ AC10V
  • an AC signal obtained from the secondary coil side of the transformer TR is converted into, for example, DC10V, DC100A, etc. by an AC / DC conversion circuit (ACDC) 76 and output.
  • the inverter device 72 includes, for example, a so-called full bridge circuit including four switch elements Q2, Q3, Q4, and Q5 and a gate drive control circuit (GDCTL) 77 thereof.
  • GDCTL gate drive control circuit
  • each of the switching elements Q2 to Q5 may have a configuration in which a plurality of chips are connected in parallel. In such a configuration example, by applying the method of the first embodiment (the gate drive circuit 12 and the gate drive control circuit 11) to the gate drive control circuit 77 of the inverter device 72,
  • FIGS. 8A and 8B are diagrams illustrating a schematic configuration of the SiC-MOSFET according to the fourth embodiment.
  • 8A is a plan view showing a schematic configuration of the SiC-MOSFET
  • FIG. 8B is a cross-sectional view showing a schematic configuration between A and A ′ in FIG. 8A.
  • the SiC-MOSFET 81 constitutes a switch element used in the power conversion devices of the second and third embodiments.
  • the edge (edge) of the source pad SP is located outside the active element area ACT
  • the edge (edge) of the termination area TM is located outside the edge of the source pad SP. .
  • the end side (end portion) of the sense pad SEP is located between the inside of the termination region TM and the outside of the active element region ACT.
  • the gate pad GP and the source pad SP are located between the outside of the source pad SP and the inside of the termination region TM.
  • the length of wire bonding can be shortened when applied to a mounting form as shown in FIG. 10A described later.
  • the SiC-MOSFET 81 includes an SiC substrate SUB, a drift layer DFT formed on the SiC substrate SUB, a p-type base layer 83 formed in the drift layer DFT, p It has an n + type source layer 84 formed in the type base layer 83 and a termination region TM formed in the drift layer DFT.
  • the SiC-MOSFET 81 includes a gate insulating film Tox formed on the drift layer DFT, the p-type base layer 83 and the n + -type source layer 84, a gate electrode GPm formed on the gate insulating film Tox, a gate An interlayer insulating film Ray1 is formed on the electrode GPm and the like.
  • the SiC-MOSFET 81 includes a source pad SP formed on the interlayer insulating film Ray1, a silicon oxide film (SiO 2 ) 82 formed on the interlayer insulating film Ray1 and the source pad SP, and the back side of the SiC substrate SUB.
  • the drain electrode DRm is formed.
  • the active element region ACT a plurality of element transistors made of SiCMOS are formed, and these are connected in parallel to form one switch element. That is, the plurality of source layers 84 are commonly connected to the source pad SP in a region not shown, and the plurality of gate electrodes GPm are also commonly connected to the gate pad GP in FIG. 8A in a region not shown.
  • FIG. 8B by arranging the termination region TM around the active element region ACT, the active element region ACT can be sufficiently secured in the chip, and the on-current can be increased, that is, the on-resistance can be reduced. is there.
  • FIGS. 9A and 9B are diagrams showing a cross-sectional structure of the SiC-MOSFET.
  • 9A is a cross-sectional view showing a configuration example of each element transistor in the active element region in FIG. 8B
  • FIG. 9B is a cross-sectional view showing a modification of FIG. 9A.
  • FIG. 9B shows one vertical SiC-MOSFET 81A having a trench structure.
  • the source layer 84 serving as an n + -type region connected to the source electrode SPm is connected to the drift layer DFT via a channel formed in the base layer 83 serving as a p-type region.
  • the drift layer DFT is, for example, an n ⁇ type region, and plays a role of securing a breakdown voltage.
  • the SiC substrate SUB is, for example, an n + type region, and the drain electrode DRm is connected to the SiC substrate SUB.
  • the SiC-MOSFET 81A may constitute a switch element used in the power conversion devices of the second and third embodiments.
  • FIG. 9A shows a so-called DMOS (Double Diffusion Metal Oxide Semiconductor) type SiC-MOSFET 81 having no trench structure.
  • DMOS Double Diffusion Metal Oxide Semiconductor
  • FIGS. 10A and 10B are diagrams in which the SiC-MOSFET according to Example 4 is mounted on a package.
  • 10A is a plan view
  • FIG. 10B is a cross-sectional view taken along a-a ′ in FIG. 10A.
  • a SiC-MOSFET 81 (81A) is mounted on the metal plate PLT in the package.
  • the drain electrode DRm of the SiC-MOSFET 81 (81A) is connected to the drain terminal DT via the metal plate PLT, the source pad SP is connected to the source terminal ST, the gate pad GP is connected to the gate terminal GT, and bonding wires Wsm, Wgm, etc. Is connected.
  • SiC-MOSFET 81 (81A), bonding wires Wsm, Wgm, and the like are sealed with resin 83.
  • a-a ′ is along Wgm and also along DT.
  • the length of the bonding wire Wgm connected to the gate pad GP of the SiC-MOSFET 81 (81A) and the length of the bonding wire Wsm connected to the source pad SP. Can be shortened. That is, the parasitic inductance of the bonding wire and the parasitic resistance (ON resistance component) due to the wire can be reduced. For this reason, noise at the time of switching can be suppressed small, and an excessive potential can be prevented from being biased to the SiC-MOSFET 81 (81A). Further, in this embodiment, since the chips are arranged in a plane, the chip area of the SiC-MOSFET 81 (81A) can be designed freely. For this reason, it is easy to design a low on-resistance and an on-current density, and a power semiconductor chip with more various specifications can be realized.
  • FIG. 5 shows an example in which an inverter device is constructed using a switch element and a free wheel diode as one logical switch.
  • an external diode for example, a SiC Schottky diode
  • SiC is used.
  • the return current normally flows through the built-in diode of the SiC-MOSFET.
  • the gate drive circuit and the gate control circuit of the first embodiment are used, the dead time can be minimized. The total time can be shortened.
  • the time required for the return current to flow through the built-in diode of the SiC-MOSFET can be shortened, the long-term reliability of the SiC-MOSFET can be improved, the life of the switch element of the SiC-MOSFET can be extended, and the reliability of the power converter can be increased. Benefits can be obtained if possible.
  • each switch element is not limited to silicon (Si) and silicon carbide (SiC), and may be a compound device such as gallium nitride (GaN).
  • GaN gallium nitride
  • the power conversion device using the semiconductor device of the first embodiment can be applied to power systems for various purposes to obtain the same effect.
  • Typical examples include an inverter device for an air conditioner, a DC / DC converter for a server power supply, a power conditioner for a solar power generation system, and an inverter device for a hybrid vehicle / electric vehicle.

Abstract

　パワー半導体デバイスを駆動する半導体装置において、上下アームのスイッチ素子をオン・オフさせる際のデッドタイムを最小化し、電力変換装置の損失を低減する。第１電源電圧にドレインが接続される第１スイッチ素子と第２電源電圧にソースが接続される第２スイッチ素子を有する電力変換装置に用いられる半導体装置は、第１スイッチ素子を駆動する第１駆動回路と、第２スイッチ素子を駆動する第２駆動回路と、第１レベルシフト回路と、第２レベルシフト回路と、を具備する。第１駆動回路は、第１スイッチ素子のソース電位を基準として所定の電位だけ高電位の第３電源電圧と、第１スイッチ素子のソース電位と、に接続される。第２駆動回路は、第２電源電圧を基準として所定の電位だけ高電位の第４電源電圧と第２電源電圧と、に接続される。第１レベルシフト回路及び第２レベルシフト回路に入力される電源電位は、第３電源電圧と第２電源電圧である。

Description

半導体装置及び電力変換装置
　本開示は、半導体装置に関し、例えば、パワーデバイスとそれを駆動する半導体装置とを備えた電力変換装置に適用可能である。
　地球環境保全という大きな社会潮流の中で、環境負荷を低減するエレクトロニクス事業の重要性が増している。中でもパワーデバイスは、鉄道車両やハイブリッド・電気自動車のインバータ装置やエアコンのインバータ装置、パソコン等の民生機器の電源に用いられており、パワーデバイスの性能改善は、インフラシステムや民生機器の電力変換効率改善に大きく寄与する。電力変換効率を改善するということは、システムの稼働に必要なエネルギー資源を削減できるということであり、言い換えれば二酸化炭素の排出量削減、即ち環境負荷を低減できる。このため、パワーデバイスの性能改善に向けた研究開発が各社で盛んに行われている。
　一般的にパワーデバイスは大規模集積回路（ＬＳＩ）と同様シリコン（Ｓｉ）を材料としている。このＳｉパワーデバイスを用いた電力変換装置（インバータ装置など）では、そのインバータ装置等で発生するエネルギー損失を低減するために、ダイオードやスイッチ素子の素子構造や不純物濃度のプロファイルを最適化して、低いオン抵抗（Ｒｏｎ）、高い電流密度、高耐圧といった特性を実現するための開発が盛んに行われている。
　また近年、シリコンよりもバンドギャップが大きいシリコンカーバイド（ＳｉＣ）やガリウムナイトライド（ＧａＮ）といった化合物半導体が、パワーデバイス材料として注目されている。前記化合物半導体はバンドギャップが大きいため、破壊耐圧がシリコンの１０倍程度ある。このため化合物デバイスはＳｉデバイスよりも膜厚を薄くでき、導通時の抵抗値（Ｒｏｎ）を大幅に下げられる。その結果、抵抗値（Ｒｏｎ）と導通電流（ｉ）の積であらわされる、所謂導通損失（Ｒｏｎ・ｉ２）を削減でき電力効率改善に大きく寄与できる。このような特長に着目し国内外で化合物材料を用いたダイオードやスイッチ素子の開発が盛んに進められている。
　パワーデバイスの応用としては、例えば同期整流型コンバータ装置や、ＤＣ／ＡＣ変換装置であるインバータ装置が一般的である。インバータ装置について簡単に説明すると、高電圧側（上アーム）の電源と低電圧側（下アーム）の電源との間に、パワーデバイスからなるスイッチ素子と還流ダイオードが直列に二つ接続されるものである。これら上下アームのスイッチ素子を交互にオン・オフさせることにより、インバータ装置前段のＤＣレベルをＡＣレベルに変換して後段のＡＣ絶縁トランスやモータといった負荷回路に供給する。なお、上下アームのスイッチを交互にオン・オフさせる、即ち、上下アームのスイッチ素子が同時にオン状態にならないように制御するために、ゲートドライブ回路にはデッドタイム生成回路が含まれている。同期整流型のコンバータ装置においても同様で、通常このデッドタイムが十分長い時間設定されているため、上下のスイッチ素子が同時にオンすることはない。しかし、デッドタイムが必要以上に長いとダイオードの導通損失成分が増加してしまい、インバータ装置もしくはコンバータ装置の電力変換効率を悪化させてしまう恐れがある。一方、デッドタイムが過少に短いと上下アームのスイッチ素子が同時にオンする状態が生じ、非常に大きな貫通電流が高電位電源側から低電位電源に流れ、上下アームのスイッチ素子を破壊してしまう恐れがある。このため、インバータ装置やコンバータ装置においてデッドタイムを最適に最小化することが、電力変換装置の損失低減に重要な役割を果たす。なお、メインスイッチ素子のオン抵抗が数ｍΩと小さく、還流時のダイオードのオン電圧よりもメインスイッチ素子の逆導通電圧の方が低い場合（数十Ｖ程度の電源電圧のアプリケーション）は、デッドタイム最小化による損失低減効果が大きい。
　例えば特許文献１には、同期整流型ＤＣ／ＤＣコンバータにおいてデッドタイムの最適化をするために、ハイサイドドライバ及びロウサイドドライバの両方にレベルシフト回路を含む構成が開示されている。
特開２００９－４４８１４号公報
　数百ボルト以上の高電圧インバータ装置や同期整流型のコンバータ装置では、デッドタイムを最小化するという点で、次のような新たな課題が発明者の検討によってはじめて明らかになった。
　すなわち、（１）ゲートドライブ回路入力側の低電位（例えば１５Ｖ前後）振幅で動作する制御信号を、高電位（例えば３００Ｖ前後）に変換し、（２）その変換したハイサイド側のゲート駆動信号を生成する際の回路遅延時間と、ロウサイド側のゲート駆動信号を生成する際の回路遅延時間において、前記両方の遅延時間のプロセス・電圧・温度バラツキ依存性を可能な限り等しくすることである。
　特許文献１に開示された技術では、ハイサイドのレベルシフト回路の入力電位は低電位（例えば１５Ｖ前後）のため、ハイサイドのレベルシフト回路の動作電位が高電位に遷移した場合は、レベルシフト回路として動作できない問題がある。また、高電位（例えば３００Ｖ前後）に制御信号を変換するレベルシフト回路の具体的な記述もない。言い換えれば、高電圧電力変換回路において、上下アームのスイッチ素子を交互にオン・オフさせる際のデッドタイムの最小化が困難であると分かった。
　本開示の目的は、パワーデバイスを駆動する半導体装置において、上下アームのスイッチ素子をオン・オフさせる際のデッドタイムを最小化し、電力変換装置の損失を低減することにある。
　本開示の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
　本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
　第１電源電圧にドレインが接続される第１スイッチ素子と第２電源電圧にソースが接続される第２スイッチ素子を有し、第１スイッチ素子のソースと第２スイッチ素子のドレインが電気的に接続される電力変換装置に用いられる半導体装置は、第１スイッチ素子を駆動する第１駆動回路と、第２スイッチ素子を駆動する第２駆動回路と、第１レベルシフト回路と、第２レベルシフト回路と、を具備する。第１駆動回路は、第１スイッチ素子のソース電位を基準として所定の電位だけ高電位の第３電源電圧と、ソース電位と、に接続される。第２駆動回路は、第２電源電圧を基準として所定の電位だけ高電位の第４電源電圧と第２電源電圧と、に接続される。第１レベルシフト回路及び第２レベルシフト回路に入力される電源電位は、第３電源電圧と第２電源電圧である。
　上記半導体装置を電力変換装置に用いれば、電力変換時における変換効率を向上するができる。
実施例１に係る半導体装置のブロック図である。 実施例１に係るレベルシフト回路の回路図である。 実施例１に係る遅延回路の回路図である。 実施例１に係る半導体装置の動作タイミングを示す図である。 実施例２に係る電力変換装置の構成を示す概略図である。 実施例２に係る電力変換装置のスイッチ素子および還流ダイオードをパワーモジュールに実装した平面図である。 実施例３に係る電力変換装置の構成を示す概略図である。 実施例４に係るＳｉＣ－ＭＯＳＦＥＴの概略構成を示す平面図である。 実施例４に係るＳｉＣ－ＭＯＳＦＥＴの概略構成を示す断面図である。 図８Ｂにおけるアクティブ素子領域内の各要素トランジスタの構成例を示す断面図である。 図９Ａの変形例の構成例を示す断面図である。 実施例４に係るＳｉＣ－ＭＯＳＦＥＴをパッケージに実装した平面図である。 実施例４に係るＳｉＣ－ＭＯＳＦＥＴをパッケージに実装した断面図である。 実施の形態に係る半導体装置を説明する図である。
　図１１は実施の形態に係る半導体装置を説明する図である。
  実施の形態に係る半導体装置１１０は、電力変換装置１０１に用いられる。電力変換装置１０１は、第１電源電圧（ＶＰＰ）にドレインＤ１が接続される第１スイッチ素子ＳＷ１と第２電源電圧（ＶＳＳ）にソースＳ２が接続される第２スイッチ素子ＳＷ２を有する。第１スイッチ素子ＳＷ１のソースＳ１と第２スイッチ素子ＳＷ２のドレインＤ２が電気的に接続される。半導体装置１１０は、第１スイッチ素子ＳＷ１を駆動する第１駆動回路１１２Ｈと、第２スイッチ素子ＳＷ２を駆動する第２駆動回路１１２Ｌと、第１レベルシフト回路１０４Ｈと、第２レベルシフト回路１０４Ｌと、を具備する。第１レベルシフト回路１０４Ｈは、入力される信号（ＩＵ）の電圧レベルを第１駆動回路１１２Ｈのために変換して信号（ＯＵ）を出力し、第２レベルシフト回路１０４Ｌは、入力される信号（ＩＤ）の電圧レベルを第２駆動回路１１２Ｌのために変換して信号（ＯＤ）を出力し、第１駆動回路１１２Ｈは、第１スイッチ素子ＳＷ１のソース電位（ＶＳ）を基準として所定の電位だけ高電位の第３電源電圧（ＶＢ）と、ソース電位（ＶＳ）と、に接続される。第２駆動回路ＳＷ２は、第２電源電圧（ＶＳＳ）を基準として所定の電位だけ高電位の第４電源電圧（ＶＣＣ）と第２電源電圧（ＶＳＳ）と、に接続される。第１レベルシフト回路１０４Ｈ及び第２レベルシフト回路１０４Ｌに入力される電源電位は、第３電源電圧（ＶＢ）と第２電源電圧（ＶＳＳ）である。
　半導体装置１０１は、デッドタイムを微調整するための遅延回路１０７を含むのが好ましい。遅延回路１０７は第２レベルシフト回路１０４Ｌと第２駆動回路１１２Ｌとの間に配置するのがより好ましい。また、遅延回路１０７は複数の遅延時間を生成する回路を有し、外部入力信号を用いて前記複数の遅延時間を選択するようにされるのがより好ましい。
　なお、電力変換装置１０１には、第１スイッチ素子ＳＷ１に並列に接続される第１還流ダイオードＤｉ１と第２スイッチ素子ＳＷ２に並列に接続される第２還流ダイオードＤｉ２が含まれる。
　実施の形態に係る半導体装置１１０を電力変換装置１０１に用いることによって、デッドタイムを最適化することができ、電力変換時における変換効率を向上するができる。
　以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
　さらに、以下の実施例において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施例において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　なお、実施例では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。
　以下、実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
　以下図１から図４により第一の実施例である半導体装置について説明する。
  図１は実施例１に係る半導体装置のブロック図である。半導体装置１０は、ゲート駆動制御回路（ＧＤＣＴＬ）１１と上アーム用のゲート駆動回路（Ｇ／Ｄ）１２Ｈと下アーム用のゲート駆動回路（Ｇ／Ｄ）１２Ｌを有する。半導体装置１０は、Ｓｉ、ＳｉＣ、ＧａＮなどを用いたパワーデバイスで構成されるスイッチ素子を駆動する半導体装置である。半導体装置１０は、１つのＳｉ基板または複数のＳｉ基板上に形成される。なお、図示していないが、半導体装置１０は、後述するセンス用端子からの電流を受けてスイッチ素子の電流を監視する回路も有する。
　半導体装置１０の構成と動作について、以下説明する。
  （ａ）信号入力
  端子Ａ１に入力されるハイ側入力信号（ＨＩＮ）がアサートされると、ハイ側シュミットトリガ回路１Ｈを介してハイ側レベルシフト回路（ＶＤＤ／ＶＣＣ　ＬＥＶＥＬ　ＳＨＩＦＴ）２Ｈによる電圧レベル変換が行われる。ハイ側シュミットトリガ回路１Ｈ及び抵抗Ｒ１は、ＨＩＮが揺らいだ場合においても、安定した出力レベルをハイ側レベルシフト回路２Ｈに転送するための回路である。なおハイ側レベルシフト回路２ＨはＨＩＮの出力レベルを端子Ａ１１に印加される低電圧側電源レベル（ＶＣＣ）（例えば１５Ｖ等）に変換する。ハイ側シュミットトリガ回路１Ｈは、端子Ａ３に印加される電源電圧（ＶＤＤ）及び端子Ａ４に印加される低電圧側ソースレベル（ＶＳＳ）で動作する。端子Ａ２に入力されるロウ側入力信号（ＬＩＮ）がアサートされると、ロウ側シュミットトリガ回路１Ｌを介してロウ側レベルシフト回路（ＶＤＤ／ＶＣＣ　ＬＥＶＥＬ　ＳＨＩＦＴ）２Ｌによる電圧レベル変換が行われる。ロウ側シュミットトリガ回路１Ｌ及び抵抗Ｒ２は、ＬＩＮが揺らいだ場合においても、安定した出力レベルをロウ側レベルシフト回路２Ｌに転送するための回路である。なおロウ側レベル変換回路２ＬはＬＩＮの出力レベルを低電圧側電源レベル（ＶＣＣ）に変換する。ロウ側シュミットトリガ回路１Ｌは、端子Ａ３に印加される電源電圧（ＶＤＤ）及び端子Ａ４に印加される低電圧側ソースレベル（ＶＳＳ）で動作する。
　（ｂ）ワンショットパルス生成回路
  ワンショットパルス生成回路（ＰＵＬＳＥ　ＧＥＮ）３は、ハイ側レベルシフト回路２Ｈの出力の立上りと立下りでそれぞれワンショットパルス信号（ＩＵ０、ＩＵ１）を生成する。また、ワンショットパルス生成回路３は、ロウ側レベルシフト回路２Ｌの出力の立上りと立下りでそれぞれワンショットパルス信号（ＩＤ０、ＩＤ１）を生成する。ワンショットパルス生成回路３は、端子Ａ１１に印加される低電圧側電源レベル（ＶＣＣ）及び端子Ａ４に印加される低電圧側ソースレベル（ＶＳＳ）で動作する。
　（ｃ）ハイ側の制御信号生成
  ハイ側高電圧レベルシフト回路（ＬＶＳＵ）４Ｈは、ワンショットパルス信号（立上り用（ＩＵ０）/立下り用（ＩＵ１））の出力レベルを端子Ａ８に印加される高電圧側電源レベル（ＶＢ）と端子Ａ１０に印加される低電圧側ソースレベル（ＶＳＳ）のレベルに変換する。高電圧側電源レベル（ＶＢ）は、上アーム用のゲート駆動回路１２Ｈの高電圧側ソースレベル（ＶＳ）を基準に、例えば１５Ｖ等を加えた電圧（ＶＳ＋１５Ｖ）に設定され、ゲート駆動回路（Ｇ／Ｄ）１２Ｈの高電圧側電源電圧となる。ハイ側高電圧レベルシフト回路４Ｈの詳細については、後述する。
　ハイ側高電圧レベルシフト回路４Ｈの出力信号（ＯＵ０、ＯＵ１）は、ハイ側パルスフィルタ（ＰＵＬＳＥ　ＦＩＬＴＥＲ）５Ｈを介してハイ側ＲＳラッチ回路６Ｈに入力される。ハイ側高電圧レベルシフト回路４Ｈからのワンショットパルス信号（立上り用）（ＯＵ０）はハイ側ＲＳラッチ回路６Ｈのセット入力となり、ハイ側高電圧レベルシフト回路４Ｈからのワンショットパルス信号（立下り用）（ＯＵ１）はハイ側ＲＳラッチ回路６Ｈのリセット入力となる。この際に、パルスフィルタ５Ｈは、既定の制御信号以外の不定は信号を除去する。
　ハイ側ＲＳラッチ回路６Ｈの出力信号を上アーム用のゲート駆動回路１２Ｈに転送する。ゲート駆動回路１２Ｈはハイ側ＲＳラッチ回路６Ｈの出力信号を入力として動作し、上アームスイッチ用制御信号（ＨＯ）を端子Ａ９に出力する。ここで、／Ｒ（リセット入力）、／Ｓ（セット入力）、／Ｑ（出力）はアクティブ・ロウ（Active Low）を示している。すなわち、ロウレベルの信号で活性化される。
　ハイ側電圧検出保護回路（ＵＶ　ＤＥＴＥＣＴ）８Ｈは、高電圧側電源レベル（ＶＢ）を監視し、高電圧側電源レベル（ＶＢ）が低下した際にハイ側ＲＳラッチ回路６Ｈにリセット入力を行い、上アーム用のゲート駆動回路１２Ｈ等を介してスイッチ素子の保護を図る。上アーム用のゲート駆動回路１２Ｈは、入力信号がロウレベルのとき、ハイレベルの上アームスイッチ用制御信号（ＨＯ）を出力し、入力信号がハイレベルのとき、ロウレベルの上アームスイッチ用制御信号（ＨＯ）を出力する。
　ハイ側パルスフィルタ５Ｈ、ハイ側ＲＳラッチ回路６Ｈ、ハイ側電圧検出保護回路８Ｈおよび上アーム用のゲート駆動回路１２Ｈは、端子Ａ８に印加される高電圧側電源レベル（ＶＢ）及び端子Ａ１０に印加される高電圧側ソースレベル（ＶＳ）で動作する。
　（ｄ）ロウ側の制御信号生成
  ロウ側高電圧レベルシフト回路（ＬＶＳＤ）４Ｌは、ワンショットパルス信号（立上り用（ＩＤ０）/立下り用（ＩＤ１））の出力レベルを高電圧側電源レベル（ＶＢ）と低電圧側ソースレベル（ＶＳＳ）に変換する。ロウ側高電圧レベルシフト回路４Ｌの詳細については、後述する。
　ロウ側高電圧レベルシフト回路４Ｌの出力信号（ＯＤ０、ＯＤ１）は、ロウ側パルスフィルタ（ＰＵＬＳＥ　ＦＩＬＴＥＲ）５Ｌを介してロウ側ＲＳラッチ回路６Ｌに入力される。ロウ側高電圧レベルシフト回路４Ｌからのワンショットパルス信号（立上り用）（ＯＤ０）はロウ側ＲＳラッチ回路６Ｌのセット入力となり、ロウ側高電圧レベルシフト回路４Ｌからのワンショットパルス信号（立下り用）（ＯＤ１）はロウ側ＲＳラッチ回路６Ｌのリセット入力となる。この際に、ロウ側パルスフィルタ５Ｌは、既定の制御信号以外の不定は信号を除去する。
　遅延回路（ＤＥＬＡＹ）７は、ロウ側ＲＳラッチ回路６Ｌの出力信号（Ｄｉｎ）を入力として動作し、下アーム用のゲート駆動回路１２Ｌにその出力信号を転送する。ゲート駆動回路１２Ｌは遅延回路７の出力信号（Ｄｏｕｔ）を入力として動作し、下アームスイッチ用制御信号（ＬＯ）を端子Ａ１２に出力する。ここで、／Ｒ（リセット入力）はアクティブ・ロウ（Active Low）を、Ｓ（セット入力）、Ｑ（出力）はアクティブ・ハイ（Active High）を示している。
　ロウ側電圧検出保護回路（ＵＶ　ＤＥＴＥＣＴ）８Ｌは、低電圧側電源レベル（ＶＣＣ）を監視し、低電圧側電源レベル（ＶＣＣ）が低下した際にロウ側ＲＳラッチ回路６Ｌにリセット入力を行い、また論理積回路９の出力をロウレベルにして、下アーム用のゲート駆動回路１２Ｌ等を介してスイッチ素子の保護を図る。下アーム用のゲート駆動回路１２Ｌは、入力信号がハイレベルのとき、ハイレベルの下アームスイッチ用制御信号（ＬＯ）を出力し、入力信号がロウレベルのとき、ロウレベルの下アームスイッチ用制御信号（ＬＯ）を出力する。
　遅延回路７はロウ側ＲＳラッチ回路６Ｌの出力信号を遅延させて後段の論理積回路９にその出力信号を転送するもので、上下アームのスイッチ素子が同時にオンしないための所謂デッドタイム時間を調整する。なお遅延回路７の回路構成は特に限定されないが、例えば複数段のＣＭＯＳ反転回路等によって構成すればよい。遅延回路７の詳細については、後述する。
　ロウ側パルスフィルタ５Ｌ、ロウ側ＲＳラッチ回路６Ｌ、遅延回路７、ロウ側電圧検出保護回路８Ｌおよび下アーム用のゲート駆動回路１２Ｌは、端子Ａ１１に印加される低電圧側電源レベル（ＶＣＣ）及び端子Ａ４に印加される高電圧側ソースレベル（ＶＳＳ）で動作する。
　（ｅ）高電圧レベルシフト回路
  図２は、ハイ側高電圧レベルシフト回路（ＬＶＳＵ）及びロウ側高電圧レベルシフト回路（ＬＶＳＤ）の回路構成を示す一例である。ハイ側高電圧レベルシフト回路４Ｈ、及びロウ側高電圧レベルシフト回路４Ｌは、複数の高耐圧ＮＭＯＳトランジスタＮＭと複数の抵抗Ｒから構成される。
　ハイ側高電圧レベルシフト回路４Ｈを構成する高耐圧ＮＭＯＳトランジスタＮＭ１、ＮＭ２のソースは低電圧側ソースレベル（ＶＳＳ）に接続される。また抵抗Ｒ３、Ｒ４は、高電圧側電源レベル（ＶＢ）と出力ノードＮ１、Ｎ２に接続される。上アーム側のゲート駆動回路１２Ｈの立上り信号は、ワンショットパルス生成回路３からの出力信号であるＩＵ０がハイ側高電圧レベルシフト回路４Ｈに入力されることで生成される。出力ノードＮ１，Ｎ２は高電位（例えば３００Ｖ程度）で動作する場合があるが、高耐圧ＮＭＯＳトランジスタＮＭ１、ＮＭ２を適用することで、素子が破壊されることなくゲート駆動信号が正常に生成される。上アーム側のゲート駆動回路１２Ｈの立下り信号についても同様であり、高電圧レベルシフト回路４Ｈに、ワンショットパルス生成回路３からの制御信号であるＩＵ１が入力されることで、立下り信号が生成される。
　また、ロウ側高電圧レベルシフト回路４Ｌを構成する高耐圧ＮＭＯＳトランジスタＮＭ３、ＮＭ４のドレインは高電圧側電源レベル（ＶＢ）に接続され、抵抗Ｒ５、Ｒ６は低電圧側ソースレベル（ＶＳＳ）に接続される。また高耐圧ＮＭＯＳトランジスタＮＭ３、ＮＭ４のソース側は、出力ノードＮ３，Ｎ４に接続される。ハイ側高電圧レベルシフト回路４Ｈと同様に、下アーム側のゲート駆動回路１２Ｌの立上り信号は、ワンショットパルス生成回路３からの出力信号であるＩＤ０がロウ側高電圧レベルシフト回路４Ｌに入力されることで生成される。出力ノードＮ３は高耐圧ＮＭＯＳトランジスタＮＭ３がソースフォロアーモードで動作するため、下アーム側のゲート駆動回路１２Ｌの低電圧側電源レベル（ＶＣＣ）とほぼ同程度に上昇し、そのハイレベル信号が後段の回路に入力され、下アーム側のゲート駆動回路１２Ｌの立上り信号となる。下アーム側のゲート駆動回路１２Ｌの立下り信号についても同様であり、高電圧レベルシフト回路４Ｌに、ワンショットパルス生成回路３からの制御信号であるＩＤ１が入力されることで、立下り信号が生成される。
　なお、ハイ側高電圧レベルシフト回路４Ｈ、及びロウ側高電圧レベルシフト回路４Ｌに入力される電源電位は、高電圧側電源レベル（ＶＢ）、低電圧側ソースレベル（ＶＳＳ）である。
　以上のような構成にすることで、ハイ側高電圧レベルシフト回路４Ｈとロウ側高電圧レベルシフト回路４Ｌが同じ電源レベルで動作することができるため、レベルシフト回路の遅延時間のプロセス・電圧・温度依存性は、ハイ側とロウ側で同等にできる。言い換えれば、設計したデッドタイム時間ｔｄｅ０が確実に確保できるため、デッドタイムを最小化することができ、電力変換装置の変換効率を向上することができる。
　なお説明では高電圧レベルシフト回路の高電圧入力レベルはＶＢとしたが、スイッチ素子の高電位電源５４の電圧であるＶＰＰ（図５参照）にしてもよいことは言うまでもない。
　（ｆ）遅延回路
  図３は、図１の遅延回路の回路構成を示している。図４はゲート制御回路及びゲート駆動回路のタイミングチャートを示している。遅延回路７は、所謂ＣＭＯＳ反転回路を多段に接続し、所望の遅延時間（ｔｄｅ０、ｔｄｅ１、ｔｄｅ２）を生成することができる。また遅延時間選択信号（ＴＩ０、ＴＩ１、ＴＩ２）を選択的にハイレベルに設定することで、複数の遅延時間を適宜選択できる。具体的には、遅延回路７は、反転回路を６段接続した遅延生成回路３４と反転回路を４段接続した遅延生成回路３５と反転回路を２段接続した遅延生成回路３６とを有する。遅延時間選択信号（ＴＩ０）がハイレベルのとき、反転論理積（ＮＡＮＤ）回路３１とスリーステートバッファ３７が選択され、信号（Ｄｉｎ）が遅延手段３４によって遅延時間（ｔｄｅ０）だけ遅延して、信号（Ｄｏｕｔ）として出力される。遅延時間選択信号（ＴＩ１）がハイレベルのとき、反転論理積（ＮＡＮＤ）回路３２とスリーステートバッファ３８が選択され、信号（Ｄｉｎ）が遅延手段３５によって遅延時間（ｔｄｅ１）だけ遅延して、信号（Ｄｏｕｔ）として出力される。遅延時間選択信号（ＴＩ２）がハイレベルのとき、反転論理積（ＮＡＮＤ）回路３３とスリーステートバッファ３９が選択され、信号（Ｄｉｎ）が遅延生成回路３６によって遅延時間（ｔｄｅ２）だけ遅延して、信号（Ｄｏｕｔ）として出力される。なお、遅延生成回路を構成する反転回路の数は６段、４段、２段に限定されるものではなく、所望の遅延時間によって変えてもよい。また、遅延生成回路の数は３つに限定されるものではなく、３つより少なくても多くてもよい。図２の高電圧レベルシフト回路４Ｈ、４Ｌに図３の遅延回路を組み合わせた図１のような構成にすることで、設計したデッドタイム（ｔｄｅ０）の微調整をすることができる。すなわち、ハイサイド側及びロウサイド側のスイッチ素子が同時にオンすることを防ぐことができ、デッドタイムを最小化できる。なお、図３では遅延生成回路の構成は簡単な反転回路としたが、反転論理和回路（ＮＯＲ）や反転論理積回路（ＮＡＮＤ）を適宜用いて、ゲート駆動信号の立上り時間を調整するための遅延生成回路と、立下り時間を調整するための遅延生成回路を作り分け、遅延時間選択信号（ＴＩ０、ＴＩ１、ＴＩ２）と同様な選択信号を用いることで、所望の遅延時間を自由に設計できることは言うまでもない。
　（ｇ）回路動作
  以上説明した回路の動作波形の一例を図４に示した。ハイ側入力信号（ＨＩＮ）の立上りおよび立下りをワンショットパルス生成回路３が検知して、パルス信号である入力信号（ＩＵ０）および入力信号（ＩＵ１）を出力する。同様にロウ側入力信号（ＬＩＮ）の立上りおよび立下りを検知して、パルス信号である入力信号（ＩＤ０）および入力信号（ＩＤ１）を出力する。
　夫々の入力信号（ＩＵ０、ＩＵ１）はハイ側高電圧レベルシフト回路４Ｈを介して適切な電位の出力信号（ＯＵ０，ＯＵ１）に変換される。ここで、出力信号（ＯＵ０，ＯＵ１）は入力信号（ＩＵ０、ＩＵ１）のハイレベルとロウレベルが反転した信号である。その後、出力信号（ＯＵ０，ＯＵ１）は、ハイ側パルスフィルタ５Ｈやハイ側ＲＳラッチ回路６Ｈを経由して、上アーム側のゲート駆動回路１２Ｈを駆動して上アームスイッチ用制御信号（ＨＯ）を出力する。
　夫々の入力信号（ＩＤ０、ＩＤ１）はロウ側高電圧レベルシフト回路４Ｌを介して適切な電位の出力信号（ＯＤ０，ＯＤ１）に変換される。その後、出力信号（ＯＤ０，ＯＤ１）は、ロウ側パルスフィルタ５Ｌやロウ側ＲＳラッチ回路６Ｌを経由して、入力信号（Ｄｉｎ）となる。遅延回路７は、遅延時間（ｔｄｅｌａｙ）だけ遅延した信号（Ｄｏｕｔ）を出力し、下アーム側のゲート駆動回路１２Ｌを駆動して下アームスイッチ用制御信号（ＬＯ）を出力する。
　上アームスイッチ用制御信号（ＨＯ）と下アームスイッチ用制御信号（ＬＯ）のオン・オフのタイミングは、従来技術では図のｔｄ１のように最小化できず、過剰なマージンが発生してしまっていた。しかしながら本実施例の技術を用いれば、遅延回路７によって遅延時間（ｔｄｅｌａｙ）が微調整され、最終的なデッドタイム（ｔｄ０）のように適切に最小化することができる。
　また、遅延回路７の入力信号（Ｄｉｎ）から出力信号（Ｄｏｕｔ）までの遅延生成期間は、上アームスイッチ用制御信号（ＨＯ）がハイレベルからロウレベルに遷移するタイミングや、ロウレベルからハイレベルに遷移するタイミングをさけるとよい。上アーム用制御信号（ＨＯ）が遷移するときは、高電圧側電源レベル（ＶＢ）と高電圧側ソースレベル（ＶＳ）に接続されるスイッチ素子（主スイッチ）がオン・オフ動作する。この結果、遅延回路７の動作電源レベルにノイズが流入し、その電位が揺らぐ可能性がある。その結果、遅延回路７が所望の遅延時間で動作しないおそれがある。このために図１に示すように、遅延回路７をロウ側高電圧レベルシフト回路４Ｌより後段で、下アーム側のゲート駆動回路１２Ｌより前に配置するとよい。遅延回路７は下アーム側のゲート駆動回路１２Ｌにできるだけ近い位置に配置するのが好ましい。遅延回路７をロウ側高電圧レベルシフト回路４Ｌと下アーム側のゲート駆動回路１２Ｌの間に配置することで、遅延回路７の動作電源電位が安定する、言い換えれば、上アームスイッチ用制御信号（ＨＯ）が遷移するタイミングを避けて所望の遅延時間を生成できる。すなわちデッドタイムを適切に最小化することができる。
　図５は、実施例２に係る電力変換装置の構成を示す概略図である。電力変換装置５１は、実施例１の半導体装置１０（ゲート駆動回路１２Ｈ、１２Ｌ及びゲート駆動制御回路１１）を用いた三相インバータ装置５２とモータ等の負荷回路（ＬＯＡＤ）５３と電源５４と容量Ｃ０を有する。図５において、スイッチ素子ＳＷｕ，ＳＷｖ，ＳＷｗ，ＳＷｘ，ＳＷｙ，ＳＷｚのそれぞれは、ｎチャネル型のＳｉＣ－ＭＯＳＦＥＴであり、ソース・ドレイン間には内蔵ダイオード（ボディダイオード）が形成されている。内蔵ダイオードは還流ダイオードとして動作する。また、スイッチ素子ＳＷｕ，ＳＷｖ，ＳＷｗ，ＳＷｘ，ＳＷｙ，ＳＷｚのそれぞれは、ＳｉＣ－ＭＯＳＦＥＴに流れる電流を監視するためのセンス用端子を有している。スイッチ素子ＳＷｕ，ＳＷｖ，ＳＷｗ，ＳＷｘ，ＳＷｙ，ＳＷｚの各ソース・ドレイン間にそれぞれ還流ダイオードＤｉｕ，Ｄｉｖ，Ｄｉｗ，Ｄｉｘ，Ｄｉｙ，Ｄｉｚが接続されている。スイッチ素子ＳＷｕ，ＳＷｖ，ＳＷｗは上アーム側に配置され、スイッチ素子ＳＷｘ，ＳＷｙ，ＳＷｚは下アーム側に配置される。スイッチ素子ＳＷｕ，ＳＷｘはＵ相用、スイッチ素子ＳＷｖ，ＳＷｙはＶ相用、スイッチ素子ＳＷｗ，ＳＷｚはＷ相用である。
　ゲート駆動回路ＧＤｕ，ＧＤｘは、図１に示したような半導体装置１０のうち、それぞれ、スイッチ素子ＳＷｕ，ＳＷｘを制御・駆動する回路部である。ゲート駆動回路ＧＤｖ，ＧＤｙは、半導体装置１０のうち、それぞれ、スイッチ素子ＳＷｖ，ＳＷｙを制御・駆動する回路部である。ゲート駆動回路ＧＤｗ，ＧＤｚは、半導体装置１０のうち、それぞれ、スイッチ素子ＳＷｗ，ＳＷｚを制御・駆動する回路部である。なお、図示は省略しているが、各半導体装置１０には、図１に示したようなゲート駆動制御回路１１のうち上アーム側と下アーム側で共通の回路が付加されている。上アーム側スイッチ素子の一端（ドレインノード）ＰＴと下アーム側スイッチ素子の一端（ソースノード）ＮＴとの間には、直流電源５４とコンデンサＣ０が接続される。ドレインノードＰＴとソースノードＮＴとの間には電圧（ＶＰＰ）が印加されている。各ゲート駆動回路は、対応するスイッチ素子のオン・オフを適宜駆動し、これによって、直流信号となるＶＰＰからそれぞれ位相が異なる三相（Ｕ相、Ｖ相、Ｗ相）の交流信号を生成する。負荷回路５３は、この三相（Ｕ相、Ｖ相、Ｗ相）の交流信号によって適宜制御される。
　ここで、Ｕ相、Ｖ相、Ｗ相のそれぞれのハードスイッチング動作時の詳細動作は実施例１（図４等）と同様である。三相インバータ装置５２では、下アーム側のスイッチ素子ＳＷｘがオフの状態で上アーム側のスイッチ素子ＳＷｕがオン状態に遷移する。この時、スイッチ素子ＳＷｕ、ＳＷｘを駆動するゲート駆動回路やゲート制御回路において、それらがインバータの動作温度に影響を受け、スイッチ素子をオン・オフさせるタイミングがずれる可能性がある。この場合、三相インバータ装置５２の高電位側から低電位側に貫通電流が流れる恐れがあり、発熱等による損失の増加を招く可能性がある。しかしながら、実施例１によるゲート駆動制御回路１１及びゲート駆動回路１２Ｈ、１２Ｌは、デッドタイムを生成する主要な回路であるレベルシフト回路の遅延時間のバラツキが少ない。これにより、上下スイッチ素子のデッドタイムが確実に確保できる。言い換えれば信頼性が高く安定した電力変換動作が実現可能となる。特にこのような三相インバータ装置は、大電力で動作する場合が多く、デッドタイムマージン減少による貫通電流とそれによる損失増加した場合の損害も大きくなり得る。しかしながら本実施例の方式を用いれば、例えばＳｉＣ－ＭＯＳＦＥＴをインバータ装置に応用した際に得られる定常損失削減効果に加え、かつ、適切なデッドタイム最小化が実現できるため、インバータ装置の損失削減が可能になるなど有益な効果が得られる。
　図６は、図５の三相インバータ装置のスイッチ素子および還流ダイオードを実装したパワーモジュールの例を示している。パワーモジュールＰＭは、正側接続端子ＰＴと、負側接続端子ＮＴと、Ｕ相用上アームスイッチ群ＳＷＵ０，ＳＷＵ１と、Ｕ相用下アームスイッチ群ＳＷＸ０,ＳＷＸ１と、Ｕ相用上アーム還流ダイオードＤｉｕと、Ｕ相下アーム還流ダイオードＤｉｘと、を有する。パワーモジュールＰＭは、正側接続端子ＰＴとＵ相用上アームスイッチ群ＳＷＵ０，ＳＷＵ１のドレインパッドとＵ相用上アーム還流ダイオードＤｉｕのカソードが接続される上アームドレイン端子ＵＤを有する。パワーモジュールＰＭは、Ｕ相用上アームスイッチ群ＳＷＵ０，ＳＷＵ１のソースパッドとＵ相用上アーム還流ダイオードＤｉｕのアノードが接続される上アームソース端子ＵＳを有する。パワーモジュールＰＭは、Ｕ相用下アームスイッチ群ＳＷＸ０,ＳＷＸ１のドレインパッドとＵ相下アーム還流ダイオードＤｉｘのカソードが接続される下アームドレイン端子ＸＤを有する。パワーモジュールＰＭは、Ｕ相用下アームスイッチ群ＳＷＸ０,ＳＷＸ１のソースパッドとＵ相下アーム還流ダイオードＤｉｘのアノードが接続される下アームソース端子ＸＳを有する。パワーモジュールＰＭは、上アームソース端子ＵＳと下アームドレイン端子ＸＤを接続する接続端子ＭＵを有する。パワーモジュールＰＭは、ゲート制御端子ＧＳＩＧ０，ＧＳＩＧ１と、センス制御端子ＳＥＳＩＧ０，ＳＥＳＩＧ１と，Ｕ相出力端子Ｕと，Ｖ相出力端子Ｖと，Ｗ相出力端子Ｗを有する。ゲート制御端子ＧＳＩＧ０，ＧＳＩＧ１は、Ｕ相用上アームスイッチ群ＳＷＵ０，ＳＷＵ１およびＵ相用下アームスイッチ群ＳＷＸ０,ＳＷＸ１のゲートパッドと接続される。センス制御端子ＳＥＳＩＧ０，ＳＥＳＩＧ１は、Ｕ相用上アームスイッチ群ＳＷＵ０，ＳＷＵ１のセンスパッドと接続される。Ｕ相出力端子Ｕは下アームドレイン端子ＸＤと接続される。なおＶ相、Ｗ相に関する各素子や端子の説明記号は、Ｕ相の構造と同じである点、図面が煩雑になる点を考慮して説明を省略した。
　図６では、上下アームの各スイッチ素子を４つ並列接続した構成を示している。また４つのスイッチ素子を二つずつに分割した例を示している。このためゲート制御端子とセンス制御端子はＵ相上アームで二つずつ、Ｕ相下アームで二つずつとなる。スイッチ素子二つに一つの制御端子を配置するか、スイッチ素子一つに一つの制御端子を配置するかは、実装する形態によって適宜選択すればよい。例えば図６の場合では、一般的なパワーモジュールＰＭに実装するため、制御端子を多数配置すると駆動回路基板からの配線数が増加してシステム実装面積を増加させてしまう点、また４つのスイッチ素子を二つずつ左右対称に配置して、制御端子をそれぞれ配置すれば、配線寄生インピーダンスのずれも比較的小さく抑えられる点を鑑み、図のような構成とした。もちろんＵ相上アームのスイッチ素子が８個になった場合においても、それを４分割制御するか、８分割制御するかは、その実装形態を鑑み最適な分割制御を選択すればよい。このように本実施例は、パワーモジュールＰＭの面積増加を最小限に抑えつつ、複数スイッチ素子の駆動タイミングを適宜調整でき、電力変換回路の損失増加を抑えることが可能となる。また実施例１に示したゲート駆動回路及びゲート制御回路を用いれば、実施例１及び実施例２において説明した効果が得られることは言うまでもない。
　図７は、実施例３に係る電力変換装置の構成を示す概略図である。電力変換装置であるＡＣ／ＤＣ電源装置７１は、実施例１のゲート駆動回路及びゲート駆動制御回路を用いたインバータ装置（ＤＣＡＣ）７２と、交流入力（例えばＡＣ　２００Ｖ）をラインフィルタ（ＬＩＮＦＩＬ）７３にてノイズを除去し、整流回路（例えばダイオードブリッジおよび出力コンデンサ）（ＲＣＴ）７４を介してＡＣ電圧をＤＣ電圧に変換（ＡＣ／ＤＣ）する。次いで、昇圧回路（ＰＦＣ）７５にてＤＣレベルを例えば約４００Ｖまで昇圧する。ここで、昇圧回路７５は、コイルＬ、チョッパーダイオードＤｉ、メインスイッチ素子Ｑ１（２並列）、メインスイッチ用駆動回路ＧＤＲ、安定化コンデンサＣ１で構成される。なお昇圧回路７５の制御方法は一般的な制御方法のためここでは説明を省略する。
　続いて、昇圧回路７５からの約４００ＶのＤＣレベルをインバータ装置７２にてＡＣレベルに変換し、トランスＴＲにてＡＣ／ＡＣ変換（例えばＡＣ４００Ｖ→ＡＣ１０Ｖ）する。そして、トランスＴＲの二次コイル側から得られるＡＣ信号を、ＡＣ／ＤＣ変換回路（ＡＣＤＣ）７６にて例えばＤＣ１０Ｖ、ＤＣ１００Ａ等に変換して出力する。ここで、インバータ装置７２は、例えば、４個のスイッチ素子Ｑ２，Ｑ３，Ｑ４，Ｑ５およびそのゲート駆動制御回路（ＧＤＣＴＬ）７７からなる所謂フルブリッジ回路で構成される。なお特に図示しなかったが、スイッチ素子Ｑ２からＱ５のそれぞれは複数個のチップを並列接続した構成としてもよい。このような構成例において、インバータ装置７２のゲート駆動制御回路７７に実施例１の方式（ゲート駆動回路１２及びゲート駆動制御回路１１）を適用することで、低損失な電源装置を実現することが可能になる。
　図８Ａ、図８Ｂは、実施例４に係るＳｉＣ－ＭＯＳＦＥＴの概略構成を示す図である。図８Ａは、ＳｉＣ－ＭＯＳＦＥＴの概略構成を示す平面図であり、図８Ｂは、図８ＡにおけるＡ－Ａ’間の概略構成を示す断面図である。ＳｉＣ－ＭＯＳＦＥＴ８１は、実施例２および実施例３の電力変換装置に用いられるスイッチ素子を構成する。図８Ａに示すように、アクティブ素子領域ＡＣＴの外側にソースパッドＳＰの端辺（端部）が位置し、ソースパッドＳＰの端辺の外側にターミネーション領域ＴＭの端辺（端部）が位置する。言い換えると、ターミネーション領域ＴＭの内側とアクティブ素子領域ＡＣＴの外側との間にセンスパッドＳＥＰの端辺（端部）が位置する。ゲートパッドＧＰ、およびソースパッドＳＰは、ソースパッドＳＰの外側とターミネーション領域ＴＭの内側との間に位置する。図８Ａでは、ゲートパッドＧＰの位置を自由に配置できるため、後述する図１０Ａに示すような実装形態に適用する場合において、ワイヤボンディングの長さを短くすることができる。
　また、図８Ｂに示すように、ＳｉＣ－ＭＯＳＦＥＴ８１は、ＳｉＣ基板ＳＵＢと、ＳｉＣ基板ＳＵＢ上に形成されたドリフト層ＤＦＴと、ドリフト層ＤＦＴの中に形成されたｐ型のベース層８３と、ｐ型のベース層８３の中に形成されたｎ＋型のソース層８４と、ドリフト層ＤＦＴの中に形成されたターミネーション領域ＴＭを有する。ＳｉＣ－ＭＯＳＦＥＴ８１は、ドリフト層ＤＦＴとｐ型のベース層８３とｎ＋型のソース層８４の上に形成されたゲート絶縁膜Ｔｏｘと、ゲート絶縁膜Ｔｏｘ上に形成されたゲート電極ＧＰｍと、ゲート電極ＧＰｍ等の上に形成された層間絶縁膜Ｌａｙ１を有する。ＳｉＣ－ＭＯＳＦＥＴ８１は、層間絶縁膜Ｌａｙ１の上に形成されたソースパッドＳＰと、層間絶縁膜Ｌａｙ１とソースパッドＳＰの上に形成されたシリコン酸化膜（ＳｉＯ２）８２と、ＳｉＣ基板ＳＵＢの裏面側形成されたドレイン電極ＤＲｍを有する。アクティブ素子領域ＡＣＴ内では、ＳｉＣＭＯＳからなる複数の要素トランジスタが形成され、これらが並列に接続されて１個のスイッチ素子となる。すなわち、複数のソース層８４は、図示しない領域でソースパッドＳＰに共通に接続され、複数のゲート電極ＧＰｍも図示しない領域で図８ＡのゲートパッドＧＰに共通に接続される。図８Ｂでは、ターミネーション領域ＴＭをアクティブ素子領域ＡＣＴの周辺に配置することで、チップ内にアクティブ素子領域ＡＣＴを十分に確保でき、オン電流を大きくとることができる、すなわちオン抵抗を小さくできる利点がある。
　＜変形例＞
　図９Ａ、図９Ｂは、ＳｉＣ－ＭＯＳＦＥＴの断面構造を示す図である。図９Ａは、図８Ｂにおけるアクティブ素子領域内の各要素トランジスタの構成例を示す断面図であり、図９Ｂは、図９Ａの変形例を示す断面図である。まず、図９Ｂでは、トレンチ構造を有する１個の縦型ＳｉＣ－ＭＯＳＦＥＴ８１Ａが示されている。ソース電極ＳＰｍに接続されたｎ＋型の領域となるソース層８４は、ｐ型の領域となるベース層８３内に形成されるチャネルを介してドリフト層ＤＦＴに接続される。ドリフト層ＤＦＴは、例えばｎ－型の領域であり、耐圧を確保する役目を担う。ＳｉＣ基板ＳＵＢは、例えばｎ＋型の領域であり、ＳｉＣ基板ＳＵＢにドレイン電極ＤＲｍが接続される。
　このようなトレンチ構造の場合、ベース層８３で挟まれたｎ型半導体領域である所謂ＪＦＥＴ領域が存在しないため、ＳｉＣ－ＭＯＳＦＥＴ全体のオン抵抗が下げられるという利点がある。言い換えれば、実施例１による半導体装置（ゲート駆動回路およびゲートドライバ制御回路）と組み合わせて利用することで、より損失の少ない電力変換システムが実現できる。ＳｉＣ－ＭＯＳＦＥＴ８１Ａは、実施例２および実施例３の電力変換装置に用いられるスイッチ素子を構成するようにしてもよい。
　一方、図９Ａでは、トレンチ構造を有さない、所謂ＤＭＯＳ（Double Diffusion Metal Oxide Semiconductor）タイプのＳｉＣ－ＭＯＳＦＥＴ８１が示されている。この場合、素子構造が簡素でありトレンチ構造タイプのＳｉＣ－ＭＯＳＦＥＴ８１Ａに比べて製造コストが低くできるという利点がある。
　図１０Ａ、図１０Ｂは、実施例４に係るＳｉＣ－ＭＯＳＦＥＴをパッケージに実装した図である。図１０Ａは、平面図であり、図１０Ｂは、図１０Ａのａ－ａ’間の断面図である。図１０Ａおよび図１０Ｂの例では、パッケージ内の金属板ＰＬＴ上にＳｉＣ－ＭＯＳＦＥＴ８１（８１Ａ）を搭載している。ＳｉＣ－ＭＯＳＦＥＴ８１（８１Ａ）のドレイン電極ＤＲｍは金属板ＰＬＴを経由してドレイン端子ＤＴに接続され、ソースパッドＳＰはソース端子ＳＴに、ゲートパッドＧＰはゲート端子ＧＴに、それぞれボンディングワイヤＷｓｍ，Ｗｇｍ等を用いて接続される。ＳｉＣ－ＭＯＳＦＥＴ８１（８１Ａ）およびボンディングワイヤＷｓｍ，Ｗｇｍ等は樹脂８３で封止される。なお、図１０Ｂでは、便宜上、ａ－ａ’がＷｇｍに沿うと共に、ＤＴにも沿うものと仮定して図示を行っている。
　このようなチップの配置と接続構成とすることで、ＳｉＣ－ＭＯＳＦＥＴ８１（８１Ａ）のゲートパッドＧＰに接続されているボンディングワイヤＷｇｍの長さ、ソースパッドＳＰに接続されているボンディングワイヤＷｓｍの長さを短くできる。すなわちボンディングワイヤの寄生インダクタンスやワイヤによる寄生抵抗（オン抵抗成分）を小さくできる。このためスイッチング時のノイズを小さく抑えることができ、過剰な電位がＳｉＣ－ＭＯＳＦＥＴ８１（８１Ａ）にバイアスされないようにできる。さらに、本実施例ではチップを平面的に配置するため、ＳｉＣ－ＭＯＳＦＥＴ８１（８１Ａ）のチップ面積を自由に設計できる。このため低オン抵抗の設計やオン電流密度の設計も容易となり、より多様な仕様のパワー半導体チップが実現できる。
　以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
　例えば図５においては、スイッチ素子と還流ダイオードを論理的に一つのスイッチとしてインバータ装置を構築した例を示したが、外付けのダイオード（例えばＳｉＣショットキーダイオード）を還流用に利用せず、ＳｉＣ－ＭＯＳＦＥＴだけで構成してもよい。この場合、通常だと還流電流がＳｉＣ－ＭＯＳＦＥＴの内蔵ダイオードを流れるが、実施例１のゲート駆動回路及びゲート制御回路を用いれば、デッドタイムが最小化できるので、内蔵ダイオードに流れる還流電流の総合計時間が短くできる。還流電流がＳｉＣ－ＭＯＳＦＥＴの内蔵ダイオードを流れる時間が短くできるため、ＳｉＣ－ＭＯＳＦＥＴの長期信頼性を改善し、ＳｉＣ－ＭＯＳＦＥＴのスイッチ素子としての寿命を長くでき、電力変換装置の高信頼化が実現できるとい利点も得られる。
　また、各スイッチ素子は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）に限らず、ガリウムナイトライド（ＧａＮ）等の化合物デバイスを用いてもよい。化合物材料をインバータ装置等のスイッチ素子として用いた場合、実施例１の半導体装置と組み合わせて利用することでインバータ装置の損失を低減できることは言うまでもない。また、実施例１の半導体装置を用いた電力変換装置は、様々な用途の電力システムに適用して同様の効果が得られることは言うまでもない。代表的には、エアコンのインバータ装置、サーバー電源のＤＣ／ＤＣコンバータ、太陽光発電システムのパワーコンディショナー、ハイブリッド車・電気自動車のインバータ装置などが挙げられる。
１Ｈ・・・ハイ側シュミットトリガ回路
１Ｌ・・・ロウ側シュミットトリガ回路
２Ｈ・・・ハイ側レベルシフト回路
２Ｌ・・・ロウ側レベルシフト回路
３・・・ワンショットパルス発生回路
４Ｈ・・・ハイ側高電圧レベルシフト回路
４Ｌ・・・ロウ側高電圧レベルシフト回路
５Ｈ・・・ハイ側パルスフィルタ
５Ｌ・・・ロウ側パルスフィルタ
６Ｈ・・・ハイ側ＲＳラッチ回路
６Ｌ・・・ロウ側ＲＳラッチ回路
７・・・遅延回路
８Ｈ・・・ハイ側電圧検出保護回路
８Ｌ・・・ロウ側電圧検出保護回路
９・・・論理積回路
１０・・・半導体装置
１１・・・ゲート駆動制御回路
１２Ｈ・・・上アーム用ゲート駆動回路
１２Ｌ・・・下アーム用ゲート駆動回路
１０１・・・電力変換装置
１０４Ｈ・・・第１レベルシフト回路
１０４Ｌ・・・第２レベルシフト回路
１０７・・・遅延回路
１１０・・・半導体装置
１１２Ｈ・・・第１駆動回路
１１２Ｌ・・・第２駆動回路
ＳＷ１・・・第１スイッチ素子
ＳＷ２・・・第２スイッチ素子

Claims (15)

  1. 　第１電源電圧にドレインが接続される第１スイッチ素子と第２電源電圧にソースが接続される第２スイッチ素子を有し、前記第１スイッチ素子のソースと前記第２スイッチ素子のドレインが電気的に接続される電力変換装置に用いられる半導体装置であって、
    　前記第１スイッチ素子を駆動する第１駆動回路と、
    　前記第２スイッチ素子を駆動する第２駆動回路と、
    　第１レベルシフト回路と、
    　第２レベルシフト回路と、
    を具備し、
    　前記第１駆動回路は、前記第１スイッチ素子のソース電位を基準として所定の電位だけ高電位の第３電源電圧と、前記ソース電位と、に接続され、
    　前記第２駆動回路は、前記第２電源電圧を基準として所定の電位だけ高電位の第４電源電圧と、前記第２電源電圧と、に接続され、
    　前記第１レベルシフト回路は、入力される信号の電圧レベルを前記第１駆動回路のために変換して出力するようにされ、
    　前記第２レベルシフト回路は、入力される信号の電圧レベルを前記第２駆動回路のために変換して出力するようにされ、
    　前記第１レベルシフト回路及び前記第２レベルシフト回路に入力される電源電位は、前記第３電源電圧と前記第２電源電圧である、
    半導体装置。
  2. 　請求項１において、
    　デッドタイムを微調整するための遅延回路を含む、
    半導体装置。
  3. 　請求項２において、
    　前記遅延回路は前記第２レベルシフト回路と前記第２駆動回路との間に配置される、
    半導体装置。
  4. 　請求項２において、
    　前記遅延回路は複数の遅延時間を生成する回路を有し、外部入力信号を用いて前記複数の遅延時間を選択するようにされる、
    半導体装置。
  5. 　第１電源電圧にドレインが接続される第１スイッチ素子と、
    　第２電源電圧にソースが接続される第２スイッチ素子と、
    　半導体装置と、
    を具備し、
    　前記第１スイッチ素子とのソースと前記第２スイッチ素子のドレインが電気的に接続され、
    　前記半導体装置は、前記第１スイッチ素子を駆動する第１駆動回路と、前記第２スイッチ素子を駆動する第２駆動回路と、第１レベルシフト回路と、第２レベルシフト回路と、デッドタイムを微調整するための遅延回路と、を有し、
    　前記第１駆動回路は、前記第１スイッチ素子のソース電位を基準として所定の電位だけ高電位の第３電源電圧と、前記ソース電位と、に接続され、
    　前記第２駆動回路は、前記第２電源電圧を基準として所定の電位だけ高電位の第４電源電圧が接続され、
    　前記第１レベルシフト回路は、入力される信号の電圧レベルを前記第１駆動回路のために変換して出力するようにされ、
    　前記第２レベルシフト回路は、入力される信号の電圧レベルを前記第２駆動回路のために変換して出力するようにされ、
    　前記第１レベルシフト回路及び前記第２レベルシフト回路に入力される電源電位は、前記第３電源電圧と前記第２電源電圧である、
    電力変換装置。
  6. 　請求項５において、
    　前記遅延回路は前記第２レベルシフト回と前記第２駆動回路との間に配置される、
    電力変換装置。
  7. 　請求項５において、
    　前記遅延回路は複数の遅延時間を生成する回路を有し、外部入力信号を用いて前記複数の遅延時間を選択するようにされる、
    電力変換装置。
  8. 　請求項５において、
    　前記第１スイッチング素子および第２スイッチング素子のそれぞれと並列接続された第１の還流ダイオードおよび第２の還流ダイオードを有し、
    　前記第１および第２の還流ダイオードと前記第１スイッチング素子と第２スイッチング素子とを１つのパワーモジュールで構成するようにされる、
    電力変換装置。
  9. 　請求項５において、
    　前記第１スイッチ素子及び前記第２スイッチ素子はシリコン、シリコンカーバイド、もしくはガリウムナイトライドである、
    電力変換装置。
  10. 　請求項９において、
    　前記第１スイッチ素子及び前記第２スイッチ素子は前記シリコンカーバイドを用いたＭＯＳＦＥＴであり、
    　前記電力変換装置は、前記第１スイッチ素子及び前記第２スイッチ素子の内蔵ダイオードを還流ダイオードとして用いるインバータ装置である、
    電力変換装置。
  11. 　第１電源電圧にドレインが接続される第１スイッチ素子と、
    　第２電源電圧にソースが接続される第２スイッチ素子と、
    　前記第１スイッチ素子を駆動する第１駆動回路と、
    　前記第２スイッチ素子を駆動する第２駆動回路と、
    　第１レベルシフト回路と、
    　第２レベルシフト回路と、
    　デッドタイムを微調整するための遅延回路と、
    を具備し、
    　前記第１スイッチ素子のソースと前記第２スイッチ素子のドレインが電気的に接続され、
    　前記第１駆動回路は、前記第１スイッチ素子のソース電位を基準として所定の電位だけ高電位の第３電源電圧と、前記ソース電位とを用いて動作し、
    　前記第２駆動回路は、前記第２電源電圧を基準として所定の電位だけ高電位の第４電源電圧とを用いて動作し、
    　前記第１レベルシフト回路は、前記第１駆動回路のために電圧レベルを変換するようにされ、
    　前記第２レベルシフト回路は、前記第２駆動回路のために電圧レベルを変換するようにされ、
    　前記第１レベルシフト回路及び前記第２レベルシフト回路に入力される電源電位は、前記第３電源電圧と前記第２電源電圧であり、
    　前記第１レベルシフト回路及び前記第２レベルシフト回路に制御信号が入力されることで、前記第２電源電圧と前記第３電源電圧を用いて、前記第１駆動回路及び前記第２駆動回路の動作電圧を生成する、
    電力変換装置。
  12. 　請求項１１において、
    　前記遅延回路は前記第２レベルシフト回と前記第２駆動回路との間に配置される、
    電力変換装置。
  13. 　請求項１１において、
    　前記遅延回路は複数の遅延時間を生成する手段を有し、外部入力信号を用いて前記複数の遅延時間を選択するようにされる、
    電力変換装置。
  14. 　請求項１１において、
    　前記第１スイッチング素子に並列接続された第１の還流ダイオードと、前記第２スイッチング素子に並列接続された第２の還流ダイオードと、を有する、
    電力変換装置。
  15. 　請求項１１において、
    　前記第１スイッチ素子及び前記第２スイッチ素子はシリコンカーバイドを用いたＭＯＳＦＥＴであり、
    　前記電力変換装置は、前記第１スイッチ素子及び前記第２スイッチ素子の内蔵ダイオードを還流ダイオードとして用いるインバータ装置である、
    電力変換装置。
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