JP2002152023A

JP2002152023A - 駆動回路

Info

Publication number: JP2002152023A
Application number: JP2000343314A
Authority: JP
Inventors: Kiyoto Watabe; 毅代登渡部
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-11-10
Filing date: 2000-11-10
Publication date: 2002-05-24

Abstract

(57)【要約】【課題】フィルタリング機能に依存することなくｄｖ
／ｄｔ過渡信号及び突発的ノイズに対する誤動作防止が
施された、スイッチングデバイスの駆動回路を得る。【解決手段】ＲＳラッチ１８１をＮＡＮＤゲートＧ１
１，Ｇ１２によって構成し、ＮＡＮＤゲートＧ１１にお
いて、セット側インバータ３１の出力をゲートに受ける
ＮＭＯＳトランジスタ４０のソースを高圧側浮遊供給オ
フセット電圧ＶＳに直接接続し、ＮＡＮＤゲートＧ１２
において、リセット側インバータ３２の出力をゲートに
受けるＮＭＯＳトランジスタ３５のソースをＮＭＯＳト
ランジスタ３５を介して高圧側浮遊供給オフセット電圧
ＶＳに接続する。このため、バックゲート効果によって
ＮＭＯＳトランジスタ３５はＮＭＯＳトランジスタ４０
に比べて閾値電圧が高く設定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はインバータ装置等
を駆動する駆動回路に関し、特にその誤動作防止に関す
る。

【０００２】

【従来の技術】図８は従来の２チャネルパワーデバイス
の駆動回路を示す説明図である。同図に示すように、高
圧側制御入力ＨＩＮ及び低圧側制御入力ＬＩＮはシュミ
ットトリガ（回路）１及び２に付与される。シュミット
トリガ１の出力はインバータ３の入力及びＮＡＮＤゲー
ト４の一方入力に接続され、シュミットトリガ２の出力
はＮＡＮＤゲート４の他方入力及びインバータ５の入力
に接続される。

【０００３】ＮＡＮＤゲート４の出力はインバータ６の
入力に接続され、インバータ３及び６の出力はＮＯＲゲ
ート７の一方入力及び他方入力にそれぞれ接続され、イ
ンバータ６及び５の出力はＮＯＲゲート８の一方入力及
び他方入力にそれぞれ接続される。ＮＯＲゲート７及び
８の出力はレベルシフト回路９及び１０にそれぞれ付与
される。レベルシフト回路９及び１０は５Ｖ程度の論理
供給電圧ＶＤＤを１５Ｖ程度の低圧側固定供給電圧ＶＣ
Ｃにレベルシフトする。

【０００４】低圧側制御入力ＬＩＮが付与される低電圧
チャネルにおいて、レベルシフト回路１０からの出力は
遅延回路１１に付与される。ＮＯＲゲート１２はその一
方入力が電圧不足検出回路１６の出力に接続され、他方
入力に遅延回路１１の出力が反転して得られる信号を受
ける。ＮＯＲゲート１２の出力は出力用ＮＭＯＳトラン
ジスタ１４のゲートに接続されるとともに、インバータ
１３を介して出力用ＮＭＯＳトランジスタ１５のゲート
に接続される。出力用ＮＭＯＳトランジスタ１４及び１
５は低圧側固定供給電圧ＶＣＣ，共通接地ＣＯＭ間に直
列に接続され、出力用ＮＭＯＳトランジスタ１４，１５
間のノードＮＬより得られる信号が低電圧側出力ＬＯと
なる。

【０００５】電圧不足検出回路１６は、低圧側固定供給
電圧ＶＣＣ及び遅延回路１１の出力を受け、低圧側固定
供給電圧ＶＣＣに不足電圧を検出した時に“Ｈ”の信号
を出力し、ＮＯＲゲート１２からの出力を無効に
（“Ｌ”固定）して、出力用ＮＭＯＳトランジスタ１４
をオフ状態、出力用ＮＭＯＳトランジスタ１５をオン状
態にして、低電圧側出力ＬＯを共通接地ＣＯＭにして、
パワーＭＯＳトランジスタあるいはＩＧＢＴ等のパワー
スイッチングデバイスをターンオンさせないようにす
る。

【０００６】その後、低圧側固定供給電圧ＶＣＣが設定
電圧以上になっても低電圧側出力ＬＯは共通接地ＣＯＭ
を維持し、遅延回路１１の出力によって低圧側制御入力
ＬＩＮの立ち上がりを検出しない限り、低電圧側出力Ｌ
Ｏは定圧側固定供給電圧ＶＣＣにならない回路構成とな
っている。なお、高電圧側の電圧不足検出回路２９も高
圧側浮遊供給絶対電圧（ＶＢ−ＶＳ間の電位差）に対し
て同様の働きをする。

【０００７】高圧側制御入力ＨＩＮが付与される高電圧
チャネルにおいて、レベルシフト回路９の出力（Ｓ９）
はパルス発生器１７に接続されている。パルス発生器１
７は、入力ＨＩＮの第１の状態遷移である立ち上がり端
（エッジ）及び第２の状態遷移である立ち下がり端をト
リガとして、オン信号ＳＯＮ及びオフ信号ＳＯＦＦか
ら、短いオンパルス及びオフパルスを発生する。

【０００８】図９はパルス発生器１７の一構成例を示す
回路図である。同図に示すように、インバータＧ２００
及びＧ２０１は入力にレベルシフト回路９の出力Ｓ９を
受ける。インバータＧ２０２の入力はインバータＧ２０
１の出力に接続され、ＮＡＮＤゲートＧ２０３の一方入
力はインバータＧ２０２の出力に接続され、他方入力は
インバータＧ２００の出力に接続される。そして、ＮＡ
ＮＤゲートＧ２０３の出力がインバータＧ２０４を介し
てオフ信号ＳＯＦＦとして出力される。

【０００９】一方、インバータＧ２１０及びＧ２１１は
入力に、インバータＧ２００を介してレベルシフト回路
９の出力Ｓ９を受ける。インバータＧ２１２の入力はイ
ンバータＧ２１１の出力に接続され、ＮＡＮＤゲートＧ
２１３の一方入力はインバータＧ２１２の出力に接続さ
れ、他方入力はインバータＧ２１０の出力接続される。
そして、ＮＡＮＤゲートＧ２１３の出力がインバータＧ
２１４を介してオン信号ＳＯＮとして出力される。

【００１０】図１０は図９で示したパルス発生器１７の
動作を示すタイミング図である。ここで、インバータＧ
２００〜Ｇ２０２，Ｇ２０４，Ｇ２１０〜Ｇ２１２及び
Ｇ２１４の信号伝播遅延時間は同一の遅延時間ΔＴ１で
あり、ＮＡＮＤゲートＧ２０３及びＧ２０４の信号伝播
遅延時間は同一の遅延時間であるとする。

【００１１】同図に示すように、レベルシフト回路９の
出力Ｓ９の“Ｈ”立ち上がり直後に、信号伝播遅延時間
ΔＴ１の期間、ＮＡＮＤゲートＧ２１３の一方入力及び
他方入力が共に“Ｈ”となるため、オン信号ＳＯＮが時
間ΔＴ１において“Ｈ”となるオンパルスＰ１を発生す
る。

【００１２】同様に、レベルシフト回路９の出力Ｓ９の
“Ｌ”立ち上がり直後に、信号伝播遅延時間ΔＴ１の期
間、ＮＡＮＤゲートＧ２０３の一方入力及び他方入力が
共に“Ｈ”となるため、オフ信号ＳＯＦＦが時間ΔＴ１
において“Ｈ”となるオフパルスＰ２を発生する。

【００１３】図８に戻って、オン信号ＳＯＮは高電圧レ
ベルシフト用のＮＭＯＳトランジスタ１９のゲートに付
与され、オフ信号ＳＯＦＦは高電圧レベルシフト用のＮ
ＭＯＳトランジスタ２０のゲートに付与される。ＮＭＯ
Ｓトランジスタ１９及び２０のドレインはレベルシフト
抵抗２７及び２８を介して高圧側浮遊供給絶対電圧ＶＢ
に共通に接続され、ソースは共通に接地される。

【００１４】インバータ２４及び２５の入力はＮＭＯＳ
トランジスタ１９及び２０のドレインにそれぞれ接続さ
れ、出力がパルスフィルタ回路２６に付与される。電圧
不足検出回路２９は高圧側浮遊供給絶対電圧ＶＢ及びＲ
Ｓラッチ１８のリセット入力Ｒに接続され、パルスフィ
ルタ回路２６はインバータ２４及び２５の出力をフィル
タリング処理して得られる信号Ｓ２４Ｆ及びＳ２５Ｆを
ＲＳラッチ１８のリセット入力Ｒ及びセット入力Ｓにそ
れぞれ付与する。

【００１５】ＲＳラッチ１８のＱ出力は出力用ＮＭＯＳ
トランジスタ２２のゲートに付与されるとともに、イン
バータ２１を介して出力用ＮＭＯＳトランジスタ２３の
ゲートに付与される。出力用ＮＭＯＳトランジスタ２２
及び２３は高圧側浮遊供給絶対電圧ＶＢ，高圧側浮遊供
給オフセット電圧ＶＳ間に直列に接続され、出力用ＮＭ
ＯＳトランジスタ２２，２３間のノードＮＨより得られ
る信号が高電圧側出力ＨＯとなる。

【００１６】このような構成において、オン信号ＳＯＮ
にオンパルスが発生すると、ＮＭＯＳトランジスタ２０
がオン状態になりインバータ２５の出力が“Ｈ”となっ
て、パルスフィルタ回路２６を介して、“Ｈ”の信号Ｓ
２５ＦがＲＳラッチ１８セット入力Ｓに付与される。

【００１７】一方、オフ信号ＳＯＦＦにオフパルスが発
生すると、ＮＭＯＳトランジスタ１９がオン状態になり
インバータ２４の出力が“Ｈ”となって、パルスフィル
タ回路２６を介して、“Ｈ”の信号Ｓ２４ＦがＲＳラッ
チ１８のリセット入力Ｒに付与される。

【００１８】セット入力Ｓに“Ｈ”が付与されるとＲＳ
ラッチ１８のＱ出力は“Ｈ”となり、出力用ＮＭＯＳト
ランジスタ２２及び２３をそれぞれオン及びオフ状態に
して、高電圧側出力ＨＯを高圧側浮遊供給絶対電圧ＶＢ
に設定することにより、パワーＭＯＳトランジスタある
いはＩＧＢＴであるパワースイッチングデバイスをター
ンオンさせる。

【００１９】一方、リセット入力Ｒに“Ｈ”が付与され
るとＲＳラッチ１８のＱ出力は“Ｌ”となり、出力用Ｎ
ＭＯＳトランジスタ２２及び２３をそれぞれオフ及びオ
ン状態にして、高電圧側出力Ｈを高圧側浮遊供給オフセ
ット電圧ＶＳに設定することにより、パワースイッチン
グデバイスをターンオフさせる。

【００２０】このように高電圧チャネルにおいて、消費
電力低減のために、パルス発生器１７が発生するオン信
号ＳＯＮ及びオフ信号ＳＯＦＦが発生するオンパルス及
びオフパルスの短いパルス期間によって、高電圧レベル
シフト用のＮＭＯＳトランジスタ１９，２０は極短時間
のみオン状態とされる。

【００２１】このような駆動回路における一般的な課題
は、高いｄｖ／ｄｔ過渡状態の影響における誤動作、す
なわち論理入力によって要求していない出力の発生であ
る。しかしながら、高電位側の出力は、たとえ入力が全
くなされなくとも、レベルシフト用のＮＭＯＳトランジ
スタ１９，２０のドレイン（バイポーラトランジスタの
場合はコレクタ）上の寄生容量のために、ｄｖ／ｄｔ過
渡現象によって、オン，オフ状態が切り替えられ得る。

【００２２】この対策として、高電圧ＤＭＯＳ（double
diffused ＭＯＳ）レベルシフト用のＮＭＯＳトランジ
スタ１９及び２０とＲＳラッチ１８との間にパルスフィ
ルタ回路２６を設け、ｄｖ／ｄｔ過渡状態から通常のス
ィッチングパルスを識別している。

【００２３】ｄｖ／ｄｔ過渡現象による誤動作以外に突
発的なノイズパルスによる誤動作がある。図１１は駆動
回路におけるノイズパルスによる誤動作説明用の説明図
である。同図に示すように、パワースイッチングデバイ
スであるＮＰＮ絶縁ゲート型バイポーラトランジスタＱ
１及びＱ２が高電圧側出力ＨＯ及び低電圧側出力ＬＯを
ゲートにそれぞれ受けることによって駆動され、ＮＰＮ
絶縁ゲート型バイポーラトランジスタＱ１のエミッタか
らコレクタにかけてダイオードＤ１が介挿され、ＮＰＮ
絶縁ゲート型バイポーラトランジスタＱ２のエミッタか
らコレクタにかけてダイオードＤ２が介挿され、高圧側
浮遊供給絶対電圧ＶＢ，高圧側浮遊供給オフセット電圧
ＶＳ間にキャパシタＣ１が介挿され、低圧側固定供給電
圧ＶＣＣ，共通接地ＣＯＭ間にキャパシタＣ２が介挿さ
れる。

【００２４】また、ＮＰＮ絶縁ゲート型バイポーラトラ
ンジスタＱ１のコレクタは高電圧ＨＶを受け、エミッタ
は高圧側浮遊供給オフセット電圧ＶＳ及びノードＮ３０
に接続される。ＮＰＮ絶縁ゲート型バイポーラトランジ
スタＱ２のコレクタはノードＮ３０に接続され、エミッ
タは共通接地ＣＯＭ及び接地端子ＧＮＤに接続される。

【００２５】例えば、図１１に示されるタイプの駆動回
路３０において、回生期間すなわち出力フリーホイール
ダイオードＤ１がオンしている期間に、高圧側浮遊供給
オフセット電圧ＶＳが共通接地ＣＯＭより負変動する可
能性がある。この不安定性により図１１に示された回路
で、駆動回路３０内のＮＭＯＳトランジスタ１９，２０
（図８参照）のボディ領域とドレインとで形成されるボ
ディ・ドレインダイオードが順バイアスされることに起
因して、高電圧側出力ＨＯが突然、“Ｈ”に変化する可
能性を持つ。

【００２６】すなわち、図８で示した回路構成におい
て、高圧側浮遊供給オフセット電圧ＶＳが共通接地ＣＯ
Ｍに降下する回生期間の間に、高電圧側出力ＨＯが
“Ｈ”を保持すると、両方のパワートランジスタＱ１，
Ｑ２がターンオンし、貫通電流が流れ、負荷に電流がな
がれなくなり、好ましくない状況となる。

【００２７】

【発明が解決しようとする課題】この対策として、特開
平８−６５１４３号公報に開示された駆動回路のよう
に、内部にリセット優先レベルシフト回路（図８のＮＭ
ＯＳトランジスタ１９，２０、レベルシフト抵抗２７，
２８に相当するレベルシフト回路）を有することが有効
である。

【００２８】上記公報では、リセット優先レベルシフト
回路を実現する方法として、図８の構成の場合、リセッ
ト側のレベルシフト抵抗２７の抵抗値を大きくするか、
セット及びリセットの電圧降下に応答するインバータ２
４及び２５の入力閾値を調整する方法が示されている。
なお、インバータ２４及び２５の入力閾値の調整とは、
インバータ２４の入力閾値電圧をインバータ２５の入力
閾値電圧より高くして、インバータ２４の“Ｌ”認識範
囲をインバータ２５より広くすることを意味する。

【００２９】しかしながら、この対策方法はパルスフィ
ルタ２６として、ローパスフィルタ（ＣＲフィルタ）を
採用した場合のみに有効である。パルスフィルタ２６と
して、ローパスフィルタを採用した場合、短いパルスは
誤信号と認識される反面、高速な応答及び更なる低消費
電力の実現は困難となる。

【００３０】そこで、高速応答を実現するために、パル
スフィルタとして、組合わせ論理回路で同相信号を排除
する構成を採用した場合、前述した対策は取れない。な
ぜなら、リセット側のレベルシフト抵抗２７の抵抗値を
大きくしたり、セット及びリセットの電圧降下に応答す
る回路（インバータ２４，２５）の入力閾値を調整する
と、セット側とリセット側で伝送信号に位相差が生じ
る。その結果、ｄｖ／ｄｔ過渡信号は本来同相信号であ
るにもかかわらず、上記対策により位相差が発生し、セ
ット・リセット信号と認識され、誤信号が出力されると
いう新たな問題点が発生するからである。

【００３１】この発明は上記問題点を解決するためにな
されたもので、フィルタリング機能に依存することなく
ｄｖ／ｄｔ過渡信号及び突発的ノイズに対する誤動作防
止が施された駆動回路を得ることを目的とする。

【００３２】

【課題を解決するための手段】この発明に係る請求項１
記載の駆動回路は、所定のスイッチングデバイスを駆動
する駆動回路であって、入力信号に基づき第１及び第２
の制御信号を発生する制御信号発生手段を備え、前記第
１の制御信号は前記入力信号の第１の状態遷移時に第１
のパルスが生じ、前記第２の制御信号は前記入力信号の
第２の状態遷移時に第２のパルスが生じ、前記第１及び
第２の制御信号を受け、前記第１の制御信号の前記第１
のパルス入力時にセット状態となって前記所定のスイッ
チングデバイスをオン状態にし、前記第２の制御信号の
前記第２のパルス入力時にリセット状態となって前記所
定のスイッチングデバイスをオフ状態にするラッチ回路
をさらに備え、前記ラッチ回路は、前記第１及び第２の
制御信号が前記第１及び第２のパルスを同時に発生した
とき、リセット状態を優先して設定するリセット優先機
能を有している。

【００３３】また、請求項２の発明は、請求項１記載の
駆動回路であって、前記ラッチ回路は、前記第１及び第
２の制御信号を受ける第１及び第２の入力論理ゲートを
有し、前記第１及び第２の入力論理ゲートの入力論理閾
値を異なる値に設定している。

【００３４】また、請求項３の発明は、請求項２記載の
駆動回路であって、前記第１及び第２の論理ゲートは、
それぞれ前記第１及び第２の制御信号を制御電極に受け
る第１及び第２のトランジスタを含み、前記第１及び第
２のトランジスタは異なる閾値電圧を有している。

【００３５】また、請求項４の発明は、請求項３記載の
駆動回路であって、前記第１及び第２の入力論理ゲート
は、第１及び第２の閾値電圧をそれぞれ有する第１種及
び第２種のトランジスタをそれぞれ少なくとも１つずつ
含み、前記第１のトランジスタとして前記第１種及び第
２種のトランジスタのうち前記第１種のトランジスタを
用い、前記第２のトランジスタとして前記第１種及び第
２種のトランジスタのうち前記第２種のトランジスタを
用いている。

【００３６】また、請求項５の発明は、請求項３記載の
駆動回路であって、前記第１及び第２のトランジスタは
異なるトランジスタサイズを有している。

【００３７】また、請求項６の発明は、請求項１記載の
駆動回路であって、前記ラッチ回路は、前記第１及び第
２の制御信号を受ける第１及び第２の入力論理ゲート
と、前記第２の制御信号の前記第２の入力論理ゲートへ
の入力タイミングを、前記第１の制御信号の前記第１の
入力論理ゲートへの入力タイミングより遅らせる遅延手
段とを有している。

【００３８】また、請求項７の発明は、請求項６記載の
駆動回路であって、前記遅延手段は、前記第２の制御信
号の入力部と前記第２の入力論理ゲートの入力部との間
に介挿される偶数段のインバータを含む。

【００３９】また、請求項８の発明は、請求項６記載の
駆動回路であって、前記遅延手段は、前記第２の制御信
号の前記第２の入力論理ゲートへの信号線と固定電位と
の間に介挿されるキャパシタを含む。

【００４０】また、請求項９の発明は、請求項１ないし
請求項８のうち、いずれか１項に記載の駆動回路であっ
て、前記第１及び第２の制御信号に対してフィルタリン
グ処理を施して前記ラッチ回路に出力するフィルタリン
グ手段をさらに備え、前記フィルタリング手段は、論理
ゲートを用いて構成され、前記第１及び第２の制御信号
が第１及び第２のパルスの同時発生時に、セット状態を
強制的に無効にする強制無効機能を有する。

【００４１】さらに、請求項１０の発明は、請求項１な
いし請求項９のうち、いずれか１項に記載の駆動回路で
あって、前記入力信号は第１の電圧レベルの信号を含
み、前記第１及び第２の制御信号は前記第１の電圧レベ
ルとは異なる第２の電圧レベルの信号を含み、前記所定
のスイッチングデバイスは前記第２の電圧レベルの信号
で駆動され、前記制御信号発生手段は、前記第１の電圧
レベルを前記第２の電圧レベルにレベルシフトするレベ
ルシフト機能を有する。

【００４２】

【発明の実施の形態】＜実施の形態１＞図１はこの発明
の実施の形態１であるパワーデバイス用の駆動回路にお
けるＲＳラッチ及びその周辺の回路構成を示す回路図で
ある。図２は実施の形態１のＲＳラッチの回路構成を論
理ゲートレベルで示す回路図である。実施の形態１の駆
動回路は、図８で示した従来構成におけるＲＳラッチ１
８がＲＳラッチ１８１に置き換わり、パルスフィルタ回
路２６がパルスフィルタ回路５０に置き換わった構成で
ある。

【００４３】パルスフィルタ回路５０は、インバータ２
４及び２５の出力信号Ｓ２４及びＳ２５（第２及び第１
の制御信号）をフィルタリング処理して、信号Ｓ２４ｆ
及び信号Ｓ２５ｆを出力する、この際、フィルタリング
機能として、組合わせ論理回路等によって、インバータ
２４及び２５の出力信号Ｓ２４及びＳ２５における同相
信号を排除する機能を有している。

【００４４】図３はパルスフィルタ回路５０の一構成例
を示す回路図である。同図に示すように、ＮＡＮＤゲー
トＧ１３は一方入力及び他方入力に信号Ｓ２５及びＳ２
４をそれぞれ受け、ＮＡＮＤゲートＧ１４１は一方入力
及び他方入力共通に信号Ｓ２５を受け、ＮＡＮＤゲート
Ｇ１６１は一方入力及び他方入力共通に信号Ｓ２４を受
ける。

【００４５】ＮＯＲゲートＧ１７は、ＮＡＮＤゲートＧ
１４１の出力をインバータＧ１４２及びＧ１４３を介し
て一方入力に受け、ＮＡＮＤゲートＧ１３の出力をイン
バータＧ１４を介して他方入力に受ける。

【００４６】ＮＯＲゲートＧ１８は、ＮＡＮＤゲートＧ
１３の出力をインバータＧ１４を介して一方入力に受
け、ＮＡＮＤゲートＧ１６１の出力をインバータＧ１６
２及びＧ１６３を介して他方入力に受ける。

【００４７】そして、ＮＯＲゲートＧ１７及びＧ１８の
出力がそれぞれ信号Ｓ２５ｆ及びＳ２４ｆとして、ＲＳ
ラッチ１８のセット入力Ｓ及びリセット入力Ｒに付与さ
れる。

【００４８】なお、ＮＡＮＤゲートＧ１３，Ｇ１４１及
びＧ１６１の信号伝播遅延時間は同一に設定され、イン
バータＧ１４，Ｇ１４２，Ｇ１４３，Ｇ１６２及びＧ１
６３の信号伝播遅延時間は同一に設定される。

【００４９】このような構成のパルスフィルタ回路５０
は、信号Ｓ２４及び信号Ｓ２５が同相で“Ｌ”から
“Ｈ”に変化した場合、インバータＧ１４の出力が
“Ｈ”となるため、信号Ｓ２４ｆ及びＳ２５ｆは強制的
に“Ｌ”固定される。すなわち、セット状態及びリセッ
ト状態は強制的に無効にされる。

【００５０】このとき、信号Ｓ２５（Ｓ２４）からイン
バータＧ１４３（Ｇ１６３）の出力に至る経路はＮＡＮ
Ｄゲート１個、インバータ２個であり、信号Ｓ２５及び
Ｓ２４からインバータＧ１４の出力に至る経路はＮＡＮ
Ｄゲート１個、インバータ１個であるため、インバータ
Ｇ１４３（Ｇ１６３）が“Ｈ”から“Ｌ”に変化するイ
ンバータ１個の信号伝播遅延時間前に、インバータＧ１
４の出力が“Ｌ”から“Ｈ”に変化するため、確実に信
号Ｓ２５ｆ及びＳ２４ｆを“Ｌ”固定することができ
る。

【００５１】このように、パルスフィルタ回路５０は組
合わせ論理回路によって、インバータ２４及び２５の出
力信号Ｓ２４及びＳ２５における同相信号を排除して、
セット状態を強制的に無効する機能を有している。

【００５２】図１及び図２に戻って、ＲＳラッチ１８１
は、パルスフィルタ回路５０の信号Ｓ２５をセット入力
Ｓであるセット側インバータ３１の入力に受け、信号Ｓ
２４をリセット入力Ｒであるリセット側インバータ３２
の入力に受ける。

【００５３】図２に示すように、セット側インバータ３
１の出力はＮＡＮＤゲートＧ１１のノードＮ１１（一方
入力）に接続され、リセット側インバータ３２の出力は
ＮＡＮＤゲートＧ１２のノードＮ２１（一方入力）に接
続され、ＮＡＮＤゲートＧ１１の出力ノードＮ１０はＮ
ＡＮＤゲートＧ１２のノードＮ２２（他方入力）に接続
され、ＮＡＮＤゲートＧ１２の出力ノードＮ２０はＮＡ
ＮＤゲートＧ１１のノードＮ１２（他方入力）に接続さ
れる。そして、出力ノードＮ１０より得られる信号がＲ
Ｓラッチ１８１のＱ出力となる。

【００５４】このように、ＲＳラッチ１８１は、ＮＡＮ
ＤゲートＧ１１及びＧ１２を図２に示すように交叉接続
さることにより、ラッチ回路を構成している。

【００５５】図１に示すように、ＮＡＮＤゲートＧ１１
は、ＰＭＯＳトランジスタ３７，３８及びＰＭＯＳトラ
ンジスタ３９，４０で構成され、ＰＭＯＳトランジスタ
３７，３８のソースが共通に高圧側浮遊供給絶対電圧Ｖ
Ｂを受け、ドレインが共通に出力ノードＮ１０に接続さ
れる。

【００５６】ＮＭＯＳトランジスタ３９，４０は出力ノ
ードＮ１０，高圧側浮遊供給オフセットＶＳ間に直列に
接続される。すなわち、ＮＭＯＳトランジスタ３９のド
レインは出力ノードＮ１０に接続され、ＮＭＯＳトラン
ジスタ４０のドレインはＮＭＯＳトランジスタ３９のソ
ースに接続され、ソースは高圧側浮遊供給オフセット電
圧ＶＳに設定される。

【００５７】そして、ＰＭＯＳトランジスタ３７及びＮ
ＭＯＳトランジスタ４０のゲートが共通にノードＮ１１
に接続され、ノードＮ１１がセット側インバータ３１の
出力に接続されるとともに、ＰＭＯＳトランジスタ３８
及びＮＭＯＳトランジスタ３９のゲートが共通にノード
Ｎ１２接続され、ノードＮ１２がＮＡＮＤゲートＧ１２
の出力ノードＮ２０に接続される。

【００５８】一方、ＮＡＮＤゲートＧ１２は、ＰＭＯＳ
トランジスタ３３，３４及びＮＭＯＳトランジスタ３
５，３６で構成され、ＰＭＯＳトランジスタ３３，３４
のソースが共通に高圧側浮遊供給絶対電圧ＶＢを受け、
ドレインが共通に出力ノードＮ２０に接続される。

【００５９】ＮＭＯＳトランジスタ３５，３６は出力ノ
ードＮ２０，高圧側浮遊供給オフセットＶＳ間に直列に
接続される。すなわち、ＮＭＯＳトランジスタ３５のド
レインは出力ノードＮ２０に接続され、ＮＭＯＳトラン
ジスタ３６のドレインはＮＭＯＳトランジスタ３５のソ
ースに接続され、ソースは高圧側浮遊供給オフセット電
圧ＶＳに設定される。

【００６０】そして、ＰＭＯＳトランジスタ３３及びＮ
ＭＯＳトランジスタ３６のゲートが共通にノードＮ２２
に接続され、ノードＮ２２がＮＡＮＤゲートＧ２１の出
力ノードＮ１０に接続されるとともに、ＰＭＯＳトラン
ジスタ３４及びＮＭＯＳトランジスタ３５のゲートが共
通にノードＮ２１接続され、ノードＮ２１がリセット側
インバータ３２の出力に接続される。

【００６１】上述したように、ＲＳラッチ１８１は、セ
ット側インバータ３１の出力はＰＭＯＳトランジスタ３
７及びＮＭＯＳトランジスタ４０のゲートに接続され、
リセット側インバータ３２の出力はＰＭＯＳトランジス
タ３４及びＮＭＯＳトランジスタＮ３５のゲートに接続
される。

【００６２】図４は図１及び図２で示した実施の形態１
のＲＳラッチ１８１の動作を示すタイミング図である。

【００６３】実施の形態１のＲＳラッチ１８１でＱ出力
が不安定となるのは、信号Ｓ２５ｆ及びＳ２４ｆが同時
に“Ｈ”パルスを発生する突発的ノイズが発生すると、
図４に示すように同相の“Ｈ”パルスが、セット入力Ｓ
及びリセット入力Ｒに入力される場合である。この誤信
号パルスはインバータ３１及び３２により反転されて、
ノードＮ１１及びノードＮ２１であるＮＡＮＤゲートＧ
１１及びＧ２１の一方入力に付与される。

【００６４】ここで、ノードＮ１１で得られる信号が
“Ｌ”、すなわち、ＮＡＮＤゲートＧ１１に“Ｌ”が入
力されている期間は、ＰＭＯＳトランジスタ３７及び３
８のうち一方がオンするため、ＮＡＮＤゲートＧ１１の
出力であるＱ出力が“Ｈ”となる。

【００６５】そして、ノードＮ１１及びノードＮ２１で
得られる波形が“Ｌ”から“Ｈ”に切り替わるタイミン
グｔ１で、ＲＳラッチ１８１の出力は“Ｌ”に切り変わ
るか、“Ｈ”を保持するかが決定される。

【００６６】ＮＡＮＤゲートＧ１２におけるＮＭＯＳト
ランジスタ３５のソースはＮＭＯＳトランジスタ３６を
介して高圧側浮遊供給オフセット電圧ＶＳに接続されて
いるため、ＮＭＯＳトランジスタ３５のソース電位は電
圧ＶＳより幾分高くなる。一方、ＮＡＮＤゲートＧ１１
におけるＮＭＯＳトランジスタ４０のソース電位は電圧
ＶＳに設定される。

【００６７】したがって、ＮＭＯＳトランジスタ３５の
方がバックゲート効果により、その閾値電圧はＮＭＯＳ
トランジスタ４０の閾値電圧より高くなる。ただし、上
述した閾値電圧の関係が生じるのは、ＮＭＯＳトランジ
スタ３５，３６が共通のウェル領域に形成され、そのウ
ェル領域が高圧側浮遊供給オフセット電圧ＶＳに設定さ
れていることが条件となる。

【００６８】この閾値電圧の違いにより、ＮＭＯＳトラ
ンジスタ３５がオンするタイミングはＮＭＯＳトランジ
スタ４０に比べて遅れる。その結果、リセット優先とな
り、ＲＳラッチ１８１は誤信号パルスによってＱ出力は
一時的に“Ｈ”を出力するが、その“Ｈ”は保持される
ことなく、速やかに“Ｌ”になる。

【００６９】すなわち、ＲＳラッチ１８１は、ＮＡＮＤ
ゲートＧ１１とＮＡＮＤゲートＧ１２との間で入力論理
閾値を異なる値に設定することにより、ＮＡＮＤゲート
Ｇ２２による信号Ｓ２４ｆのオフパルス入力検知タイミ
ングを、ＮＡＮＤゲートＧ１１による信号Ｓ２５ｆのオ
ンパルス入力検知タイミングより遅くするというタイミ
ング遅延設定を行うことにより、リセット優先機能を実
現している。

【００７０】言い換えれば、ソースが高圧側浮遊供給オ
フセット電圧ＶＳに直接接続される第１種のＮＭＯＳト
ランジスタ３６，４０と、ソースが高圧側浮遊供給オフ
セット電圧ＶＳにＭＯＳトランジスタを介して接続され
比較的閾値電圧が第１種のＭＯＳトランジスタより高い
第２種のＮＭＯＳトランジスタ３６，４０とを各々１つ
ずつ含んでいるＮＡＮＤゲートＧ１１及びＧ１２におい
て、ＮＡＮＤゲートＧ１１はセット側インバータ３１に
第１種のＭＯＳトランジスタであるＮＭＯＳトランジス
タ４０のゲートを接続し、ＮＡＮＤゲートＧ１２はリセ
ット側インバータ３２に第２種のＭＯＳトランジスタで
あるＮＭＯＳトランジスタ３５を接続することにより、
ＲＳラッチ１８１にリセット優先機能を持たせている。

【００７１】このように、実施の形態１の駆動回路は、
リセット優先のＲＳラッチ１８１を有しているため、前
述の誤信号のような突発的ノイズに対して誤動作防止機
能が働く。この際、通常のＮＡＮＤゲートのトランジス
タ構成で回路接続を変更するという比較的簡単な回路設
計で、リセット優先機能を有するＲＳラッチ１８１を実
現している。

【００７２】加えて、パルスフィルタ５０は、ローパス
フィルタではなく、組合わせ論理回路で同相信号を排除
するフィルタリング機能を有しており高速処理が可能で
あるため、実施の形態１の駆動回路はパワースイッチン
グデバイスを高速に駆動制御することができる。

【００７３】この際、パルスフィルタ回路５０に入力さ
れるセット側とリセット側の信号間に位相差が生じる回
路構成は何ら施されていないため、同相のｄｖ／ｄｔ過
渡信号に位相差が生じることなくパルスフィルタ回路５
０に入力される。したがって、パルスフィルタ回路５０
によってｄｖ／ｄｔ過渡信号をセット・リセット信号と
誤認識することなく正しくフィルタリング除去すること
ができる。

【００７４】また、製造プロセス時に生じるバラツキ、
回路レイアウトによる配線遅延等により、本来同相信号
であるｄｖ／ｄｔ過渡信号に幾分かの位相差が生じるこ
とによりパルスフィルタ回路５０によるフィルタリング
除去が行えなかった場合でも、リセット優先機能を有す
るＲＳラッチ１８１による誤動作防止機能が働く。

【００７５】なお、実施の形態１では、同相の“Ｈ”パ
ルスがＲＳラッチ１８１のセット入力Ｓ及びリセット入
力Ｒに入力され、“Ｈ”が一時的に出力される例を示し
たが、突発的ノイズの入力パルス幅が十分短ければ、Ｒ
Ｓラッチ１８１のＱ出力は“Ｈ”を出力することなく、
“Ｌ”状態を保持することは言うまでもない。

【００７６】＜実施の形態２＞図５はこの発明の実施の
形態２である駆動回路におけるＲＳラッチ及びその周辺
の回路構成を示す回路図である。実施の形態２の駆動回
路は、図１，図２及び図８で示した実施の形態１の構成
におけるＲＳラッチ１８１がＲＳラッチ１８２に置き換
わった構成である。なお、ＲＳラッチ１８２を論理ゲー
トレベルで示した回路構成は図２で示した実施の形態１
の回路構成と同様であり、図２のＮＡＮＤゲートＧ１
１，Ｇ１２をＮＡＮＤゲートＧ２１，Ｇ２２に置き換え
た構成となる。

【００７７】図５で示すＮＡＮＤゲートＧ２１の内部構
成は、図１で示した実施の形態１のＮＡＮＤゲートＧ１
１と同様であるため説明を省略する。一方、ＮＡＮＤゲ
ートＧ２２は、ＮＭＯＳトランジスタ３５，３６がＮＭ
ＯＳトランジスタ５５，５６に置き換わった点、ＰＭＯ
Ｓトランジスタ３３及びＮＭＯＳトランジスタ５６のゲ
ートがノードＮ２１としてリセット側インバータ３２の
出力に接続され、ＰＭＯＳトランジスタ３４及びＮＭＯ
Ｓトランジスタ５５のゲートがノードＮ２２としてＮＡ
ＮＤゲートＧ２１の出力ノードＮ１０に接続される点
が、図１のＮＡＮＤゲートＧ１２と異なる。

【００７８】そして、ＮＭＯＳトランジスタ５５及び５
６のゲート幅をＮＭＯＳトランジスタ３９及び４０のゲ
ート幅に比べて狭く設定している。したがって、リセッ
ト側のＮＡＮＤゲートＧ２２のＮＭＯＳトランジスタの
閾値電圧はセット側のＮＡＮＤゲートＧ２１のＮＭＯＳ
トランジスタの閾値電圧に比べ高くなる。すなわち、Ｎ
ＡＮＤゲートＧ２１，Ｇ２２は配線を含むトランジスタ
構成に依存することなく互いに入力論理閾値を異なる値
に設定している。

【００７９】その結果、実施の形態２のＲＳラッチ１８
２は、実施の形態１のＲＳラッチ１８１と同様にリセッ
ト優先機能を有し、ＲＳラッチ１８２の出力は誤信号パ
ルスによって“Ｈ”をラッチすることはなくなる。した
がって、実施の形態１と同様の効果を奏する。

【００８０】なお、実施の形態２では、ＮＭＯＳトラン
ジスタのゲート幅を変更してリセット側のＮＡＮＤゲー
トＧ２２のＮＭＯＳトランジスタの閾値電圧を高く設定
した例を述べたが、同様にゲート長を調整しても良い。
以下、この点を詳述する。

【００８１】ＭＯＳトランジスタのゲイン定数βは、以
下の(1)式で決定する。

【００８２】

【数１】

【００８３】(1)式において、μはキャリアの移動度、
εはシリコンの誘電率、ｔoxはゲート酸化膜厚、Ｗはチ
ャネル幅、Ｌはチャネル長である。

【００８４】また、ＣＭＯＳインバータの入力論理閾値
Ｖinは、以下の(2)式で決定する。

【００８５】

【数２】

【００８６】(2)式において、Ｖccは電源電圧、Ｖtp，
ＶtnはＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ
の閾値電圧、βｎ，βpはＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタのゲイン定数である。

【００８７】したがって、ＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタにおいて、閾値電圧とゲイン定数が
それぞれ等しければ、入力論理閾値は電源電圧Ｖccの半
分となる。なお、ＣＭＯＳインバータの入出力特性は入
力論理閾値電圧以上の入力時に“Ｌ”を出力し、入力論
理閾値電圧以下の入力時に“Ｈ”を出力する。

【００８８】(1)式及び(2)式により、ＮＭＯＳトランジ
スタのチャネル幅Ｗを狭くすると、そのゲイン定数βｎ
は小さくなって入力論理閾値Ｖinは高くなり、同様にＮ
ＭＯＳトランジスタのチャネル長Ｌを長くすると、その
ゲイン定数βｎは小さくなって入力論理閾値Ｖinは高く
なる。

【００８９】ここで述べたＣＭＯＳインバータの入力論
理閾値は、ＰＭＯＳトランジスタ３４，ＮＭＯＳトラン
ジスタ３５の組合せ、ＰＭＯＳトランジスタ３３，パル
スフィルタ回路２６の組合せ、ＰＭＯＳトランジスタ３
７，ＮＭＯＳトランジスタ４０の組合せ、及びＰＭＯＳ
トランジスタ３８，ＮＭＯＳトランジスタ３９の組合せ
に対しても適用することができる。

【００９０】したがって、各々を構成するＭＯＳトラン
ジスタのゲート幅、ゲート長を含むトランジスタサイズ
を変更することにより、ＮＡＮＤゲートＧ２１，Ｇ２２
間に入力論理閾値を異なる値に設定することができる。

【００９１】＜実施の形態３＞図６はこの発明の実施の
形態３である駆動回路におけるＲＳラッチ及びその周辺
の回路構成を示す回路図である。実施の形態３の駆動回
路は、図１，図２及び図８で示した実施の形態１の構成
におけるＲＳラッチ１８１がＲＳラッチ１８３に置き換
わった構成である。

【００９２】ＲＳラッチ１８３の内部構成は、リセット
側インバータ３２の出力とＮＡＮＤゲートＧ２２のノー
ドＮ２１との間に、直列に接続された２段のインバータ
４１，４２が介挿された点を除いて、図５で示した実施
の形態２と同様である。

【００９３】したがって、セット側の信号Ｓ２５がＮＡ
ＮＤゲートＧ２１のノードＮ１１に伝達されるタイミン
グに比べ、リセット側の信号Ｓ２４は２ゲート（インバ
ータ４１，４２）分遅れて、ＮＡＮＤゲートＧ２２のノ
ードＮ２１に伝達される。

【００９４】その結果、実施の形態３のＲＳラッチ１８
３は、実施の形態１及び実施の形態２のＲＳラッチ１８
１及び１８２と同様にリセット優先となり、ＲＳラッチ
１８３の出力は誤信号パルスによって“Ｈ”をラッチす
ることはなくなる。したがって、実施の形態１と同様の
効果を奏する。

【００９５】加えて、遅延手段として、２段のインバー
タ４１，４２を直列に接続するという比較的簡単な回路
構成により、ＲＳラッチ１８３にリセット優先機能を持
たせることができる。

【００９６】＜実施の形態４＞図７はこの発明の実施の
形態４である駆動回路におけるＲＳラッチ及びその周辺
の回路構成を示す回路図である。実施の形態４の駆動回
路は、図１，図２及び図８で示した実施の形態１の構成
におけるＲＳラッチ１８１がＲＳラッチ１８４に置き換
わった構成である。

【００９７】ＲＳラッチ１８４の内部構成は、リセット
側インバータ３２の出力と高圧側浮遊供給オフセット電
圧ＶＳとの間にキャパシタ４３が介挿された点を除い
て、図５で示した実施の形態２と同様である。

【００９８】したがって、セット側の信号Ｓ２５がＮＡ
ＮＤゲートＧ２１のノードＮ１１に伝達されるタイミン
グに比べ、リセット側の信号Ｓ２４はキャパシタ４３を
充放電する時間分遅れて、ＮＡＮＤゲートＧ２２のノー
ドＮ２１に伝達される。

【００９９】その結果、実施の形態４のＲＳラッチ１８
４は、実施の形態１〜実施の形態３のＲＳラッチ１８１
〜１８３と同様にリセット優先となり、ＲＳラッチ１８
４の出力は誤信号パルスによって“Ｈ”をラッチするこ
とはなくなる。したがって、実施の形態１と同様の効果
を奏する。

【０１００】加えて、遅延手段として、キャパシタ４３
を介挿するという比較的簡単な回路構成により、ＲＳラ
ッチ１８４にリセット優先機能を持たせることができ
る。

【０１０１】＜その他＞上記実施の形態１〜実施の形態
４では、パルスフィルタ回路５０を高速処理可能にすべ
く、組合わせ論理回路で同相信号を排除するフィルタリ
ング機能を持たせたが、従来同様、ローパスフィルタで
実現しても良い。この場合、高速処理は困難になるが、
ｄｖ／ｄｔ過渡信号及び突発的ノイズに対して誤動作し
ない効果は奏する。

【０１０２】また、短いパルスにＲＳラッチ１８１〜１
８４が応答して、Ｑ出力から一瞬でも“Ｈ”出力を出さ
ないようにするために、ＲＳラッチを構成する各ＭＯＳ
のチャネル幅を全体に広く設定してノイズ耐量をあげる
ことも考えられる。

【０１０３】また、実施の形態１〜実施の形態４では、
２０Ｖ程度の低電圧から６００Ｖ程度の高電圧にレベル
シフトさせる構成を示したが、同様な原理で高電圧から
低電圧へレベルシフトさせる場合に本発明を適用するこ
とができる。この場合、レベルシフト用のＭＯＳトラン
ジスタはＰＭＯＳトランジスタで構成することになる。

【０１０４】

【発明の効果】以上説明したように、この発明における
請求項１記載の駆動回路におけるラッチ回路は、第１及
び第２の制御信号として、第１及び第２のパルスを同時
に生じる突発性ノイズやｄｖ／ｄｔ過渡信号が発生して
も、リセット優先機能によりリセット状態を優先して処
理するため、誤って所定のスイッチングデバイスをオン
状態にしてしまう誤動作を防止することができる。この
際、第１及び第２の制御信号をフィルタリング処理して
ラッチ回路に与える構成は必須とはならない。

【０１０５】請求項２記載の駆動回路は、第１及び第２
の入力論理ゲートの入力論理閾値を異なる値に設定し
て、第２の入力論理ゲートによる第２の制御信号の第２
のパルス入力検知タイミングを、第１の入力論理ゲート
による第１の制御信号の第１のパルス入力検知タイミン
グより遅くするというタイミング遅延設定を行うことに
より、ラッチ回路にリセット優先機能を持たせることが
できる。

【０１０６】請求項３記載の駆動回路は、第１及び第２
の入力論理ゲートに含まれる第１及び第２のトランジス
タの閾値電圧を異なる値に設定して、上記タイミング遅
延設定を実現している。

【０１０７】請求項４記載の駆動回路は、第１のトラン
ジスタとして第１種及び第２種のうち第１種のトランジ
スタを用い、第２のトランジスタとして第１種及び第２
種のうち第２種のトランジスタを用いるという比較的簡
単な回路設計により、第１及び第２のトランジスタを異
なる閾値電圧に設定することができる。

【０１０８】請求項５記載の駆動回路は、第１及び第２
のトランジスタのトランジスタサイズを異なるサイズに
設定することによって、第１及び第２の入力論理ゲート
における配線を含むトランジスタ構成に依存することな
く、第１及び第２のトランジスタを異なる閾値電圧に設
定することができる。

【０１０９】請求項６記載の駆動回路は、遅延手段を設
けることにより上記タイミング遅延設定を実現すること
ができる。

【０１１０】請求項７記載の駆動回路は、遅延手段によ
って、第２の制御信号が偶数段のインバータを伝播する
時間分、入力タイミングを遅らせることができる。

【０１１１】請求項８記載の駆動回路は、遅延手段によ
って、第２の制御信号によってキャパシタを充放電する
時間分、入力タイミングを遅らせることができる。

【０１１２】請求項９記載の駆動回路のフィルタリング
手段における論理ゲートを用いて構成される強制無効機
能は、ローパスフィルタを用いることなく高速に処理が
可能なため、フィルタリング処理を行っても駆動回路は
高速に所定のスイッチングデバイスを駆動制御すること
ができる。

【０１１３】請求項１０記載の駆動回路の制御信号発生
手段はレベルシフト機能を有するため、第１の電圧レベ
ルの信号制御で、第２の電圧レベルで動作する所定のス
イッチングデバイスを駆動制御することができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１であるパワーデバイ
ス用の駆動回路におけるＲＳラッチ及びその周辺の回路
構成を示す回路図である。

【図２】実施の形態１のＲＳラッチの回路構成を論理
ゲートレベルで示す回路図である。

【図３】パルスフィルタ回路の一構成例を示す回路図
である。

【図４】実施の形態１のＲＳラッチの動作を示すタイ
ミング図である。

【図５】実施の形態２のＲＳラッチ及びその周辺の回
路構成を示す回路図である。

【図６】実施の形態３のＲＳラッチ及びその周辺の回
路構成を示す回路図である。

【図７】実施の形態４のＲＳラッチ及びその周辺の回
路構成を示す回路図である。

【図８】従来の２チャネルパワーデバイスの駆動回路
を示す説明図である。

【図９】パルス発生器の一構成例を示す回路図であ
る。

【図１０】図９で示したパルス発生器の動作を示すタ
イミング図である。

【図１１】従来の駆動回路の問題点説明用の説明図で
ある。

【符号の説明】

３１セット側インバータ、３２リセット側インバー
タ、３３，３４，３７，３８ＰＭＯＳトランジスタ、
３５，３６，３９，４０ＮＭＯＳトランジスタ、４
１，４２インバータ、４３キャパシタ、５０パル
スフィルタ回路、１８１〜１８４ＲＳラッチ、Ｇ１
１，Ｇ１２，Ｇ２１，Ｇ２２ＮＡＮＤゲート。

Claims

【特許請求の範囲】

【請求項１】所定のスイッチングデバイスを駆動する
駆動回路であって、入力信号に基づき第１及び第２の制御信号を発生する制
御信号発生手段を備え、前記第１の制御信号は前記入力
信号の第１の状態遷移時に第１のパルスが生じ、前記第
２の制御信号は前記入力信号の第２の状態遷移時に第２
のパルスが生じ、前記第１及び第２の制御信号を受け、前記第１の制御信
号の前記第１のパルス入力時にセット状態となって前記
所定のスイッチングデバイスをオン状態にし、前記第２
の制御信号の前記第２のパルス入力時にリセット状態と
なって前記所定のスイッチングデバイスをオフ状態にす
るラッチ回路をさらに備え、前記ラッチ回路は、前記第１及び第２の制御信号が前記
第１及び第２のパルスを同時に発生したとき、リセット
状態を優先して設定するリセット優先機能を有すること
を特徴とする、駆動回路。
【請求項２】請求項１記載の駆動回路であって、前記ラッチ回路は、前記第１及び第２の制御信号を受ける第１及び第２の入
力論理ゲートを有し、前記第１及び第２の入力論理ゲートの入力論理閾値を異
なる値に設定したことを特徴とする、駆動回路。
【請求項３】請求項２記載の駆動回路であって、前記第１及び第２の論理ゲートは、それぞれ前記第１及
び第２の制御信号を制御電極に受ける第１及び第２のト
ランジスタを含み、前記第１及び第２のトランジスタは異なる閾値電圧を有
することを特徴とする、駆動回路。
【請求項４】請求項３記載の駆動回路であって、前記第１及び第２の入力論理ゲートは、第１及び第２の
閾値電圧をそれぞれ有する第１種及び第２種のトランジ
スタをそれぞれ少なくとも１つずつ含み、前記第１のトランジスタとして前記第１種及び第２種の
トランジスタのうち前記第１種のトランジスタを用い、前記第２のトランジスタとして前記第１種及び第２種の
トランジスタのうち前記第２種のトランジスタを用いた
ことを特徴とする、駆動回路。
【請求項５】請求項３記載の駆動回路であって、前記第１及び第２のトランジスタは異なるトランジスタ
サイズを有することを特徴とする、駆動回路。
【請求項６】請求項１記載の駆動回路であって、前記ラッチ回路は、前記第１及び第２の制御信号を受ける第１及び第２の入
力論理ゲートと、前記第２の制御信号の前記第２の入力論理ゲートへの入
力タイミングを、前記第１の制御信号の前記第１の入力
論理ゲートへの入力タイミングより遅らせる遅延手段と
を有することを特徴とする、駆動回路。
【請求項７】請求項６記載の駆動回路であって、前記遅延手段は、前記第２の制御信号の入力部と前記第２の入力論理ゲー
トの入力部との間に介挿される偶数段のインバータを含
む、駆動回路。
【請求項８】請求項６記載の駆動回路であって、前記遅延手段は、前記第２の制御信号の前記第２の入力論理ゲートへの信
号線と固定電位との間に介挿されるキャパシタを含む、
駆動回路。
【請求項９】請求項１ないし請求項８のうち、いずれ
か１項に記載の駆動回路であって、前記第１及び第２の制御信号に対してフィルタリング処
理を施して前記ラッチ回路に出力するフィルタリング手
段をさらに備え、前記フィルタリング手段は、論理ゲートを用いて構成され、前記第１及び第２の制御
信号が第１及び第２のパルスの同時発生時に、セット状
態を強制的に無効にする強制無効機能を有する、駆動回
路。
【請求項１０】請求項１ないし請求項９のうち、いず
れか１項に記載の駆動回路であって、前記入力信号は第１の電圧レベルの信号を含み、前記第１及び第２の制御信号は前記第１の電圧レベルと
は異なる第２の電圧レベルの信号を含み、前記所定のスイッチングデバイスは前記第２の電圧レベ
ルの信号で駆動され、前記制御信号発生手段は、前記第１の電圧レベルを前記第２の電圧レベルにレベル
シフトするレベルシフト機能を有する、駆動回路。