JP2009278406A - 半導体回路 - Google Patents
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Abstract
【解決手段】 高電位側スイッチング素子駆動回路1は、スイッチング素子7の導通状態を変化させる場合に第1、第2のレベルシフト素子21、24のオン/オフ状態を必ず同一状態にするためのフリップフロップ52と、マスク信号S11が確実にセット信号S9、リセット信号S10を覆うようにするための第1、2、3の遅延回路44、45、46を有する。
【選択図】 図1
Description
図1は、この発明を実施するための実施の形態1における半導体回路のスイッチング素子駆動回路を示す。
前記オンパルス信号S2が第1のレベルシフト素子であるオンパルス側HNMOSトランジスタ23のゲート電極に入力され、該HNMOSトランジスタ23を駆動する。同様に前記オフパルス信号S3が第2のレベルシフト素子であるオフパルス側HNMOSトランジスタ21のゲート電極に入力され、該HNMOSトランジスタ21を駆動する。
前記第1、第2の論理反転素子41および42の出力信号S6、S7はそれぞれリーディングエッジのみを遅延させる第1、第2の遅延回路44、45に入力される。また、前記信号S6、S7は反転論理積素子43にも入力され、この反転論理積素子43の出力信号S8はトレーディングエッジのみを遅延させる第3の遅延回路46に入力される。
前記マスク処理後のセット信号S12とマスク処理後のリセット信号S13は、それぞれSRラッチ51のセット端子、リセット端子に入力される。前記SRラッチ51のQ出力S14はフリップフロップ52のデータ入力端子に接続される。また前記ロジックフィルタ部4におけるセット信号S9とリセット信号S10の論理和を取ったクロック信号S15が前記フリップフロップのクロック入力端子に入力される。 本実施の形態におけるフリップフロップは、クロック入力端子の極性がネガティブエッジトリガであるものとし、図1においてクロック入力端子名の頭にスラッシュを付与(/CK)している。
前述の通り、図2においても、外部から与えられる入力信号S1のHレベルが高電位側スイッチング素子7をオンさせるオン指令を意味し、前記入力信号のLレベルが高電位側スイッチング素子7をオフさせるオフ指令を意味するものとする。
次にVS電位、VB電位の過渡的な負電位への変遷とその後のVB電位がGND電位より高くなるときを考える。
図3にこの発明を実施するための実施の形態2における半導体回路のスイッチング素子駆動回路を、図4にタイミングチャートを示す。以下実施の形態1と同一の構成、信号には同一の符号を付し、重複する説明は省略する。
図5にこの発明を実施するための実施の形態3における半導体回路のスイッチング素子駆動回路を、図6にタイミングチャートを示す。
図7にこの発明を実施するための実施の形態4における半導体回路のスイッチング素子駆動回路を示す。
S1.入力信号 S2.第1のパルス信号 S3.第2のパルス信号 S4.第1のレベルシフト済みパルス信号 S5.第2のレベルシフト済みパルス信号 S9.セット信号 S10.リセット信号 S11.マスク信号 S12.マスク処理後のセット信号 S13.マスク処理後のリセット信号 S15.クロック信号
Claims (6)
- 高電位の主電源電位と低電位の主電源電位との間に直列に接続された2つのスイッチング素子のうち高電位側スイッチング素子を駆動制御する半導体回路であって、
前記2つのスイッチング素子の接続点に負極が接続されるフローティング電源と、
前記低電位の主電源電位を基準として動作する低電位部に配設され、前記高電位側スイッチング素子の導通を示す第1状態及び前記高電位側スイッチング素子の非導通を示す第2状態を有する入力信号の前記第1、第2状態への遷移に対応して、それぞれ第1、第2のパルス信号を発生するパルス発生回路と、
基準電極と主電極と制御電極を備える第1、第2のレベルシフト素子と、
前記第1、第2のレベルシフト素子の主電極に一端が接続され、他端が前記フローティング電源の正極に接続される第1、第2の負荷抵抗とを備え、前記第1、第2のパルス信号が第1、第2のレベルシフト素子の制御電極に各々入力されることで前記第1、第2の負荷抵抗に発生するパルス状電圧降下をそれぞれ第1、第2のレベルシフト済みパルス信号として得るレベルシフト回路と、
前記フローティング電源の負極が接続される点を基準電位、前記フローティング電位の正極を最高電位として動作する高電位部に配設され、前記第1のレベルシフト済みパルス信号を波形整形したセット信号と、前記第2のレベルシフト済みパルス信号を波形整形したリセット信号と、前記第1、第2のレベルシフト済みパルス信号の両方が同時に有効となる誤信号が発生した場合、前記セット信号、リセット信号のパルス幅より大であるマスク信号とを生成し、前記マスク信号が有効である期間は前記セット信号およびリセット信号の前記制御部への伝達を阻止するといったマスク処理を行うロジックフィルタ部と、
前記高電位部に配設され、前記セット信号、リセット信号の少なくともいずれか一方が有効である状態から両方が無効である状態へ遷移したときに、前記セット信号およびリセット信号の状態に応じて、前記高電位側スイッチング素子の導通/非導通を切り替える制御部と、
を有することを特徴とする半導体回路。 - 前記ロジックフィルタ部において、
前記セット信号、リセット信号は、それぞれ前記第1、第2のレベルシフト済みパルス信号が入力される第1、第2の論理反転素子の出力波形におけるリーディングエッジ部を遅延させる第1、第2の遅延回路によって生成され、
前記マスク信号は、前記第1、第2の論理反転素子の両出力が入力される反転論理積素子の出力波形におけるトレーディングエッジを遅延させる第3の遅延回路によって生成されることを特徴とする請求項1に記載の半導体回路。 - 前記ロジックフィルタ部において、
前記セット信号、リセット信号は、それぞれ前記第1、第2のレベルシフト済みパルス信号が入力される前記第1、第2の論理反転素子によって生成され、
前記マスク信号は、前記第1、第2のレベルシフト済みパルス信号が入力される第3、第4の論理反転素子の両出力が入力される前記反転論理積素子によって生成され、
前記第3、第4の論理反転素子の論理しきい値は、前記第1、第2の論理反転素子の論理しきい値より大であることを特徴とする請求項1に記載の半導体回路。 - 前記レベルシフト回路において、
前記第1、第2の負荷抵抗と前記第1、第2のレベルシフト素子の主電極との間にそれぞれ第3、第4の負荷抵抗をさらに設け、前記第1、第2のレベルシフト素子の主電極に発生するパルス状電圧降下をそれぞれ第3、第4のレベルシフト済みパルス信号として得、
前記ロジックフィルタ部において、
前記セット信号、リセット信号は、それぞれ前記第1、第2のレベルシフト済みパルス信号が入力される前記第1、第2の論理反転素子によって生成され、
前記マスク信号は、前記第3、第4のレベルシフト済みパルス信号が入力される第5、第6の論理反転素子の両出力が入力される前記論理積素子によって生成されることを特徴とする請求項1に記載の半導体回路。 - 前記制御部は、
前記マスク処理後のセット信号がセット端子、
前記マスク処理後のリセット信号がリセット端子に入力されるSRラッチと、
前記SRラッチのQ出力をデータ入力とし、前記マスク処理前のセット信号と前記マスク処理前のリセット信号の論理和を取ったクロック信号のトレーディングエッジでトリガがかかるフリップフロップと、
前記フリップフロップのQ出力に応じて前記高電位側スイッチング素子の導通/非導通を切り替えるバッファと、
を有することを特徴とする請求項2〜4いずれか1項に記載の半導体回路。 - 前記制御部は、
前記セット信号と前記リセット信号の論理和を取ったクロック信号のトレーディングエッジでトリガがかかるフリップフロップと、
前記マスク処理後のセット信号を前記フリップフロップのデータ入力とし、
前記フリップフロップのQ出力に応じて前記高電位側スイッチング素子の導通/非導通を切り替えるバッファと、
を有することを特徴とする請求項2〜4いずれか1項に記載の半導体回路。
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