JP5160320B2

JP5160320B2 - スイッチング駆動回路

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Description

本発明は、短絡保護機能を備えたスイッチング駆動回路に関するものである。

従来、スイッチング駆動回路としては、図７に示す構成が知られている。同図のスイッチング駆動回路は、コントロールロジック部１００Ａ、レベルシフト部２００Ａ、プリドライバ部３００Ａ、パワートランジスタ部４００で構成される。レベルシフト部２００Ａはハイサイドレベルシフト回路２１１、ローサイドレベルシフト回路２１２で構成される。プリドライバ部３００Ａはハイサイドプリドライバ３２１、ローサイドプリドライバ３２２で構成される。パワートランジスタ部４００はＮＭＯＳトランジスタからなるハイサイドＮＭＯＳパワートランジスタ４０１、ローサイドＮＭＯＳパワートランジスタ４０２で構成される。

コントロールロジック部１００Ａのインバータ１１１の電源は、ＶＳＳ基準のロジックレベル電圧ＶＤＤである。プリドライバ部３００Ａのハイサイドプリドライバ３２１の電源は、ＶＯＵＴ（ＯＵＴ端子の電圧）基準の電圧ＶＧＨである。ローサイドプリドライバ３２２の電源は、ＶＳＳ基準の電圧ＶＧＬである。パワートランジスタ部４００の電源は、ＶＳＳ基準の電圧ＶＤＤＯである。例えば、ＶＤＤはＶＳＳ基準で５Ｖ、ＶＧＨはＶＯＵＴ基準で１０Ｖ、ＶＧＬはＶＳＳ基準で１０Ｖ、ＶＤＤＯはＶＳＳ基準で１２Ｖ、ＶＯＵＴはＶＳＳからＶＤＤＯである。

図７のスイッチング駆動回路の動作波形例を図８に示す。ＩＮ端子から入力された信号電圧は、ハイサイドレベルシフト回路２１１でレベルシフトされ、ハイサイドプリドライバ３２１によって増幅され、ハイサイドＮＭＯＳパワートランジスタ４０１のゲートに印加する。また、ＩＮ端子から入力された信号電圧は、一方で、インバータ１１１で反転され、ローサイドレベルシフト２１２でレベルシフトされ、ローサイドプリドライバ３２２によって増幅され、ローサイドＮＭＯＳパワートランジスタ４０２のゲートに印加する。ハイサイドＮＭＯＳパワートランジスタ４０１が駆動されるとき、ハイサイドプリドライバ３２１の出力インピーダンスは充分に低く設定される。また、ローサイドＮＭＯＳパワートランジスタ４０２が駆動されるとき、ローサイドプリドライバ３２２の出力インピーダンスは充分に低く設定される。

次に、短絡検出回路５００を備えたスイッチング駆動回路を図９に示す。同図のスイッチング駆動回路のコントロールロジック部１００Ｂは、インバータ１２１、ＡＮＤ回路１２２、ＮＯＲ回路１２３からなる。レベルシフト部２００Ａ、プリドライバ部３００Ａ、パワートランジスタ部４００は図７と同じである。短絡検出回路５００は、ハイサイドＮＭＯＳパワートランジスタ４０１がオンするとき同期してオンするハイサイドスイッチ５０１、ローサイドＮＭＯＳパワートランジスタ４０２がオンするとき同期してオンするローサイドスイッチ５０２、ハイサイド基準電圧５０３、ローサイド基準電圧５０４、ハイサイドコンパレータ５０５、ローサイドコンパレータ５０６、ハイサイドレベルシフト回路５０７、ローサイドレベルシフト回路５０８、ＯＲ回路５０９、Ｄフリップフロップ５１０、プルアップ抵抗Ｒ３、プルダウン抵抗Ｒ４で構成される。

短絡検出回路５００の電源に関して、ハイサイドコンパレータ５０５およびローサイドコンパレータ５０６の電源はＶＳＳ基準の電圧ＶＤＤＯ、ハイサイドレベルシフト回路５０７、ローサイドレベルシフト回路５０８、ＯＲ回路５０９、およびＤフリップフロップ５１０の電源はＶＳＳ基準の電圧ＶＤＤである。

ここで、ＯＵＴ端子とＶＳＳの間で短絡が発生し、このときオンしているハイサイドＮＭＯＳパワートランジスタ４０１に短絡電流が流れると、ＶＤＤＯ−ＯＵＴ端子間で短絡電圧が発生する。これにより、ＯＵＴ端子の電圧がハイサイド基準電圧５０３の電圧値を下回ると、ハイサイドコンパレータ５０５は反転入力端子が非反転入力端子の電圧より低くなり、その出力がＶＤＤＯになる。なお、このとき、ローサイドスイッチ５０２はオフ状態であり、プルダウン抵抗Ｒ４によってローサイドコンパレータ５０６の非反転入力端子はＶＳＳに保たれ、その出力はＶＳＳである。よって、ハイサイドレベルシフト回路５０７によって、ＶＤＤＯがＶＤＤに変換された電圧がノードＨＤＣＴに現れる。このＶＤＤはＯＲ回路５０９を通過し、Ｄフリップフロップ５１０のＣＬＫ端子に到達する。ＣＬＫ端子の電圧がＶＳＳからＶＤＤに遷移すると、Ｄフリップフロップ５１０のデータ端子に印加されているＶＤＤがＯＣＰ端子に出力される。ＯＣＰ端子がＶＤＤになると、コントロールロジック部１００ＢのＡＮＤ回路１２２の出力がＶＳＳになり、ハイサイドプリドライバ３２１のノードＨＧがＶＯＵＴに変化し、ハイサイドＮＭＯＳパワートランジスタ４０１がオフ状態になる。ハイサイドＮＭＯＳパワートランジスタ４０１がオフ状態になるとＯＵＴ端子はフローティング状態になって短絡電流が停止する。このときの動作波形例を図１０に示す。

逆に、ＶＤＤＯとＯＵＴ端子の間で短絡が発生し、このときオンしているローサイドＮＭＯＳパワートランジスタ４０２に短絡電流が流れると、ＯＵＴ端子−ＶＳＳ間で短絡電圧が発生する。これにより、ＯＵＴ端子の電圧がローサイド基準電圧５０４の電圧値を超えると、ローサイドコンパレータ５０６の出力がＶＤＤＯになる。なお、このとき、ハイサイドスイッチ５０１はオフ状態であり、プルアップ抵抗Ｒ３によってハイサイドコンパレータ５０５の反転入力端子はＶＤＤＯに保たれ、その出力はＶＳＳである。よって、ローサイドレベルシフト回路５０８によって、ＶＤＤＯがＶＤＤに変換されてノードＬＤＣＴに現れる。このＶＤＤはＯＲ回路５０９を通過し、Ｄフリップフロップ５１０のＣＬＫ端子に到達する。ＣＬＫ端子の電圧がＶＳＳからＶＤＤに遷移すると、Ｄフリップフロップ５１０のデータ端子に印加されているＶＤＤがＯＣＰ端子に出力される。ＯＣＰ端子がＶＤＤになると、コントロールロジック部１００ＢのＮＯＲ回路１２３の出力がＶＳＳになり、ローサイドプリドライバ３２２のノードＬＧがＶＳＳに変化し、ローサイドＮＭＯＳパワートランジスタ４０２がオフ状態になる。ローサイドＮＭＯＳパワートランジスタ４０２がオフ状態になるとＯＵＴ端子はフローティング状態になって短絡電流が停止する。このときの動作波形例を図１１に示した。

ただし、以上の短絡検出回路５００の動作原理は理想状態におけるものであり、実際の回路に適用すると、短絡検出後、ハイサイドＮＭＯＳパワートランジスタ４０１やローサイドＮＭＯＳパワートランジスタ４０２がオフする時のオーバーシュートによって引き起こされるパワートランジスタ４０１，４０２の破壊という問題が生じる。

パワートランジスタ４０１，４０２のオフ時のオーバーシュートによる破壊について、図１２、図１３を用いて説明する。図１２に示すように、スイッチング駆動回路の電源端子ＶＤＤＯ，ＶＳＳ、出力端子ＯＵＴには、インダクタンス成分Ｌ１，Ｌ２，Ｌ３が寄生的に存在する。このインダクタンス成分Ｌ１，Ｌ２，Ｌ３、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２のオン抵抗、並びに寄生容量などが要因となり、短絡検出後、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２がオフ状態になった直後に、ＶＤＤＯ，ＶＳＳおよびＯＵＴ端子の電圧波形に大きなオーバーシュートが生じる。このオーバーシュートによって、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２が、そのドレイン・ソース間電圧が耐圧を越えて、破壊されてしまうことがある。図１３はＯＵＴ端子−ＶＳＳ間が短絡した場合に、ハイサイドＮＭＯＳパワートランジスタ４０１が破壊される場合の動作波形例である。

上記問題を解決するためには、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２のオフ時のＯＵＴ端子電圧のオーバーシュートを減少させる必要がある。

パワートランジスタのスイッチングによるオーバーシュートを減少させる一般的な方法としては、図１４に示すように、パワートランジスタ４０１，４０２のゲートに直列にゲート直列抵抗Ｒ５，Ｒ６を接続し、この抵抗Ｒ５，Ｒ６を介してパワートランジスタを駆動するものがある。

ところが、この抵抗Ｒ５，Ｒ６の抵抗値が大きくなるほど、スイッチングによるオーバーシュートは減少するが、ＯＵＴ端子の電圧波形の立ち上がりおよび立ち下がり時間が長くなる。スイッチング駆動回路の電力効率、およびスイッチング駆動回路をＰＷＭ、ＰＤＭ変調などの用途に使用した場合、変調精度の観点から、立ち上がり時間および立ち下がり時間はできる限り短くする必要がある。そのため、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２のゲートは、できる限り低インピーダンスで駆動することが好ましい。

そこで、上記問題を解決するためのより効果的な手段として、通常動作時には、低インピーダンスのプリドライバによって、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２のゲートを駆動し、短絡検出時には抵抗成分を介したもう１つの経路からハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２をオフさせる方法がある。

これを実現した回路として図１５に示すスイッチング駆動回路がある。この回路は、コントロールロジック部１００、レベルシフト部２００、ハイサイドプリドライバ３００Ｈ、ローサイドプリドライバ３００Ｌ、パワートランジスタ部４００、ハイサイドプルダウン抵抗Ｒ７、ローサイドプルダウン抵抗Ｒ８で構成される。コントロールロジック部１００は、インバータ１０１，１０２、ＯＲ回路１０３，１０４、ＡＮＤ回路１０５，１０６で構成される。ハイサイドプリドライバ３００Ｈは、インバータ３０１〜３０４、ハイサイドＰＭＯＳトランジスタ３０５、ハイサイドＮＭＯＳトランジスタ３０６で構成される。ローサイドプリドライバ３００Ｌは、インバータ３１１〜３１４、ローサイドＰＭＯＳトランジスタ３１５、ローサイドＮＭＯＳトランジスタ３１６で構成される。

図１５のスイッチング駆動回路では、ハイサイドＰＭＯＳトランジスタ３０５とハイサイドＮＭＯＳトランジスタ３０６を別々に制御するために、コントロールロジック１００からの信号伝達用の個別のレベルシフト回路２０１，２０２が追加となる。また、ローサイドＰＭＯＳトランジスタ３１５とローサイドＮＭＯＳトランジスタ３１６を別々に制御するために、コントロールロジック１００からの信号伝達用の個別のレベルシフト回路２０３，２０４が追加となる。

以下に同回路の動作について説明する。通常動作時には、ハイサイドプルダウン抵抗Ｒ７、ローサイドプルダウン抵抗Ｒ８よりも充分に低インピーダンスであるハイサイドＰＭＯＳトランジスタ３０５、ハイサイドＮＭＯＳトランジスタ３０６、ローサイドＰＭＯＳトランジスタ３１５、ローサイドＮＭＯＳトランジスタ３１６によってハイサイドＮＭＯＳパワートランジスタ４０１、ローサイドＮＭＯＳパワートランジスタ４０２が駆動される。

短絡検出時には、図９で示した短絡検出回路５００によって、ＯＣＰ端子がＶＤＤになり、ＭＯＳトランジスタ３０５，３０６，３１５，３１６が全てオフ状態になる。このため、ハイサイドプリドライバ３００Ｈおよびローサイドプリドライバ３００Ｌの出力インピーダンスはハイインピーダンスとなり、ハイサイドプルダウン抵抗Ｒ７，ローサイドプルダウン抵抗Ｒ８によって、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２が徐々にオフ状態になる。このため、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２がオフ状態に遷移した直後のオーバーシュートは大きく低減される。

図１５のスイッチング駆動回路のＯＵＴ端子−ＶＳＳ間短絡時の動作波形を図１６に示す。同図に示すように、ＯＣＰ端子がＶＤＤになると、ハイサイドＰＭＯＳトランジスタ３０５のゲートノードＨＨＧはＶＧＨ、ハイサイドＮＭＯＳトランジスタ３０６のゲートノードＨＬＧはＶＯＵＴ、ローサイドＰＭＯＳトランジスタ３１５のゲートノードＬＨＧはＶＧＬ、ローサイドＮＭＯＳトランジスタ３１６のゲートノードＬＬＧはＶＳＳになる。すると、ＭＯＳトランジスタ３０５，３０６，３１５，３１６が全てオフ状態になる。その結果、ハイサイドＮＭＯＳパワートランジスタ４０１のゲートノードＨＧの電圧はプルダウン抵抗Ｒ５を経由してゆっくりとＶＯＵＴになる。したがって、ＶＤＤＯ端子およびＯＵＴ端子のオーバーシュートを大きく低減することができる。

しかし、図１５のスイッチング駆動回路を実現するためには、ハイサイドＰＭＯＳトランジスタ３０５への影響を小さくしてかつ、回路の消費電流を低く抑えるために、ハイサイドプルダウン抵抗Ｒ７の抵抗値を充分に高くする必要がある。また、ローサイドＰＭＯＳトランジスタ３１５への影響を小さくしてかつ、回路の消費電流を低く抑えるために、ローサイドプルダウン抵抗Ｒ８の抵抗値を充分に高くする必要がある。

この場合、ＯＵＴ端子−ＶＳＳ間の短絡検出後、ハイサイドＮＭＯＳパワートランジスタ４０１のゲートノードＨＧの電圧立ち下がり動作がゆるやかになり、ハイサイドＮＭＯＳパワートランジスタ４０１のオフタイミングが遅れてしまう。それによって、ハイサイドＮＭＯＳパワートランジスタ４０１がオフ状態になるまえに破壊されてしまう恐れがある。また、ＶＤＤＯ−ＯＵＴ端子間の短絡検出後、ローサイドＮＭＯＳパワートランジスタ４０２のゲートノードＬＧの電圧の立ち下がり動作がゆるやかになり、ローサイドＮＭＯＳパワートランジスタ４０２のオフタイミングが遅れてしまう。それによって、ローサイドＮＭＯＳパワートランジスタ４０２がオフ状態になるまえに破壊されてしまう恐れがある。

そこで、これを解決するために、図１７に示すスイッチング駆動回路がある。この図１７は、図１５におけるハイサイドプルダウン抵抗Ｒ７をハイサイドプルダウンＮＭＯＳトランジスタ６０３に置換し、ＯＣＰ端子に現れる電圧を、レベルシフト部２００Ｂに配置したレベルシフト回路２０５によりレベルシフトして、そのＮＭＯＳトランジスタ６０３のゲートに印加するようにし、また、ローサイドプルダウン抵抗Ｒ８をローサイドプルダウンＮＭＯＳトランジスタ６０４に置換し、ＯＣＰ端子に現れる電圧をそのＮＭＯＳトランジスタ６０４のゲートに印加するようにしたものである。

通常動作時には、ハイサイドプルダウンＮＭＯＳトランジスタ６０３、ローサイドプルダウンＮＭＯＳトランジスタ６０４はオフ状態であり、ハイサイドプリドライバ３００ＨのＭＯＳトランジスタ３０５，３０６およびローサイドプリドライバ３００ＬのＭＯＳトランジスタ３１５，３１６によって、ハイサイドＮＭＯＳパワートランジスタ４０１、ローサイドＮＭＯＳパワートランジスタ４０２が駆動される。

短絡検出時には、図９に示した短絡検出回路５００によってＯＣＰ端子がＶＤＤになり、ハイサイドプリドライバ３００ＨのＭＯＳトランジスタ３０５，３０６およびローサイドプリドライバ３００ＬのＭＯＳトランジスタ３１５，３１６がオフ状態になる。また、ハイサイドプルダウンＮＭＯＳトランジスタ６０３およびローサイドプルダウンＮＭＯＳトランジスタ６０４がオン状態になる。ＭＯＳトランジスタ３０５，３０６，３１５，３１６がオフ状態になると、ハイサイドプリドライバ３００Ｈおよびローサイドプリドライバ３００Ｌの出力インピーダンスはハイインピーダンスとなり、ハイサイドプルダウンＮＭＯＳトランジスタ６０３、ローサイドプルダウンＮＭＯＳトランジスタ６０４によってハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２が徐々にオフ状態になる。よって、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２がオフ状態に遷移した直後のオーバーシュートは大きく低減されることになる。これと同様な動作を行うものとして、特許文献１，２に記載がある。

図１７のスイッチング駆動回路では、通常動作時には、ハイサイドプルダウンＮＭＯＳトランジスタ６０３およびローサイドプルダウンＮＭＯＳトランジスタ６０４はオフ状態であり、回路の消費電流は増加しない。ＯＵＴ端子−ＶＳＳ間短絡検出時には、前記ハイサイドプルダウンＮＭＯＳトランジスタ６０３はオン状態となるが、このときのそのＮＭＯＳトランジスタ６０３のオン抵抗は、そのＮＭＯＳトランジスタ６０３のアスペクト比（Ｌ／Ｗ）の調節によって設計者が任意に設定することができる。よって、ハイサイドＮＭＯＳパワートランジスタ４０１のオフ時のオーバーシュートが問題にならない程度に前記ＮＭＯＳトランジスタ６０３のオン抵抗を小さく設定すればよい。また、ＶＤＤＯ−ＯＵＴ端子間短絡検出時には、前記ローサイドプルダウンＮＭＯＳトランジスタ６０４はオン状態となるが、このときのそのＮＭＯＳトランジスタ６０４のオン抵抗は、そのＮＭＯＳトランジスタ６０４のアスペクト比（Ｌ／Ｗ）の調節によって設計者が任意に設定することができる。よって、ローサイドＮＭＯＳパワートランジスタ４０２のオフ時のオーバーシュートが問題にならない程度に前記ＮＭＯＳトランジスタ６０４のオン抵抗を小さく設定すればよい。

なお、図１８に示すスイッチング駆動回路のように、ハイサイドプルダウンＮＭＯＳトランジスタ６０３に直列抵抗Ｒ９を接続し、ローサイドプルダウンＮＭＯＳトランジスタ６０４に直列抵抗Ｒ１０を接続しても、図１７に示したスイッチング駆動回路と同様に、ハイサイドＮＭＯＳパワートランジスタ４０１およびローサイドＮＭＯＳパワートランジスタ４０２がオフ状態に遷移した直後のオーバーシュートを大きく低減することができる。図１９に図１７、図１８に示したスイッチング駆動回路の動作波形例を示す。
特開平０３−１８３２０９号公報特開平１０−２７６０７５号公報

ところが、図１７、図１８に示したスイッチング駆動回路では、プルダウンＮＭＯＳトランジスタ６０３のゲートへ短絡検出信号を伝送するためにレベルシフト回路２０５が必要となる。大電力を扱うスイッチング駆動回路では、このレベルシフト回路２０５の内部に高耐圧素子を多く含むため、半導体チップ上の面積を大きく占有し、半導体チップの製造コストを圧迫するという問題点があった。

本発明の目的は、半導体チップの製造コストの増加を最小限に抑えつつ、短絡検出時のパワートランジスタのオフ時のオーバーシュートによる破壊を防ぐスイッチング駆動回路を提供することである。

上記目的を達成するため、請求項１にかかる発明は、入力信号が１又は２以上縦続接続した第１群のインバータを介してゲートに伝達される第１のＰＭＯＳトランジスタ、および前記入力信号が１又は２以上縦続接続した第２群のインバータを介してゲートに伝達される第１のＮＭＯＳトランジスタを備え、前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタの共通接続ドレインを出力とするハイサイドプリドライバと、前記入力信号を正転あるいは反転した信号が１又は２以上縦続接続した第３群のインバータを介してゲートに伝達される第２のＰＭＯＳトランジスタ、および前記入力信号を正転あるいは反転した信号が１又は２以上縦続接続した第４群のインバータを介してゲートに伝達される第２のＮＭＯＳトランジスタを備え、前記第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタの共通接続ドレインを出力とするローサイドプリドライバと、前記ハイサイドプリドライバの出力にゲートが接続され、ソースが出力端子に接続されたハイサイドパワートランジスタ、および前記ローサイドプリドライバの出力にゲートが接続され、ドレインが前記出力端子に接続されたローサイドパワートランジスタを備えたパワートランジスタ部と、前記ハイサイドパワートランジスタ又は前記ローサイドパワートランジスタの短絡を検出する短絡検出回路と、該短絡検出回路が短絡を検出すると前記ハイサイドプリドライバおよび前記ローサイドプリドライバの出力をハイインピーダンスに制御するコントロールロジック部と、前記ハイサイドパワートランジスタのゲート・ソース間にドレイン・ソース間が接続され、ゲートに前記第１群又は前記第２群のインバータの所定段目の出力側が接続されたハイサイドプルダウン又はハイサイドプルアップトランジスタと、前記ローサイドパワートランジスタのゲート・ソース間にドレイン・ソース間が接続され、ゲートに前記第３群又は前記第４群のインバータの所定段目の出力側が接続されたローサイドプルダウン又はローサイドプルアップトランジスタと、を有することを特徴とする。
請求項２にかかる発明は、請求項１に記載のスイッチング駆動回路において、前記ハイサイドプルダウン又はハイサイドプルアップトランジスタおよび前記ローサイドプルダウン又はローサイドプルアップトランジスタに直列に、それぞれ抵抗を接続したことを特徴とする。

本発明によれば、レベルシフト回路を経由せずに、パワートランジスタをオフするためのプルダウンＮＭＯＳトランジスタのゲートを駆動することができるため、半導体チップの製造コストの増加を最小限に抑えつつ、短絡検出時のパワートランジスタのオフ時のオーバーシュートによる破壊を防ぐことができる。

＜第１の実施例＞
図１は本発明の第１の実施例のスイッチング駆動回路の構成を示す回路図である。本スイッチング駆動回路は、コントロールロジック部１００、レベルシフト部２００、ハイサイドプリドライバ３００Ｈ、ローサイドプリドライバ３００Ｌ、パワートランジスタ部４００、ハイサイドプルダウン抵抗Ｒ１、ハイサイドプルダウンＮＭＯＳトランジスタ６０１、ローサイドプルダウン抵抗Ｒ２、ローサイドプルダウンＮＭＯＳトランジスタ６０２で構成される。ハイサイドプリドライバ３００Ｈは、インバータ３０１〜３０４、ハイサイドＰＭＯＳトランジスタ３０５、ハイサイドＮＭＯＳトランジスタ３０６で構成される。ローサイドプリドライバ３００Ｌはインバータ３１１〜３１４、ローサイドＰＭＯＳトランジスタ３１５、ローサイドＮＭＯＳトランジスタ３１６で構成される。パワートランジスタ部４００は、ハイサイドＮＭＯＳパワートランジスタ４０１、ローサイドＮＭＯＳパワートランジスタ４０２で構成される。

コントロールロジック部１００の電源は、ＶＳＳ基準のロジックレベル電圧ＶＤＤである。ハイサイドプリドライバ３００Ｈの電源はＶＯＵＴ（ＯＵＴ端子の電圧）基準の電圧ＶＧＨである。ローサイドプリドライバ３００Ｌの電源は、ＶＳＳ基準の電圧ＶＧＬである。パワートランジスタ部４００の電源は、ＶＳＳ基準の電圧ＶＤＤＯである。

ハイサイドプルダウンＮＭＯＳトランジスタ６０１のゲートはハイサイドＰＭＯＳトランジスタ３０５のゲートに接続される。また、ローサイドプルダウンＮＭＯＳトランジスタ６０２のゲートはローサイドＰＭＯＳトランジスタ３１５のゲートに接続される。

以下に本スイッチング駆動回路の通常動作時と短絡検出時の動作について説明する。通常動作時において、ハイサイドＮＭＯＳパワートランジスタ４０１がオフ状態のときには、ノードＨＨＧ，ＨＬＧはＶＧＨであり、ハイサイドＰＭＯＳトランジスタ３０５はオフ状態、ハイサイドＮＭＯＳトランジスタ３０６はオン状態、ハイサイドプルダウンＮＭＯＳトランジスタ６０１はオン状態となる。ハイサイドＮＭＯＳパワートランジスタ４０１がオン状態のときには、ノードＨＨＧ，ＨＬＧはＶＯＵＴであり、ハイサイドＰＭＯＳトランジスタ３０５はオン状態、ハイサイドＮＭＯＳトランジスタ３０６はオフ状態、ハイサイドプルダウンＮＭＯＳトランジスタ６０１はオフ状態となる。すなわち、ハイサイドＮＭＯＳパワートランジスタ４０１は、そのゲートノードＨＧが、ハイサイドＰＭＯＳトランジスタ３０５がオンすればＶＧＨになって、オン状態になる。それに対して、ハイサイドＮＭＯＳトランジスタ３０６とハイサイドプルダウンＮＭＯＳトランジスタ６０１がオンすれば、ゲートノードＨＧがＶＯＵＴになってオフ状態になる。

次に、ローサイドＮＭＯＳパワートランジスタ４０２がオフ状態のときには、ノードＬＨＧ，ＬＬＧはＶＧＬであり、ローサイドＰＭＯＳトランジスタ３１５はオフ状態、ローサイドＮＭＯＳトランジスタ３０６はオン状態、ローサイドプルダウンＮＭＯＳトランジスタ６０２はオン状態となる。ローサイドＮＭＯＳパワートランジスタ４０２がオン状態のときには、ノードＬＨＧ，ＬＬＧはＶＳＳであり、ローサイドＰＭＯＳトランジスタ３１５はオン状態、ローサイドＮＭＯＳトランジスタ３１６はオフ状態、ローサイドプルダウンＮＭＯＳトランジスタ６０２はオフ状態となる。すなわち、ローサイドＮＭＯＳパワートランジスタ４０２は、そのゲートノードＬＧが、ローサイドＰＭＯＳトランジスタ３１５がオンすればＶＧＬになって、オン状態となる。それに対して、ローサイドＮＭＯＳトランジスタ３１６とローサイドプルダウンＮＭＯＳトランジスタ６０２がオンすれば、ゲートのＬＧがＶＳＳになってオフ状態となる。

短絡検出時には、ハイサイドＰＭＯＳトランジスタ３０５、ハイサイドＮＭＯＳトランジスタ３０６、ローサイドＰＭＯＳトランジスタ３１５、ローサイドＮＭＯＳトランジスタ３１６は全てオフ状態となる。このとき、ノードＨＨＧはＶＧＨであるため、ハイサイドプルダウンＮＭＯＳトランジスタ６０１はオン状態になる。その結果、ハイサイドプルダウン抵抗Ｒ１とハイサイドプルダウンＮＭＯＳトランジスタ６０１によって、ハイサイドＮＭＯＳパワートランジスタ４０１がオフされる。また、ノードＬＨＧはＶＧＬであるため、ローサイドプルダウンＮＭＯＳトランジスタ６０２はオン状態になる。その結果、ローサイドプルダウン抵抗Ｒ２とローサイドプルダウンＮＭＯＳトランジスタ６０２によって、ローサイドＮＭＯＳパワートランジスタ４０２がオフされる。

通常動作において、ハイサイドプルダウン抵抗Ｒ１とハイサイドプルダウンＮＭＯＳトランジスタ６０１の直列接続の抵抗値は、ハイサイドＮＭＯＳトランジスタ３０６のオン抵抗よりもはるかに大きいため、ハイサイドＮＭＯＳパワートランジスタ４０１の駆動にあたえる影響は小さい。また、ローサイドプルダウン抵抗Ｒ２とローサイドプルダウンＮＭＯＳトランジスタ６０２の直列接続の抵抗値はローサイドＮＭＯＳトランジスタ３１６のオン抵抗よりもはるかに大きいため、ローサイドＮＭＯＳパワートランジスタ４０２の駆動にあたえる影響は小さい。

よって、短絡検出時には、ハイサイドプルダウン抵抗Ｒ１とハイサイドプルダウンＮＭＯＳトランジスタ６０１の直列接続によって、ハイサイドＮＭＯＳパワートランジスタ４０１がオフされ、ローサイドプルダウン抵抗Ｒ２とローサイドプルダウンＮＭＯＳトランジスタ６０２の直列接続によって、ローサイドＮＭＯＳパワートランジスタ４０２がオフされるため、パワートランジスタ４０１，４０２オフ時のオーバーシュートを防ぐことができる。

以上より、短絡検出信号のためにレベルシフト回路を設けることなく、パワートランジスタのゲートをオフするためのプルダウンＮＭＯＳトランジスタのゲートを駆動することができるため、半導体チップの製造コストの増加を最小限に抑えつつ、ハイサイドＮＭＯＳパワートランジスタ又はローサイドＮＭＯＳパワートランジスタのオフ時のオーバーシュートによるパワートランジスタの破壊を防ぐことができる。図２に図１のスイッチング駆動回路のＯＵＴ端子−ＶＳＳ間短絡時の動作波形例を、図３にＶＤＤＯ−ＯＵＴ端子間短絡時の動作波形例を示す。

＜第２の実施例＞
図４は本発明の第２の実施例のスイッチング駆動回路の構成を示す回路図である。図１に示したスイッチング駆動回路と同じものには同じ符号を付した。本実施例は、ハイサイドプルダウンＮＭＯＳトランジスタ６０１のゲートをハイサイドプリドライバ３００Ｈの入力ノードＬＳＨＨに接続し、ローサイドプルダウンＮＭＯＳトランジスタ６０２のゲートをローサイドプリドライバ３００Ｌの入力ノードＬＳＬＨに接続した点が、第１の実施例と異なる。ノードＬＳＨＨはノードＨＨＧと同じ論理レベルとなり、ノードＬＳＬＨはノードＬＨＧと同じ論理レベルとなるので、このスイッチング駆動回路の通常動作時と短絡検出時の動作は第１の実施例のスイッチング駆動回路と全く同じである。図５に図４のスイッチング駆動回路のＯＵＴ端子−ＶＳＳ間短絡時の動作波形例を、図６にＶＤＤＯ−ＯＵＴ端子間短絡時の動作波形例を示す。

＜その他の実施例＞
なお、図１および図４のスイッチング駆動回路において、ハイサイドプルダウン抵抗Ｒ１、ローサイドプルダウン抵抗Ｒ２は、これを省略することもできる。この場合は、ハイサイドプルダウンＮＭＯＳトランジスタ６０１のオン抵抗の値をハイサイドプルダウン抵抗Ｒ１の抵抗値を加味した値とし、ローサイドプルダウンＮＭＯＳトランジスタ６０２のオン抵抗の値を、ローサイドプルダウン抵抗Ｒ２の抵抗値を加味した値とすればよい。

また、ハイサイドＮＭＯＳパワートランジスタ４０１は、ＮＭＯＳトランジスタに限られず、ＰＭＯＳトランジスタに置き換えることもできる。この場合は、ハイサイドプルダウンＮＭＯＳトランジスタ６０１を、ハイサイドＰＭＯＳトランジスタのソース・ゲート間に抵抗を介してあるいは介さずに接続したハイサイドプルアップＰＭＯＳトランジスタに置き換え、そのハイサイドプルアップＰＭＯＳトランジスタのゲートをＮＭＯＳトランジスタ３０６のゲートに接続する。これは、ローサイドＮＭＯＳパワートランジスタ４０２をＰＭＯＳトランジスタに置き換えた場合も同様であり、この場合は、ローサイドプルダウンＮＭＯＳトランジスタ６０２をローサイドプルアップＰＭＯＳトランジスタに置き換える。

また、ハイサイドプリドライバ３００Ｈ、ローサイドプリドライバ３００Ｌのインバータの縦続接続段数は、偶数段に限られるものではなく、奇数段であってもよい。この場合は、コントロールロジック部１００のＯＲ回路１０３，１０４をＮＯＲ回路に置き換え、ＡＮＤ回路１０５，１０６をＮＡＮＤ回路に置き換える。

本発明の第１の実施例のスイッチング駆動回路の構成を示す回路図である。図１のスイッチング駆動回路の動作波形図である。図１のスイッチング駆動回路の動作波形図である。本発明の第２の実施例のスイッチング駆動回路の構成を示す回路図である。図４のスイッチング駆動回路の動作波形図である。図４のスイッチング駆動回路の動作波形図である。従来のスイッチング駆動回路の基本構成を示す回路図である。図７のスイッチング駆動回路の動作波形図である。短絡検出回路を備えた従来のスイッチング駆動回路の基本構成を示す回路図である。図９のスイッチング駆動回路の動作波形図である。図９のスイッチング駆動回路の動作波形図である。従来の寄生インダクタンス成分を有するスイッチング駆動回路の回路図である。図１２のスイッチング駆動回路の動作波形図である。短絡検出回路によってパワートランジスタがオフ状態にされたことによるパワートランジスタ破壊の第１の対策を施した従来のスイッチング駆動回路の回路図である。短絡検出回路によってパワートランジスタがオフ状態にされたことによるパワートランジスタ破壊の第２の対策を施した従来のスイッチング駆動回路の回路図である。図１５のスイッチング駆動回路の動作波形図である。短絡検出回路によってパワートランジスタがオフ状態にされたことによるパワートランジスタ破壊の第２の対策を施した従来の別の例のスイッチング駆動回路の回路図である。短絡検出回路によってパワートランジスタがオフ状態にされたことによるパワートランジスタ破壊の第２の対策を施した従来の更に別の例のスイッチング駆動回路の回路図である。図１７、図１８のスイッチング駆動回路の動作波形図である。

符号の説明

１００，１００Ａ，１００Ｂ：コントロールロジック部、１０１，１０２：インバータ、１０３，１０４：ＯＲ回路、１０５，１０６：ＡＮＤ回路、１１１：インバータ、１２１：インバータ、１２２：ＡＮＤ回路、１２３：ＮＯＲ回路
２００，２００Ａ，２００Ｂ：レベルシフト部、２０１〜２０５、２１１，２１２：レベルシフト回路
３００，３００Ａ：プリドライバ部、３００Ｈ，３２１：ハイサイドプリドライバ、３００Ｌ，３２２：ローサイドプリドライバ、３０１〜３０４，３１１〜３１４：インバータ、３０５，３１５：ＰＭＯＳトランジスタ、３０６，３１６：ＮＭＯＳトランジスタ
４００：パワートランジスタ部、４０１：ハイサイドＮＭＯＳパワートランジスタ、４０２：ローサイドＮＭＯＳパワートランジスタ
５００：短絡検出回路、５０１：ハイサイドスイッチ、５０２：ローサイドスイッチ、５０３：ハイサイド基準電圧、５０４：ローサイド基準電圧、５０５：ハイサイドコンパレータ、５０６：ローサイドコンパレータ、５０７：ハイサイドレベルシフト回路、５０８：ローサイドレベルシフト回路、５０９：ＯＲ回路、５１０：Ｄフリップフロップ。

Claims

入力信号が１又は２以上縦続接続した第１群のインバータを介してゲートに伝達される第１のＰＭＯＳトランジスタ、および前記入力信号が１又は２以上縦続接続した第２群のインバータを介してゲートに伝達される第１のＮＭＯＳトランジスタを備え、前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタの共通接続ドレインを出力とするハイサイドプリドライバと、
前記入力信号を正転あるいは反転した信号が１又は２以上縦続接続した第３群のインバータを介してゲートに伝達される第２のＰＭＯＳトランジスタ、および前記入力信号を正転あるいは反転した信号が１又は２以上縦続接続した第４群のインバータを介してゲートに伝達される第２のＮＭＯＳトランジスタを備え、前記第２のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタの共通接続ドレインを出力とするローサイドプリドライバと、
前記ハイサイドプリドライバの出力にゲートが接続され、ソースが出力端子に接続されたハイサイドパワートランジスタ、および前記ローサイドプリドライバの出力にゲートが接続され、ドレインが前記出力端子に接続されたローサイドパワートランジスタを備えたパワートランジスタ部と、
前記ハイサイドパワートランジスタ又は前記ローサイドパワートランジスタの短絡を検出する短絡検出回路と、
該短絡検出回路が短絡を検出すると前記ハイサイドプリドライバおよび前記ローサイドプリドライバの出力をハイインピーダンスに制御するコントロールロジック部と、
前記ハイサイドパワートランジスタのゲート・ソース間にドレイン・ソース間が接続され、ゲートに前記第１群又は前記第２群のインバータの所定段目の出力側が接続されたハイサイドプルダウン又はハイサイドプルアップトランジスタと、
前記ローサイドパワートランジスタのゲート・ソース間にドレイン・ソース間が接続され、ゲートに前記第３群又は前記第４群のインバータの所定段目の出力側が接続されたローサイドプルダウン又はローサイドプルアップトランジスタと、
を有することを特徴とするスイッチング駆動回路。
請求項１に記載のスイッチング駆動回路において、
前記ハイサイドプルダウン又はハイサイドプルアップトランジスタおよび前記ローサイドプルダウン又はローサイドプルアップトランジスタに直列に、それぞれ抵抗を接続したことを特徴とするスイッチング駆動回路。