JP3265965B2 - スイッチング電源装置制御用のｃｍｏｓｉｃ回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スイッチング電
源装置が持つ直流入力のスイッチングを行う電圧駆動型
の半導体スイッチング素子に対する制御信号を生成する
ＣＭＯＳプロセスを用いたＩＣ回路装置に係わり、消費
電力の低減，信頼性の向上などが図れるように改良され
たその構成に関する。

【０００２】

【従来の技術】任意の電圧値を持つ直流入力電圧から所
望する特定の値を持つ直流電圧を得るための直流電源装
置として、スイッチング電源装置が広く用いられてお
り、直流入力電圧を高周波スイッチングするスイッチン
グ素子としては、ＭＯＳＦＥＴやＩＧＢＴなどの電圧駆
動型の半導体スイッチング素子の使用が一般化されるよ
うになってきている。また、この半導体スイッチング素
子が３０〔Ｖ〕など数十ボルトクラスのゲート耐電圧値
を持つ素子である場合には、この半導体スイッチング素
子をオン・オフ動作させる制御信号を生成するＩＣ回路
装置としては、このゲート耐電圧値と同等値の耐電圧値
が容易に得られることで、バイポーラプロセスを用いた
ＩＣ回路装置が長らく採用されてきている。

【０００３】ところが近年になって、制御信号の出力部
分の耐電圧値が向上するように工夫されたＣＭＯＳプロ
セスを用いたＩＣ回路装置が、数十ボルトクラスのゲー
ト耐電圧値を持つ電圧駆動型の半導体スイッチング素子
が用いられたスイッチング電源装置にも採用されるよう
になってきている。このような、スイッチング電源装置
が持つ直流入力のスイッチングを行う電圧駆動型の半導
体スイッチング素子に対して、制御信号を生成するＣＭ
ＯＳプロセスを用いたＩＣ回路装置の従来例を、図５〜
図７を用いて以下に説明する。ここで、図５は、従来例
のスイッチング電源装置制御用のＣＭＯＳＩＣ回路装置
の主要部を主な周辺部と共に示すその回路図であり、図
６は、図５中の示した制御電源回路部の回路図であり、
図７は、図５中の示した出力回路部の回路図である。

【０００４】図５〜図７において、９は、出力回路部
８，制御回路部７，制御電源回路部６，低電圧誤動作防
止回路部５，定電流回路部９１と、外部端子９ａ，９
ｂ，９ｃ，９ｄ，９ｅ，９ｆ，９ｇ，９ｈ，９ｉを備え
たスイッチング電源装置制御用のＩＣ回路装置である。
このＩＣ回路装置９は、外部端子９ｂからＩＣ回路装置
９用の電源電圧Ｖｃｃを取り入れ、ＩＣ回路装置９が属
するスイッチング電源装置が持つ直流入力のスイッチン
グを行う図示しない電圧駆動型の半導体スイッチング素
子（例えばＭＯＳＦＥＴ）に対して、外部端子９ａから
制御信号Ｓａを出力する動作を行う。低電圧誤動作防止
回路部５はＵＶＬＯとも呼ばれている回路部で、電源電
圧Ｖｃｃを入力し、Ｖｃｃ値が零から上昇を開始して予
め定められた値（最大の電源電圧Ｖｃｃ値が３０〔Ｖ〕
級である場合の一つの事例では、１６〔Ｖ〕程度であ
る。）を越えるとハイレベル（以降、「Ｈ」と略称する
ことがある。）となり、「Ｈ」が出力されている動作状
態でＶｃｃ値が予め定められた値（前記の事例では、
８．７〔Ｖ〕程度である。）にまで降下するとローレベ
ル（以降、「Ｌ」と略称することがある。）に切り換え
られる信号Ｓ₅ を出力する回路部である。「Ｌ」状態の
信号Ｓ₅ が停止信号であることになる。

【０００５】制御電源回路部６は、図６中に示したよう
に、電源電圧Ｖｃｃから安定化された直流電圧Ｖ₆₁を生
成する，図示しない公知のバンドギャップ回路などから
なる安定化電圧生成回路部６１と、直流電圧Ｖ₆₁を増幅
して，所望の電圧値の制御回路部７用の直流電源電圧Ｖ
ｉを生成する増幅回路部６２と、端子部６ｂ，６ｉとを
有している。増幅回路部６２は、一般の演算増幅器に用
いられているものと同一の回路構成を持っており、１対
のＮＭＯＳ６３１，６３２とが差動増幅回路構成に接続
された差動増幅段６３と、各ＮＭＯＳ６３１，６３２に
図示のように接続された１対のＰＭＯＳ６４１，６４２
を用いてカレント・ミラー回路構成とされて差動増幅段
６３に対する負荷回路となる負荷回路段６４と、増幅回
路部６２の出力段を形成するＰＭＯＳ６５と、ＮＭＯＳ
６６１，６６２，６６３とで図示のごとく構成されて増
幅回路部６２の増幅部にバイアス電流を供給するカレン
ト・ミラー回路段６６と、カレント・ミラー回路段６６
の基準トランジスタとして動作するＮＭＯＳ６６１に一
定値の電流を供給する公知の定電流回路部６７と、互い
に電気的に直列接続された抵抗素子６８１，６８２でな
る増幅率設定段６８とを有している。電源電圧Ｖｃｃ
は、端子部６ｂから入力されて安定化電圧生成回路部６
１と増幅回路部６２とに供給され、直流電源電圧Ｖｉは
ＰＭＯＳ６５とＮＭＯＳ６６３との接続点に生成され、
端子部６ｉから制御電源回路部６の外部に出力される。

【０００６】この事例の場合に、制御電源回路部６を安
定化電圧生成回路部６１と増幅回路部６２との２つの回
路部で構成するようにした理由は次記のとおりである。
一般に、高い出力電圧値の精度を持ち，かつ温度特性な
どにも優れている安定化直流電源電圧を供給する電源回
路部を、ＣＭＯＳプロセスを用いて製造することは簡単
なことではないものである。このために、一旦このよう
な性能を持つＣＭＯＳプロセスを含む設計・製造条件が
確率された場合には、この条件をそのまま用いた標準と
なる電源回路部を用い、この出力を適宜に増幅すること
で任意の出力を持つ電源回路部を得るようにする手法が
一般的に行われている。制御電源回路部６もこの手法を
用いた電源回路部であり、安定化電圧生成回路部６１が
標準となる電源回路部なのである。直流電圧Ｖ₆₁に対す
る増幅率は、増幅率設定段６８が持つ抵抗素子６８１と
抵抗素子６８２の抵抗値の比率で設定されている。そう
して、この事例の場合の制御電源回路部６では、直流電
圧Ｖ₆₁は２．５〔Ｖ〕であり、増幅率設定段６８の増幅
率値を２とすることで、５〔Ｖ〕の直流電源電圧Ｖｉ値
を得るようにしている。

【０００７】図５に戻り、定電流回路部９１は、電源電
圧Ｖｃｃを入力して外部端子９ｈに接続された外付けコ
ンデンサ素子９７に一定値の直流電流を供給する回路部
である。これにより、コンデンサ素子９７には、電源電
圧Ｖｃｃの印加からの経過時間に関してほぼ直線状に上
昇し、図示しないツェナーダイオードなどの定電圧素子
によって正常動作状態では一定値に抑制される直流電圧
信号である信号Ｓｈが生成される。

【０００８】制御回路部７は、この事例の場合には、発
振回路部７１，ＰＷＭ比較回路部７２，過電流制限回路
部７３，ＮＯＲ回路部７６と、基準電圧源７７，７８
と、インバータ７９とを有し、ＮＯＲ回路部７６の出力
端から、制御信号Ｓａの元となる駆動用元信号Ｓ₇ を出
力する回路部であり、その動作用電源として制御電源回
路部６から出力された直流電源電圧Ｖｉを用いている。
発振回路部７１は、この事例の場合には、三角波状の波
形を持つ直流電圧信号である信号Ｓｆを生成する回路部
であり、その発振周波数は公知のごとく、外部端子９ｆ
に接続された外付けコンデンサ素子９５の容量値と、外
部端子９ｇに接続された外付け抵抗素子９６の抵抗値と
によって任意の値に設定が可能である。

【０００９】ＰＷＭ比較回路部７２は、信号Ｓｆ，信号
Ｓｈ，外部端子９ｄから入力される信号Ｓｄおよび基準
電圧Ｖ₇₇を入力し、信号Ｓｆに対して、信号Ｓｈ，信号
Ｓｄおよび基準電圧Ｖ₇₇の３入力の内の最も電圧値の低
いものとの間で比較をとる回路部である。そうしてＰＷ
Ｍ比較回路部７２は、その出力端から、この３入力の内
の最も電圧値の低いものの電圧値が信号Ｓｆの電圧値よ
りも低い期間には「Ｈ」となり、逆に高い期間には
「Ｌ」となる信号Ｓ₇₂を出力する。基準電圧Ｖ₇₇は、直
流電源電圧Ｖｉを入力することで基準電圧源７７で生成
される。また、信号Ｓｄは、ＩＣ回路装置９が属するス
イッチング電源装置で生成される直流電圧信号であり、
このスイッチング電源装置の直流出力電圧値に対応する
値を持っている。この結果、信号Ｓ₇₂は、電源電圧Ｖｃ
ｃの投入の直後には信号Ｓｈの影響を受けるので、その
デューティサイクル（「Ｈ」期間と「Ｌ」期間との和に
対する「Ｌ」期間の割合）値は徐々に増大することとな
る（すなわちソフトスタートされる）。また通常動作時
のデューティサイクル値は、基準電圧Ｖ₇₇の値で定めら
れる最大デューティサイクル値以下の範囲内で信号Ｓｄ
の値に対応させて決定されるので、この結果としてＩＣ
回路装置９が属するスイッチング電源装置の直流出力電
圧値が安定化されることになるのである。

【００１０】過電流制限回路部７３は、コンパレータ７
４とフリップフロップ７５とを有しており、フリップフ
ロップ７５のＱ端子から信号Ｓ₇₃を出力する回路部であ
る。コンパレータ７４には、外部端子９ｅから入力され
る直流電圧信号である信号Ｓｅと基準電圧Ｖ₇₈とが入力
され、信号Ｓｅの値が基準電圧Ｖ₇₈を越えた場合に
「Ｈ」となり、それ以外の場合には「Ｌ」である信号を
出力する。信号Ｓｅは、ＩＣ回路装置９が属するスイッ
チング電源装置で生成される直流電圧信号であり、スイ
ッチング電源装置が持つ前記の電圧駆動型の半導体スイ
ッチング素子に通流される電流値に対応した値を持って
いる。また基準電圧Ｖ₇₈は、直流電源電圧Ｖｉを入力す
ることで基準電圧源７８で生成される。フリップフロッ
プ７５は、Ｒ端子には信号Ｓｆが、Ｓ端子にはコンパレ
ータ７４から出力された前記の信号が入力され、コンパ
レータ７４から出力された信号が「Ｈ」となった場合に
セットされて、信号Ｓ₇₃が「Ｈ」に切り換えられる。セ
ットされたフリップフロップ７５は、信号Ｓｆの次のサ
イクルでリセットされ信号Ｓ₇₃は「Ｌ」に切り換えられ
る。この状態でまだコンパレータ７４から出力された信
号が「Ｈ」である場合には再びセットされることにな
る。この結果としてＩＣ回路装置９が属するスイッチン
グ電源装置は過電流制限動作を行うことになるのであ
る。

【００１１】ＮＯＲ回路部７６は、信号Ｓ₇₂，信号Ｓ₇₃
とインバータ７９によって反転された信号Ｓ₅ の合計し
て３個の信号を入力し、この３信号間の論理和否定の結
果をその出力端から駆動用元信号Ｓ₇ として出力する回
路部である。したがって、ＩＣ回路装置９が属するスイ
ッチング電源装置が正常動作状態に在り、かつまた信号
Ｓ₇₃と，信号Ｓ₅ が反転された信号とが共に「Ｌ」であ
る場合には、駆動用元信号Ｓ₇ は信号Ｓ₇₂に対して反転
された状態の信号になる。また、Ｖｃｃ値が予め定めら
れた値未満にまで降下して信号Ｓ₅ が「Ｌ」となった
り、ＩＣ回路装置９が属するスイッチング電源装置が過
電流制限動作状態となることで信号Ｓ₇₃が「Ｈ」となっ
たりすると、信号Ｓ₇₂の如何に関わらず、駆動用元信号
Ｓ₇ は「Ｈ」となる。なお「Ｈ」の駆動用元信号Ｓ
₇ は、ＩＣ回路装置９が属するスイッチング電源装置が
持つ前記の電圧駆動型の半導体スイッチング素子をオフ
状態にする信号である。

【００１２】出力回路部８は、この事例の場合には図７
中に示したように、レベルシフト回路段８１，出力回路
段８４，バッファ回路段８５，インバータ８６と、端子
部８ａ，８ｂ，８ｓを有し、端子部８ｓから入力された
駆動用元信号Ｓ₇ を元にした制御信号Ｓａを端子部８ａ
から出力する回路部である。ところでＣＭＯＳプロセス
を用いたＩＣ回路装置、例えばＩＣ回路装置９では、制
御回路部７は通常のＣＭＯＳプロセスで容易に得られる
耐電圧値の下で動作を行えるようにするために、直流電
源電圧Ｖｉの電圧値は比較的に低い値（例えば５〔Ｖ〕
程度である。）に設定されていることが一般である。ま
た、ＩＣ回路装置９が属するスイッチング電源装置で得
られる電源電圧Ｖｃｃの値は、スイッチング電源装置が
持つ前記の電圧駆動型の半導体スイッチング素子のゲー
ト極の仕様に従って、１５〔Ｖ〕〜２５〔Ｖ〕程度に設
定されることが一般である。

【００１３】レベルシフト回路段８１は、比較的に低い
値の直流電源電圧Ｖｉを元に生成された駆動用元信号Ｓ
₇ を、前記の電圧駆動型の半導体スイッチング素子のゲ
ート極の仕様に適合させるべく電圧レベルの変換を行う
ための回路段である。このレベルシフト回路段８１は、
ＰＭＯＳＦＥＴ８２２とＮＭＯＳＦＥＴ８２１との従属
接続回路８２と，ＰＭＯＳＦＥＴ８３２とＮＭＯＳＦＥ
Ｔ８３１との従属接続回路８３とを、図示した如くに組
み合わせたうえで，電源電圧Ｖｃｃと接地電位との間に
配置して構成されている。駆動用元信号Ｓ₇ は、ＮＭＯ
ＳＦＥＴ８２１のゲートには直接に、またＮＭＯＳＦＥ
Ｔ８３１のゲートにはインバータ８６を介することで、
駆動用元信号Ｓ₇ に対して反転された関係の信号Ｓ₈₆と
されて入力される。そうして、駆動用元信号Ｓ₇ が
「Ｈ」の場合には、ＮＭＯＳＦＥＴ８２１はオン，ＮＭ
ＯＳＦＥＴ８３１はオフとなり、ＰＭＯＳＦＥＴ８２２
とＮＭＯＳＦＥＴ８２１との接続点である接続点Ａの電
位は「Ｌ」となる。この時ＰＭＯＳＦＥＴ８３２は、そ
のゲートに接続点Ａの電位が与えられているのでオンと
なり、ＰＭＯＳＦＥＴ８３２とＮＭＯＳＦＥＴ８３１と
の接続点である接続点Ｂの電位は、電源電圧Ｖｃｃの値
に対応するレベルに引き上げられる。すなわちレベルシ
フト回路段８１は、駆動用元信号Ｓ₇ と同相で、しかも
「Ｈ」レベルの値が電源電圧Ｖｃｃの値に対応された値
に変換された信号Ｓ₈₁を接続点Ｂから出力する回路段で
あると言えるのである。

【００１４】この信号Ｓ₈₁は、インバータ接続されたＰ
ＭＯＳＦＥＴ８４２とＮＭＯＳＦＥＴ８４１とで構成さ
れた出力回路段８４によって最終的な電流増幅を施され
て、駆動用元信号Ｓ₇ と同相の制御信号Ｓａとして出力
回路段８４から出力される。この制御信号Ｓａは外部端
子９ａからＩＣ回路装置９の外部に出力される。ところ
で、ＩＣ回路装置９が属するスイッチング電源装置が比
較的に高出力な装置である場合には、このスイッチング
電源装置に用いられる前記の電圧駆動型の半導体スイッ
チング素子には、極めて広いゲート面積を持つ素子が選
定されるのが一般である。このために、この半導体スイ
ッチング素子のオン時にゲートに通流させる電流、した
がって制御信号Ｓａが持つべき電流の値が大きな値とな
り、０．５〔Ａ〕を越える場合も珍しくないと言うのが
実態である。このように大きな値のゲート電流を供給し
ても半導体スイッチング素子のゲートを短時間で充電で
きるようにするために、信号Ｓ₈₁は複数段の電流増幅用
の回路を介して順次その電流値を増幅したうえで、出力
回路段８４に入力させるのが一般に採用されている手法
である。バッファ回路段８５はこのための回路段であ
り、この事例の場合には、ＰＭＯＳＦＥＴとＮＭＯＳＦ
ＥＴとで構成された３段の電流増幅用の回路８５Ａ，８
５Ｂ，８５Ｃを有している。そうして、出力回路部８を
構成しているレベルシフト回路段８１以降に用いられて
いるＭＯＳＦＥＴの耐電圧値は、制御回路部７などに用
いられてＭＯＳＦＥＴの耐電圧値とは異なり、スイッチ
ング電源装置が持つ前記の電圧駆動型の半導体スイッチ
ング素子のゲート耐電圧値に対応する高い耐電圧値を有
するものが用いられている。なお、外部端子９ｃは、Ｉ
Ｃ回路装置９の外部の接地電位に接続される。また、外
部端子９ｉには、前記の直流電源電圧Ｖｉが接続されて
おり、例えば、直流電源電圧ＶｉをＩＣ回路装置９の外
部で使用することを可能にしている。

【００１５】従来例のスイッチング電源装置制御用のＩ
Ｃ回路装置９は前記の如く構成されているので、ＣＭＯ
Ｓプロセスを用いながらも、数十ボルトクラスのゲート
耐電圧値を持つ電圧駆動型の半導体スイッチング素子が
用いられたスイッチング電源装置にも使用が可能になっ
ているのである。なお、制御回路部として、レベルシフ
ト回路段８１が持つＮＭＯＳＦＥＴ８２１およびＮＭＯ
ＳＦＥＴ８３１用のゲート信号である、駆動用元信号Ｓ
₇ と信号Ｓ₈₆の両信号を供給するようにした事例も知ら
れている。

【００１６】

【発明が解決しようとする課題】前述した従来技術によ
るＣＭＯＳプロセスを用いたスイッチング電源装置制御
用のＩＣ回路装置、例えば、ＩＣ回路装置９は、数十ボ
ルトクラスのゲート耐電圧値を持つ電圧駆動型の半導体
スイッチング素子と組み合わせて使用することが可能に
なっているのであるが、次記する問題点が見出されてい
る。すなわち、 大きな値のゲート電流を供給できる出力回路段８４を
構成するＰＭＯＳＦＥＴ８４２とＮＭＯＳＦＥＴ８４１
のゲートの幅寸法は、大きな値のゲート電流（例えば、
０．５〔Ａ〕またはそれ以上である。）を供給できるよ
うにするために、例えば、５０００〜１００００〔μ
ｍ〕程度と広い値に設定される必要がある。（ちなみに
一般の制御用のＭＯＳＦＥＴのゲートの幅寸法は、多く
の場合に数〔μｍ〕程度である。）また、ＰＭＯＳＦＥ
ＴとＮＭＯＳＦＥＴとがインバータ接続された回路の場
合には、よく知られていることであるが、そのゲートに
入力される信号の「Ｈ」，「Ｌ」の切り換わりタイミン
グにおいて、瞬間的にＰＭＯＳＦＥＴとＮＭＯＳＦＥＴ
とが同時にオン状態となって、いわゆる貫流電流が通流
されるという現象が起こるものである。ところが、前記
した広い値のゲートの幅寸法を持つＭＯＳＦＥＴを用い
た出力回路段８４の場合には、貫流電流の値は極めて大
きくなり、約０．５〔Ａ〕にもなっていることが見出さ
れている。この大きな値の貫流電流の全ては損失となる
電流であり、しかも、このような大きな値の貫流電流が
出力回路段８４に通流されることで、電源電圧Ｖｃｃの
低下側への変動と、ＩＣ回路装置９内の接地電位の高い
側への変動を惹起している。この結果、ＩＣ回路装置９
の部分的な異常発熱、あるいは、電位変動に起因する制
御異常のためにＩＣ回路装置９の外部端子の部位におけ
る信号に、スパイク状の大きなパルスが重畳されること
が起こり得るのである。また、 ＣＭＯＳプロセスを用いたＩＣ回路装置では、動作時
に印加される電源電圧よりも高い値の試験電圧（動作時
の電源電圧値が５〔Ｖ〕の場合には、６．５〔Ｖ〕〜７
〔Ｖ〕前後であることが一般である。）を印加する試験
を出荷前に実施し、ＭＯＳＦＥＴのゲート膜の膜質不良
などのスクリーニングを行うことが通常行われている。
ところが、ＩＣ回路装置９では、制御回路部用の直流電
源電圧ＶｉをＩＣ回路装置９内で生成しているため、制
御回路部にその動作時の電源電圧値よりも高い値の試験
電圧を印加することができず、スクリーニングを行うこ
とが不可能なのである。

【００１７】この発明は、前述の従来技術の問題点に鑑
みなされたものであり、その第１の目的は、消費電力の
低減などが可能なスイッチング電源装置制御用のＣＭＯ
Ｓプロセスを用いたＩＣ回路装置を提供することにあ
り、その第２の目的は、信頼性の向上が図れるスイッチ
ング電源装置制御用のＣＭＯＳプロセスを用いたＩＣ回
路装置を提供することにある。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
めに、〔１〕 ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの直列回路か
らなり、両者の接続点を出力端（8a）とする出力部と、
ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを直列接続してなる
第１,第２の直列回路を有し、第１の直列回路を構成す
るＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの接続点と第２直
列回路を構成するＰＭＯＳＦＥＴのゲートとを接続し、
第２の直列回路を構成するＰＭＯＳＦＥＴとＮＭＯＳＦ
ＥＴとの接続点と第１直列回路を構成するＰＭＯＳＦＥ
Ｔのゲートとを接続し、第１,第２の直列回路を構成す
るＮＭＯＳＦＥＴに入力される駆動用元信号を前記出力
部用の駆動信号に変換し、第１の直列回路の接続点から
前記出力部を構成するＰＭＯＳＦＥＴのゲートに対し
て、第２の直列回路の接続点から前記出力部を構成する
ＮＭＯＳＦＥＴのゲートに対してそれぞれ出力するレベ
ルシフト部とを有する出力回路部（2）を備え、スイッ
チング電源装置のスイッチングを行う電圧駆動型の半導
体スイッチング素子に対して前記出力部から制御信号を
出力するスイッチング電源装置制御用のＣＭＯＳＩＣ回
路装置において、前記レベルシフト部を構成する２つの
ＰＭＯＳＦＥＴのオン抵抗値を、前記レベルシフト部を
構成する２つのＮＭＯＳＦＥＴのオン抵抗値よりも大き
い値に設定するものとする。

【００１９】そうして、前記レベルシフト部を構成する
ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのオン抵抗値の関係を
前記のように設定することにより、駆動用元信号の
「Ｌ」から「Ｈ」への立ち上がり時に、接続点Ａ（図７
および後記する図３を参照）の電位Ｖ_Aは直ちに「Ｌ」
となるが、接続点Ｂ（図７および後記する図３を参照）
の電位Ｖ_Bは、ＰＭＯＳＦＥＴのオン抵抗値が大きいた
めに、「Ｈ」に向けて徐々に上昇することとなる。この
ことにより、電位Ｖ_Bによってゲートを駆動される出力
回路段のＰＭＯＳＦＥＴは、電位Ｖ_Aによってゲートを
駆動される出力回路段のＮＭＯＳＦＥＴよりも遅くオン
される。また、駆動用元信号の「Ｈ」から「Ｌ」への立
ち下がり時には、電位Ｖ_Bは直ちに「Ｈ」となるが、Ｐ
ＭＯＳＦＥＴのオン抵抗値が大きいために、電位Ｖ_Aは
「Ｈ」に向けて徐々に上昇することとなる。このことに
より、出力回路段のＰＭＯＳＦＥＴは、ＮＭＯＳＦＥＴ
よりも早くオフされる。すなわち、駆動用元信号の信号
レベルの切り換わり時には、出力回路段を構成するＰＭ
ＯＳＦＥＴとＮＭＯＳＦＥＴとが同時にオフしているハ
イインピーダンス期間が必ず生成されるのである。〔２〕前記〔１〕の構成において、前記出力部を構成す
るＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各ゲートの前段
に、それぞれバッファ回路を備えるとよい。

【００２０】〔３〕電圧駆動型の半導体素子（841，84
2）を用いた出力部（84）を有する出力回路部（2）と、
前記の半導体素子に与える出力部用の駆動信号（S _A ，
S _B ）の元となる駆動用元信号（S ₇ ）を生成する制御回路
部（7）と、電源電圧（Vcc）から制御回路部用の制御電
源（V _i ）を生成する制御電源回路部（3）と、前記電源
電圧が低下した際に，駆動用元信号の出力を停止させる
停止信号を制御回路部に出力する低電圧誤動作防止回路
部（5）と、前記の制御電源に接続された外部端子（9
i）とを備え、スイッチング電源装置のスイッチングを
行う電圧駆動型の半導体スイッチング素子に対して出力
部（84）から制御信号（S _a ）を出力するスイッチング電
源装置制御用のＣＭＯＳＩＣ回路装置（1）において、
前記制御電源回路部（3）に、前記低電圧誤動作防止回
路部（5）の出力信号（S ₅ ）が停止信号である場合に、
当該制御電源回路部をハイインピーダンス状態とし、前
記制御電源（V _i ）の生成を停止する回路を備えるものと
する。

【００２１】そうして、この発明になるスイッチング電
源装置制御用のＣＭＯＳプロセスを用いたＩＣ回路装置
の場合には、電源電圧Ｖｃｃとしては、低電圧誤動作防
止回路部から停止信号が出力されるような低い値の電源
電圧Ｖｃｃが印加される必要がある。このような低い値
の電源電圧Ｖｃｃが印加された場合には、低電圧誤動作
防止回路部から停止信号が出力され、制御電源回路部は
ハイインピーダンス状態となるので、制御電源回路部か
ら制御電源の供給を受けている回路部を構成しているＭ
ＯＳＦＥＴに、外部端子からスクリーニング用の試験電
圧を印加することが可能となる。これにより、制御電源
回路部を内蔵するＩＣ回路装置であるにも関わらず、制
御電源の供給を受けている回路部を構成しているＭＯＳ
ＦＥＴに対して、スクリーニング試験を実施することが
可能となるのである。

【００２２】〔４〕前記制御電源回路部は、電源電圧か
ら安定化された直流電圧を生成する安定化電圧生成回路
部（61）と、差動増幅回路からなる増幅段（62）と，増
幅率設定段（68）と，前記低電圧誤動作防止回路部
（5）から出力された信号（S5）を入力する端子部（3
S）とを有し，前記の安定化電圧を所望の値に増幅する
と共に，低電圧誤動作防止回路部から出力された信号が
停止信号である場合には増幅段がハイインピーダンス状
態とする回路（31〜34）を有するものとする。

【００２３】そうして、この発明になるスイッチング電
源装置制御用のＣＭＯＳプロセスを用いたＩＣ回路装置
の場合には、制御電源回路部は、その増幅段のみをハイ
インピーダンス状態とすることによってスクリーニング
試験を実施することが可能となるのである。

【００２４】〔５〕上記〔３〕または〔４〕に記載のス
イッチング電源装置制御用のＣＭＯＳＩＣ回路装置にお
いて、前記出力回路部（2）を、〔１〕または〔２〕に
記載の構成とする。 そうして、この発明になるスイッチ
ング電源装置制御用のＣＭＯＳプロセスを用いたＩＣ回
路装置の場合には、消費電力の低減を図るとともに、信
頼性を向上させることが可能となる。

【００２５】

【発明の実施の形態】以下この発明の実施の形態を図面
を参照して詳細に説明する。なお、この項の以下の説明
においては、図５〜図７に示した従来例のスイッチング
電源装置制御用のＣＭＯＳＩＣ回路装置と同一部分には
同じ符号を付し、その説明を省略する。また、この項の
以後の説明に用いる図中には、図５〜図７で付した符号
については、代表的な符号のみを記した。

【００２６】図１は、この発明の一実施例によるスイッ
チング電源装置制御用のＣＭＯＳＩＣ回路装置の主要部
を示すその回路図であり、図２は、図１中の示した出力
回路部の回路図であり、図３は、図２に示した出力回路
部の動作を説明する説明図である。図４は、図１中の示
した制御電源回路部の回路図である。図１において、１
は、図５に示した従来例によるスイッチング電源装置制
御用のＣＭＯＳプロセスを用いたＩＣ回路装置９に対し
て、出力回路部８と制御電源回路部６に替えて、それぞ
れ出力回路部２と制御電源回路部３を用いるようにした
ＩＣ回路装置である。

【００２７】出力回路部２は、図２に示した如く、図７
に示した従来例のＩＣ回路装置９が備える出力回路部８
に対して、レベルシフト回路段８１とバッファ回路段８
５に替えて、レベルシフト回路段２１と２組のバッファ
回路段２４，２５とを用いるようにしている。レベルシ
フト回路段２１は、従来例のレベルシフト回路段８１が
有するＮＭＯＳＦＥＴ８２１，８３１に替えて、チャン
ネル部の幅寸法を増大させるなどして，そのオン抵抗値
が十分小さい値に設定されたＮＭＯＳＦＥＴ２２１，２
３１を用い、また、従来例のレベルシフト回路段８１が
有するＰＭＯＳＦＥＴ８２２，８３２に替えて、チャン
ネル部の長さ寸法を増大させるなどして，そのオン抵抗
値が十分大きい値に設定されたＰＭＯＳＦＥＴ２２２，
２３２を用いるようにしている。すなわち、ＰＭＯＳＦ
ＥＴ２２２，２３２のそれぞれのオン抵抗値は、ＮＭＯ
ＳＦＥＴ２２１，２３１のそれぞれのオン抵抗値よりも
共に大きい値に設定されているのである。

【００２８】このような設定をしたことによるレベルシ
フト回路段２１の動作を、図３の（ａ）〜（ｄ）を用い
て説明する。まず、レベルシフト回路段２１には、従来
例と同様に制御回路部７からの駆動用元信号Ｓ₇ が入力
される〔図３（ａ）を参照。これによって、インバータ
８６の出力端からは、駆動用元信号Ｓ₇に対して反転さ
れた関係の信号Ｓ₈₆が出力される〔図３（ｂ）を参
照〕。信号Ｓ₇の「Ｌ」から「Ｈ」への立ち上がり時に
は、接続点Ａの電位Ｖ_Aは直ちに「Ｌ」となる〔図３
（ｃ）を参照〕が、ＰＭＯＳＦＥＴ２３２のオン抵抗値
が大きいために、電位Ｖ_Bは、「Ｈ」に向けて徐々に上
昇することとなる〔図３（ｄ）を参照〕。また、信号Ｓ
₇の「Ｈ」から「Ｌ」への立ち下がり時には、接続点Ｂ
の電位Ｖ_Bは直ちに「Ｌ」となる〔図３（ｄ）を参照〕
が、ＰＭＯＳＦＥＴ２２２のオン抵抗値が大きいため
に、電位Ｖ_Aは、「Ｈ」に向けて徐々に上昇することと
なる〔図３（ｃ）を参照〕。

【００２９】出力回路部２では、レベルシフト回路段２
１で得られた前記のように変化する電位Ｖ_A と電位Ｖ_B
を用いて、電位Ｖ_A に対応する信号Ｓ_A は、バッファ回
路段２４を介して電流増幅された信号Ｓ₈₄₁ として出力
回路段８４のＮＭＯＳＦＥＴ８４１のゲートに供給さ
れ、電位Ｖ_B に対応する信号Ｓ_B は、バッファ回路段２
５を介して電流増幅された信号Ｓ₈₄₂ として出力回路段
８４のＰＭＯＳＦＥＴ８４２のゲートに供給される。す
なわち、出力回路部２では、信号Ｓ_A と信号Ｓ_Bとを、
それぞれに専用のバッファ回路段を介して供給し、ＮＭ
ＯＳＦＥＴ８４１とＰＭＯＳＦＥＴ８４２とを異なるタ
イミングによってオン・オフ制御するようにしているの
である。バッファ回路段２４は、この事例の場合には、
従来例のバッファ回路段８５に対して電流増幅用の回路
２４Ｄを追加して、電流増幅用の回路を合計４段として
いる。また、バッファ回路段２５は、この事例の場合に
は、従来例のバッファ回路段８５に対して電流増幅用の
回路２５Ｄ，２５Ｅを追加して、電流増幅用の回路を合
計５段としている。

【００３０】なお、信号Ｓ₈₄₁ は、バッファ回路段２４
を構成する電流増幅用の回路が持つ閾値により、その
「Ｌ」から「Ｈ」に立ち上がるタイミングは、信号Ｓ₇
が「Ｈ」から「Ｌ」に立ち下がるタイミングに対してΔ
ｔ_N だけ遅れる〔図３（ｅ）を参照〕。また信号Ｓ₈₄₂
は、バッファ回路段２５を構成する電流増幅用の回路が
持つ閾値により、その「Ｈ」から「Ｌ」に立ち下がるタ
イミングは、信号Ｓ₇ が「Ｌ」から「Ｈ」に立ち上がる
タイミングに対してΔｔ_F だけ遅れる〔図３（ｆ）を参
照〕。信号Ｓ₈₄₁ がゲートに入力されるＮＭＯＳＦＥＴ
８４１は、信号Ｓ ₈₄₁ の「Ｈ」，「Ｌ」とほぼ同期して
オン・オフされ、信号Ｓ₈₄₂ がゲートに入力されるＰＭ
ＯＳＦＥＴ８４２は、信号Ｓ₈₄₂ の「Ｌ」，「Ｈ」とほ
ぼ同期してオン・オフされる。これにより、信号Ｓ₇ が
「Ｌ」から「Ｈ」に立ち上がるタイミングにおいては、
ＮＭＯＳＦＥＴ８４１とＰＭＯＳＦＥＴ８４２は、ほぼ
Δｔ _F の間共にオフされる。また、信号Ｓ₇ が「Ｈ」か
ら「Ｌ」に立ち下がるタイミングにおいては、ＮＭＯＳ
ＦＥＴ８４１とＰＭＯＳＦＥＴ８４２は、ほぼΔｔ_Nの
間共にオフされる。この発明が持つ特長の一つは、信号
Ｓ₇ の「Ｌ」，「Ｈ」の切り換わりのタイミングにおい
て、ＮＭＯＳＦＥＴ８４１とＰＭＯＳＦＥＴ８４２が共
にオフ状態となることで、出力回路段８４がハイインピ
ーダンスとなる期間が得られることにある。これによ
り、この発明による出力回路部２では、信号Ｓ₇ の
「Ｌ」，「Ｈ」の切り換わりのタイミングにおいて、貫
流電流が発生することは無い。このことにより、従来例
において発生していた貫流電流に伴う諸問題が解消され
るのである。

【００３１】なお、出力回路部２における制御信号Ｓａ
は、信号Ｓ₇ の「Ｌ」から「Ｈ」への切り換わり時に
は、信号Ｓ₈₄₂ の「Ｈ」から「Ｌ」への立ち下がるタイ
ミングで「Ｈ」となる。しかし、信号Ｓ₇ の「Ｈ」から
「Ｌ」への切り換わり時には、信号Ｓ₈₄₂ が「Ｌ」から
「Ｈ」に立ち上がった以降も「Ｈ」を継続し、信号Ｓ_84
1 が「Ｌ」から「Ｈ」に立ち上がったタイミングで
「Ｌ」となる〔図３（ｇ）を参照〕。この理由は、ＰＭ
ＯＳＦＥＴ８４２がオフされただけでは、ゲートに蓄積
された電荷が放電されないためである。

【００３２】制御電源回路部３は、図４に示した如く、
図６に示した従来例のＩＣ回路装置９が備える制御電源
回路部６に対して、ＮＭＯＳＦＥＴ３１，インバータ３
２，ＮＭＯＳＦＥＴ３３，ＰＭＯＳＦＥＴ３４および端
子部３_S を追加して有している。端子部３_S からは、低
電圧誤動作防止回路部５から出力された信号Ｓ₅ が入力
される。この信号Ｓ₅ は、ＮＭＯＳＦＥＴ３１とＰＭＯ
ＳＦＥＴ３４のゲートには直接に、ＮＭＯＳＦＥＴ３３
のゲートにはインバータ３２を介して入力されるように
回路構成されている。ＩＣ回路装置１が正常動作状態に
ある場合には前述のごとく信号Ｓ₅ は「Ｈ」である。し
たがって、ＮＭＯＳＦＥＴ３１はオンされ、かつＮＭＯ
ＳＦＥＴ３３とＰＭＯＳＦＥＴ３４とはオフされるの
で、この場合の制御電源回路部３の動作は、従来例の制
御電源回路部６の動作と全く同一である。

【００３３】しかし、信号Ｓ₅ が「Ｌ」に切り換わる
と、ＮＭＯＳＦＥＴ３１はオフされ、また、ＮＭＯＳＦ
ＥＴ３３およびＰＭＯＳＦＥＴ３４はオンされるので、
増幅部へのバイアス電流の供給が停止されることで、直
流電源電圧Ｖｉの生成が停止される。またこれと共に、
ＰＭＯＳ６５のゲートは電源電圧Ｖｃｃ電位に、また、
カレント・ミラー回路段６６を構成しているＮＭＯＳの
ゲートは接地電位にそれぞれ固定されるので、端子部６
ｉに連なる電路はハイインピーダンス状態になしえる。

【００３４】したがって、信号Ｓ₅が「Ｌ」である状態
では、制御回路部７を構成しているＭＯＳＦＥＴに対し
て、外部端子９ｉを介してＩＣ回路装置１の外部から電
圧を印加することが可能になる。ＩＣ回路装置１では、
このことを利用して、制御電源回路部３から制御電源Ｖ
ｉの供給を受けている制御回路部７を構成しているＭＯ
ＳＦＥＴに、外部端子９ｉからスクリーニング用の試験
電圧を印加することが可能なのである。これにより、制
御電源回路部３を内蔵するＩＣ回路装置１であるにも関
わらず、制御電源Ｖｉの供給を受けている制御回路部７
を構成しているＭＯＳＦＥＴに、スクリーニング試験を
実施することができるので、その信頼性の向上が図れる
ようになる。なおこのスクリーニング試験の実施の際に
は、ＩＣ回路装置１には、「Ｌ」の信号Ｓ₅が出力され
ると共にスクリーニング用の試験電圧よりも高い値の電
源電圧Ｖｃｃを印加するようにして、試験電圧が電源電
圧Ｖｃｃの接続される部位に逆流されないように配慮す
ることが好ましいものである。

【００３５】実施例における今までの説明では、ＩＣ回
路装置１では従来例に対して、出力回路部と制御電源回
路部の両方を、この発明による出力回路部２と制御電源
回路部３とに置き換えるとしてきたが、これに限定され
るものではなく、例えば、ＩＣ回路装置の必要性によっ
ては、出力回路部２，制御電源回路部３のいずれか一方
のみを置き換えてもよいものである。

【００３６】

【発明の効果】この発明においては、前記の課題を解決
するための手段の項で述べた構成とすることにより、次
記する効果を奏する。 課題を解決するための手段の項の第（１）項による構
成とすることにより、駆動用元信号の信号レベルの切り
換わり時においては、出力回路段を構成するＰＭＯＳＦ
ＥＴとＮＭＯＳＦＥＴとが同時にオフするハイインピー
ダンス期間が必ず生成されるので、この際に出力回路段
に貫流電流が発生することは無い。このことにより、貫
流電流の存在している場合に生じる、ＩＣ回路装置の部
分的な異常発熱，電位変動に起因する制御異常，外部端
子の部位における信号へのスパイク状の大きなパルスの
重畳などの諸問題を解消することが可能となる。また、 課題を解決するための手段の項の第（２）項による構
成とすることにより、低電圧誤動作防止回路部から停止
信号が出力されている場合には、制御電源回路部の出力
部分はハイインピーダンス状態となる。これにより、制
御電源回路部を内蔵するＩＣ回路装置であるにも関わら
ず、制御電源の供給を受けている回路部を構成している
ＭＯＳＦＥＴに対して、外部端子からスクリーニング用
の試験電圧を印加してスクリーニングを実施することが
でき、その信頼性を向上することが可能となる。また、 課題を解決するための手段の項の第（３）項による構
成とすることにより、ＩＣ回路装置が持つ制御電源回路
部の増幅段のみをハイインピーダンス状態とすることが
でき、ＩＣ回路装置は、この状態で前記項に記載の効
果を得ることが可能となる。また、 課題を解決するための手段の項の第（４）項による構
成とすることにより、ＩＣ回路装置は、前記の項およ
び項に記載の効果を同時に得ることが可能となる。ま
た、 課題を解決するための手段の項の第（５）項による構
成とすることにより、ＩＣ回路装置が持つ制御電源回路
部の増幅段のみをハイインピーダンス状態とすることが
でき、ＩＣ回路装置は、この状態で前記項に記載の効
果を得ることが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例によるスイッチング電源装
置制御用のＣＭＯＳＩＣ回路装置の主要部を示すその回
路図

【図２】図１中の示した出力回路部の回路図

【図３】図２に示した出力回路部の動作を説明する説明
図

【図４】図１中の示した制御電源回路部の回路図

【図５】従来例のスイッチング電源装置制御用のＣＭＯ
ＳＩＣ回路装置の主要部を主な周辺部と共に示すその回
路図

【図６】図５中の示した制御電源回路部の回路図

【図７】図５中の示した出力回路部の回路図

【符号の説明】

１ ＩＣ回路装置 ２ 出力回路部 ３ 制御電源回路部 ５ 低電圧誤動作防止回路部 Ｓ₅ 信号 Ｖｉ 直流電源電圧

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/00 - 17/70 H03K 19/00

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの直列
   回路からなり、両者の接続点を出力端（8a）とする出力
   部と、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを直列接続し
   てなる第１,第２の直列回路を有し、第１の直列回路を
   構成するＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの接続点と
   第２直列回路を構成するＰＭＯＳＦＥＴのゲートとを接
   続し、第２の直列回路を構成するＰＭＯＳＦＥＴとＮＭ
   ＯＳＦＥＴとの接続点と第１直列回路を構成するＰＭＯ
   ＳＦＥＴのゲートとを接続し、第１,第２の直列回路を
   構成するＮＭＯＳＦＥＴに入力される駆動用元信号を前
   記出力部用の駆動信号に変換し、第１の直列回路の接続
   点から前記出力部を構成するＰＭＯＳＦＥＴのゲートに
   対して、第２の直列回路の接続点から前記出力部を構成
   するＮＭＯＳＦＥＴのゲートに対してそれぞれ出力する
   レベルシフト部とを有する出力回路部（2）を備え、ス
   イッチング電源装置のスイッチングを行う電圧駆動型の
   半導体スイッチング素子に対して前記出力部から制御信
   号を出力するスイッチング電源装置制御用のＣＭＯＳＩ
   Ｃ回路装置において、前記 レベルシフト部を構成する２つのＰＭＯＳＦＥＴの
   オン抵抗値を、前記レベルシフト部を構成する２つのＮ
   ＭＯＳＦＥＴのオン抵抗値よりも大きい値に設定するこ
   とを特徴とするスイッチング電源装置制御用のＣＭＯＳ
   ＩＣ回路装置。
2. 【請求項２】請求項１に記載のスイッチング電源装置制
   御用のＣＭＯＳＩＣ回路装置において、前記出力部を構
   成するＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの各ゲートの前
   段に、それぞれバッファ回路を備えることを特徴とする
   スイッチング電源装置制御用のＣＭＯＳＩＣ回路装置。
3. 【請求項３】電圧駆動型の半導体素子（841，842）を用
   いた出力部（84）を有する出力回路部（2）と、前記の
   半導体素子に与える出力部用の駆動信号（S _A ，S _B ）の元
   となる駆動用元信号（S ₇ ）を生成する制御回路部（7）
   と、電源電圧（Vcc）から制御回路部用の制御電源
   （V _i ）を生成する制御電源回路部（3）と、前記電源電
   圧が低下した際に，駆動用元信号の出力を停止させる停
   止信号を制御回路部に出力する低電圧誤動作防止回路部
   （5）と、前記の制御電源に接続された外部端子（9i）
   とを備え、スイッチング電源装置のスイッチングを行う
   電圧駆動型の半導体スイッチング素子に対して出力部
   （84）から制御信号（S _a ）を出力するスイッチング電源
   装置制御用のＣＭＯＳＩＣ回路装置（1）において、前記 制御電源回路部（3）に、前記低電圧誤動作防止回
   路部（5）の出力信号（S ₅ ）が停止信号である場合に、
   当該制御電源回路部をハイインピーダンス状態とし、前
   記制御電源（Vi）の生成を停止する回路を備えることを
   特徴とするスイッチング電源装置制御用のＣＭＯＳＩＣ
   回路装置。
4. 【請求項４】請求項３記載のスイッチング電源装置制御
   用のＣＭＯＳＩＣ回路装置において、 前記制御電源回路部は、電源電圧から安定化された直流
   電圧を生成する安定化電圧生成回路部（61）と、差動増
   幅回路からなる増幅段（62）と，増幅率設定段（68）
   と，前記低電圧誤動作防止回路部（5）から出力された
   信号（S ₅ ）を入力する端子部（3 _S ）とを有し，前記の安
   定化電圧を所望の値に増幅すると共に，低電圧誤動作防
   止回路部から出力された信号が停止信号である場合には
   増幅段をハイインピーダンス状態とする回路（31〜34）
   を有することを特徴とするスイッチング電源装置制御用
   のＣＭＯＳＩＣ回路装置。
5. 【請求項５】請求項３または請求項４に記載のスイッチ
   ング電源装置制御用のＣＭＯＳＩＣ回路装置において、 前記出力回路部（2）を、請求項１または請求項２に記
   載の構成とすることを特徴とするスイッチング電源装置
   制御用のＣＭＯＳＩＣ回路装置。