JP2006129481A - レベルシフト回路装置 - Google Patents

Abstract

【課題】改善された構造および機能を有するレベルシフト回路装置を提供すること。
【解決手段】第１および第２のトランジスタ（Ａ、Ｂ）と、第３および第４のトランジスタ（Ｃ、Ｄ）とを備え、第１および第３のトランジスタ（Ａ、Ｃ）は接地電位（ＸＵＳＳ）と電源電圧（ＸＵＵＤ）の間に接続されていてかつ自らの間に第１の接続点（Ｏ１）を有し、さらに、第２および第４のトランジスタ（Ｂ、Ｄ）は前記接地電位（ＸＵＳＳ）と前記電源電圧（ＸＵＵＤ）の間に接続され、かつ自らの間に第２の接続点（Ｏ２）を有する。第１の接続点（Ｏ１）は第４のトランジスタ（Ｄ）への制御信号の印加のために前記トランジスタの制御端子に接続されており、そして第２の接続点（Ｏ２）は第３のトランジスタ（Ｃ）への制御信号の印加のために前記トランジスタの制御端子に接続されているレベルシフト回路装置で、これら制御信号の少なくとも１つの増幅器回路（Ｖ）を備える。
【選択図】図１

Description

本発明は、特許請求項１の上位概念についての特徴を有するレベルシフト回路装置に関する。

周知のレベルシフト回路装置が図９に示されている。この回路装置はそれぞれ固有の作動電圧をもつ２つの区域を有し、その際、左側の、第１の区域１はアースないしは接地電位ＵＳＳと電源電圧ＵＤＤの間の電圧系を有する。右側の、第２の区域２は、アースないしは接地電位ＸＵＳＳと電源電圧ＸＵＤＤの間の第２の作動電圧を有する。これら作動電圧の間にそれぞれ構成素子が配置されている。

第１の区域１では制御信号が印加され、かつインバータもしくはその他のＭＯＳ回路装置（ＭＯＳ：金属酸化膜半導体）を用いて処理される。従って第１の区域１により自体公知の方法で信号が２つの伝送線ないしは接続ＣＳ１、ＣＳ２を経由して、第２の区域２ならびに示されていない更なる構成素子によって形成されている本来のレベルシフト回路装置に送られる。従って接続ＣＳ１、ＣＳ２を経由して送られる信号は、第１の接地電位ＵＳＳと電源電圧ＵＤＤの間の作動電圧ＵＤＤ−ＵＳＳをもつ前記回路装置の区域１に基づいている。この信号は、その構成素子が第２の接地電位ＸＵＳＳと第２の電源電圧ＸＵＤＤの間の作動電圧ＸＵＤＤ−ＸＵＳＳで作動する第２の区域２に送られる。任意に、これら２つの区域１、２の２つの接地電位ＵＳＳとＸＵＳＳは例えば、概略的に示された装置Ｎによって相互に結合されており、この装置はしばしば伝送線のみによって形成され、この伝送線は２つの接地電位ＵＳＳ、ＸＵＳＳを短絡させる。この装置Ｎは、しかし例えば抵抗、ダイオード、バイポーラトランジスタもしくはＭＯＳトランジスタならびにこれらの組合せであってもよい。図９に示されたレベルシフト回路は、第１および第２の区域Ａ、Ｂを有する回路装置全体のための均一な基準電位を供給するという目的を追求する。

第２の区域２は、典型的なレベルシフト回路の本質的な構成素子を含む。第２の区域２の接地電位ＸＵＳＳと電源電圧ＸＵＤＤの間に２つのトランジスタ、第１のトランジスタＡと第３のトランジスタＣ、が直列に接続されている。第１および第３のトランジスタＡ、Ｃの間に第１の接続点Ｏ１が、前記左側から入力される信号に相応する第１の信号Ｏ１の供給のために形成されている。さらにそれら接地電位ＸＵＳＳと電源電圧ＸＵＤＤの間に第２のトランジスタＢおよび第４のトランジスタＤが、これら２つのトランジスタＢ、Ｄ間の第２の接続点Ｏ２と接続されている。この第２の接続点Ｏ２は、第１の接続点Ｏ１に同じく信号、殊に第２の区域２の更なる構成素子および／または回路区域のための情報信号、の供給に使用される。第１および第３のトランジスタＡ、Ｂのベースないしは制御端子に第１および第２の接続ＣＳ１、ＣＳ２が、第１の区域１からの信号の伝送のためにつながれている。第１の接続点Ｏ１からさらに第４のトランジスタＤの制御端子への接続が導かれている。第２の接続点Ｏ２から同様の接続が第３のトランジスタＣの制御端子へと導かれている。通常、このような回路装置は、部分的に寄生素子としても回路設計の際に一緒に考慮される、更なる構成要素、例えばダイオードを含む。

好ましくはＮＭＯＳトランジスタ（ＮＭＯＳ：ｎチャネル金属酸化膜半導体（ｐ型金属酸化膜半導体））として形成されている第１および第２のトランジスタＡ、Ｂは、それぞれ接続ＣＳ１ないしはＣＳ２における信号ないしは電圧値によって、一方が遮断され、かつもう一方がこれに応じて導通されるように制御される。第１および第２のトランジスタＡ、Ｂは、これら第１および第２のトランジスタがいずれの場合にもノードすなわち接続点Ｏ１、Ｏ２を電源電圧ＸＵＤＤに接続されている第３ないしは第４のトランジスタＣ、Ｄに対して次の程度にまでプルダウンすることができるように、つまり、そのそれぞれの向かい側の第４ないしは第３のトランジスタＤ、Ｃがこのことによってターンオン（ｄｒｉｖｅｎ ｕｐ）されかつその向かい側の接続点Ｏ２ないしはＯ１が相応してプルアップされる程度にまでプルダウンすることができるように寸法決定されている。このことによって、“抵抗”の役割を果たす第３ないしは第４のトランジスタＣ、Ｄは最終的に開路される。第３および第４のトランジスタＣ、Ｄは、例えばＰＭＯＳトランジスタ（ＰＭＯＳ：ｐチャネルＭＯＳ）として形成されている。第３および第４のトランジスタＣ、Ｄはつまりフィードバック効果を有しており、このことによって前記レベルシフト回路は最終的に、２つの接続点Ｏ１、Ｏ２が電源電圧ＸＵＤＤもしくは接地電位ＸＵＳＳの電位をとるかないしはその逆の電位をとる新しい状態に傾けられる。従って第１および第２のトランジスタＡ、Ｂの制御に応じてフルレベルとなる。第１ないしは第２のトランジスタＡないしはＢによる第３および第４のトランジスタＣ、Ｄの電流制御ならびにフィードバックによって、それゆえにある回路から、即ち接地電位ＵＳＳに対して小さな電源電圧ＵＤＤを有する第１の区域１から、第２の区域の側におけるその場所の接地電位ＸＵＳＳと電源電圧ＸＵＤＤの間の相対的に大きな作動電圧の完全な上昇を生じさせることが可能である。

レベルシフタと称されるこのような回路は、殊にＣＭＯＳ回路（ＣＭＯＳ：相補型金属酸化膜半導体）の場合に重要となり、それというのも、分流を回避できるようにするために高い作動電圧の側でも信号が完全な上昇を有していなければならないからである。第１の区域１におけるトランジスタは通常、第２の区域２におけるトランジスタＡ−Ｄとは異なる技術的オプションに従って製造されている。後者は高い電圧で作動してもよく、つまり高い閾値電圧、高い反転電圧および相応に厚く形成された酸化膜を有する。これに対して第１の区域１の側におけるトランジスタは決して高い電圧で作動させてはならず、それというのも、これらが早期の中断および比較的低い閾値電圧のために、ならびに薄い酸化膜で形成されているからである。

このような回路装置は、接続点Ｏ１ないしはＯ２におけるレベルを降下させるために、第１および第２のトランジスタＡ、Ｂが開閉動作の際に、まず先に完全にターンオンされている第３ないしは第４のトランジスタＣ、Ｄにまず第一に対抗しなければならないという、ＸＭＯＳ回路技術にとって本来異例な欠点を有する。このことによってリーク電流が流れるばかりでなく、さらにトランジスタＡ−Ｄの寸法決定についての制限が生じる。不利な場合でさえ、すなわち第１の区域１における低い電源電圧および第２の区域２における高い電源電圧ＸＵＤＤの場合でさえ、周囲温度が高く、およびこれに応じたプロセス状態においてさえ、接続点Ｏ１、Ｏ２が、フィードバック効果を引き起こすのに十分に低くなるような厚さに第１および第２のトランジスタＡ、Ｂは寸法決定されていなければならない。これに応じて第３および第４のトランジスタＣ、Ｄは相応に薄く寸法決定されていなければならない。つまり前記回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ間にＣＭＯＳ異例の非対称性を有する。このことは相応の回路の設計の場合に大きな必要面積をもたらし、そのうえ、例えば同じ技術のインバータにおけるより多くのターンアラウンド時間を必要とする。従って前記回路は比較的大きな負荷がかけられることにも十分に適当ではなく、それというのも、その場合この非対称性が著しく相違した立上り時間および立下がり時間となって現われるからである。第１の区域１における作動電圧ＵＤＤ-ＵＳＳが第２の区域２の作動電圧ＸＵＤＤ−ＸＵＳＳよりますます小さくなる場合には、この非対称性は特に顕著かつ有害となる。このことによってその場合第１および第２のトランジスタＡ、Ｂはかろうじて調整され、このことにより著しく小さな電流しか許容されない。今後、第３および第４のトランジスタＣ、Ｄは著しく薄く設計されなければならず、このことは回路の、もはや許容不可能な時間応答という結果をもたらす。

そのうえこの脆弱性を有して寸法決定された(weakly dimensioned design)構造のトランジスタＣ、Ｄによって、出力ノードすなわち２つの接続点Ｏ１、Ｏ２が依存性を有し敏感になる(sensitive to parasitics)。第１および第２のトランジスタＡ、Ｂは従って著しく厚く設計されなければならず、これには部分的に、非常識な大きさのトランジスタが必要とされる。第１の区域１の作動電圧ＵＤＤ−ＵＳＳと第２の区域２の作動電圧ＸＵＤＤ−ＸＵＳＳの間で著しく大きく相違する場合にはさらに、自体公知の構造の回路がもはや決して機能しないということが起こりうる。このことは殊にトランジスタの小型化の進展ないしは縮小するサイズを考慮するとますます問題である。

本発明の課題は、改善された構造および機能を有するレベルシフト回路装置を提供することである。

この課題は、特許請求項１の特徴部に従ったレベルシフト回路装置によって解決される。

レベルシフト回路であって、信号をそれぞれ印加することが可能である第１および第２のトランジスタと、第３および第４のトランジスタとを備えており、その際、第１および第３のトランジスタは接地電位と電源電圧の間に接続されていて、かつ自らの間に第１の接続点を有し、さらにその際、第２および第４のトランジスタは前記接地電位と前記電源電圧の間に接続されていてかつ自らの間に第２の接続点を有し、さらにその際、第１の接続点は第４のトランジスタへの制御信号の印加のために前記トランジスタの制御端子に接続されており、そして第２の接続点は第３のトランジスタへの制御信号の印加のために前記トランジスタの制御端子に接続されているレベルシフト回路装置は有利である。前記回路装置は、これら制御信号の少なくとも１つを増幅するための、少なくとも１つの増幅器回路を有している。

有利な形態は、従属請求項の対象である。

殊に、増幅器回路が少なくとも１つの増幅器を有し、この増幅器が前記接続点の１つとこれに割り当てられたトランジスタの制御端子との間に接続されている回路装置は有利である。

殊に、増幅器回路が少なくとも１つのパルス波形器および／またはパルス発生器を有し、このパルス波形器および／またはパルス発生器が前記接続点の１つとこれに割り当てられたトランジスタの制御端子との間に接続されている回路装置は有利である。

殊に、増幅器回路が少なくとも１つの増幅器ならびに付加的に少なくとも１つのパルス波形器および／またはパルス発生器を有し、その際、この増幅器が前記接続点の１つとこれに割り当てられた第４もしくは第３のトランジスタの制御端子との間に接続されており、さらにその際、このパルス波形器および／またはパルス発生器がこれら接続点の前記１つと更なる第５もしくは第６のトランジスタとの間に接続されており、その際、この更なるトランジスタが第４ないしは第３のトランジスタに対して並列に接続されており、その際、この第４ないしは第３のトランジスタが前記増幅器を介して同一の接続点により制御される回路装置は有利である。

殊に、パルス波形器および／またはパルス発生器が増幅器の下流に接続されており、かつ増幅された制御信号を前記増幅器から受けとる回路装置は有利である。

殊に、それぞれ同一の接続点により制御されるトランジスタに対して並列に接続されている１つ以上のトランジスタを増幅器回路が制御する回路装置は有利である。

殊に、増幅器回路が、接続点からのそれぞれの制御信号を印加するための複数の入力と、増幅および／または整形された制御信号を第３および／または第４の、および／またはその他のトランジスタの制御入力に出力するための少なくとも１つの、好ましくは複数の、出力とを有する回路装置は有利である。

殊に、第１および第２のトランジスタが、前記接地電位と前記電源電圧の間より低い電圧を有する電圧系からのそれぞれの電圧信号を印加するためのそれぞれの制御端子を有する回路装置は有利である。

殊に、増幅器回路が増幅および／または整形された制御信号の出力のために形成かつ接
続されている回路装置は有利である。

殊に、差分信号を増幅するための回路を備え、かつ前記の増幅器回路が備える差動増幅器は有利である。

さらに、交差して結合されたトランジスタの制御信号をその割り当てられたトランジスタの制御端子に印加する前に増幅および／または整形する、移相器回路または差動増幅器を駆動するための方法は有利である。

殊に、前記制御信号を全く時間を限定して増幅および／または整形させた形で、対応する前記制御端子に印加するこのような方法は有利である。

次に実施例ならびにそれに対する変形形態を図面に基づき詳説する。

図１から分かるように、例としてのレベルシフト回路装置は、それぞれ固有の作動電圧をもつ、少なくとも２つの区域から成り、その場合、左側の、第１の区域１はアースないしは接地電位ＵＳＳと電源電圧ＵＤＤの間の電圧系を有する。右側の、第２の区域２は、アースないしは接地電位ＸＵＳＳと電源電圧ＸＵＤＤの間の第２の作動電圧を有する。これら作動電圧の間にそれぞれ構成素子が配置されている。

第１の区域１では制御信号が印加され、かつインバータもしくはその他のＭＯＳ回路装置（ＭＯＳ：金属酸化膜半導体）を用いて処理される。従って第１の区域１により自体公知の方法で信号が２つの伝送線ないしは接続ＣＳ１、ＣＳ２を経由して、第２の区域２ならびに示されていない更なる構成素子によって形成されている、本来のレベルシフト回路装置に送られる。従って接続ＣＳ１、ＣＳ２を経由して送られる信号は、第１の接地電位ＵＳＳと電源電圧ＵＤＤの間の作動電圧ＵＤＤ−ＵＳＳをもつ前記回路装置の区域１に基づいている。この信号は、その構成素子が第２の接地電位ＸＵＳＳと第２の電源電圧ＸＵＤＤの間の作動電圧ＸＵＤＤ−ＸＵＳＳで作動する第２の区域２に送られる。レベルシフト回路の改善についての今回の考察において、第１の区域１の構成素子は特に重要ではなく、従ってただ理解し易くするためだけに通常の回路装置を考慮して説明されている。

任意に、これら２つの区域１、２の２つの接地電位ＵＳＳとＸＵＳＳは例えば、概略的に示された装置Ｎによって相互に結合されており、この装置はしばしば伝送線のみによって形成されていてもよく、この伝送線は２つの接地電位ＵＳＳとＸＵＳＳを短絡させる。この装置Ｎは、しかし例えば抵抗、ダイオード、バイポーラトランジスタもしくはＭＯＳトランジスタ、ならびにこれらの組合せであってもよい。図１に示されたレベルシフト回路は、第１および第２の区域１、２を有する回路装置全体のための均一な基準電位を供給するという目的を追求する。

第２の区域２は、典型的なレベルシフト回路の本質的な構成素子を含む。第２の区域２の接地電位ＸＵＳＳと電源電圧ＸＵＤＤの間に２つのトランジスタ、第１のトランジスタＡと第３のトランジスタＣ、が直列に接続されている。第１および第３のトランジスタＡ、Ｃの間に第１の接続点Ｏ１が、前記左側から入力される信号に相応する第１の信号Ｏ１の供給のために形成されている。さらに接地電位ＸＵＳＳと電源電圧ＸＵＤＤの間で第２のトランジスタＢおよび第４のトランジスタＤが、これら２つのトランジスタＢ、Ｄ間の第２の接続点Ｏ２と接続されている。

この第２の接続点Ｏ２は、第１の接続点Ｏ１に同じく信号、殊に第２の区域２の更なる構成素子および／または回路区域のための情報信号、の供給に使用される。第１および第３のトランジスタＡ、Ｂのベースないしは制御端子に第１および第２の接続ＣＳ１、ＣＳ２が、第１の区域１からの信号の伝送のためにつながれている。

第１の接続点Ｏ１からさらに第４のトランジスタＤの制御端子への接続が導かれている。第１の接続点Ｏ１から第４のトランジスタＤの制御端子へのこの接続に、増幅回路ないしは比較的大きな寸法の増幅回路の構成素子が中間接続されている。この増幅回路により、接続点Ｏ１におけるすでにわずかな電圧の変化の場合に適当な増幅によって、増幅された制御信号が第４のトランジスタＤの制御端子に印加されるということが起こり、その結果、前記トランジスタが自体公知の回路装置の場合より迅速に切り替わる。

第２の接続点Ｏ２から同様の接続が、同様の増幅器回路または増幅器装置を経由して第３のトランジスタＣの制御端子へと導かれている。通常、このような回路装置は、部分的に寄生素子としても回路設計の際に一緒に考慮される更なる構成要素、例えばダイオード、を含む。

好ましくはＮＭＯＳトランジスタとして形成されている第１および第２のトランジスタＡ、Ｂは、それぞれ接続ＣＳ１ないしはＣＳ２における信号ないしは電圧値によって、一方が遮断されかつもう一方がこれに応じて導通されるように制御される。第１および第２のトランジスタＡ、Ｂは、これら第１および第２のトランジスタが対応の増幅器回路Ｖと関連していずれの場合にもノードすなわち接続点Ｏ１、Ｏ２を、電源電圧ＸＵＤＤに接続されている第３ないしは第４のトランジスタＣ、Ｄに対して以下の程度にまでプルダウンすることができるように、つまり、その向かい側の第４ないしは第３のトランジスタＤ、Ｃが、このことによってターンオンされかつその向かい側の接続点Ｏ２ないしはＯ１が相応してプルアップされる程度にまで、プルダウンすることができるように寸法決定されている。このことによって、“抵抗”の役割を果たす第３ないしは第４のトランジスタＣ、Ｄは最終的に開路される。第３および第４のトランジスタは、例えばＰＭＯＳトランジスタ（ＰＭＯＳ：ｐチャネルＭＯＳ）として形成されている。第３および第４のトランジスタＣ、Ｄはつまりフィードバック効果を有しており、このことによって前記レベルシフト回路は最終的に、２つの接続点Ｏ１、Ｏ２が電源電圧ＸＵＤＤもしくは接地電位ＸＵＳＳの電位をとるかないしはその逆の電位をとる新しい状態に傾けられる。従って第１および第２のトランジスタＡ、Ｂの制御に応じてフルレベルとなる。第１ないしは第２のトランジスタＡないしはＤによる第３および第４のトランジスタＣ、Ｄの電流制御ならびにフィードバックによって、それゆえにある回路から、即ち接地電位ＵＳＳに対して小さな電源電圧ＵＤＤを有する第１の区域１から、第２の区域の側におけるその場所の接地電位ＸＵＳＳと電源電圧ＸＵＤＤの間の相対的に大きな作動電圧の完全な上昇を生じさせることが可能である。

増幅回路の構成素子とは、図１に示されているような簡単な実施の形態によれば単一の増幅器Ｖである。従って、ノードすなわち接続点Ｏ１、Ｏ２におけるレベルを監視し、かつわずかな降下でも増幅された信号、好ましくは完全な信号をその対応する第４ないしは第３のトランジスタＤ、Ｃに制御信号として印加する増幅器Ｖが使用される。従って第１および第２のトランジスタＡ、Ｂは、図９の回路装置においては必要であるような厚く寸法決定される必要はもはやないことが有利である。そのうえ残りの即ち第３および第４のトランジスタＣ、Ｄにおいても、図９による回路装置における第３および第４のトランジスタＣ、Ｄのように薄く寸法決定される必要はもはやない。

図１の実施の形態による増幅器回路構成素子としての単一の増幅器Ｖのほかに、付加的もしくは選択的にパルス波形器および／またはパルス発生器を、図３および４の回路装置において、概略的に示されているように衝撃段Ｉとして使用することもできる。殊にこのような衝撃段は付加的なトランジスタＥ、Ｆの制御端子の制御に使用することができ、その際、これら付加的なトランジスタＥ、Ｆは好ましくは第３および第４のトランジスタＣ、Ｄに対して並列に接続されている。衝撃段Ｉはノードすなわち接続点Ｏ１、Ｏ２を特に迅速にプルアップすることができ、このことによって全ての掃引過程が顕著に加速されかつ迅速にいたるところでフルレベルが達成される。

図１、３および４の種々の回路装置に付加して、これら回路の中核部分を、駆動すべき回路から接続を断つために、さらにそのことによりこの中核部分へのフィードバックを回避するために、更なる増幅器素子Ｘを接続点Ｏ１、Ｏ２と対応する信号出力との間に接続することができる。

図３Ａには、例としての増幅器Ｖの特性曲線が示されている。一回路装置内のこれら増幅器は、好ましくは、しかしながら強制的にではなくそれぞれ同じ増幅特性をもって形成されている。示された特性曲線は非線形の特性曲線であり、その結果、増幅器Ｖの入力における入力電圧Ｏ１Ｓのほんのわずかな降下でもその出力電圧Ｓ１Ｓを介して、制御されているトランジスタＣが著しく降下される、好ましくは飽和まで降下される。

このことによって接続点Ｏ１、Ｏ２におけるレベルのほんのわずかな降下の場合でもそれぞれその向かい側の第４ないしは第３のトランジスタＤ、Ｃは比較的迅速に制御され、このことにより再びフィードバックを介してその他の、即ち第３および第４のトランジスタＣ、Ｄが開路され、かつこうして接地電位ＸＵＳＳへの完全な降下が可能となるかもしくは加速される。

図２Ｂには、例としてのパルス波形器Ｉの関数が示されている。接続点Ｏ１における、および従ってパルス波形器Ｉの入力における信号の例えば立下がり端はパルス波形器Ｉの出力にて短いパルスを生じさせ、その際、このパルスはパルス形の制御信号Ｓ１Ｓとして対応のトランジスタＦの制御入力に印加される。このことによって図３に示された付加的なトランジスタＥ、Ｆは掃引の間にそれぞれ割り当てられたパルス波形器Ｉによって、アクティブに切り替えられ、その結果、これらトランジスタは短時間にターンオンされる。このことによって、対応する接続点Ｏ１、Ｏ２のプルアップが相応に迅速に行なわれる。

図４には特に有利な実施の形態が示されており、この場合、増幅器Ｖおよび付加的にパルス波形器Ｉが、それぞれの接続点Ｏ１、Ｏ２と対応するトランジスタＤ、ＦおよびＣ、Ｆのそれぞれとの間に接続されている。図３の場合でもそうであったように、図１による実施の形態と異なる構成素子についてのみ ここでもまた説明されている。その他の構成素子については図１の説明が参照される。図４による回路装置の場合には増幅器Ｖがまたもや、増幅器回路による直流電圧分析における早期の掃引すなわち殊にブレイクオーバー点を惹起する。直列に接続もしくは並列に接続されたパルス波形器Ｉは、付加的なトランジスタＥ、Ｆとしての補助トランジスタとともに掃引をより迅速に行なう。

補助トランジスタとしての付加的なトランジスタＥ、Ｆを備えた回路装置の場合には、これらトランジスタはプルダウンする側にてアクティブにすべきではない。なぜなら、これがあらゆる動作を抑制もしくはそれどころか停止させる可能性もあるからである。そのうえパルス波形器Ｉは、場合によっては厚く寸法決定されている付加的なトランジスタＥ、Ｆを短い時間だけで、しかも好ましくは最適な時点で制御すべきである。付加的なトランジスタＥ、Ｆが常にアクティブである場合には、第１および第２のトランジスタＡ、Ｂはそれぞれ対応する接続点Ｏ１およびＯ２をもはやほとんど作動させないか、もしくはまったく作動させず、その結果、あらゆる動作が不可能になることであろう。好ましくは図１、３または４に示す回路装置に、図５に概略的に示されている更なる増幅器Ｘとしてのアンカップリング増幅器（decuupling amplifiers）が追加される。この更なる増幅器Ｘは接続点Ｏ１、Ｏ２をその負荷から遮蔽することができる。

図６によれば増幅器Ｖ、Ｘは好ましくは単一のインバータから成ることができる。図７に概略的に示されているようにパルス波形器Ｉは、例えばそれ自体はディジタル微分器として公知の、論理ゲートを備えたインバータ列から成ることができる。基本的に同じく回路装置はアナログ微分器として実施可能である。

図８には、本構想が任意の増幅器回路Ｙを備えた増幅器装置として実施可能であることが概略的に示されており、その際、この増幅器回路Ｙは第１および第２のトランジスタＡ、Ｂのプルを検出し、かつ、適宜割り当てられた第３ないしは第４のトランジスタＣ、Ｄならびに場合によっては付加的に存在するトランジスタＥ、Ｆを、自体公知のレベルシフタ中核部分の不利な特性が改善されるように切り替えるために適当な措置を講ずる。

接続点Ｏ１、Ｏ２における信号ないしは電圧の増幅の原理に基づいた、例示された回路装置ならびに任意のその他の回路装置は、２つ以上の異なる作動電圧を有するあらゆるＣＭＯＳ回路に殊に適用することができる。速度に対する要求が高くかつ作動電圧ＵＤＤ−ＵＳＳないしはＸＵＤＤ−ＸＵＳＳの差が大きい回路装置の場合には特別な利点が得られる。このことは例えば、０．１８μｍもしくは０．１３μｍクラスの進歩したＣＭＯＳプロセスの場合に該当し、その場合、主電圧１．８Ｖもしくは１．２Ｖのみであるが、しかし入力−および／または出力電圧は例えば３．３Ｖである。

本構想の実施はディジタル回路に限定されていない。アナログ回路もまたディジタル制御信号等のためのこのようなレベルシフタを必要とし、同様に構成されることが可能である。線形回路、すなわち例えば差動増幅器、の加速のための実施も可能である。ＤＭＯＳ回路もしくはＶＭＯＳ回路もまた、このように増幅器ないしは増幅器回路を用いて形成することができる。本構想は、ＭＯＳプロセスのさまざまな種類の変形形態に変換可能である。

殊に基板型の反転は可能であり、その際、全てのトランジスタはその相補型と交換される。本構想のＮＭＯＳ−もしくはＰＭＯＳ技術への使用も可能である。

集積回路への採用のほかに、個別のトランジスタもしくは低集積されたトランジスタ素子を備えたディスクリート回路装置への使用も可能である。バイポーラトランジスタとの併用も可能であり、殊に、図８による増幅器回路Ｙが同様に設計されかつＮＭＯＳトランジスタがＮＰＮ構造によって、ないしはＰＭＯＳトランジスタがＰＮＰ構造によって置換される場合には可能である。種々の増幅器素子Ｖ、Ｉ、Ｘの配置は、具体的な設計レイアウトに応じた最良の配置に合わせて任意にレベルシフタの中核部分に配置することができる。

第１の例としての、増幅器回路を備えたレベルシフト回路装置を示す図である。 １つのこのような回路装置に使用された場合の相違する増幅素子の特性曲線を示す図である。 図１の回路装置に対する選択的な形態を示す図である。 図１の回路装置に対する選択的な形態を示す図である。 図１の回路装置に対する選択的な形態を示す図である。 示された回路装置の個別の回路素子を示す図である。 示された回路装置の個別の回路素子を示す図である。 図１の回路装置に対する選択的な形態を示す図である。 従来技術による回路装置を示す図である。

Claims (12)

1. レベルシフト回路であって、
   − 信号をそれぞれ印加することが可能である第１および第２のトランジスタ（Ａ、Ｂ）と、
   − 第３および第４のトランジスタ（Ｃ、Ｄ）とを備えており、
   − その際、第１および第３のトランジスタ（Ａ、Ｃ）は接地電位（ＸＵＳＳ）と電源電圧（ＸＵＵＤ）の間に接続されていて、かつ自らの間に第１の接続点（Ｏ１）を有し、さらにその際、第２および第４のトランジスタ（Ｂ、Ｄ）は前記接地電位（ＸＵＳＳ）と前記電源電圧（ＸＵＵＤ）の間に接続されていてかつ自らの間に第２の接続点（Ｏ２）を有し、さらに
   − その際、第１の接続点（Ｏ１）は第４のトランジスタ（Ｄ）への制御信号の印加のために前記トランジスタの制御端子に接続されており、そして第２の接続点（Ｏ２）は第３のトランジスタ（Ｃ）への制御信号の印加のために前記トランジスタの制御端子に接続されているレベルシフト回路装置において、
   − これら制御信号の少なくとも１つを増幅するための少なくとも１つの増幅器回路（Ｖ；Ｉ；Ｖ、Ｉ；Ｙ）を備えることを特徴とする、レベルシフト回路。
2. 増幅器回路が少なくとも１つの増幅器（Ｖ）を有し、この増幅器が前記接続点（Ｏ１、Ｏ２）の１つとこれに割り当てられたトランジスタ（Ｄ、Ｃ）の制御端子との間に接続されている、請求項１記載の回路装置。
3. 増幅器回路が少なくとも１つのパルス波形器および／またはパルス発生器（Ｉ）を有し、このパルス波形器および／またはパルス発生器が前記接続点（Ｏ１、Ｏ２）の１つとこれに割り当てられたトランジスタ（Ｆ、Ｅ）の制御端子との間に接続されている、請求項１または２記載の回路装置。
4. 増幅器回路が少なくとも１つの増幅器（Ｖ）ならびに付加的に少なくとも１つのパルス波形器および／またはパルス発生器を有し、その際、この増幅器（Ｖ）が前記接続点（Ｏ１、Ｏ２）の１つとこれに割り当てられた第４もしくは第３のトランジスタ（Ｄ、Ｃ）の制御端子との間に接続されており、さらにその際、このパルス波形器および／またはパルス発生器がこれら接続点（Ｏ１、Ｏ２）の前記１つと更なる第５もしくは第６のトランジスタ（Ｆ、Ｅ）との間に接続されており、その際、この更なるトランジスタ（Ｆ、Ｅ）が第４ないしは第３のトランジスタ（Ｄ、Ｃ）に対して並列に接続されており、この第４ないしは第３のトランジスタが前記増幅器（Ｖ）を介して同一の接続点（Ｏ１、Ｏ２）により制御される、請求項２または３記載の回路装置。
5. パルス波形器および／またはパルス発生器（Ｉ）が増幅器（Ｖ）の下流に接続されており、かつ増幅された制御信号を前記増幅器（Ｖ）から受けとる、請求項３または４記載の回路装置。
6. それぞれ同一の接続点（Ｏ２、Ｏ１）により制御されるトランジスタ（Ｃ、Ｄ）に対して並列に接続されている１つ以上のトランジスタ（Ｅ、Ｆ）を増幅器回路（Ｉ）が制御する、請求項１から５までのいずれか１項に記載の回路装置。
7. 増幅器回路（Ｙ）が、接続点（Ｏ１、Ｏ２）からのそれぞれの制御信号を印加するための複数の入力と、増幅および／または整形された制御信号を第３および／または第４の、および／またはその他のトランジスタ（Ｃ、Ｄ、Ｅ、Ｆ）の制御入力に出力するための少なくとも１つの、好ましくは複数の、出力とを有する、請求項１から６までのいずれか１項に記載の回路装置。
8. 第１および第２のトランジスタ（Ａ、Ｂ）が、前記接地電位（ＸＵＳＳ）と前記電源電圧（ＸＵＵＤ）の間より低い電圧（ＵＤＤ−ＵＳＳ）を有する電圧系（１）からのそれぞれの電圧信号を印加するためのそれぞれの制御端子を有する、請求項１から７までのいずれか１項に記載の回路装置。
9. 増幅器回路が増幅および／または整形された制御信号の出力のために形成かつ接続されている、請求項１から８までのいずれか１項に記載の回路装置。
10. 差分信号を増幅するための回路を備え、かつ、請求項１から９までのいずれか１項に記載の増幅器回路を備える差動増幅器。
11. 交差して結合されたトランジスタ（Ｂ、Ｃ；Ｄ、Ｅ）の制御信号をその割り当てられたトランジスタの制御端子に印加する前に、増幅および／または整形する、移相器回路または差動増幅器を駆動するための方法。
12. 前記制御信号を全く時間を限定して増幅および／または整形させた形で、対応する前記制御端子に印加する、請求項１１記載の方法。

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