JP7155255B2 - デッドタイム制御のためのタイミングコントローラ - Google Patents
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Description
本願は、2017年6月19日に出願された、“DC-Coupled High-Voltage Level Shifter”という名称の米国特許出願第15/627,196号の優先権を主張するものであり、この文献の開示はその全体が参照により本明細書に組み込まれる。
直列接続で配置された第1の複数の同じ、設定可能なエッジ遅延回路を含む第1の処理経路であって、入力矩形波信号の立ち上がりエッジ及び立ち下がりエッジの一方又は両方を選択的に遅延させるように構成された第1の処理経路と、
直列接続で配置された第2の複数の設定可能なエッジ遅延回路を含む第2の処理経路であって、第1の処理経路とは独立して、入力矩形波信号の立ち上がりエッジ及び立ち下がりエッジの一方又は両方を選択的に遅延させるように構成された第2の処理経路と、を含み、
設定可能なエッジ遅延回路は、設定可能なエッジ遅延回路の入力スイッチのオン又はオフ状態に基づいて、立ち上がりエッジ及び立ち下がりエッジの一方にエッジ遅延を選択的に与えるように構成され、
エッジ遅延は、インバータのトリップ点電圧に到達するために、電流源による1つのコンデンサの充電時間に基づく。
入力矩形波信号のエッジのタイミングを制御するように構成された、低電圧ドメインで動作するタイミング制御回路を含んでおり、タイミング制御回路は、
i)HSデバイスのタイミング情報を提供し、直列接続で配置された第1の複数の同じ、設定可能なエッジ遅延回路を含む第1の処理経路であって、入力矩形波信号の立ち上がりエッジ及び立ち下がりエッジの一方又は両方を選択的に遅延させるように構成された第1の処理経路と、
ii)LSデバイスのタイミング情報を提供し、直列接続で配置された第2の複数の設定可能なエッジ遅延回路を含む第2の処理経路であって、第1の処理経路とは独立して、入力矩形波信号の立ち上がりエッジ及び立ち下がりエッジの一方又は両方を選択的に遅延させるように構成された第2の処理経路と、を含み、
設定可能なエッジ遅延回路は、設定可能なエッジ遅延回路の入力スイッチのオン又はオフ状態に基づいて、立ち上がりエッジ及び立ち下がりエッジの一方にエッジ遅延を選択的に与えるように構成され、
エッジ遅延は、インバータのトリップ点電圧に到達するために、電流源による1つのコンデンサの充電時間に基づき、
タイミング制御回路の全てのトランジスタデバイスは、それぞれ、高電圧ドメインの高電圧よりも実質的に小さい電圧に耐えるように構成される。
効率:コンパレータ又はオペアンプではなくインバータの使用のおかげで、非常に鋭い立ち上がり及び立ち下がり時間で、オン及びオフのタイミングを非常に細かい精度に調整することができる。さらに、シュートスルー電流を正確に排除することで効率が向上する。
低歪み:最終出力、例えばクラスD増幅器での正確なタイミング制御により、入力信号が意図する出力駆動信号の正確で歪みのない再生成が保証される。
高速:やはりオペアンプ及びコンパレータを排除したおかげで、高速エッジにより、高速制御が可能になり、これにより、非常に短い出力パルスが可能になる。これにより、非常に短いパルスだけでなく、高速パルス入力も可能になる。
柔軟性:全てのタイミングエッジを調整して、HS及びLS信号の正と負との両方のオーバーラップを形成することができる。これらのエッジは、オンチッププログラム可能性又はオフチップコンポーネント配置のいずれかで調整できる。様々なアプリケーションがこれらのプログラミング及び調整オプションから恩恵を受け、単一のチップを複数の異なるアプリケーションに使用(つまり、プログラム)して、在庫及び購入コストを節約できる。
信頼性:正確なタイミング制御及びシュートスルー電流の低減により、出力デバイスはより低い損傷リスクで動作する。さらに、効率が上がると動作温度が下がり、それにより信頼性が向上する。
低コスト:柔軟性、信頼性、効率、及びオフチップコンポーネントオプションを含むシングルチップ実装は全て、低コストに貢献する。
Claims (74)
- 第1の電圧(VIN)より高い電圧に耐えることができる高電圧デバイスを制御するように構成された制御回路であって、当該制御回路は、
第1のスイッチング電圧(SW)と第2のスイッチング電圧(Vdd2+SW)との間で動作するように構成された低電圧トランジスタデバイスと、
前記第1のスイッチング電圧を伝えるように構成された第1の端子であって、前記第1のスイッチング電圧は、基準電圧と前記第1の電圧との間で切り替わる、第1の端子と、
前記第1のスイッチング電圧の関数として前記第2のスイッチング電圧を伝えるように構成された第2の端子であって、前記第2のスイッチング電圧は、前記第1のスイッチング電圧と、前記第1の電圧よりも実質的に低い第2の電圧(Vdd2)との合計に実質的に対応する、第2の端子と、
入力タイミング制御パルス信号を受信するように構成された入力ノードと、
該入力ノードに結合され、前記入力タイミング制御パルス信号を受信し、該入力タイミング制御パルス信号のエッジ情報及びDCレベル情報を前記低電圧トランジスタデバイスに送信するように構成された並列の抵抗-静電容量結合と、
前記高電圧デバイスを制御するために、前記第1のスイッチング電圧よりも高い電圧で出力タイミング制御信号を供給するように構成された出力ノードであって、前記出力タイミング制御信号は、前記入力タイミング制御パルス信号の前記並列の抵抗-静電容量結合を介して送信された前記エッジ情報及びDCレベル情報に基づく、出力ノードと、を含む、
制御回路。 - 前記第1の電圧は10ボルト以上であり、前記第2の電圧は5ボルト以下である、請求項1に記載の制御回路。
- 前記第1の電圧は25ボルト以上であり、前記第2の電圧は2.5ボルト以下である、請求項1に記載の制御回路。
- 前記低電圧トランジスタデバイスは、前記第2の電圧以下の電圧に耐えるように構成される、請求項1に記載の制御回路。
- 前記入力ノードは2つの入力ノードを含み、各入力ノードが前記入力タイミング制御パルス信号のエッジ情報及びDCレベル情報を受信するように構成され、前記入力タイミング制御パルス信号は相補的な2つの入力タイミング制御パルス信号を含む、請求項1に記載の制御回路。
- 前記並列の抵抗-静電容量結合は、2つの並列の抵抗-静電容量結合を含み、各並列の抵抗-静電容量結合が、
i)前記相補的な2つの入力タイミング制御パルス信号のそれぞれを受信する前記2つの入力ノードのそれぞれ、及び
ii)前記相補的な2つの入力タイミング制御パルス信号のそれぞれのエッジ情報及びDCレベル情報を前記低電圧トランジスタデバイスに送信するために前記低電圧トランジスタデバイスに結合された2つの共通ノードのそれぞれ、に結合され、
各並列の抵抗-静電容量結合には、1つ又は複数の直列接続された抵抗器を含む抵抗導電路と、1つ又は複数の直列接続されたコンデンサを含む静電容量導電路とが含まれる、請求項5に記載の制御回路。 - 前記制御回路は、前記2つの共通ノードのノード毎に、
該ノードと前記第2のスイッチング電圧との間に結合されたコンデンサと、
該ノードと前記第2のスイッチング電圧との間に結合された抵抗器とをさらに含む、請求項6に記載の制御回路。 - 前記2つの共通ノードのノード毎に、各並列の抵抗-静電容量結合の前記直列接続されたコンデンサの等価静電容量に対する前記コンデンサの静電容量の静電容量比は、各並列の抵抗-静電容量結合の前記直列接続された抵抗器の等価抵抗に対する前記抵抗器の抵抗値の抵抗比に略反比例する、請求項7に記載の制御回路。
- 1つの前記コンデンサ及び各並列の抵抗-静電容量結合の前記直列接続されたコンデンサによって前記2つの共通ノードの各共通ノードに提供される容量性電圧分割が、前記直列接続されたコンデンサ間で前記第1の電圧に略等しい電圧を降下させるように構成される、請求項8に記載の制御回路。
- 前記低電圧トランジスタデバイスの複数のトランジスタデバイスは、フライング・コンパレータとして動作するように構成され、該フライング・コンパレータは、前記2つの共通ノード及び相補的な出力ノードに結合される差動入力ノードを含む、請求項8に記載の制御回路。
- 前記制御回路は、前記差動入力ノードの差動入力ノード毎に、前記差動入力ノードと前記第1のスイッチング電圧との間に結合された並列の抵抗-静電容量バイアス・ネットワークをさらに含み、該並列の抵抗-静電容量バイアス・ネットワークは、前記フライング・コンパレータの入力段の低電圧トランジスタデバイスにバイアス電圧を供給するように構成される、請求項10に記載の制御回路。
- 前記並列の抵抗-静電容量バイアス・ネットワークは、並列に接続されたコンデンサ及び抵抗器を含む、請求項11に記載の制御回路。
- 前記静電容量比は、前記第1のスイッチング電圧のスイッチング電圧レベルに関係なく、前記フライング・コンパレータの動作電圧範囲内にある共通モード電圧を前記各差動入力ノードに供給するようにさらに構成される、請求項11に記載の制御回路。
- 前記静電容量比は、前記第1の電圧に基づく、請求項13に記載の制御回路。
- 前記相補的な2つの入力タイミング制御パルス信号をそれぞれ増幅して、前記差動入力ノードにおける差分信号の振幅を増大させるように構成された2つのチャージポンプ回路をさらに含む、請求項14に記載の制御回路。
- 前記2つのチャージポンプ回路によって与えられる増幅は、制御可能であり、且つ前記第1の電圧のレベルに基づいている、請求項15に記載の制御回路。
- 前記低電圧トランジスタデバイスの複数のトランジスタデバイスは、前記第1のスイッチング電圧の切替えイベント中に、前記フライング・コンパレータの低電圧トランジスタデバイスのノード間の瞬間電圧を制限するクランプ回路として構成される、請求項11に記載の制御回路。
- 前記クランプ回路は、前記切替えイベント中に、前記フライング・コンパレータの前記相補的な出力ノードにおける複数の出力電圧を実質的に同じ電圧値に強制するようにさらに構成される、請求項17に記載の制御回路。
- 前記低電圧トランジスタデバイスの複数のトランジスタデバイスは、前記フライング・コンパレータの前記相補的な出力ノードにおける複数の電圧の差を単一の電圧に変換する論理ゲートとして動作するように構成される、請求項18に記載の制御回路。
- 前記論理ゲートは、前記複数の電圧の非ゼロ差に作用し、前記複数の電圧のゼロ差を拒否するセットリセット(RS)ラッチ回路を含む、請求項19に記載の制御回路。
- 前記低電圧トランジスタデバイスは、前記第2の電圧より低い電圧に耐えるように構成されており、
前記第1のスイッチング電圧と前記第2の電圧の半分との合計に略等しい中間レール・スイッチング・バイアス電圧が、前記フライング・コンパレータ及び前記論理ゲートの前記複数のトランジスタデバイスのトランジスタにバイアスを与えるように構成される、請求項20に記載の制御回路。 - 前記フライング・コンパレータの前記相補的な出力ノードにおける電圧は、前記第1のスイッチング電圧と前記中間レール・スイッチング・バイアス電圧によって規定される範囲内にあり、
前記論理ゲートは、a)前記第1のスイッチング電圧と前記中間レール・スイッチング・バイアス電圧との間、又はb)前記中間レール・スイッチング・バイアス電圧と前記第2のスイッチング電圧と間のいずれかで動作するように構成される、請求項21に記載の制御回路。 - 前記低電圧トランジスタデバイスは、a)シリコン・オン・サファイア(SOS)トランジスタ構造、b)シリコン・オン・インシュレータ(SOI)トランジスタ構造、及びc)バルク・シリコン(Si)トランジスタ構造のうちの1つを含む、請求項1に記載の制御回路。
- 前記a)シリコン・オン・サファイア(SOS)トランジスタ構造は、サファイア基板を含み、該サファイア基板は、前記第2のスイッチング電圧以上の電圧降下に耐えるように選択された厚さを有する、請求項23に記載の制御回路。
- 前記サファイア基板の厚さが、数10マイクロメートル~数100マイクロメートルの範囲にある、請求項24に記載の制御回路。
- 前記b)シリコン・オン・インシュレータ(SOI)トランジスタ構造は、埋込み型の二酸化シリコン層を含み、この二酸化シリコンの厚さによって、前記第2のスイッチング電圧以上の電圧降下に耐えることができる、請求項23に記載の制御回路。
- 前記埋込み型の二酸化シリコン層の二酸化シリコンの厚さが、0.1~1.0マイクロメートルである、請求項26に記載の制御回路。
- 前記c)バルク・シリコン(Si)トランジスタ構造は、
P型シリコン(p-Si)基板と、
該Si基板に埋め込まれたNウェル構造と、
該Nウェル構造に接続されたウェル端子と、を含み、
該ウェル端子は、動作中に、前記第2のスイッチング電圧を伝えるように構成される、請求項23に記載の制御回路。 - 前記シリコン基板は、動作中に前記基準電圧を伝えるように構成された基板端子を含む、請求項28に記載の制御回路。
- 前記Nウェル構造は、前記Si基板と組み合わせて、前記第2のスイッチング電圧以上の電圧降下に耐えることができる逆バイアスNウェル・ダイオードを形成するように構成される、請求項28に記載の制御回路。
- 請求項1に記載の制御回路を含む高電圧スイッチングデバイス。
- 動作中に、前記第1の電圧に耐えることができるように構成された高電圧トランジスタデバイスをさらに含み、前記高電圧トランジスタデバイスの動作が、前記制御回路によって制御される、請求項31に記載の高電圧スイッチングデバイス。
- 前記高電圧トランジスタデバイスの動作は、前記第1の電圧への導電路を提供するオン・モードと、前記導電路を外すオフ・モードとの2つの動作モードのうちの1つで動作するように前記高電圧トランジスタデバイスを制御することを含む、請求項32に記載の高電圧スイッチングデバイス。
- 前記導電路は、前記高電圧トランジスタデバイスのドレイン端子とソース端子との間の導電路である、請求項33に記載の高電圧スイッチングデバイス。
- 前記高電圧トランジスタデバイスの制御は、前記高電圧トランジスタデバイスのゲート端子を前記制御回路の前記出力ノードに接続することによって提供される、請求項34に記載の高電圧スイッチングデバイス。
- 前記制御回路の前記第1の端子は、前記高電圧トランジスタデバイスの前記ソース端子に接続される、請求項35に記載の高電圧スイッチングデバイス。
- 前記オン・モードの動作中に、前記高電圧トランジスタデバイスの前記ソース端子における信号の電圧は、前記第1の電圧に略等しく、前記オフ・モードの動作中に、前記高電圧トランジスタデバイスの前記ソース端子における前記信号の電圧は、前記基準電圧に略等しい、請求項36に記載の高電圧スイッチングデバイス。
- 前記高電圧トランジスタデバイスの前記ゲート端子に提供される前記制御回路の前記出力ノードにおけるタイミング制御信号は、前記高電圧トランジスタデバイスの前記ソース端子における前記信号のデューティサイクルに基づいて、平均電圧を制御するように構成される、請求項37に記載の高電圧スイッチングデバイス。
- 前記制御回路の前記入力ノードにおける前記入力タイミング制御パルス信号は、前記平均電圧に基づく、請求項38に記載の高電圧スイッチングデバイス。
- 請求項39に記載の高電圧スイッチングデバイスを含む、高DC電圧を低DC電圧に変換するためのDC/DCコンバータ。
- 第1の電圧(VIN)より高い電圧に耐えることができる高電圧デバイスを、第2の電圧(Vdd2)以下の電圧に耐えることができる低電圧デバイスで制御する方法であって、前記第1の電圧は、前記第2の電圧よりも実質的に高く、当該方法は、
前記第2の電圧以下の電圧に耐えるように構成された複数の低電圧デバイスを提供するステップと、
該複数の低電圧デバイスを第1のスイッチング電圧(SW)と第2のスイッチング電圧(Vdd2+SW)との間で動作させるステップであって、前記第1のスイッチング電圧は基準電圧(GND)と前記第1の電圧との間で切り替わり、前記第2のスイッチング電圧は前記第1のスイッチング電圧と前記第2の電圧との合計に実質的に対応する、動作させるステップと、
入力信号に基づいて、第1の入力タイミング制御パルス信号と、該第1の入力タイミング制御パルス信号の反転バージョンである第2の入力タイミング制御パルス信号とを含む相補的な2つのパルス信号を生成するステップと、
前記第1及び第2の入力タイミング制御パルス信号を第1及び第2の並列の抵抗-静電容量結合を介して前記複数の低電圧デバイスに結合するステップと、
該結合するステップに基づいて、前記第1及び第2の入力タイミング制御パルス信号のエッジ情報及びDCレベル情報を前記低電圧デバイスに送信するステップと、
前記動作するステップ及び前記送信するステップに基づいて、前記複数の低電圧デバイスを介して、前記第1のスイッチング電圧よりも高い電圧で出力タイミング制御信号を生成するステップと、
該生成するステップに基づいて、前記高電圧デバイスを制御するステップと、を含む、
方法。 - 前記出力タイミング制御信号を生成するステップは、
前記送信するステップに基づいて、前記相補的な2つのパルス信号のバージョンを再生成するステップと、
クランプを使用して、前記第1のスイッチング電圧の切替えイベント中に、前記相補的な2つのパルス信号の再生成バージョンを実質的に同じ電圧値に強制するステップと、
前記相補的な2つのパルス信号の前記再生成バージョンの差分信号を生成するステップであって、該差分信号は、前記切替えイベント中のみゼロである、生成するステップと、
前記差分信号の非ゼロ値に基づいて、前記出力タイミング制御信号を生成するステップと、を含む、請求項41に記載の方法。 - 前記再生成するステップは、
第1及び第2の共通ノードのそれぞれを介して、前記第1及び第2の並列の抵抗-静電容量結合を第1及び第2の並列の抵抗-静電容量ネットワークのそれぞれに結合するステップと、
前記第1及び第2の並列の抵抗-静電容量ネットワークの端子ノードを前記第2のスイッチング電圧に結合するステップと、
該結合するステップに基づいて、前記第1及び第2の共通ノードでそれぞれ前記第1及び第2の入力タイミング制御パルス信号の低振幅バージョンを取得するステップと、を含み、
第1/第2の並列の抵抗-静電容量結合の等価静電容量に対する第1/第2の並列の抵抗-静電容量ネットワークの静電容量との静電容量比が、第1/第2の並列の抵抗-静電容量結合の抵抗に対する第1/第2の並列の抵抗-静電容量ネットワークの抵抗比に略反比例する、請求項42に記載の方法。 - チャージポンプ回路を介して、前記第1及び第2の入力タイミング制御パルス信号を増幅するステップと、
該増幅するステップに基づいて、前記第1及び第2の共通ノードにおける前記第1及び第2の入力タイミング制御パルス信号の前記低振幅バージョンの振幅を増大させるステップと、をさらに含む、請求項43に記載の方法。 - 第1の電圧(VIN)をより低い電圧出力に変換するDC/DCコンバータであって、当該DC/DCコンバータは、
直列接続されたハイサイド・トランジスタ及びローサイド・トランジスタを含むトランジスタ・スタックであって、前記ハイサイド・トランジスタ及び前記ローサイド・トランジスタは、前記第1の電圧よりも高い電圧に耐えることができる、トランジスタ・スタックと、
動作中に、前記第1の電圧を受け取るように構成された前記ハイサイド・トランジスタのドレインに接続された供給端子と、
動作中に、基準電位(GND)を受け取るように構成された前記ローサイド・トランジスタのソースに接続された基準端子と、
前記ハイサイド・トランジスタのソース及び前記ローサイド・トランジスタのドレインに接続され、動作中に、前記第1の電圧と前記基準電位との間で切り替わる第1のスイッチング電圧(SW)を供給するように構成された出力スイッチング端子と、
前記トランジスタ・スタックに結合され、且つ前記第1のスイッチング電圧と第2のスイッチング電圧(Vdd2+SW)との間で動作するように構成されたハイサイド制御回路と、を含んでおり、
該ハイサイド制御回路は、
i)前記第1の電圧よりも実質的に低い第2の電圧(Vdd2)以下の電圧に耐えることができる複数の低電圧トランジスタと、
ii)前記出力スイッチング端子に接続され、前記第1のスイッチング電圧を供給するハイサイド基準端子と、
iii)動作中に、前記第1のスイッチング電圧と前記第2の電圧との合計に略等しい前記第2のスイッチング電圧を供給するように構成されたハイサイド供給端子と、
iv)動作中に、前記ハイサイド・トランジスタを制御するために第1及び第2の入力タイミング制御パルス信号を受信するように構成されたハイサイド入力端子と、
v)動作中に、前記第1及び第2の入力タイミング制御パルス信号のエッジ情報及びDCレベル情報を前記複数の低電圧トランジスタに送信するように構成された前記ハイサイド入力端子に結合された第1及び第2の並列の抵抗-静電容量結合と、
vi)動作中に、前記送信されたエッジ情報及びDCレベル情報に基づいてハイサイド制御信号を前記第1のスイッチング電圧よりも高い電圧で供給するように構成された前記複数の低電圧トランジスタのハイサイド出力トランジスタと、を含み、
前記ハイサイド制御信号は、前記出力スイッチング端子における前記第1のスイッチング電圧のデューティサイクルを制御する、
DC/DCコンバータ。 - 前記第1及び第2の並列の抵抗-静電容量結合のそれぞれが、1つ又は複数の直列接続された抵抗器を含む抵抗導電路と、1つ又は複数の直列接続されたコンデンサを含む静電容量導電路とを含む、請求項45に記載のDC/DCコンバータ。
- 前記より低い電圧出力は、前記第1のスイッチング電圧の平均値に比例する、請求項45に記載のDC/DCコンバータ。
- 動作中に、前記第1及び第2の入力タイミング制御パルス信号に基づいて、前記ローサイド・トランジスタにローサイド制御信号を供給するように構成されたローサイド制御回路をさらに含む、請求項45に記載のDC/DCコンバータ。
- 前記ハイサイド制御信号及び前記ローサイド制御信号は、動作中に、前記ハイサイド・トランジスタの導通と前記ローサイド・トランジスタの導通とを交互に行うように構成される、請求項48に記載のDC/DCコンバータ。
- 前記ハイサイド制御回路を通る前記第1及び第2の入力タイミング制御パルス信号の伝播遅延は、前記ローサイド制御回路を通る前記第1及び第2の入力タイミング制御パルス信号の伝播遅延と略等しい、請求項49に記載のDC/DCコンバータ。
- 前記ハイサイド制御回路を通る前記第1及び第2の入力タイミング制御パルス信号の信号減衰は、前記ローサイド制御回路を通る前記第1及び第2の入力タイミング制御パルス信号の信号減衰と略等しい、請求項50に記載のDC/DCコンバータ。
- 前記高電圧デバイスの制御は、前記制御回路の低電圧トランジスタデバイスのみで提供され、各低電圧トランジスタデバイスは、前記第1の電圧よりも実質的に低い第2の電圧以下の電圧に耐えるように構成される、請求項1に記載の制御回路。
- 前記高電圧デバイスの制御は、前記低電圧デバイスのみによって提供される、請求項41に記載に方法。
- レベルシフターであって、当該レベルシフターは、
第1の電圧と第2の電圧との間で動作するように構成された低電圧トランジスタデバイスと、
前記第1の電圧を伝えるように構成された第1の端子と、
前記第1の電圧と低電圧との合計に実質的に対応する前記第2の電圧を伝えるように構成された第2の端子と、
入力タイミング制御信号を受信するように構成された入力ノードと、
該入力ノードと前記低電圧トランジスタデバイスとの間に結合された並列の抵抗-静電容量ネットワークと、
出力タイミング制御信号を提供するように構成された出力ノードであって、前記出力タイミング制御信号は、前記入力タイミング制御信号の前記並列の抵抗-静電容量ネットワークを介した信号情報に基づいている、出力ノードと、を含む、
レベルシフター。 - 前記第1の電圧は10ボルト以上であり、前記低電圧は5ボルト以下である、請求項54に記載のレベルシフター。
- 前記第1の電圧は25ボルト以上であり、前記低電圧は2.5ボルト以下である、請求項54に記載のレベルシフター。
- 前記低電圧トランジスタデバイスは、前記低電圧以下の電圧に耐えるように構成される、請求項54に記載のレベルシフター。
- 前記出力タイミング制御信号は、前記第1の電圧よりも高い電圧である、請求項54に記載のレベルシフター。
- 前記低電圧は、前記第1の電圧より実質的に低い、請求項54に記載のレベルシフター。
- 前記入力ノードは2つの入力ノードを含み、該2つの入力ノードのそれぞれが前記入力タイミング制御信号のエッジ情報及びDCレベル情報を受信するように構成される、請求項54に記載のレベルシフター。
- 前記並列の抵抗-静電容量ネットワークは、2つの並列の抵抗-静電容量ネットワークを含み、該2つの並列の抵抗-静電容量ネットワークのそれぞれが、
i)相補的な2つの入力タイミング制御信号のそれぞれを受信する2つの入力ノードのそれぞれ、及び
ii)前記低電圧トランジスタデバイスに結合された2つの共通ノードのそれぞれ、に結合される、請求項54に記載のレベルシフター。 - 前記並列の抵抗-静電容量ネットワークは、1つ又は複数の直列接続された抵抗器を含む抵抗導電路と、1つ又は複数の直列接続されたコンデンサを含む静電容量導電路とを含む、請求項54に記載のレベルシフター。
- 当該レベルシフターは、
前記並列の抵抗-静電容量ネットワーク及び前記低電圧トランジスタデバイスに共通のノードと、前記第2の端子との間に結合されたコンデンサと、
前記ノードと前記第2の端子との間に結合された抵抗器と、をさらに含む、請求項54に記載のレベルシフター。 - 当該レベルシフターは、
前記並列の抵抗-静電容量ネットワーク及び前記低電圧トランジスタデバイスに共通の前記ノードと、前記第1の端子との間に結合されたコンデンサと、
前記ノードと前記第1の端子との間に結合された抵抗器と、をさらに含む、請求項63に記載のレベルシフター。 - 前記低電圧トランジスタデバイスは、フライング・コンパレータとして動作するように構成された複数の低電圧トランジスタデバイスを含み、前記フライング・コンパレータは、前記並列の並列の抵抗-静電容量ネットワークに結合された差動入力ノード、及び相補的な出力ノードを含む、請求項54に記載のレベルシフター。
- 前記低電圧トランジスタデバイスは、前記第1の電圧の切替えイベント中に、前記フライング・コンパレータの前記複数の低電圧トランジスタデバイスのノード間の瞬時電圧を制限するクランプ回路として構成された複数の低電圧トランジスタデバイスをさらに含む、請求項65に記載のレベルシフター。
- 前記入力タイミング制御信号を増幅するように構成されたチャージポンプ回路をさらに含む、請求項54に記載のレベルシフター。
- レベルシフターであって、当該レベルシフターは、
第1の電圧及び低電圧によって規定されるフライング電圧ドメインで動作するように構成された低電圧トランジスタデバイスと、
入力タイミング制御信号を受信するように構成された入力ノードと、
前記入力ノード及び前記低電圧トランジスタデバイスを結合するように構成された並列の抵抗-静電容量ネットワークと、
出力タイミング制御信号を提供するように構成された出力ノードであって、前記出力タイミング制御信号は、前記並列の抵抗-静電容量ネットワークを介した前記入力タイミング制御信号の信号情報に基づいている、出力ノードと、を含む、
レベルシフター。 - 前記低電圧トランジスタデバイスは、前記低電圧以下の電圧に耐えるように構成され、前記低電圧は前記第1の電圧よりも低い、請求項68に記載のレベルシフター。
- 請求項68に記載のレベルシフターを含む高電圧スイッチングデバイス。
- 前記第1の電圧に耐えるように構成された高電圧トランジスタデバイスをさらに含み、該高電圧トランジスタデバイスのオン・モード及びオフ・モードによる動作は、前記レベルシフターによって制御される、請求項70に記載の高電圧スイッチングデバイス。
- 動作の前記オン・モードの間に、前記高電圧トランジスタデバイスのソース端子における電圧が、前記第1の電圧に実質的に等しく、動作の前記オフ・モードの間に、前記高電圧トランジスタデバイスの前記ソース端子における電圧が、基準電圧に実質的に等しい、請求項71に記載の高電圧スイッチングデバイス。
- 請求項71に記載の前記高電圧スイッチングデバイスを含む、高DC電圧を低DC電圧に変換するためのDC/DCコンバータ。
- 高電圧デバイスを制御するための方法であって、当該方法は、
低電圧以下の電圧に耐えるように構成された複数の低電圧デバイスを提供するステップと、
前記複数の低電圧デバイスを、第1の電圧及び前記低電圧によって規定されるフライング電圧ドメインで動作させるステップであって、前記第1の電圧は前記低電圧よりも高い、動作させるステップと、
並列の抵抗-静電容量ネットワークを介して入力タイミング制御信号を前記複数の低電圧デバイスに結合するステップと、
該結合に基づいて、前記入力タイミング制御信号の信号情報を前記低電圧デバイスに送信するステップと、
前記動作及び前記送信に基づいて、前記複数の低電圧デバイスを介して、出力タイミング制御信号を前記第1の電圧よりも高い電圧で生成するステップと、
前記生成に基づいて、前記高電圧デバイスを制御するステップと、を含む、
方法。
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