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Die
vorliegende Erfindung betrifft einen Pegelumsetzer.
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Zur
Umsetzung eines auf ein erstes Potential bezogenes Eingangssignal,
insbesondere ein Logiksignal, auf ein auf ein zweites Potential
bezogenes Ausgangssignal sind verschiedene Konzepte bekannt, von
denen zwei nachfolgend anhand der 1 bis 3 kurz
erläutert
werden.
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1 zeigt einen statischen
Pegelumsetzer, der beispielsweise in der 5,539,334 beschrieben ist.
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Dieser
Pegelumsetzer umfasst eine Ausgangsstufe mit einem ersten Ausgangstransistor M30,
dessen Laststrecke zwischen ein erstes Potential Vcc und einen ersten
Ausgang zur Bereitstellung eines ersten Ausgangssignals Sout10 gekoppelt
ist, und mit einem zweiten Ausgangstransistor M40, dessen Laststrecke
zwischen das erste Potential Vcc und einen zweiten Ausgang zur Bereitstellung
eines zweiten Ausgangssignals Sout20 gekoppelt ist. Die Ansteuerung
dieser beiden Transistoren M30, M40, die beispielsweise p-Kanal-MOSFET
sind, erfolgt nach Maßgabe
eines Eingangssignals Sin10, das auf ein zweites Potential GND bezogen
ist, über
eine Eingangsstufe M10, M20.
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Die
Eingangsstufe umfasst einen ersten Eingangstransistor M10, dessen
Laststrecke in Reihe zu dem ersten Ausgangstransistor M30 zwischen
das erste und zweite Potential Vcc, GND geschaltet ist, und einen
zweiten Eingangstransistor M20, dessen Laststrecke in Reihe zu dem
zweiten Ausgangstransistor M40 zwischen das erste und zweite Potential Vcc,
GND geschaltet ist. Der Eingangstransistor M20 wird durch das Signal
Sin10' angesteuert,
das durch Invertierung mittels eines Inverters INV10 aus dem Eingangssignal
Sin10 abgeleitet ist.
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Die
beiden Eingangstransistoren M10, M20 sind beispielsweise als n-Kanal-MOSFET
ausgebildet.
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Die
beiden Ausgangstransistoren M30, M40 sind kreuzgekoppelt, indem
der Ansteueranschluss des ersten Transistors M30 in den Lastkreis
des zweiten Transistors M40 und der Ansteueranschluss des zweiten
Transistors M40 in den Lastkreis des ersten Ausgangstransistors
M30 geschaltet ist. Hieraus resultieren nach einer Umschaltphase
stabile und jeweils komplementäre
Schaltzustände
der beiden Ausgangstransistoren M30, M40, und damit stabile und
jeweils komplementäre
Signalpegel der beiden Ausgangssignale Sout10, Sout20.
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Derartige
statische Pegelumsetzer zeichnen sich durch ihre geringe Störanfälligkeit
sowie durch einen geringen Stromverbrauch aus.
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Nachteilig
bei solchen statischen Pegelumsetzern sind die vergleichsweise lange
Zeitdauer, die zwischen einem Pegelwechsel des Eingangssignals Sin
und einem hieraus resultierenden Pegelwechsel der Ausgangssignale
Sout10, Sout20 resultiert, sowie die unterschiedlichen Reaktionszeiten
der Ausgangssignale Sout10, Sout20 auf steigende und fallende Flanken
des Eingangssignals Sin, was nachfolgend anhand von 2 erläutert
wird.
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Der
Pegelumsetzer setzt das zwei unterschiedliche Pegel aufweisende
Eingangssignals Sin10 in zwei Ausgangssignale Sout10, Sout20 mit
je zwei unterschiedlichen Pegeln um. Ein hoher Pegel eines der Ausgangssignale
Sout10 bzw. Sout20 liegt dabei vor, wenn der zugehörige Ausgangstransistor M30
bzw. M40 leitet und der jeweils in Reihe zu dem Ausgangstransistor
M30 bzw. M40 geschaltete Eingangstransistor M10 bzw. M20 sperrt.
Ein niedriger Pegel eines der Ausgangssignale Sout10 bzw. Sout20
liegt vor, wenn der zugehörige
Ausgangstransistor M30 bzw. M40 sperrt und der jeweils in Reihe geschaltete
Eingangstransistor M10 bzw. M20 leitet.
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Bei
einem unteren Signalpegel (Low-Pegel) des Eingangssignals Sin sperrt
der erste Eingangstransistor M10 und der mittels eines Inverters
INV10 komplementär
zu dem ersten Eingangstransistor M10 angesteuerte zweite Eingangstransistor
M20 leitet. Der erste Ausgangstransistor M30 leitet angesteuert
durch den zweiten Eingangstransistor M20 ebenfalls, wodurch das
erste Ausgangssignal Sout10 wegen des sperrenden ersten Eingangstransistors M10
einen oberen Signalwert (High-Pegel) annimmt, der im Wesentlichen
dem ersten Potential Vcc entspricht. Der zweite Ausgangstransistor
M40 sperrt, wodurch das zweite Ausgangssignal Sout20 wegen des leitenden
zweiten Eingangstransistors M20 einen unteren Signalpegel annimmt,
der im Wesentlichen dem zweiten Potential GND entspricht. Nimmt nun
das Eingangssignal Sin einen High-Pegel an, so leitet der erste
Eingangstransistor M10, wodurch das erste Ausgangssignal Sout10
auf einen Low-Pegel absinkt. Der zweite Eingangstransistor M20 sperrt, wobei
das zweite Ausgangssignal Sout20 erst zeitverzögert einen High-Pegel annimmt,
da hierzu der zweite Ausgangstransistors M40 leiten muss. Eine zur
leitenden Ansteuerung dieses Ausgangstransistors M40 erforderliche
Umladung seiner Gate-Kapazität
erfolgt jedoch erst, wenn bereits das erste Ausgangssignal Sout10
auf einen Low-Pegel abgesunken ist. Eine entsprechende Verzögerung Δt10 ergibt sich
bei der steigenden Flanke des ersten Ausgangssignals Sout10 nach
einer fallenden Flanke des Eingangssignals Sin. Die fallende Flanke
des ersten Ausgangssignals Sout10 nach einer steigenden Flanke des
ersten Eingangssignals Sin, sowie die fallende Flanke des zweiten
Ausgangssignals Sout20 nach einer fallenden Flanke des ersten Eingangssignals
Sin erfolgen ebenfalls zeitverzögert,
wobei diese Zeitverzögerungen
geringer als die Zeitverzögerung Δt10 ist und
in 2 nicht dargestellt
sind.
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3 zeigt ein Ausführungsbeispiel
eines kapazitiven Pegelumsetzers nach dem Stand der Technik, der
beispielsweise in der US2003/0107425A1 beschrieben ist. Dieser Pegelumsetzer umfasst
eine erste Reihenschaltung mit einem ersten Widerstand R10 und einem
ersten Kondensator C10 zwischen einem ersten Potential Vcc und einem
ersten Signaleingang K10, an dem ein Eingangssignal Sin anliegt.
Der Umsetzer umfasst weiterhin eine zweite Reihenschaltung mit einem zweiten
Widerstand R20 und einen zweiten Kondensator C20, die zwischen das
erste Potential Vcc und einem zweiten Signaleingang K20, an dem
das durch einen Inverter INV10 aus dem Eingangssignal Sin10 erzeugte
komplementäre
Eingangssignal Sin10' anliegt,
geschaltet ist. Ein dem ersten Widerstand R10 und dem ersten Kondensator
C10 gemeinsamer Knoten ist an einen invertierenden Setz-Eingang
eines RS-Flip-Flops angeschlossen, während ein dem zweiten Widerstand
R20 und dem zweiten Kondensator C20 gemeinsamer Knoten an den invertierenden
Rücksetz-Eingang
dieses Flip-Flops angeschlossen ist. Zur Begrenzung des maximalen
Pegels der Eingangsignale kann eine Diode D10 parallel zu dem ersten
Widerstand R10 und eine weitere Diode D20 parallel zu dem zweiten
Widerstand R20 geschaltet sein. Ausgangssignale S11, S21 dieses Pegelumsetzers
werden durch das Flip-Flop bereitgestellt.
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Bei
einem statischen Eingangssignal Sin10 stellt sich an den Eingängen des
Flip-Flops jeweils das erste Potential Vcc ein. Wechselt nun der
Signalpegel des Eingangssignals Sin10, so steigt das Potential an
dem Knoten zwischen Widerstand R10, R20 und Kondensator C10, C20
in dem Signalpfad an, dessen Signaleingang zuvor auf einem Low-Pegel
lag, während
das Potential an dem Knoten zwischen Widerstand R10, R20 und Kondensator
C10, C20 in dem Signalpfad absinkt, dessen Signaleingang zuvor auf
einem High-Pegel lag. Das RS-Flip-Flop ist als pegelgetriggertes
Flip-Flop mit dominantem Low-Pegel und rezessivem High-Pegel ausgebildet,
das durch die in 1 dargestellte
Verschaltung zweier NAND-Gatter NA1, NA2, realisiert werden kann.
Der Zustand dieses Flip-Flops wird von dem Signaleingang bestimmt,
der auf einem Low-Pegel liegt. Im statischen Fall befindet sich
das Flip-Flop im Speicherzustand.
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Vorteilhaft
bei solchen kapazitiven Pegelumsetzern ist deren hohe Geschwindigkeit
sowie ihre geringe Stromaufnahme. Nachteilig bei diesen Pegelumsetzern
ist hingegen deren große
Empfindlichkeit gegen elektromagnetische Störstrahlungen, da bereits kurze
Signalimpulse an einem der Signaleingänge K10, K20 genügen, um
den Schaltzustand des Flip-Flop, und damit das Ausgangssignal zu ändern.
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Ziel
der vorliegenden Erfindung ist es, einen Pegelumsetzer zur Verfügung zu
stellen, der auf Änderungen
eines Eingangssignals schnell mit Änderungen eines Ausgangssignals
reagiert, der stromsparend betrieben werden kann und der eine geringe
Störanfälligkeit,
insbesondere gegenüber elektromagnetischen
Störstrahlungen
aufweist.
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Dieses
Ziel wird durch einen Pegelumsetzer gemäß Anspruch 1 erreicht. Vorteilhafte
Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
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Der
Pegelumsetzer umfasst eine Eingangsklemme zur Zuführung eines
ersten Eingangssignals sowie eine erste Pegelumsetzerstufe und eine
zweite Pegelumsetzerstufe. Die erste Pegelumsetzerstufe umfasst
wenigstens einen ersten Ausgangstransistor, dessen Laststrecke zwischen
ein erstes Potential und einen ersten Schaltungsknoten geschaltet
ist und der nach Maßgabe
des Eingangssignals angesteuert ist, und wenigstens einen zweiten
Ausgangstransistor, dessen Laststrecke zwischen das erste Potential
und einen zweiten Schaltungsknoten geschaltet ist und der nach Maßgabe des
Eingangssignals komplementär
zu dem ersten Ausgangstransistor angesteuert ist. Die zweite Pegelumsetzerstufe umfasst
ein erstes kapazitives Element, dessen einer Anschluss an die Eingangsklemme
und dessen anderer Anschluss an den ersten Schaltungsknoten gekoppelt
ist, ein zweites kapazitives Element, dessen einer Anschluss an
die Eingangsklemme und dessen anderer Anschluss an den zweiten Schaltungsknoten gekoppelt
ist, sowie einen Pegelde tektor mit einem ersten Eingang, der an
den zweiten der Eingangsklemme abgewandten Anschluss des ersten
kapazitiven Elements gekoppelt ist, und mit einem zweiten Eingang,
der an den zweiten der Eingangsklemme abgewandten Anschluss des
zweiten kapazitiven Elements gekoppelt ist und der abhängig von
an den Eingängen
anliegenden Signalpegeln wenigstens ein Ausgangssignal bereitstellt.
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Der
erfindungsgemäße Pegelumsetzer
umfasst mit der ersten und zweiten Pegelumsetzerstufe eine statische
Pegelumsetzerstufe und eine dynamische Pegelumsetzerstufe, wobei
die zweite, kapazitive Pegelumsetzerstufe rasch auf Änderungen
des Eingangssignals reagiert, um über den Pegeldetektor eine Änderung
des Ausgangssignals zu bewirken. Der erste, statische Pegelumsetzer
sorgt dafür,
dass sich nach einer Änderung
des Eingangssignals nach einer Umschaltdauer des ersten und zweiten
Ausgangstransistors statische Signalpegel an die zweiten Anschlüsse der
kapazitiven Elemente und dem ersten und zweiten Schaltungsknoten
einstellen. Diese beiden Schaltungsknoten sind an die Eingänge des
Pegeldetektors gekoppelt. Kurzfristige, beispielsweise durch EMV-Störstrahlung
bewirkte Signalschwankungen an einem der Eingänge des Pegeldetektors können bei
diesem Pegelumsetzer allenfalls zu kurzfristigen Änderungen
des Ausgangssignals führen,
da sich nach einem solchen Störimpuls
wieder das durch den statischen Pegelumsetzer vorgegebene Ausgangssignal
einstellt. Der erfindungsgemäßen Pegelumsetzer
reagiert dank der zweiten, kapazitiven Umsetzerstufe rasch auf Änderungen
des Eingangssignals und besitzt dank des ersten, statischen Pegelumsetzers
eine hohe Störsicherheit,
insbesondere gegenüber
EMV-Störstrahlung.
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Zur
Ansteuerung des ersten und zweiten Ausgangstransistors des ersten
Pegelumsetzers kann eine an ein zweites Potential gekoppelte Eingangsstufe
vorgesehen sein, der das Eingangssignal zugeführt ist und die an Ansteueranschlüsse des
wenigstens einen ersten Ausgangstransistors und des wenigstens einen
zweiten Ausgangstransistors zur Ansteuerung dieser Transistoren
angeschlossen ist.
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Die
Kopplung des ersten Schaltungsknotens an den ersten Eingang des
Pegelumsetzers bzw. das erste kapazitive Element erfolgt beispielsweise
mittels eines ersten Widerstandes, und die Kopplung des zweiten
Schaltungsknotens an den zweiten Eingang des Pegelumsetzers bzw.
an das zweite kapazitive Element erfolgt beispielsweise über einen
zweiten Widerstand.
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Zur
Verkürzung
der Umschaltzeit des ersten, statischen Pegelumsetzers bei einem
Wechsel des Eingangssignals kann eine erste Schaltvorrichtung zwischen
dem ersten Potential und dem ersten Schaltungsknoten vorgesehen
werden, die abhängig von
dem Ausgangssignal angesteuert ist. Entsprechend kann zwischen dem
ersten Potential und dem zweiten Schaltungsknoten eine zweite Schalteinrichtung
vorgesehen werden, die abhängig
von dem Ausgangssignal angesteuert ist.
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Die
vorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand von
Figuren näher erläutert.
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1 zeigt
einen statischen Pegelumsetzer nach dem Stand der Technik.
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2 zeigt
beispielhaft zeitliche Verläufe
der in einem Pegelumsetzer gemäß 1 vorkommenden
Signale.
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3 zeigt
einen kapazitiven Pegelumsetzer nach dem Stand der Technik.
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4 zeigt
ein erstes Ausführungsbeispiel eines
erfindungsgemäßen Pegelumsetzers.
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5 zeigt
beispielhaft zeitliche Verläufe
der in dem Pegelumsetzer nach 4 vorkommenden Signale.
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6 zeigt
ein Ausführungsbeispiel
eines Pegeldetektors.
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7 zeigt
ein zweites Ausführungsbeispiel eines
erfindungsgemäßen Pegeldetektors.
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8 zeigt
ein drittes Ausführungsbeispiel eines
erfindungsgemäßen Pegelumsetzers.
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9 zeigt
beispielhaft zeitliche Verläufe
der in dem Pegelumsetzer nach 8 vorkommenden Signale.
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10 zeigt
ein viertes Ausführungsbeispiel eines
erfindungsgemäßen Pegelumsetzers.
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In
den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen
gleiche Teile mit gleicher Bedeutung Der in 4 dargestellte Pegelumsetzer
umfasst eine erste, statische Pegelumsetzerstufe mit einem ersten
Ausgangstransistor M3, dessen Laststrecke zwischen ein erstes Potential
Vcc und einen ersten Schaltungsknoten N1 geschaltet ist, und mit
einem zweiten Ausgangstransistor M4, dessen Laststrecke zwischen
das erste Potential Vcc und einen zweiten Schaltungsknoten N2 geschaltet
ist. Die beiden Ausgangstransistoren M3, M4 sind in dem Beispiel
als p-Kanal-MOSFET ausgebildet.
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Zur
Ansteuerung dieser beiden Ausgangstransistoren M3, M4 ist eine Eingangsstufe 20 mit
einem ersten Eingangstransistor M1 und einem zweiten Eingangstransistor
M2 vorhanden, wobei die Laststrecke des ersten Eingangstransistors
M1, der zur Ansteuerung des ersten Ausgangstransistors M3 dient,
zwischen den Steueranschluss dieses ersten Ausgangstransistors M3
und ein zweites Potential, in dem Beispiel Bezugspotential GND,
geschaltet ist. Die Laststrecke dieses ersten Eingangstransistors M1
ist außerdem
in Reihe zur Laststrecke des zweiten Ausgangstransistors M4 geschaltet.
Entsprechend ist der zwei te Eingangstransistor M2 zwischen den Ansteueranschluss
des zweiten Ausgangstransistors M4 und Bezugspotential GND und in
Reihe zu der Laststrecke des ersten Ausgangstransistors M3 geschaltet.
Die beiden Ausgangstransistoren M3, M4 sind über die erläuterte Umschaltung mit der
Eingangsstufe kreuzgekoppelt.
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Die
beiden Eingangstransistoren M1, M2 sind nach Maßgabe eines Eingangssignals
Sin komplementär
zueinander angesteuert, wozu das Eingangssignal Sin einen Ansteuereingang
des ersten Eingangstransistor M1 direkt und einen Ansteuereingang
des zweiten Eingangstransistor M2 über einen Inverter INV zugeführt ist.
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Der
Pegelumsetzer umfasst außerdem
eine zweite, dynamische Pegelumsetzerstufe mit einem ersten kapazitiven
Element C1, an dessen erstem Anschluss das Eingangssignal Sin anliegt
und dessen dem Eingang abgewandter zweiter Anschluss über einen
ersten Widerstand R1 an den ersten Schaltungsknoten N1 gekoppelt
ist. Dieser zweite Anschluss des ersten kapazitiven Elements C1
ist außerdem
an einen ersten Eingang 11 eines Pegeldetektors 10 angeschlossen,
der ein erstes Ausgangssignal Sout und ein zu dem ersten Ausgangssignals
Sout komplementäres
zweites Ausgangssignal Sout' bereitstellt.
Die zweite Pegelumsetzerstufe umfasst außerdem ein zweites kapazitives
Element C2, an dessen erstem Anschluss das invertierte Eingangssignal
Sin' anliegt, das
durch einen Inverter INV aus dem an der Eingangsklemme anliegenden Eingangssignal
Sin bereitgestellt ist, und dessen dem Eingang abgewandter zweiter
Anschluss über einen
zweiten Widerstand R2 an den zweiten Schaltungsknoten N2 angeschlossen
ist. Dieser zweite Anschluss des zweiten kapazitiven Elements C2
ist an einen zweiten Eingang 12 des Pegeldetektors 10 angeschlossen.
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Der
Pegeldetektor 10 ist dazu ausgebildet, ein erstes und zweites
Ausgangssignal Sout, Sout' zur
Verfügung
zu stellen, die komplementär
zueinander sind. Das erste Ausgangssignal Sout nimmt dabei einen
ersten Signalpegel, beispielsweise einen High-Pegel an, wenn das
Potential an dem ersten Eingang 11 oberhalb eines Schwellenwertes
und das Potential an dem zweiten Eingang 12 unterhalb eines Schwellenwertes
liegt, und nimmt einen unteren Signalpegel, beispielsweise einen
Low-Pegel an, wenn das
Potential an dem ersten Eingang 11 unterhalb des Schwellenwertes
und an dem zweiten Eingang 12 oberhalb des Schwellenwertes
liegt. Die Berücksichtigung
der Potentiale an beiden Eingängen 11, 12 des
Pegeldetektors 10, der beispielsweise als pegelgesteuertes
RS-Flip-Flop ausgebildet ist, erhöht die Störsicherheit bei der Erzeugung
der Ausgangssignale Sout, Sout'.
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Die
Funktionsweise des in 4 dargestellten Pegelumsetzers
wird nachfolgend anhand von Signalverläufen in 5 erläutert. 5 zeigt
beispielhaft zeitliche Verläufe
des Eingangssignals Sin des invertierten Eingangssignals Sin', sowie die daraus
resultierenden zeitlichen Verläufe
eines Potentials PN1 an dem ersten Schaltungsknoten N1, eines Potentials
PN2 an dem zweiten Schaltungsknoten N2, eines Potentials P11 an
dem zweiten Anschluss des ersten kapazitiven Elements C10 und dem
ersten Eingang 11 des Pegeldetektors 10, eines
Potentials P12 an dem zweiten Anschluss des zweiten kapazitiven
Elements und dem zweiten Eingang 12 des Pegeldetektors 10 sowie
des ersten Ausgangssignals Sout.
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Es
wird zunächst
von einem Low-Pegel des Eingangssignals Sin ausgegangen, der bereits
eine Zeitdauer vorliegt, die länger
ist als die RC-Zeitkonstanten der durch den ersten Widerstand R1
und den ersten Kondensator C1 sowie den zweiten Widerstand R2 und
den zweiten Kondensator C2 gebildeten RC-Glieder und die länger ist
als die Umschaltdauer des ersten, statischen Pegelumsetzers bei
Pegelwechsel des Eingangssignals. Bei diesem Low-Pegel des Eingangssignals
Sin sperrt der erste Eingangstransistor M1 und der zweite Eingangstransistor
M2 leitet. Der durch den ersten Eingangstransistor M1 angesteuerte
zweite Ausgangstransistor M3 sperrt ebenfalls, das Potential an
dem ersten Schaltungsknoten N1 weist einen Low-Pegel auf, der in
dem dargestellten Beispiel bei leitendem zweiten Eingangstransistor
M2 annähernd
Bezugspotential GND entspricht. Der zweite Ausgangstransistor M4 leitet,
das Potential an dem zweiten Ausgangsknoten N2 weist einen High-Pegel
auf, der unter Vernachlässigung
des Spannungsabfalls über
dem zweiten Ausgangstransistor M4 dem ersten Potential Vcc entspricht.
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Bei
einem Wechsel des Eingangssignals Sin auf einen High-Pegel leitet der
erste Eingangstransistor M1 und der zweite Eingangstransistor M2 sperrt.
Wegen der bereits eingangs im Zusammenhang mit dem statischen Pegelumsetzer
in 1 erläuterten
Umladevorgänge
der Ausgangstransistoren M3, M4 steigt das Potential an dem ersten
Schaltungsknoten N1 mit einer ersten Verzögerungsdauer Δt1 zeitverzögert zu
der steigenden Flanke des Eingangsignals Sin auf einen High-Pegel
an, während das
Potential an dem zweiten Schaltungsknoten N2 mit einer zweiten Verzögerungsdauer Δt2 zeitverzögert zu
der steigenden Flanke des Eingangssignals Sin, bzw. zeitverzögert zu
der fallenden Flanke des invertierten Eingangssignals Sin', auf einen Low-Pegel
absinkt. Nach einer fallenden Flanke des Eingangssignals Sin sinkt
das Potential PN1 an dem ersten Schaltungsknoten N1 mit der zweiten
Verzögerungsdauer Δt2 zeitverzögert auf
einen Low-Pegel ab, und das Potential PN2 an dem zweiten Schaltungsknoten
N2 steigt nach der ersten Zeitverzögerung Δt1 auf einen High-Pegel an.
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Nach
einem Pegelwechsel des Potentials PN1 an dem ersten Schaltungsknoten
N1 nähert
sich das nachfolgend als erstes Potential bezeichnete Potential
P11 an dem zweiten Anschluss des ersten kapazitiven Elements C1
exponentiell und abhängig von
der RC-Zeitkonstanten des durch den ersten Widerstand R1 und den
ersten Kondensator C1 gebildeten RC-Glieds dem Potentials PN1 an
dem ersten Schaltungsknoten N1 an. Nach einem Pegelwechsel des Potentials
PN2 an dem zweiten Schaltungsknoten N2 nähert sich das nachfolgend als
zweites Potential bezeichnete Potential P12 an dem zweiten Anschluss
des zweiten kapazitiven Elements C2 exponentiell an das Potential
PN2 an diesen zweiten Schaltungsknoten N2 an. Zu Beginn der zeitlichen Darstellung
in 5 wird davon ausgegangen, dass das Eingangssignal
Sin bereits seit einer im Vergleich zu den RC-Zeitkonstanten und zu den Verzögerungsdauern Δt1, Δt2 langen
Zeitdauer auf einem Low-Pegel liegt. Wegen des hieraus resultierenden
Low-Pegels des Potentials PN1 an dem ersten Schaltungsknoten N1
besitzt das erste Eingangspotential P11 ebenfalls einen Low-Pegel,
und das zweite Eingangspotential P12 besitzt wegen des High-Pegels des
Potentials PN2 an dem zweiten Schaltungsknoten N2 einen High-Pegel.
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Der
erste Eingang 11 des Pegeldetektors 10 ist über das
erste kapazitive Element C1 kapazitiv an die Eingangsklemme K1 gekoppelt,
an der das Eingangssignal Sin anliegt. Die zweite Eingangsklemme 12 des
Pegeldetektors 10 ist über
das zweite kapazitive Element C2 an einen Schaltungsknoten K2 gekoppelt,
an dem das invertierte Eingangssignal Sin' anliegt. Steigt das Eingangssignal
Sin ausgehend von einem Low-Pegel auf einen High-Pegel an, so steigt
wegen dieser kapazitiven Kopplung das erste Potential P11 an dem
ersten Eingang 11 entsprechend an, wobei der Signalhub
dieses ersten Potentials P11 dem Signalhub des Eingangssignals Sin entspricht.
Entsprechend sinkt das Potential P12 an dem zweiten Eingang 12 wegen
der fallenden Flanke des invertierten Eingangssignals Sin' ausgehend von dem
High-Potential Vcc ab, wobei der Signalhub des zweiten Potentials
P12 dem Signalhub des invertierten Eingangssignals Sin', der vorzugsweise
gleich dem Signalhub des Eingangssignals Sin ist, entspricht.
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Wegen
des noch für
die Verzögerungsdauer Δt1 nach der
steigenden Flanke des Eingangssignals Sin auf einem Low-Pegel verbleibenden
Potentials PN1 an dem ersten Schaltungsknoten N1 sinkt das erste
Potential P11 nach diesem Pegelhub zunächst abhängig von der RC-Zeitkonstanten
des ersten RC-Glieds
R1, C1 wieder etwas ab, um beginnend mit der steigenden Flanke dieses
Potentials PN1 auf den High-Pegel, der dem ersten Potential Vcc
entspricht, anzusteigen. Wegen des nach einer steigenden Flanke
des Eingangssignals Sin, bzw. fallenden Flanke des invertierten
Eingangssignals Sin',
noch für
eine Verzögerungsdauer Δt2 auf einem
High-Pegel verbleibenden Potential PN2 an dem zweiten Schaltungsknoten
N2 , steigt das zweite Potential P12 nach dem negativen Pegelhub
zunächst
abhängig
von der RC-Zeitkonstanten des zweiten RC-Glieds R2, C2 wieder an,
um beginnend mit der fallenden Flanke des Potentials PN2 an diesem
zweiten Schaltungsknoten N2 auf ein Low-Potential, das in dem Beispiel
Bezugspotential GND entspricht, abzusinken.
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Der
Signalverlauf des ersten Potentials P11 nach einer steigenden Flanke
des Eingangssignals Sin entspricht dem Signalverlauf des zweiten
Potentials P12 nach einer fallenden Flanke des Eingangssignals Sin,
und der Signalverlauf des zweiten Potentials P12 nach einer steigenden
Flanke des Eingangssignals Sin entspricht dem Potentialverlauf des ersten
Potentials P11 nach einer fallenden Flanke des Eingangssignals Sin,
bzw. einer steigenden Flanke des invertierten Eingangssignals Sin', wie in 5 dargestellt
ist.
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Der
in 4 dargestellte Pegeldetektor 10 ist dazu
ausgebildet, die ersten und zweiten Potentiale P11, P12 an dessen
Eingängen 11, 12 mit
einem Schwellenwert Pt zu vergleichen. Der Pegeldetektor erzeugt
einen High-Pegel des ersten Ausgangssignals Sout, und entsprechend
einen Low-Pegel des zweiten Ausgangssignals Sout', wenn das erste Potential P11 den Schwellenwert
Pt übersteigt
und wenn das zweite Eingangspotential P12 unterhalb dieses Schwellenwertes
liegt. Ein Low-Pegel
des ersten Ausgangssignals Sout und ein High-Pegel des zweiten Ausgangssignals
Sout' werden erzeugt, wenn
das erste Potential P11 unterhalb des Schwellenwertes Pt und das
zweite Potential P12 oberhalb dieses Schwellenwertes Pt liegt. Das
Niveau dieses Schwellenwertes Pt ist in 5 zusammen
mit den zeitlichen Verläufen
des ersten und zweiten Potentials P11, P12 dargestellt. Diese Schwelle
Pt ist dabei so auf das erste Potential Vcc und den Signalhub des Eingangssignals
Sin abgestimmt, dass das erste Potential P11 bei der steigenden
Flanke des Eingangssignals Sin diese Schwelle Pt übersteigt
und dass das zweite Potential P12 ausgehend von dem ersten Potential
Vcc bei der steigenden Flanke des Eingangssignals Sin, bzw. der
fallenden Flanke des invertierten Eingangssignals Sin', unter diese Schwelle Pt
absinkt. Die Schwelle ist außerdem
so gewählt, dass
das erste Potential P11 bis zur steigenden Flanke des Potentials
PN1 an dem ersten Knoten N1 nicht mehr unter diese Schwelle Pt absinkt,
und dass das zweite Potential P12 bis zur fallenden Flanke des Potentials
PN2 an dem zweiten Knoten N2 nicht mehr über diese Schwelle Pt ansteigt.
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Das
erste Ausgangssignal Sout nimmt nach sehr kurzen, lediglich durch
Signallaufzeiten in dem Pegeldetektor bedingten Verzögerungen
mit einer steigenden Flanke des Eingangssignals Sin einen High-Pegel
und entsprechend mit einer fallenden Flanke des Eingangssignals
Sin einen Low-Pegel an, wobei in der Darstellung gemäß 5 diese
Signallaufzeiten des Pegeldetektors 10 vernachlässigt sind.
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Die
rasche Reaktion der Ausgangssignale Sout, Sout' auf das Eingangssignal Sin resultiert
aus der kapazitiven Kopplung der Pegeldetektoreingänge 11, 12 an
den Eingang K1 mit dem Eingangssignal Sin bzw. den Eingang K2 mit
dem invertierten Eingangssignal Sin'. Die zeitverzögert auf das Eingangssignal
Sin reagierenden Potentiale PN1, PN2 an den Schaltungsknoten N1,
N2 des statischen Pegelumsetzers "stabilisieren" die ersten und zweiten Potentiale P11,
P12 an den Eingängen 11, 12 des
Pegeldetektors. In dem dargestellten Beispiel ist der Signalhub
des Eingangssignals Sin kleiner als der Signalhub der ersten und
zweiten Potentiale P11, P12, was dazu führt, dass das erste Potential
P11 nach der steigenden Flanke des Potentials Pn1 an dem ersten Knoten
N1 auf einen Wert deutlich oberhalb der Schaltschwelle Pt ansteigt,
und dass das zweite Potential P12 nach einer fallenden Flanke des
inver tierten Eingangssignals Sin' auf
einen Wert deutlich unterhalb des Schwellenwertes Pt absinkt.
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6 zeigt
ein schaltungstechnisches Realisierungsbeispiel für den in 4 dargestellten
Pegeldetektor 10. Der Pegeldetektor 10 umfasst
einen ersten Komparator K1, dem das erste Potential P11 und der
Schwellenwert Pt zugeführt
ist, und einen zweiten Komparator K2, dem das zweite Potential P12
und der Schwellenwert Pt zugeführt
ist. An den Ausgängen
der Komparatoren K1, K2 liegt jeweils ein High-Pegel an, wenn das
jeweils zugeführte
Potential P11, P12 oberhalb des Schwellenwertes Pt liegt. Ein Ausgangssignal
des ersten Komparators K1 ist zusammen mit einem mittels eines Inverters
INV invertierten Ausgangssignals KS2' des zweiten Komparators K2 einem ersten
UND-Gatter G1 zugeführt,
an dessen Ausgang das erste Ausgangssignal Sout anliegt. Das Ausgangssignal
KS2 des zweiten Komparators K2 ist zusammen mit einem mittels eines
Inverters INV1 invertierten Ausgangssignals KS1' des ersten Komparators K2 einem zweiten
UND-Gatter G2 zugeführt,
an dessen Ausgang das zweite Ausgangssignal Sout' zu Verfügung steht.
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Die
tatsächlichen
Werte der High-Pegel und der Low-Pegel der in dem Pegeldetektor 10 vorkommenden
Signale bzw. der Ausgangssignale Sout, Sout' sind abhängig von dem Pegeldetektor 10 zugeführten Versorgungspotentialen.
Diese Versorgungspotentiale entsprechen beispielsweise dem ersten Potential
Vcc und dem zweiten Potential GND, wodurch ein High-Pegel eines
Signals im Wesentlichen dem ersten Potential Vcc und ein Low-Pegel im Wesentlichen
dem zweiten Potential bzw. Bezugspotential GND entspricht. Der Signalhub
der Ausgangssignale Sout, Sout' entspricht
dann der Differenz zwischen dem ersten und zweiten Potential Vcc,
GND.
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7 zeigt
eine vereinfachte Ausführungsform
des in 4 dargestellten Pegelumsetzers, der lediglich
ein kapazitives Element, in dem Beispiel das erste kapazitive Element
C1 auf weist, dessen erster Anschluss an die Eingangsklemme K1 zum
Anlegen des Eingangssignals Sin angeschlossen ist. Der dem Eingang
K1 abgewandte zweite Anschluss des kapazitiven Elements C1 ist über den
ersten Widerstand R1 an den ersten Schaltungsknoten N1 angeschlossen.
Zur Bereitstellung des ersten und zweiten Ausgangssignals Sout,
Sout' wird bei dieser
Ausführungsform
lediglich das erste Potential P11 an dem dem ersten Kondensator
C1 und dem ersten Widerstand R1 gemeinsamen Knoten ausgewertet.
Die entsprechend vereinfachte Ausführungsform eines zugehörigen Pegeldetektors 10' umfasst lediglich
einen Komparator K1, der dieses Potential P11 mit dem Schwellenwert
Pt vergleicht, wobei das Komparatorausgangssignal KS1 das erste
Ausgangssignal Sout und das invertierte Komparatorausgangssignal das
zweite Ausgangssignal Sout' bildet.
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Es
sei daraufhin gewiesen, dass sowohl bei dem Ausführungsbeispiel gemäß 4 als
auch bei dem Ausführungsbeispiel
gemäß 5 der
Pegeldetektor dazu ausgebildet sein kann, Ausgangssignale Sout,
Sout' zur Verfügung zu
stellen, deren High-Pegel dem ersten Potential Vcc entspricht, und
deren Low-Pegel einem Potential entspricht, dass zwischen Bezugspotential
GND und dem ersten Potential Vcc liegt, wozu dem Pegeldetektor nicht
näher dargestellter
Weise ein entsprechendes Potential zugeführt wird.
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8 zeigt
ein Ausführungsbeispiel
eines erfindungsgemäßen Pegelumsetzers,
der sich von dem in 4 dargestellten im Wesentlichen
dadurch unterscheidet, dass Maßnahmen
getroffen sind, die die Pegel der an den Schaltungsknoten N1, N2
anliegenden Potentiale PN1, PN2 nach unten hin begrenzen. Hierzu
steht in dem Pegelumsetzer ein drittes Potential Vcc' zur Verfügung, an
welches diese Schaltungsknoten N1, N2 jeweils über Gleichrichterelemente,
die in dem Beispiel als Dioden D1, D2 ausgebildet sind, angeschlossen
sind. Das dritte Potential Vcc' ist
beispielsweise um den Wert der Durchbruchspannung einer Zenerdiode
Z1 kleiner als das erste Potential Vcc. Dieses dritte Potential
kann aus dem ersten Potential Vcc dadurch erzeugt werden, dass die
Zenerdiode Z1 in Reihe zu einem Widerstand R3 zwischen das erste
Potential Vcc und das zweite Potential bzw. Bezugspotential GND
geschaltet wird. Das Potential an einem der Zenerdiode Z1 und dem
Widerstand R3 gemeinsamen Knoten entspricht dann diesem dritten
Potential Vcc'.
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Die
Dioden D1, D2 sind in Sperrrichtung zwischen die Schaltungsknoten
N1, N2 und das dritte Potential Vcc' geschaltet und verhindern, dass das Potential
an den Schaltungsknoten N1, N2 bei jeweils leitendem Eingangstransistor
M1, M2 unter einen Potentialwert absinkt, der den dritten Potential
Vcc' abzüglich der
Durchlassspannung der beiden Dioden D1, D2 entspricht.
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Um
bei leitend angesteuerten Eingangstransistoren M1, M2 einen Stromfluss über diese
Dioden D1, D2 von dem dritten Potential Vcc' nach Bezugspotential GND zu vermeiden,
sind zwischen die Schaltungsknoten N1, N2 und den jeweiligen Eingangstransistor
M1, M2 p-Kanal-MOSFET geschaltet, deren Source-Anschlüsse an dem
jeweiligen Schaltungsknoten N1, N2 liegen, und die über das dritte
Potential Vcc' angesteuert
sind. Diese MOSFET M5, M6 sperren, sobald das Potential an einem der
Schaltungsknoten N1, N2 auf einen Wert abgesunken ist, der dem dritten
Potential Vcc' plus
der Einsatzspannung der Transistoren M5, M6 entspricht, wodurch
bei einem durch das dritte Potential Vcc' vorgegebenen Low-Pegel der Potentiale
PN1, PN2 an den Schaltungsknoten N1, N2 ein Stromfluss nach Bezugspotential
GND verhindert wird.
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Sowohl
die Eingangstransistoren M1, M2 als auch diese zusätzlichen
Transistoren M5, M6 sind Hochvolttransistoren, die jeweils in der
Lage sind, die zwischen dem ersten Potential Vcc und Bezugspotential
GND anliegenden Spannung zu sperren.
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Um
die ersten und zweiten Potentiale P11, P12 an den Eingängen 11, 12 des
Pegeldetektors 10 ebenfalls nach unten hin zu begrenzen,
sind weitere Gleichrichterelemente M7, M8 zwischen das dritte Potential
Vcc' und den ersten
Eingang 11 bzw. den zweiten Eingang 12 geschaltet.
Die beiden Gleichrichterelemente sind in dem Beispiel als n-leitende MOSFET
M7, M8 ausgebildet, deren interne Reverse-Diode als Gleichrichterelement
genutzt wird. Die Source-Anschlüsse
und die Gate-Anschlüsse dieser
MOSFETs M7, M8 sind dabei jeweils miteinander verbunden und an das
dritte Potential Vcc' angeschlossen.
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Der
Pegeldetektor 10 stellt aus den Potentialen P11, P12 an
den Eingängen 11, 12 das
erste und zweite Ausgangssignal Sout, Sout' zu Verfügung. Dem Pegeldetektor 10 sind
in dem Ausführungsbeispiel
das erste Potential Vcc und das dritte Potential Vcc' zugeführt, wobei
das erste Potential Vcc den High-Pegel der Ausgangssignale Sout,
Sout' und das dritte
Potential Vcc' den
Low-Pegel der Ausgangssignale Sout, Sout, bestimmt. Die Ausgangssignale Sout,
Sout' sind somit
auf das erste Potential Vcc bezogen, wobei deren Signalhub der Differenz
zwischen dem ersten Potential Vcc und dem dritten Potential Vcc' entspricht.
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Optional
sind bei dem Pegelumsetzer zum Schutz der Ausgangstransistoren M3,
M4 Spannungsbegrenzungselemente parallel zu den Laststrecken dieser
Ausgangstransistoren M3, M4 zum Schutz dieser Ausgangstransistoren
M3. M4 geschaltet. Diese Spannungsbegrenzungselemente sind beispielsweise
als Zenerdioden Z3, Z4 ausgebildet, die in Sperrrichtung zwischen
dem ersten Potential Vcc und jeweils einen der ersten und zweiten Schaltungsknoten
N1, N2 liegen.
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Der
Signalhub des Eingangssignals Sin sowie der aus dem dritten Potential
Vcc' und dem ersten
Potential Vcc resultierende Pegelhub der Potential PN1, PN2 an den
Schaltungsknoten N1, N2 und der Pegelhub der ersten und zweiten
Potentiale P11, P12 sind vorzugsweise gleich groß. Die Funktionsweise eines solchen
Pegelumsetzers wird nachfolgend anhand der zeitlichen Verläufe des
Eingangssignals Sin, des invertierten Eingangssignals Sin' der Potentiale PN1,
PN2 an dem ersten und zweiten Schaltungsknoten N1, N2, des ersten
und zweiten Potentials P11, P12 sowie des Ausgangssignals Sout erläutert.
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Die
zeitliche Darstellung in 9 beginnt zu einem Zeitpunkt,
zu dem ein Low-Pegel des Eingangssignals Sin bereits seit einer
Zeitdauer anliegt, die länger
ist, als die Zeitkonstanten der RC-Glieder R1, C1 bzw. R2, C2 und
die Verzögerungsdauern Δt1, Δt2. Das Potential
PN1 an dem ersten Knoten N1 weist einen Low-Pegel auf, der unter
Vernachlässigung
der Durchlassspannung der Diode D1 annähernd dem dritten Potential
Vcc' entspricht.
Das Potential PN2 an dem zweiten Knoten N2 weist dann einen High-Pegel
auf, der unter Vernachlässigung
des Spannungsabfalls über
dem zweiten Ausgangstransistor M4 annähernd dem ersten Potential
Vcc entspricht. Das erste Potential P11 entspricht dem Potential
PN1 an dem ersten Knoten N1, und das Potential P12 an dem zweiten
Eingang 12 des Pegeldetektors 10 entspricht dem
Potential PN2 an dem zweiten Knoten N2.
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Nimmt
das Eingangssignal Sin nun einen High-Pegel und das invertierte
Eingangssignal Sin' entsprechend
einen Low-Pegel an, so wird das erste Potential P11 um den Wert
des Signalhubs des Eingangssignals Sin angehoben, und das Potential
P12 wird um den Wert des Signalhubs des invertierten Eingangssignals
Sin' abgesenkt.
Da der Signalhub des Eingangssignals Sin der Differenz zwischen
ersten Potential Vcc und dritten Potential Vcc' entspricht, nimmt das erste Potential
P11 unmittelbar nach der steigenden Flanke des Eingangssignals Sin
einen Pegelwert an, der dem ersten Potential Vcc entspricht, während das
zweite Potential P12 auf einen Pegelwert absinkt, der dem dritten
Potential Vcc' entspricht.
Wegen des für
die Verzögerungsdauer Δt1 noch auf
einem Low-Pegel verbleibenden Potentials PN1 an dem ersten Knoten
sinkt das erste Potential P11 abhängig von der RC-Zeitkonstanten
des RC-Glieds R1, C1 zunächst
wieder ab, bis eine fallende Flanke dieses Potentials PN1 vorliegt,
um das erste Potential P11 auf seinen entgültigen Wert, der dem Wert des
ersten Potentials Vcc entspricht, ansteigen zu lassen. Das zweite
Potential P12 steigt nach der fallende Flanke des invertierten Eingangssignals
Sin' zunächst wieder
an, da das Potential PN2 an dem zweiten Knoten N2 für die Verzögerungsdauer Δt2 noch auf
einem High-Pegel
verbleibt. Mit der fallenden Flanke dieses Potentials PN2 sinkt
des zweite Potential P12 wieder ab, um seinen entgültigen Wert,
der dem Wert des dritten Potentials Vcc' entspricht, anzunehmen.
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Der
Pegeldetektor 10, der entsprechend dem in 6 dargestellten
Pegeldetektor realisiert sein kann, ist dazu ausgebildet, einen
High-Pegel des ersten Ausgangssignals Sout zur Verfügung zu stellen,
wenn das erste Potential P11 einen ersten Schwellenwert übersteigt,
und wenn das zweite Potential P12 unter diesen ersten Schwellenwert
absinkt. Entsprechend wird ein Low-Pegel des ersten Ausgangssignals
Sout zur Verfügung
gestellt, wenn das erste Potential P11 unter diesen Schwellenwert absinkt
und das zweite Potential P12 über
diesen Schwellenwert ansteigt. Der Schwellenwert ist dabei so gewählt, dass
er zwischen dem dritten Potential Vcc' und dem ersten Potential Vcc liegt
und dass er durch die Potentialschwankungen nach den Flanken des
Eingangssignals Sin bzw. des invertierten Eingangssignals Sin' nicht erreicht wird.
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Wie
bereits erläutert
beeinflussen die Verzögerungszeiten Δt1, Δt2, die zwischen
Flanken des Eingangssignals Sin und hieraus resultierenden Flanken
der Potentiale PN1, PN2 an den Schaltungsknoten N1, N2 liegen, das
Verhalten des Pegelumsetzers.
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10 zeigt
ein Ausführungsbeispiel
eines Pegelumsetzers, bei dem diese Verzögerungszeiten verkürzt sind,
indem zusätzliche
Schalteinrichtungen vorgesehen sind, die zwischen die Schaltungsknoten N1,
N2 und die Klemmen für
das erste Poten tial Vcc und das dritte Potential Vcc' geschaltet sind.
Diese Schalteinrichtungen sind als Inverter mit zwei zueinander
komplementären
Transistoren ausgebildet. Eine erste Schalteinrichtung umfasst einen
ersten Transistor M21, dessen Laststrecke zwischen die Klemme für das erste
Potential Vcc und den zweiten Schaltungsknoten N2 geschaltet ist,
und einen zweiten Transistor M22, dessen Laststrecke zwischen den
zweiten Schaltungsknoten N2 und die Klemme für das dritte Potential Vcc' geschaltet ist.
Der erste Transistor M21 ist dabei als p-Kanal-Transistor ausgebildet,
und der zweite Transistor M22 ist als n-Kanal-Transistor ausgebildet.
Die beiden Transistoren sind gemeinsam durch das erste Ausgangssignal Sout
angesteuert.
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Eine
zweite Schalteinrichtung, die entsprechend der ersten Schalteinrichtung
aufgebaut, und die einen p-Kanal-Transistor M11 zwischen dem ersten
Potential Vcc und dem ersten Schaltungsknoten N1 und einen n-Kanal-Transistor
M12 zwischen dem ersten Schaltungsknoten N1 und dem dritten Potential
Vcc' umfasst, ist
durch das zweite Ausgangssignal Sout', bzw. das invertierte erste Ausgangssignal Sout
angesteuert.
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Um
die ersten und zweiten Potentiale P11, P12 an den Eingängen 11, 12 des
Pegeldetektors 10 ebenfalls nach unten hin zu begrenzen,
sind entsprechend dem Ausführungsbeispiel
in 8 Gleichrichterelemente M7, M8 zwischen das dritte
Potential Vcc' und
den ersten Eingang 11 bzw. den zweiten Eingang 12 geschaltet.
Die beiden Gleichrichterelemente sind in dem Beispiel als n-leitende
MOSFET M7, M8 ausgebildet, deren interne Reverse-Diode als Gleichrichterelement
genutzt wird. Die Source-Anschlüsse
und die Gate-Anschlüsse
dieser MOSFETs M7, M8 sind dabei jeweils miteinander verbunden und
an das dritte Potential Vcc' angeschlossen.
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Bezugnehmend
auf 10 nimmt das erste Ausgangssignal Sout bei einer
steigenden Flanke des Eingangssignals Sin wegen des daraus resultierenden
High-Pegels des ersten Potenti als P11 und des Low-Pegels des zweiten
Potentials P12 einen High-Pegel an. Das Potential PN2 an dem zweiten Knoten
N2 nimmt dabei zeitverzögert
einen Low-Pegel an, und das Potential PN1 an dem ersten Schaltungsknoten
nimmt zeitverzögert
einen High-Pegel an, um in bereits erläuterter Weise das Ausgangssignal
Sout zu stützen.
Der zweite Transistor M22 wird leitend angesteuert, sobald ein High-Pegel
des Ausgangssignals Sout vorliegt, um dadurch den zweiten Schaltungsknoten
N2 schneller auf das dritte Potential Vcc', und damit einen Low-Pegel zu ziehen.
Der erste Transistor M21 sperrt in diesem Fall.
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Bei
einem High-Pegel des ersten Ausgangssignals Sout, der durch einen
High-Pegel des Potentials PN1 an dem ersten Schaltungsknoten N1
gestützt
wird, leitet der Transistor M11 zwischen dem ersten Potential Vcc
und dem ersten Schaltungsknoten N1, um das Potential PN1 schneller
auf einen High-Pegel
zu ziehen, und so die Verzögerungsdauer δt1 zu verkürzen.
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Bei
dem Ausführungsbeispiel
gemäß 10 können die
internen Reverse-Dioden der n-Kanal-Transistoren M12, M22 der Schalteinrichtungen als
Dioden zur Potentialbegrenzung an den Schaltungsknoten N1, N2 genutzt
werden, so dass auf separate Dioden (Bezugszeichen D1, D2 in 8)
bei dieser Ausführungsform
verzichtet werden kann.
-
Es
sei daraufhin gewiesen, dass die Pegelumsetzer gemäß der 8 und 10 entsprechend
dem Pegelumsetzer in 7 vereinfacht werden können, indem
ein Regeldetektor verwendet wird, der das Potential nur an einem
der Schaltungsknoten N1 oder N2 ausgewertet wird.
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- C1,
C2
- Kondensatoren
- C10,
C20
- Kondensatoren
- D1,
D2
- Dioden
- G1,
G2
- UND-Gatter
- GND
- zweites
Potential, Bezugspotential
- INV
- Inverter
- INV1,
INV2
- Inverter
- INV10
- Inverter
- INV2
- Inverter
- K1,
K2
- Komparatoren
- KS1,
KS2
- Komparatorausgangssignale
- KS1', KS2'
- invertierte
Komparatorausgangssignale
- M1,
M2
- Eingangstransistoren,
n-Kanal-MOSFET
- M10,
M20
- n-Kanal-MOSFET
- M11,
M21
- p-Kanal-Transistoren
- M12,
M22
- n-Kanal-Transistoren
- M3,
M4
- Ausgangstransistoren,
p-Kanal-MOSFET
- M30,
M40
- p-Kanal-MOSFET
- M7,
M8
- als
Dioden eingesetzte Transistoren
- PN1,
PN2
- Potentiale
an den Schaltungsknoten N1, N2
- Pt
- Schwellenwert
- R1,
R2
- Widerstände
- R10,
R20
- Widerstände
- R3
- Widerstand
- Sin
- Eingangssignal
- Sin'
- invertiertes
Eingangssignal
- Sin10
- Eingangssignal
- Sout,
Sout'
- Ausgangssignale
- Sout10,
Sout20
- Ausgangssignale
- Sout11,
Sout21
- Ausgangssignale
- Vcc
- erstes
Potential
- Vcc'
- drittes
Potential
- Z1
- Zenerdiode
- Z3,
Z4
- Zenerdioden
- 10
- Pegeldetektor
- 10'
- Pegeldetektor
- 11'
- Eingang
des Pegeldetektors
- 11,
12
- Eingänge des
Pegeldetektors
- P11,
P12
- Potentiale
an den Eingängen 11, 12
- Δt1
- Zeitverzögerung der
steigenden Flanke am
-
- Knoten
N1 bzw. N2
- Δt2
- Zeitverzögerung der
fallenden Flanke am
-
- Knoten
N1 bzw. N2
- Δt10
- Zeitverzögerung der
steigenden Flanke der
-
- Signale
Sout10 und Sout20