JPH01117520A - レベル変換回路 - Google Patents

レベル変換回路

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JPH01117520A
JPH01117520A JP62276604A JP27660487A JPH01117520A JP H01117520 A JPH01117520 A JP H01117520A JP 62276604 A JP62276604 A JP 62276604A JP 27660487 A JP27660487 A JP 27660487A JP H01117520 A JPH01117520 A JP H01117520A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＥＣＬ、ＣＭＬに代表される電流切換型論理回
路の人力レベルからＴＴＬ出力レベルを得るためのレベ
ル変換回路に関し、特に、３ステー）ＴＴＬ出力レベル
を有するレベル変換回路に間する。
［従来の技術］ 従来よりＥＣＬ、ＣＭＬは高速論理回路を形成する場合
の代表的な回路であり、特にＥＣＬはＳＳｌなどの標準
品により各種の機能を有するデバイスが商品化されてい
るほか、最近ではＥＣＬにより構成されたＬＳＩや、セ
ミカスタムとしてマスタースライス型等も登場している
。
通常これらのデバイスはその高速性をいかすために入出
力部分をＥＣＬインターフェースを採用している。
このＥＣＬインターフェースは、構成しようとするシス
テムがすべてＥＣＬの論理レベルで統一され、異なる論
理レベルのＴＴＬあるいはＣＭＯ５等のデバイスが使用
されていない場合はきわめて有効であり最も高速なシス
テムが構成可能であるが、このような例は大型コンピュ
ータのメインフレーム周辺等に限られ、一般の論理装置
においては最新のマイコン制御や半導体メモリの導入傾
向に伴って複数のインターフェースレベルが要求されて
いる。
すなわち、装置の高速動作部分はＥＣＬで構成するが、
そのコントロール部分は、標準品のマイコンデバイスで
制御し、メモリ部分としてはやはり標準品でコスト的に
も安価な半導体メモリ製品が採用される傾向にあるが、
現在のところこれらの標準品は現状では最も一般的なＴ
ＴＬあるいはＣＭＯＳレベルの入出力インターフェース
にあわせて設計されている。従ってＥＣＬで設計された
部分でもその集積度が増加してくるとインターフェース
レベルを完全に分離した形で論理を切り出すことが困難
となり１つのＥＣＬデバイスにおいてもいくつかの入出
力端子はＴＴＬあるいはＣＭＯＳレベルで人力あるいは
出力する必要が生じてくる。従来これらのインターフェ
ースをとる手段としてはＴＴＬレベルからＥＣＬあるい
はＥＣＬレベルからＴＴＬへのレベル変換用ＩＣが標準
品としてあり、これらがもっばら使用されていたくｒＭ
ＥＣＬ　　ＩＮＴＥＧＲＡＴＥＤ　　ＣＩＲＣＵＩＴＳ
　　ＤＡＴＡ　　ＢＯＯＫＪ第３版、　１９７３年９月
、ＭＯＴＯＲＯＬＡ　　ＩＮＣ，３−５６）。
第３図および第４図は従来のこれらのＩＣ内部に使用さ
れていたＥＣＬからＴＴＬへのレベル変換回路の代表的
な回路例である。図において１は入力端子、２は３ステ
ート制御入力端子、３は標準電位、４はＴＴＬ出力端子
、５は接地電位、６は正電源、７は負電源、８〜１２は
トランジスタ、１３〜１６はショットキーバリアダイオ
ード付トランジスタ、１８〜２１はダイオード、２６〜
３２は抵抗、３４．３５は低電流源である。接地電位５
と負電源７との間で構成されたＥＣＬ回路の入力端子１
へ印加されたＥＣＬレベルの信号は、トランジスタ９の
コレクタ出力に得られる電流スイッチ出力により、接地
電位５と正電源６との間に構成されたＴＴＬ出力回路の
オンオフ制御を行い、その出力端子４にＴＴＬレベルに
変換された出力を得る。
第４図は３ステー）ＴＴＬ出力レベルを有するＥＣＬか
らＴＴＬへのレベル変換回路の従来回路例である。ここ
では、トランジスタ１０，１１、定電流３５、ダイオー
ド２０．２１を追加し、３−ステート制御入力端子２に
”Ｌ”を印加すると、トランジスタ１４．１２はともに
オフし、出力端子４はハイ・インピーダンスとなる。
ところで、第４図回路は３ステー）ＴＴＬ出力であるの
で、出力端子はパスラインなどに接続されることが多く
、他のＩＣのＴＴＬ出力端子と接続されていることを考
える必要がある。すなわち、正電源６より負電源７の電
源印加順序が遅れたり、負電源７に遮断等の異常が生じ
てもＩＣが破壊されないよう、出力４はハイ・インピー
ダンス状態になるように回路設計がなされている必要が
ある。
そこで、第４図の従来回路例では、抵抗３１，３２、ト
ランジスタ１６．ダイオード１８．１９を追加すること
により、上記電源状態においてトランジスタ１６がオン
し、出力４がハイ・インピーダンス状態となるよう工夫
が施されている。
［発明が解決しようとする問題点コ ところで、上述した第４図の３ステー）ＴＴＬ出力を有
するＥＣＬからＴＴＬへのレベル変換回路は、第３図回
路に比ベトランジスタ１０，１１゜１６、　　抵抗３１
，３２．　　ダイオード１８〜２１゜低電流源３５を余
分に必要とするので、チップサイズの増大を招くという
欠点がある。
また、位相分割段トランジスタ１３のベースに追加され
るダイオード１９．２１の接合容量、および結線に伴う
配線容量の増加、同じく位相分割段トランジスタ１３の
コレクタに追加されるダイオード１８．２０の接合容量
、および結線に伴う配線容量の増加により、回路動作の
高速性が損なわれるという欠点がある。
さらに３ステート制御入力端子２が”Ｌ″状態おいて出
力端子４に３ステート出力を得るためには、抵抗２６．
２７に流れる電流をすべて低電流源３５にて吸収する必
要がある。特に抵抗２７は比較的低抵抗である為、抵抗
２７を流れる電流が正電源６から負電源７へと流れるこ
とにより消費電力の増加を招くという欠点がある。
［発明の従来技術に対する相違点コ 上述した従来の３ステー）ＴＴＬ出力を有する電流切り
替え型論理回路からＴＴＬへのレベル変換回路は、正電
源より負電源の電源印加順序が遅れたり負電源に遮断な
どの異常が生じたときのＩＣ保護回路が、３ステ一ト制
御回路と独立して構成されているのに対し、本発明は３
ステ一ト制御回路が、上記電源の不具合時においてＩＣ
保護回路をも等価的に含んでいるという相違点を有する
。
［問題点を解決するための手段］ 本発明のレベル変換回路は、ＥＣＬ、ＣＭＬに代表され
る電流切換型論理回路から３ステート出力を有するＴＴ
Ｌへのレベル変換回路において、エミッタが接地電位に
接続され、ベースが抵抗を介して正電源に接続された第
１のトランジスタと、位相分割段トランジスタのベース
およびコレクタにアノードがそれぞれ接続され、第１の
トランジスタのコレクタにカソードがともに接続された
第１、第２のダイオードを有するとともに、コレクタが
第１のトランジスタのベースに接続され、エミッタが電
流切換型論理回路にて構成された３ステ一ト制御回路の
コレクタ出力に接続された第２のトランジスタ、もしく
は第１のトランジスタのベースにアノードが接続され、
上記３ステ一ト制御回路のコレクタ出力にカソードが接
続された第３のダイオードを有している。
［実上団］ 次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路接続図である。こ
こで第４図の回路と同様な素子、端子については共通の
番号にて記載している。
第１図に示す本実施例の回路において３ステ一ト制御回
路は、トランジスタ１０．　１１．　１７゜１６、ダイ
オード２２．　２３．抵抗３３．および低電流源３６に
より構成される。
以下に動作について説明する。３ステート制御入力端子
２が＋ｔ　Ｈ”状態において、トランジスタ１０がオン
、トランジスタ１１．１７がオフするので、トランジス
タ１６は抵抗３３によりオンする。抵抗２６．２７を流
れる電流はすべてダイオード２３．２２を介し、トラン
ジスタ１６のコレクタ電流となり、出力４はハイ・イン
ピーダンス状態となる。３ステート制御入力端子２がＩ
Ｊ）ルベル状態では、トランジスタ１ｏがオフ、トラン
ジスタ１１．１７がオンすることによりトランジスタ１
６はオフし、端子４には入力１のＥＣＬレベルから変換
されたＴＴＬレベルが出力される。
ところで第１図に示す本実施例の回路では、圧電Ｒ６よ
り負電源７の電源印加順序が遅れたり、負電源７に遮断
などの異常が生じた場合に、トランジスタ１１．１７が
オフ、トランジスタ１６がオンすることにより、出力４
はハイ・インピーダンスとなる。すなわち、本回路にお
ける３ステ一ト制御回路は、上記電源の不具合において
出力をハイ・インピーダンス状態にする回路をも含んで
いることがわかる。
よって本回路では第２図の従来回路に比べて素子数が少
なくでき、かつ、位相分割段トランジスタ１３のベース
、コレクタに接続されるダイオード数を減らすことによ
りベース、コレクタのおのおのについている接合容量、
配線容量が低減できる。すなわち、チップサイズの縮小
、回路動作の高速性に効果がある。
また、第４図の従来回路で３ステート制御入力端子２に
”Ｌ”を印加し、出力４がハイ・インピーダンスとなる
状態において、抵抗２６．２７を流れる電流がダイオー
ド２０．　２１．　　）ランラスタ１１．低電流源３５
を介して負電源７に達するのに対し、本発明回路では上
記電流がダイオード２２、　２３．　　）ランジスタ１
６を介し、接地電位５に達する。よって消費電力の削減
に効果がある。
第２図は本発明の他の実施例を示す回路接続図である。
この実施例では第１図に示すトランジスタ１７の代わり
にダイオード２４．２５が挿入されている。ここでダイ
オード２５はトランジスタ１１がオン状態においてトラ
ンジスタ１６のベース電位をクランプする。第２図の回
路における基本動作、効果は第１図の回路と同様である
。
［発明の作用及び効果］ 以上説明したように、３ステートＴＴＬ出力を有する電
流切換型論理回路からＴＴＬへのレベル変換回路に間す
る本発明は、３ステ一ト制御回路が等価的に電源の不・
具合時においてＩＣ保護のためのハイ・インピーダンス
状態にする回路をも含んでいることにより、素子数の削
減から生じるチップサイズの縮小、容量の低減から生じ
る回路動作の高速化、ハイ・インピーダンス状態におけ
る電流通路の変更から生じる回路消費電力の削減が可能
となり、その効果は大きい。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来のレベル変
換回路の回路図、第４図は従来の３ステー）ＴＴＬ出力
を有するレベル変換回路の回路図である。 １・・・入力端子、 ２・・・３ステート制御入力端子、 ３・・・基準電位、 ４・・・ＴＴＬ出力端子、 ５・・・接地電位、 ６・・・正電源、 ７・・・負電源、 ８〜１２・・・トランジスタ、 １３〜１７・・・ショットキーバリアダイオード付トラ
ンジスタ、 １８〜２５・φ・ダイオード、 ２６〜３３・・・抵抗、 ３４〜３６・・・定電流源。 特許出願人　　日本電気株式会社 代理人　弁理士　　桑　井　清　− 第２図

Claims (3)

    【特許請求の範囲】
  1. （１）接地電源と負電源間にそれぞれ配設された第１及
    び第２の電流切換論理回路と、位相分割段トランジスタ
    と出力トランジスタとオフバッファトランジスタとから
    なり接地電源と正電源間に配設されたＴＴＬ回路と、前
    記第１の電流切換型論理回路のコレクタ出力信号が前記
    位相分割段トランジスタのベースに伝達され、前記第２
    の電流切換型論理回路のコレクタ出力信号が前記位相分
    割段トランジスタのベースおよびコレクタに伝達されて
    成る電流切換型論理回路から３ステート出力を有するＴ
    ＴＬへのレベル変換回路において、エミッタが接地電位
    に接続されベースが抵抗を介して正電源に接続された第
    １のトランジスタと、前記位相分割段トランジスタのベ
    ースおよびコレクタにアノードがそれぞれ接続され前記
    第１のトランジスタのコレクタにカソードがともに接続
    された第１、第２のダイオードと、コレクタが前記第１
    のトランジスタのベースに接続されエミッタが前記第２
    の電流切換型論理回路のコレクタに接続された第２のト
    ランジスタにより前記第２の電流切換型論理回路のコレ
    クタ出力信号から前記位相分割段トランジスタのベース
    およびコレクタへの伝達が構成されることを特徴とする
    レベル変換回路。
  2. （２）前記第２のトランジスタのかわりに、前記第１の
    トランジスタのベースにアノードが接続され前記電流切
    換型論理回路のコレクタ出力にカソードが接続されてな
    る第３のダイオードにより構成される特許請求の範囲第
    １項記載のレベル変換回路。
  3. （３）前記第２の電流切換型論理回路の出力トランジス
    タが導通状態において、前記第２のトランジスタ、もし
    くは前記第３のダイオードが導通することにより前記第
    １のトランジスタを非導通せしめ、前記第２の電流切換
    型論理回路の出力トランジスタが非導通状態において、
    前記第２のトランジスタもしくは前記第３のダイオード
    が非導通することにより前記第１のトランジスタを導通
    せしめる構成の３−ステート制御回路を有する特許請求
    の範囲第１項または第２項記載のレベル変換回路。
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