KR20200018806A - 데드-타임 제어를 위한 타이밍 제어기 - Google Patents

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Abstract

저전압 트랜지스터(410 내부)만을 사용하여 고전압 반도체 디바이스(T1, T2)를 바이어싱 및 구동하는 데 사용하기 위한 시스템, 방법 및 장치가 설명된다. 장치(410) 및 방법은 전력 증폭기, 전력 관리 및 변환(예를 들어, DC/DC) 및 다른 어플리케이션과 같이 고전압 전력 제어를 가능하게 하기 위해 복수의 고전압 반도체 디바이스(T1, T2)를 제어하도록 구성되며, 여기서 제1 전압(Vin)은 저전압 제어 트랜지스터의 최대 전압 처리(Vdd1, Vdd2)에 비해 크다. 일 양태에 따르면, 고전압 반도체 디바이스(T1, T2)에 대한 제어 신호(IN)의 에지의 타이밍 제어(도 4: 215, 도 14a: 1410)는 트랜지스터, 전류원 및 커패시터를 포함하는 기본 에지 지연 회로(도 4: 215 내부, 도 14a: 1410)에 의해 제공된다. 인버터는 제어 신호의 상승 에지 또는 하강 에지의 타이밍 제어를 허용하기 위해 스위치를 통해 기본 에지 지연 회로의 입력 및/또는 출력에 선택적으로 커플링될 수 있다.

Description

데드-타임 제어를 위한 타이밍 제어기
본원에 설명되는 다양한 실시예는 일반적으로 낮은 항복 전압 트랜지스터만을 사용하여 고전압 반도체 디바이스를 바이어싱 및 구동하는 데 사용하기 위한 시스템, 방법 및 디바이스에 관한 것이다.
고전압 조건에서 동작하는 고전압 반도체 디바이스가 제어되는 어플리케이션에서, 높은 항복 전압 트랜지스터는 통상적으로 대응하는 제어 회로에 사용된다. 예를 들어, 통상적인 갈륨 질화물(GaN) 전력 관리 어플리케이션에서, 횡방향 확산 금속 산화물 반도체(LDMOS: laterally diffused metal oxide semiconductor), 바이폴라 또는 고전압 금속-산화물 반도체 전계-효과 트랜지스터(MOSFET: metal-oxide-semiconductor field-effect transistor)와 같은 트랜지스터가 고전압 조건에서 동작하는 GaN 디바이스를 제어하는 데 이용될 수 있다. 이들 제어 트랜지스터는 통상적으로 GaN 디바이스의 FOM(figure of merit)과 비교하여 열악한 성능 지수(FOM)를 갖기 때문에, 이에 의해 예를 들어, GaN 디바이스의 동작 주파수를 제한할 수 있으므로, 전체 회로(예를 들어, 전력 관리)가 신속하게 충전 및 방전하기 어려울 수 있는(예를 들어, 그 FOM이 너무 높음) 큰 고전압 제어 트랜지스터에 의해 성능이 제한될 수 있으므로, GaN 디바이스를 사용하는 이점이 상당히 감소될 수 있다. 전력 관리 어플리케이션에 추가하여, 고전압 신호는 오디오 증폭기(특히 클래스-D 오디오 증폭기)와 같은 증폭기; 필터 뱅크; 공진 회로용 구동기; 및 피크 전압이 어플리케이션을 달성하는 데 사용되는 제어 회로의 전압 처리 능력을 초과할 수 있는 임의의 다른 어플리케이션에서 발견될 수 있다.
본 출원은 공통 출력 노드를 고전압으로 위로 끌어당기거나 출력 노드를 저전압(종종 기준 전압 또는 접지)으로 아래로 끌어당기는 상측(HS: high side) 및 하측(LS: low side) 제어를 갖는 이들 회로에 적용된다. 이러한 회로는 효율, 낮은 왜곡, 고속, 유연성, 신뢰성 및 낮은 비용을 필요로 한다. 본 출원은 부모 출원에 데드 타임 제어를 추가하여 이러한 문제를 해결한다.
고전압 디바이스가 제어되는 이러한 어플리케이션에서, 예를 들어, 온(ON) 상태에 있는 고전압 디바이스의 중첩 시간을 감소시키거나 제거하기 위해 고전압 디바이스의 온 상태의 타이밍을 엄격하게 제어하는 것이 바람직할 수 있다.
관련 출원에 대한 상호 참조
본 출원은 2017년 6월 19일자로 출원되고 발명의 명칭이 "DC-커플링된 고전압 레벨 시프터"인 미국 특허 출원 제15/627,196호에 대한 우선권을 주장하며, 그 개시 내용 전체가 본원에 참조로 통합된다.
본 출원은 2016년 11월 1일자로 발행되고 발명의 명칭이 "레벨 시프터"인 미국 특허 제9,484,897호와 관련될 수 있으며, 그 개시 내용 전체가 본원에 참조로 통합된다. 본 출원은 1995년 5월 6일자로 발행되고 발명의 명칭이 "초박형 실리콘 온 사파이어(silicon on sapphire) 웨이퍼 상에 제조된 최소 전하 FET"인 미국 특허 제5,416,043호와 관련될 수 있으며, 그 개시 내용 전체가 본원에 참조로 통합된다. 본 출원은 또한 1997년 2월 4일자로 발행되고 발명의 명칭이 "초박형 실리콘 온 사파이어 웨이퍼 상에 제조된 최소 전하 FET"인 미국 특허 제5,600,169호와 관련될 수 있으며, 그 개시 내용 전체가 본원에 참조로 통합된다. 본 출원은 또한 2015년 12월 9일자로 출원되고 발명의 명칭이 "SOI에 대한 S-컨택트"인 미국 특허 출원 제14/964,412호와 관련될 수 있으며, 그 개시 내용 전체가 본원에 참조로 통합된다. 본 출원은 또한 2017년 4월 14일자로 출원되고 발명의 명칭이 "SOI에 대한 S-컨택트"인 미국 특허 출원 제15/488,367호와 관련될 수 있으며, 그 개시 내용 전체가 본원에 참조로 통합된다. 본 출원은 또한 2015년 5월 5일자로 발행되고 발명의 명칭이 "집적 회로 디바이스에서 커패시터를 디지털 튜닝하는 데 사용하기 위한 방법 및 장치"인 미국 특허 제9,024,700 B2호와 관련될 수 있으며, 그 개시 내용 전체가 본원에 참조로 통합된다.
본 개시의 제1 양태에 따르면, 입력 방형파(square wave) 신호의 에지의 타이밍을 제어하도록 구성된 타이밍 제어 회로는: 직렬 접속으로 배열된 제1 복수의 동일하게 구성 가능한 에지 지연 회로를 포함하고, 입력 방형파 신호의 상승 에지 및 하강 에지 중 하나 또는 둘 모두를 선택적으로 지연시키도록 구성된 제1 프로세싱 경로; 및 직렬 접속으로 배열된 제2 복수의 구성 가능한 에지 지연 회로를 포함하고, 제1 프로세싱 경로와 독립적으로 입력 방형파 신호의 상승 에지 및 하강 에지 중 하나 또는 둘 모두를 선택적으로 지연시키도록 구성되는 제2 프로세싱 경로를 포함하고; 구성 가능한 에지 지연 회로는 구성 가능한 에지 지연 회로의 입력 스위치의 온 또는 오프 상태에 기초하여 상승 에지 및 하강 에지 중 하나에 에지 지연을 선택적으로 제공하도록 구성되고, 에지 지연은 인버터의 트립 포인트(trip point) 전압에 도달하기 위해 전류원에 의한 하나의 커패시터의 충전 시간에 기초한다.
본 개시의 제2 양태에 따르면, 고전압 영역에서 동작하는 상측(HS: high side) 디바이스 및 하측(LS: low side) 디바이스의 제어를 위한 타이밍 정보를 제공하도록 구성된 회로 배열은: 입력 방형파 신호의 에지들의 타이밍을 제어하도록 구성된, 저전압 영역에서 동작하는 타이밍 제어 회로를 포함하고, 타이밍 제어 회로는: i) HS 디바이스의 타이밍 정보를 제공하고, 직렬 접속으로 배열된 제1 복수의 동일하게 구성 가능한 에지 지연 회로를 포함하고, 입력 방형파 신호의 상승 에지 및 하강 에지 중 하나 또는 둘 모두를 선택적으로 지연시키도록 구성되는 제1 프로세싱 경로; 및 ii) LS 디바이스의 타이밍 정보를 제공하고, 직렬 접속으로 배열된 제2 복수의 구성 가능한 에지 지연 회로를 포함하고, 제1 프로세싱 경로와 독립적으로 입력 방형파 신호의 상승 에지 및 하강 에지 중 하나 또는 둘 모두를 선택적으로 지연시키도록 구성되는 제2 프로세싱 경로를 포함하고; 구성 가능한 에지 지연 회로는 구성 가능한 에지 지연 회로의 입력 스위치의 온 또는 오프 상태에 기초하여 상승 에지 및 하강 에지 중 하나에 에지 지연을 선택적으로 제공하도록 구성되고, 에지 지연은 인버터의 트립 포인트 전압에 도달하기 위해 전류원에 의한 하나의 커패시터의 충전 시간에 기초하고, 타이밍 제어 회로의 모든 트랜지스터 디바이스들은 각각 고전압 영역의 고전압보다 실질적으로 작은 전압을 견디도록 구성된다.
본 명세서에 통합되어 본 명세서의 일부를 구성하는 첨부 도면은 본 개시의 하나 이상의 실시예를 나타내고, 예시적인 실시예의 설명과 함께 본 개시의 원리 및 구현을 설명하는 역할을 한다.
도 1은 2개의 고전압 적층 트랜지스터, 하측 트랜지스터, LS, T1 및 상측, HS 트랜지스터 T2를 나타낸다.
도 2는 도 1의 고전압 적층 트랜지스터의 상측을 제어하기 위해 사용되는 논-갈바닉(non-galvanic) 커플링(예를 들어, 용량성)을 갖는 게이트 구동기 회로의 종래 기술의 실시예를 나타낸다.
도 3a는 도 2에 나타낸 게이트 구동기 회로의 종래 기술의 실시예에 의한 펄스 신호 HX의 프로세싱을 나타내는 타이밍도를 나타내며, 여기서 HX 신호의 에지의 프로세싱 지연은 펄스 신호 HX의 펄스 폭과 실질적으로 동등하다.
도 3b는 도 2에 나타낸 게이트 구동기 회로의 종래 기술의 실시예에 의해 펄스 신호 HX의 프로세싱을 위해 사용되는 에지 검출 회로를 나타낸다. 또한, 도 3b에 나타낸 바와 같이, 에지 검출 회로에 대한 입력 펄스 전압 신호 및 에지 검출 회로에 의해 검출된 에지 전압 신호가 있다.
도 3c는 도 2에 나타낸 게이트 구동기 회로의 종래 기술의 실시예에 의한 펄스 신호 HX의 프로세싱을 나타내는 타이밍도를 나타내며, 여기서 HX 신호의 에지의 프로세싱 지연은 LS 및 HS 트랜지스터(T1, T2)의 온 상태들 사이의 데드-타임 길이와 실질적으로 동등하다.
도 4는 도 1의 고전압 적층 트랜지스터의 하측 및 상측을 제어하는 데 사용될 수 있는 본 개시의 일 실시예에 따른 게이트 구동기 회로의 블록도를 나타낸다.
도 5a는 병렬 저항-용량성 커플링을 포함하는 도 4의 게이트 구동기 회로에 의한 펄스 신호 HX의 프로세싱에 사용되는 펄스 검출 회로를 나타낸다.
도 5b는 도 5a의 펄스 검출 회로에 대한 입력 펄스 전압 신호 및 상기 에지 검출 회로에 의해 검출된 펄스 전압 신호를 나타낸다.
도 5c는 도 5a의 펄스 검출 회로의 예시적인 구현을 나타내며, 여기서 병렬 저항-용량성 커플링은 직렬 접속된 저항 및 직렬 접속된 커패시터를 포함한다.
도 6a는 도 4에 나타낸 병렬 저항-용량성 커플링을 갖는 HS 레벨 시프터의 본 개시에 따른 실시예를 나타낸다. 이러한 실시예에서, 배타적으로 저전압 트랜지스터를 포함하는 플라잉(flying) 비교기가 사용된다.
도 6b 및 도 6c는 도 6a에 나타낸 HS 레벨 시프터의 변형을 나타내며, 여기서 전하 펌프 회로가 HS 레벨 시프터로의 입력 펄스에 대한 전압 레벨을 증가시키기 위해 사용된다.
도 7은 도 6a 및 도 6b의 HS 레벨 시프터에 사용된 플라잉 비교기 회로의 상세 사항을 나타낸다.
도 8a는 플라잉 전압에 대한 고임피던스 노드 및 저임피던스 노드를 갖는 플라잉 비교기의 트랜지스터를 나타낸다.
도 8b는 도 8a에 도시된 트랜지스터의 저임피던스 노드 및 고임피던스 노드 양단의 과전압을 보호하기 위해 제공되는 클램핑 회로를 나타낸다.
도 9a는 캐스코드 스테이지가 플라잉 비교기의 저전압 트랜지스터의 전압을 견딜 수 있는 능력보다 높은 전압에 걸쳐 플라잉 비교기의 동작을 허용하기 위해 사용되는 본 개시에 따른 일 실시예를 나타낸다.
도 9b는 상이한 플라잉 전압 영역에서 동작하는 2개의 게이트 구동기의 예시적인 실시예를 나타낸다.
도 10a는 플라잉 비교기의 차동 출력 신호에 작용하는 논리 회로의 본 개시의 예시적인 실시예에 따른 타이밍도를 나타낸다.
도 10b는 도 10a에 도시된 타이밍도를 제공하기 위한 논리 회로의 본 개시에 따른 예시적인 실시예를 나타낸다.
도 11은 데드 타임 제어 회로를 포함하는 도 4에 나타낸 게이트 구동기 회로의 공통 입력 논리 블록의 더욱 상세한 사항을 나타낸다.
도 12a, 도 12b 및 도 12c는 도 4의 게이트 구동기에 의해 생성된 상측 및 하측 제어 신호의 타이밍도를 나타낸다.
도 13은 본 개시의 데드 타임 제어 회로에 의해 생성된 제어 신호의 예시적인 상대적 타이밍을 나타낸다.
도 14a 및 도 14b는 본 개시의 일 실시예에 따른 기본 에지 지연 회로를 나타낸다.
도 15a 및 도 15b는 도 14a 및 도 14b의 기본 에지 지연 회로의 입력 및/또는 출력에 대한 하나 이상의 인버터의 커플링을 나타낸다.
도 16a 및 도 16b는 도 14a 및 도 14b의 기본 에지 지연 회로를 사용하는 데드 타임 제어 회로의 본 개시에 따른 예시적인 실시예를 나타낸다.
도 17a는 도 14a 및 도 14b의 기본 에지 지연 회로에 기초한 본 개시의 실시예에 따른 구성 가능한 에지 지연 회로를 나타내며, 선행 에지 또는 후행 에지를 선택적으로 지연시키는 추가된 유연성을 갖는다.
도 17b는 도 17a에 나타낸 구성에 기초하여 구성 가능한 에지 지연 회로의 추가적인 실시예를 나타내며, 출력 펄스를 선택적으로 반전시키는 추가된 유연성을 갖는다.
도 18a는 구성 가능한 에지 지연 회로(171OA) 및/또는 (1710B)에 기초한 본 개시의 일 실시예에 따른 예시적인 데드 타임 제어 회로를 나타낸다.
도 18b는 도 17a 및 도 17b의 구성 가능한 에지 지연 회로에 기초한 본 개시의 일 실시예에 따른 다른 예시적인 데드 타임 제어 회로를 나타낸다.
도 18c는 도 17a 및 도 17b의 구성 가능한 에지 지연 회로에 기초한 에지 타이밍 제어기의 본 개시에 따른 예시적인 실시예를 나타낸다.
도 19는 프로세스, 전압 및 온도 변동에 대하여 보상된 전류를 갖는 전류원 회로를 나타낸다.
도 20a, 도 20b 및 도 20c는 본 개시에 따른 HS 레벨 시프터의 다양한 실시예에서 사용될 수 있는 상이한 저전압 트랜지스터 구조를 나타낸다.
도 21은 본 개시의 일 실시예에 따라 제2 전압 이하의 전압을 견딜 수 있는 저전압 디바이스로 제1 전압보다 높은 전압을 견딜 수 있는 고전압 디바이스를 제어하기 위한 방법의 다양한 단계를 나타내는 프로세스 차트이며, 제1 전압은 제2 전압보다 실질적으로 더 높다.
본 개시에서 사용되는 바와 같이, 간단히 FOM으로도 표기되는 스위칭 트랜지스터(예를 들어, 도전성 온 상태 및 비도전성 오프 상태를 가질 수 있는 트랜지스터)의 성능 지수(FOM)는 트랜지스터의 온 저항 R온과 트랜지스터의 게이트 전하 Qg의 곱을 나타낸다. 더 낮은 FOM은 트랜지스터의 더 높은 스위칭 성능을 나타낼 수 있다. 낮은 FOM을 갖는 것은 특히 높은 내전압에서 고전압 MOSFET의 FOM보다 약 10배 더 낮은 FOM으로 100 볼트까지 처리할 수 있는 GaN 트랜지스터의 구분되는 특성이다.
본 개시에서 사용되는 바와 같이, 저전압 디바이스 또는 저전압 트랜지스터는 10 볼트 미만, 보다 통상적으로는 3.3 볼트 내지 5 볼트와 같이 10 볼트보다 상당히 낮은 DC 전압(예를 들어, 통상적으로 트랜지스터의 소스 단자와 드레인 단자 사이, 또는 드레인, 소스 및 게이트 단자 중 임의의 2개 사이에 인가됨)을 견디고 차단(예를 들어, 오프 상태에서)할 수 있는 저항복 전압을 갖는 반도체 트랜지스터 디바이스를 지칭한다. 일부 예시적인 저전압 디바이스는 상보적 금속-산화물-반도체(CMOS: complementary metal-oxide-semiconductor) 트랜지스터이다.
예를 들어, 고전압 트랜지스터의 FOM과 유사하거나 더 우수한(더 낮은), 트랜지스터의 온 저항 R온과 트랜지스터의 게이트 전하 Cg의 곱에 의해 측정되는 성능 지수(FOM)를 가질 수 있는 작은, 저항복 전압 MOSFET 트랜지스터를 사용하는 것이 바람직할 수 있다. 이러한 MOSFET은 GaN 특성을 최대한 활용할 수 있게 하고, 이에 의해 성능과 구현 비용 모두를 향상시킨다.
펄스 신호의 에지에 기초할 뿐만 아니라 펄스 신호의 DC 레벨에도 기초하여 타이밍 제어 정보의 재생성(즉, 재구성)을 허용하여 상술한 논-갈바닉 커플링을 사용하는 종래 기술의 구현과 비교할 때 보다 견고한 타이밍 제어 정보의 검출을 제공하는 것이 또한 바람직할 수 있다. 이는 펄스 신호의 레벨이 스위칭 이벤트 후에 검출될 것이므로, 예를 들어, 에지의 검출 단계 동안 발생하는 스위칭 이벤트로 인해 에지가 검출되지 않는 경우에도 타이밍 제어 신호의 재생성을 허용할 수 있다. 본 개시의 이하의 단락들에서 설명되는 바와 같이, 본 개시의 다양한 실시예에 따른 레벨 시프터에 대한 커플링은 레벨 시프터에 대한 타이밍 제어 정보를 나타내는 펄스 신호의 에지 정보 및 DC 레벨 정보 모두의 송신을 허용할 수 있다.
또한, 저전압 MOSFET에 기초하여 단일 칩 실리콘 온 인슐레이터(SOI: silicon on insulator) MOSFET 해결책을 구현함으로써, 특히 GaN 게이트 전압 오버드라이브 보호, 최소 게이트 구동 요건, 데드 타임 제어, 온도 안정성, 플로팅 노드 트래킹 및 시작 전압 조건에 한정되지 않지만 이와 같은 본 기술 분야의 통상의 기술자에게 알려진 추가 영역을 다루는 추가 기능이 포함될 수 있다.
본 개시는 12 볼트 내지 100 볼트 또는 그 이상과 같이, 저전압보다 상당히 높은 고전압의 톱(top)에서 라이딩 또는 "플라잉(flying)"하는 동안, 약 0 볼트 내지 3.5/5 볼트와 같은 비교적 저전압에서 제어 전압 또는 아날로그 신호를 구동할 수 있는 레벨 시프터를 설명한다. 본 개시에 따른 레벨 시프터는 플라잉 기준 전압(12 볼트 내지 100 볼트 또는 그 이상)과 관련하여 동작하는 저항복 전압 트랜지스터를 사용한다.
본 개시에 따른 레벨 시프터는 병렬 저항-용량성 커플링을 사용하여 고정된 기준 전압에 대해 동작하는 저전압 회로로부터 타이밍 제어 정보를 수신한다. 병렬 저항-용량성 커플링은 저전압 회로로부터 플라잉 기준 전압으로의 타이밍 제어 정보를 나타내는 펄스 신호의 에지 정보 및 DC 레벨 정보의 송신을 허용한다. 에지 및 DC 레벨 정보를 수신함으로써, 본 개시에 따른 레벨 시프터는 펄스 신호를 전체적으로 재생성할 수 있고, 따라서 보다 견고하고 효율적인 방식으로 고전압 반도체 디바이스를 제어할 수 있다. 특히, 본 개시에 따른 레벨 시프터의 동작은 고전압 반도체 디바이스의 제어가 이러한 손실된 에지의 경우 병렬 저항-용량성 커플링을 통해 레벨 시프터에 의해 수신된 펄스 신호의 DC 레벨 정보에 기초하여 제공될 수 있으므로, 펄스 신호의 손실된(검출되지 않은) 에지에 대해 면역될 수 있다. 이는 고전압 디바이스의 향상된 보호 및 보다 효율적인 동작을 위해 (예를 들어, 고전압 디바이스의 온/오프 상태를 나타내는) 사이클을 잃지 않고 고전압 반도체 디바이스를 제어할 수 있게 한다.
본원에 제시된 다양한 실시예는 레벨 시프터의 낮은 (항복) 전압 트랜지스터를 사용하여 고전압 디바이스를 적절히 제어할 수 있는 새로운 레벨 시프터에 의해 수행되는 고전압의 저전압 제어를 설명하며, 여기서 저항복 전압은 고전압보다 실질적으로 작으며, 제어는 병렬 저항-용량성 커플링을 통해 레벨 시프터로 송신된 펄스 신호의 에지 정보 및 DC 레벨 정보에 기초한다.
본 개시에서 사용되는 바와 같이, 고전압 디바이스 또는 고전압 트랜지스터는 5 볼트 내지 10 볼트 초과, 보다 통상적으로 12 볼트 내지 100 볼트 초과와 같이 5 볼트 내지 10 볼트보다 실질적으로 더 높은 (통상적으로 트랜지스터의 소스 단자와 드레인 단자, 또는 드레인, 소스 및 게이트 단자 중 임의의 2개 사이에 인가되는) DC 전압을 견디고 차단(예를 들어, 오프 상태에서)할 수 있는 반도체 트랜지스터 디바이스를 지칭한다. 일부 예시적인 고전압 디바이스는 공핍 모드 GaN 트랜지스터(d-GaN), 강화 모드 GaN 트랜지스터(e-GaN), 적층형 MOS 트랜지스터, 및 또한 강화 또는 공핍 모드(예를 들어, e-형 또는 d-형) 및 N 또는 P 극성일 수 있는 Si MOSFET, 6각형 FET(HEXFET), LDMOS, 인듐 인화물(InP) 등과 같이 본 기술 분야의 통상의 기술자에게 알려진 다른 고전압 트랜지스터이다.
본 개시에서 e-GaN FET 트랜지스터는 본 출원의 다양한 실시예를 설명하기 위해 예시적인 고전압 디바이스로서 사용되므로, 이러한 예시적인 사용은 본원에 개시된 바와 같이 본 발명의 범위를 제한하는 것으로 해석되어서는 안된다. d-GaN으로 명시적으로 언급되지 않는 한, 용어 GaN 및 e-GaN은 본원에서 동의어로 고려된다.
본 기술 분야의 통상의 기술자는 공핍 모드 d-GaN 디바이스 또는 Si MOSFET, HEXFET, LDMOS, InP(그리고 이러한 모든 예는 e-형 또는 d-형; 및 N 또는 P 극성일 수 있음) 또는 인가된 고전압으로 온 또는 오프 스위칭을 할 수 있는 실질적으로 임의의 디바이스와 같은 다른 유형의 고전압 트랜지스터가 본 개시의 교시에 따라 병렬 저항-용량성 커플링을 사용하여 제어될 수 있음을 인식할 수 있다. 본 기술 분야의 통상의 기술자는 특정 유형의 고전압 트랜지스터를 제어하고자 하는 관점에서 특정 설계 고려 사항이 또한 필요할 수 있으며, 그 설명은 본 개시의 범위를 벗어난다는 것을 알 것이다.
E-GaN 디바이스는 게이트-대-소스 전압의 대략 +0.7 내지 +3 볼트의 통상적인 임계 또는 턴-온 전압을 갖는다. 이러한 디바이스는 통상적으로 5 볼트 내지 200 볼트의 드레인-대-소스, VDS 전압을 견딜 수 있으며, 이에 의해 예를 들어, 고입력 전압으로부터 저출력 전압으로의 DC/DC 전력 변환과 같은 고전압 어플리케이션을 가능하게 한다. GaN 트랜지스터는 예를 들어, 낮은 FOM과 같은 GaN 트랜지스터의 알려진 유리한 특성으로 인해 고전압 전력 관리에 대한 예시적인 접근법으로서 본 개시에서 사용된다.
이 설명 전체에서, 레벨 시프터의 실시예 및 변형은 본 발명의 개념의 용도 및 구현을 예시하기 위해 설명된다. 예시적인 설명은 본원에 개시된 개념의 범위를 제한하는 것이 아니라 본 발명의 개념의 예를 제시하는 것으로 이해되어야 한다.
본 개시의 다양한 실시예는 저전압 트랜지스터를 사용하여 고전압 디바이스의 효율적이고 견고한 제어가 바람직한 어플리케이션에 사용될 수 있다. DC/DC 컨버터의 예시적인 경우가 본 개시에 따른 레벨 시프터의 다양한 실시예를 설명하기 위해 사용되지만, 이러한 예시적인 경우는 본원에 개시된 바와 같이 본 발명의 범위를 제한하는 것으로 해석되어서는 안된다. 본 기술 분야의 통상의 기술자는 본 개시에 따른 교시를 사용할 수 있고, 이러한 교시를 고전압의 저전압 제어가 요구되는 특정 어플리케이션에 적용할 수 있다. 가능한 어플리케이션의 다른 카테고리의 일례는 클래스-D 오디오 증폭기 영역에 있다.
도 1은 고전압 적층형 GaN 트랜지스터의 기초로서 사용될 수 있는 2개의 적층형 GaN 트랜지스터(T1 및 T2)를 나타낸다. 본 개시에 사용되는 바와 같이, 트랜지스터 T1 및 T2는 각각 하측(LS: low side) 트랜지스터 및 상측(HS: high side) 트랜지스터로 지칭될 수 있고, LS 트랜지스터 및 HS 트랜지스터를 제어하는 것과 연관된 임의의 제어 요소는 마찬가지로, 하측(LS) 제어 및 상측(HS) 제어로 각각 지칭될 수 있다. 본 개시에서, DC/DC 변환은, 그 교시가 적층형 트랜지스터가 (예를 들어, 저전압 제어 트랜지스터를 사용하여) 종래의 제어 디바이스의 고유 전압 처리 능력보다 큰 전압을 제어하는 다른 어플리케이션에 적용될 수 있는 적층형 고전압 트랜지스터의 제어를 위한 예시적인 어플리케이션으로서의 역할을 한다. 본 기술 분야의 통상의 기술자는 도 1의 적층형 트랜지스터를 사용하는 예시적인 DC/DC 컨버터는 2개의 적층형 GaN FET(T1 및 T2)에 의존하지만, 본원에 개시되는 본 발명의 제어 시스템은 하나의 적층 높이뿐만 아니라 3개, 4개 또는 임의의 개수의 적층형 트랜지스터의 더 큰 스택 높이, 및 다른 재료 및/또는 제조 프로세스에서 만들어진 임의의 고전압 트랜지스터에 적용될 수 있음을 인식할 것이다.
도 2는 (배타적으로) 낮은 (항복) 전압 트랜지스터를 사용하여 도 1의 적층형 GaN 트랜지스터(T1, T2)를 제어하는 데 사용되는 게이트 구동기 회로(210)의 종래 기술의 실시예를 나타낸다. 도 2에 도시된 이러한 종래 기술의 회로는 예를 들어, DC/DC 컨버터를 구현하는 데 사용될 수 있다. 도 1 및 도 2에 나타낸, 스택의 상부 트랜지스터(T2)(상측 트랜지스터)의 드레인에 인가되는 입력 전압, VIN은 선택된 GaN 트랜지스터(T1 및 T2)의 전압 처리 능력(예를 들어, 12 볼트 내지 100 볼트 또는 그 이상)만큼 높을 수 있다. 본 기술 분야의 통상의 기술자에게 알려진 바와 같이, 입력 전압 VIN에 기초하여, 2개의 트랜지스터의 온/오프 상태의 시간 길이를 제어함으로써 더 낮은 전압이 생성될 수 있다. 이러한 저전압은 예를 들어, 2개의 트랜지스터(T1, T2)의 공통 출력 노드 SW에서 전압을 필터링함으로써 얻을 수 있다.
도 2의 종래 기술의 실시예에서 알 수 있는 바와 같이. 하부 GaN 트랜지스터 T1의 소스는 기준 접지, GND에 연결되고, 상부 GaN 트랜지스터 T2의 소스는 T1의 드레인에 연결되고, 이들은 함께 출력 노드 SW를 생성한다.
도 2에 나타낸 예시적인 종래 기술의 회로는 낮은 (항복) 전압 트랜지스터를 사용하여 고입력 전압 VIN을 출력 노드 SW를 통해 얻어진 더 낮은 전압으로 변환한다. 예시적인 일 실시예에서, VIN은 100 볼트일 수 있고 노드 SW를 통해(예를 들어, 노드 SW에서의 전압 필터링을 통해) 얻어진 더 낮은 전압은 약 0 볼트(예를 들어, 100 mV)일 수 있다. 고전압을 처리할 수 있는 것에 추가하여, 도 2의 DC/DC 컨버터가 이러한 변환을 수행하고 또한 고주파에서 이렇게 하는 데 높은 효율을 나타내는 것이 중요하다. 본 기술 분야의 통상의 기술자는 전력 변환뿐만 아니라, 출력 노드 SW와 연관된 필터(도 2에 미도시)에서 더 작은 유도성 성분의 사용을 가능하게 하는 원하는 고주파 변환에서의 효율성의 개념을 쉽게 이해한다. GaN 디바이스는 상술한 바와 같이, 낮은 R온으로 인해 높은 효율을 제공하면서, 동시에 낮은 Cg로 인해 고속으로 스위칭한다.
예를 들어, MOSFET과 같은 제어 회로 전체에서 저전압 트랜지스터를 사용함으로써, 저비용, 고정밀 및 고용량의 CMOS 제조 기술이 고전압 GaN FET 트랜지스터(T1, T2)에 의해 제공되는 성능의 이점을 유지하면서 필요한 제어 회로(예를 들어, 도 2의 게이트 구동기(210))를 제공할 수 있으며, 이에 의해 제어 회로에서 보다 실험적인 고전압 트랜지스터에 대한 필요성을 제거한다. 제어 회로에서의 이러한 저전압 MOSFET(예를 들어, SOI MOSFET)은 추가 제어 또는 신호 프로세싱 능력이 동일한 모놀리식 집적 칩 내에 통합될 수 있는 단일 칩 실시예를 또한 가능하게 할 수 있다. 본 기술 분야의 통상의 기술자는 단일 칩 디바이스(예를 들어, 모놀리식 통합)와 같은 이러한 통합이 통상적으로 전자 기술에서 가능한 가장 재현 가능하고, 신뢰성 있고, 최저 비용의 해결책을 제공한다는 것을 이해할 수 있다.
도 2에 도시된 종래 기술의 실시예의 게이트 구동기 회로(210)는 노드 SW에서 입력 전압 VIN에 기초하여 원하는 전압을 제공하기 위해 각각의 온 상태와 오프 상태 사이에서 도 1에 도시된 고전압 적층형 트랜지스터의 LS 트랜지스터 및 HS 트랜지스터의 스위칭을 제어한다. 게이트 구동기 회로(210)는 통상적으로 교번 방식으로 2개의 트랜지스터(T1 및 T2) 각각을 온 또는 오프시키는 데 필요한 게이트 전압을 제공함으로써 LS 트랜지스터 T1 및 HS 트랜지스터 T2의 스위칭을 제어하여, 여기서 2개의 트랜지스터 중 하나만이 임의의 한 시간에 온(또는 오프)이 될 수 있다. 이러한 게이트 전압들은 노드 SW에서의 전압에 기초한 필터링된 전압과 게이트 구동기 회로(210)에 대한 입력 단자 IN 사이의 피드백 루프(미도시)를 통해 획득될 수 있다. 본 기술 분야의 통상의 기술자는 필터링된 전압(예를 들어, 노드 SW에서)에 의해 제어되는 펄스 폭 변조기(PWM: pulse width modulator)가 이러한 피드백 루프에서 사용되어 저전압 제어 타이밍 펄스를 게이트 구동기 회로(210)에 제공할 수 있다는 것을 쉽게 안다. 이러한 저전압 타이밍 펄스는 도 2의 구동기 회로(210)의 공통 입력 논리 블록(215)에 공급될 수 있으며, 후속적으로 모두 낮은 (항복) 전압 트랜지스터를 포함하는 HS 레벨 시프터(225) 및 LS 제어 블록(235)으로 컨디셔닝 및 공급될 수 있다.
계속해서 도 2를 참조하면, 소스 노드 SW가 VIN과 GND 사이에서 상승 및 하강하는 경우에도, HS 레벨 시프터(225)는 저전압 타이밍 펄스를 도 1의 고전압 적층형 트랜지스터의 HS 트랜지스터 T2의 게이트-대-소스 전압을 제어하기에 적절한 전압 레벨로 변환한다. 도 2에서 알 수 있는 바와 같이, 고정된 기준 전압(예를 들어, GND)에 대하여 동작하는 입력 논리 블록(215)과 플라잉 기준 전압 SW에 대하여 동작하는 HS 레벨 시프터 사이의 커플링은 용량성 결합(220)에 의해 달성된다. HS 제어 회로(225, 255)는 도 2에 도시된 DC/DC 컨버터의 출력 노드에서 스위칭 전압(SW)인 플라잉 기준 전압에 대하여 동작한다.
통상적인 구현 및 파워 업 시퀀스에서, 도 2에 도시된 종래 기술의 실시예의 게이트 구동기 회로(210)는 초기에 상측 트랜지스터(T2) 또는 상측 및 하측 트랜지스터(T1, T2)를 모두 오프시켜 회로와 연관된 모든 다른 DC/DC 컨버터가 파워-업할 때 안정화되는 동안 T1과 T2가 모두 안전한 오프 상태에 있도록 보장할 수 있다. 후속하여, 게이트 구동기(210)는 상측(HS) 트랜지스터 T2를 오프로 하면서 게이트 전압을 임계 전압 초과로 구동함으로써 하측(LS) 트랜지스터 T1을 초기에 온시킴으로써 DC 전압 변환(예를 들어, VIN에서 SW로)을 제어할 수 있다. 이는 T1이 도통되고 있기 때문에 노드 SW의 전압을 GND로 가져오므로 VDS는 0에 매우 근접할 수 있다. 또한, T2의 소스는 GND에 근접하기 때문에, HS 트랜지스터 T2는 드레인에 인가된 모든 VIN 전압을 유지한다(예를 들어, VDS = VIN).
대안적으로, 도 2에 도시된 종래 기술의 실시예의 게이트 구동기(210)가 도 2의 LS 트랜지스터 T1을 오프시키고 HS 트랜지스터 T2를 온시킬 때, 출력 노드 SW는 전압 VIN을 향하여 높게 충전된다. HS 트랜지스터 T2의 온 기간(예를 들어, 온 상태의 시간의 길이) 동안 HS 트랜지스터 T2가 도통하고 LS 트랜지스터 T1이 도통하지 않으므로, 출력 노드 SW는 온 기간의 시작 및 종료에서 대응하는 충전 및 방전 기간 동안 외에는 VIN과 동일한 공칭 전압을 가질 것이다. T2의 온 기간 동안, HS 트랜지스터 T2의 게이트 전압은 HS 트랜지스터 T2를 온으로 유지하고 강하게 도통시켜(예를 들어, T2의 Vdd2 ≥ Vth, 여기서 Vth는 HS 트랜지스터 T2의 임계 전압) 노드 SW에서의 전압을 VIN에서 유지하는 것과 같이, 출력 노드 SW에서의 전압에 대하여 (예를 들어, HS 트랜지스터 T2 제어 블록(225, 255)에 대한 Vdd2 + SW에 의해 제공되는 Vdd2와 동등한 전압에 의해) 양(positive)으로 유지된다. 본 기술 분야의 통상의 기술자는 용량성 커플링(220)이 VIN 고전압을 강하시키고, 이는 그에 따라 도 2에 도시된 게이트 구동기(210)의 HS 제어 회로(225, 255)의 저전압 트랜지스터에 대한 이러한 고전압의 영향을 회피할 수 있음을 인식할 것이다.
상술한 바와 같이, 도 2에 도시된 HS 레벨 시프터(225)에 대한 용량성 커플링(220)은 게이트 구동기 회로(210)의 입력 단자 IN에 제공되는 타이밍 제어 정보를 나타내는 펄스 신호 HX의 에지 정보의 송신만을 허용한다. 도 3a는 펄스 신호 HX의 프로세싱을 나타내는 타이밍도를 나타내며, 여기서 펄스 신호 HX의 선행 에지 LE 및 후행 에지 TE가 나타내어져 있다. HS 레벨 시프터(225) 내의 에지 검출 회로는 LE 및 TE 에지를 검출하고 대응하는 신호인 검출된 에지 신호를 생성한다. 검출된 에지 신호는 HS 트랜지스터 T2의 온/오프 상태를 제어하기에 적절한 전압에서 게이트 제어 펄스, T2 게이트 제어를 생성하는 프로세싱 회로로 전달된다. 프로세싱 회로에서의 지연으로 인해, 생성된 T2 게이트 제어 신호는 도 3a에 나타낸 바와 같이 검출된 에지 신호의 에지에 대해 지연된 에지를 가질 수 있으며, 도 3a에는 검출된 LE 에지의 프로세싱 지연, LE 프로세싱 지연(Processing Delay)이 나타내어져 있다.
도 3b에 나타낸 바와 같이, 에지 검출 회로는 통상적으로 입력에서 용량성 커플링(220)과 직렬 접속된 저항 RTOP을 포함한다. 저항 RTOP은 후속하는 에지 검출 회로의 입력에서 DC 전압 바이어스 레벨(바이어스 전압(Bias Voltage))을 설정하는 데 사용된다. 용량성 커플링(220) 및 저항 RTOP은 따라서 도 3b에 나타낸 바와 같이 펄스 신호(예를 들어, HX)의 수신된 에지에 기초하여 전압 레벨의 변화를 확립한다. 이어서, 후속 에지 검출 회로는 에지 정보를 논리 및 타이밍 정보로 변환하여 HS 트랜지스터 T2를 제어한다. 프로세싱 회로 내의 지연으로 인해, 게이트 제어 펄스의 선행 에지 LE는 펄스 신호 HX의 펄스 지속 시간에 근접한 양만큼 지연될 수 있고, 따라서 노드 SW에서의 고전압 스위칭 이벤트는 펄스 신호 HX의 후행 에지 TE의 에지 검출과 동시에 발생할 수 있다. 후행 에지 TE의 검출과 고전압 스위칭 이벤트의 이러한 동시성은 후행 에지 TE가 검출되지 않도록 하는 방식으로 검출 회로에 결국 부정적인 영향을 미칠 수 있으며, 그에 따라 잠재적으로 HS 트랜지스터 T2를 제어하는 게이트 제어 펄스를 손상시킬 수 있다. 이러한 손상은 LS 트랜지스터 T1의 온 상태와 중첩되는 HS 트랜지스터 T2의 연장된 온 상태를 유도하여 적층형 트랜지스터(T1, T2)를 통해 슛 스루(shoot through) 전류를 야기할 수 있다. 본 기술 분야의 통상의 기술자는 예를 들어, DC 컨버터의 효율 감소, 구동되는 트랜지스터(T1, T2)에 대한 손상의 잠재적 위험, 및 증가된 스트레스로 인한 VIN 전압을 생성하는 전력 공급기에 대한 손상의 잠재적 위험과 같이, 슛 스루 전류와 연관된 악영향을 잘 알고 있다.
도 3a에 도시된 타이밍도는 펄스 신호 HX의 후행 에지(TE)에 대한 잠재적 에지 검출 문제를 나타내지만, 본 기술 분야의 통상의 기술자는 펄스 신호 HX의 후행 또는 선행 에지의 검출에서 상술한 바와 같은 유사한 악영향을 갖는 동일한 문제가 있을 수 있음을 인식할 것이다.
도 3c의 타이밍도에 나타낸 바와 같이, LS 트랜지스터 T1이 오프로 스위칭된 직후 노드 SW가 저전압에서 고전압으로 스위칭될 때 에지 검출 문제가 또한 발생할 수 있다. 이 경우, SW 노드에 커플링된 필터의 일부인 인덕터에 의해 유도된 음의 인덕터 전류는 노드 SW에서의 전압을 고전압을 향해 구동하여 스위칭 이벤트를 야기한다. HS 트랜지스터 T2의 온 상태와 LS 트랜지스터 T1의 온 상태를 분리하는 데드-타임이 HX 신호의 선행 에지 LE의 에지 프로세싱 지연과 대략 같다고 가정하면, HX 신호의 LE 에지의 검출은 스위칭 이벤트와 동시에 발생할 수 있다. 도 3a 및 도 3c에 도시된 타이밍도는 도시된 신호의 상승 및 하강 기울기를 포함하여 신호 레벨 및 타이밍을 스케일링하는 것을 반드시 나타내지 않으면서 에지 검출 이벤트에 대한 스위칭 이벤트 부근의 관점에서 종래 기술의 용량성으로 커플링된 HS 레벨 시프터에서의 가능한 에지 검출 문제를 이해하는 것을 단지 돕기 위한 것임에 유의해야 한다.
타이밍 제어 정보를 나타내는 펄스 신호의 에지 정보만을 수신하도록 주로 제한되기 때문에, 종래 기술의 용량성 커플링된 HS 레벨 시프터의 상술한 잠재적 문제에 기초하여, 본 개시에 따른 실시예는 펄스 신호의 DC 레벨 정보뿐만 아니라 에지 정보를 수신 및 프로세싱할 수 있는 HS 레벨 시프터를 제공한다 다. 이는 손실된 에지에도 불구하고 HS 레벨 시프터가 동작하는 고전압 영역에서의 펄스 신호의 재생성을 허용한다. 스위칭 이벤트가 손실된 에지를 야기하는 방식으로 에지 검출 단계와 동시적인 경우, 본 개시에 따른 HS 레벨 시프터는 DC 레벨 정보에 응답하여 적절한 HS 게이트 제어 신호를 생성할 수 있으므로, DC/DC 컨버터의 적절한 기능을 유지할 수 있다.
도 4는 도 1의 고전압 적층 GaN 트랜지스터의 LS 트랜지스터 T1 및 HS 트랜지스터 T2를 제어하는 데 사용될 수 있는 본 개시의 실시예에 따른 게이트 구동기 회로(410)의 블록도를 나타낸다. 용량성 커플링(220)이 에지 정보를 HS 레벨 시프터(225)에 송신하고 고전압 VIN을 떨어뜨리는 데 사용되는 도 2의 종래 기술의 게이트 구동기 회로(210)와 대조적으로, 본 개시에 따른 게이트 구동기(410)는 병렬 저항-용량성 커플링을 사용하여 에지 및 DC 레벨 정보 모두를 HS 레벨 시프터(425)로 송신하며 고전압 VIN을 떨어뜨린다.
도 4에서 알 수 있는 바와 같이, 게이트 구동기 회로(410)의 입력 단자 IN에 제공되고 제1(정적) 전압 영역(GND, Vdd1)에서 동작하는 공통 입력 논리 블록(215)에 의해 생성되는 타이밍 제어 정보를 나타내는 펄스 신호 HX는 병렬 저항-용량성 커플링(420)을 통해 제2 (플라잉) 전압 영역(SW, Vdd2 + SW)에서 동작하는 HS 레벨 시프터(425)로 송신된다. 본 개시에 따른 게이트 구동기 회로(410)는 HS 제어 회로(420, 425, 455) 및 LS 제어 회로(435)를 통해, 도 2와 관련하여 상술한 종래 기술의 용량성 커플링 구성과 연관된 잠재적 문제점을 제거하면서 저전압 트랜지스터를 배타적으로 사용하여 제공되는 이점을 그에 따라 유지한다. 본 개시에서 사용되는 바와 같이, 본 교시에 따라 예를 들어, 도 4, 도 5a, 도 5c, 도 6a, 도 6b, 도 7 및 도 9a의 병렬 저항-용량성 커플링(420), 도 6a, 도 6b, 도 7 및 도 9a의 병렬 저항-용량성 네트워크(RTOP, CTOP). 도 6a, 도 6b, 도 7 및 9a의 병렬 저항-용량성 네트워크((RBIAS, CBIAS)와 같은 "병렬 저항-용량성" 커플링 또는 네트워크는 하나 이상의 직렬 접속된 커패시터의 네트워크와 병렬 접속된 하나 이상의 직렬 접속된 저항의 네트워크를 포함하는 적어도 하나의 병렬 저항-커패시터 네트워크를 포함한다. 하나 이상의 직렬 접속된 저항의 네트워크와 하나 이상의 직렬 접속된 커패시터의 네트워크는 병렬 접속을 규정하는 적어도 2개의 공통 노드를 통해 서로 커플링될 수 있다.
도 4에 나타낸 바와 같이, HX 입력 신호에 대한 상보적인 신호일 수 있고 동일한 타이밍 제어 정보를 나타낼 수 있는 펄스 신호 LX가 LS 제어 회로(435)에 제공되어 LS 트랜지스터 T1의 온/오프 상태를 제어하기에 적절한 전압에서 게이트 제어 펄스를 생성한다. 본 개시의 일 실시예에 따르면, LS 제어 회로(435)는 HS 제어 회로(420, 425, 455)를 통해 HX 신호에 제공되는 프로세싱 시간 지연과 실질적으로 동일한 LS 제어 회로(435)를 통한 LX 신호의 프로세싱 시간 지연을 제공하기 위해 HS 트랜지스터 T2를 제어하는 데 사용되는 조합 회로(425, 455)와 유사(예를 들어, 동일)할 수 있다. LS 제어 회로(435)의 추가적인 구현 상세 사항은 그에 따라 생략될 수 있다.
도 5a는 입력 펄스 신호인 펄스(Pulse)의 에지 정보 및 DC 레벨 정보를 송신하는 데 사용되는 커패시터 C20과 병렬로 접속된 저항 R20을 포함하는 병렬 저항-용량성 커플링(420)의 본 개시에 따른 예시적인 일 실시예를 나타낸다. 커패시터 C20의 빠른 응답 시간은 펄스 신호 펄스(Pulse)의 정확한 에지 정보를 HS 레벨 시프터(425)에 송신하며, 저항 R20은 펄스 신호의 DC 레벨 정보에 대한 송신 경로를 HS 레벨 시프터(425)에 제공한다. 상술한 바와 같이, 커패시터 C20는 고전압 VIN을 떨어뜨리는 데 사용되고, 그에 따라 HS 레벨 시프터(425)의 저전압 트랜지스터의 안전한 동작을 허용한다. 또한, 저항 R20은 고전압 Vin을 떨어뜨리고, 그에 따라 또한 HS 레벨 시프터(425)의 저전압 트랜지스터의 안전한 동작을 허용한다.
병렬 저항-용량성 커플링(420)은 또한 병렬로 접속된 저항 RTOP 및 커패시터 CTOP을 포함하는 병렬 저항-용량성 네트워크에 의해 보완되며, 플라잉 전원 Vdd2 + SW에 커플링된 제1 공통 노드 및 검출된 펄스가 제공되는 저항 용량성 커플링(420)의 공통 노드에 커플링된 제2 공통 노드를 갖는다.
도 5a에 도시된 본 개시에 따른 병렬 저항-용량성 커플링을 계속 참조하면, 본 기술 분야의 통상의 기술자는 병렬 저항-용량성 커플링(420)과 병렬 저항-용량성 네트워크(RTOP, CTOP) 사이의 커플링이 검출된 펄스의 에지의 생성을 위한 과도(동적) 전압 응답을 확립하는 용량성 전압 분배기(C20, CTOP) 및 검출된 펄스의 DC 레벨의 생성을 위한 정적인 전압 응답을 확립하는 저항성 전압 분배기(R20, RTOP)를 형성한다는 것을 인식할 것이다. 본 개시의 일 실시예에 따르면, CTOP/C20의 커패시턴스 비는 RTOP/R20의 저항 비에 반비례 또는 대략 반비례할 수 있어, 과도 응답과 정적 응답 사이의 매끄러운 천이를 제공하고, 이에 의해 진폭(낮은 전압 레벨과 높은 전압 레벨 사이의 차이)이 감소된 (도 5b에 나타낸 바와 같은) 입력 펄스와 형상이 유사한 검출된 펄스를 생성한다.
본 기술 분야의 통상의 기술자는 병렬 저항-용량성 커플링(420)을 포함하는 도 4의 게이트 구동기(410)의 모놀리식 통합이 커패시터 C20의 내전압에 한계를 설정할 수 있음을 인식할 것이다. 따라서, 도 5c에 나타낸 바와 같이, 통합된 구성에서 더 높은 결합된 내전압을 허용하도록 단일 커패시터(C20)를 복수의 직렬 접속된 커패시터로 대체하는 것이 바람직할 수 있다. 도 5c에 도시된 구성에서, 직렬 접속된 커패시터(C201; C202,..., C20n)의 전체 커패시턴스는 도 5a를 참조하여 상술한 커패시터 C20의 값에 따라 이루어질 수 있다. 또한 직렬 접속된 저항(R201, R202,..., R20n)의 전체 저항은 저항 R20의 값에 따라 이루어질 수 있다. 본 기술 분야의 통상의 기술자는 도 5a 및 도 5b에 도시된 구성에 기초한 다른 병렬 저항-용량성 커플링 구성이 또한 가능하다는 것을 인식할 것이며, 여기서 용량성 커플링은 검출된 펄스의 에지를 재생성하기 위해 과도 전압 응답을 확립하는 데 사용되고 저항성 커플링은 검출된 펄스의 DC 레벨을 재생성하기 위해 정적 전압 응답을 확립하는 데 사용된다. 본원에서 사용되는 바와 같이, 병렬 저항-용량성 커플링(420)의 "등가 커패시턴스"는 직렬 접속된 커패시터(C201, C202,..., C20n)의 전체 커패시턴스를 지칭하며, 도 5a에 도시된 바와 같이, 등가 커패시턴스를 갖는 단일 커패시터 C20으로 나타낼 수 있다.
추가로 도 5c를 참조하면, R20i 및 C20i의 일련의 요소의 수는 다를 수 있지만 기능적으로 작동하는 구성을 제공할 수 있음에 유의해야 한다. 그러나, 일부 실시예에서, 견고성 및 신뢰성 문제에 대해, 직렬 접속된 커패시터 C20i의 "플로팅" 중간 노드는 바람직하지 않을 수 있다. 저항에 접속되지 않은 용량성 노드가 있는 경우, 이러한 용량성 노드에서의 DC 전압은 연관된 커패시터의 매우 작고 매우 가변적인 누설 전류에 의존할 것이다. 이러한 누설 전류는 커패시터 C20i 양단에 미스매칭된 전압 강하에 결국 기여할 수 있으며, 여기서, 예를 들어, 하나의 커패시터는 큰 강하를 가질 수 있고 다른 커패시터는 더 작은 강하를 가질 수 있다. 따라서, 커패시터의 전압 정격은 큰 전압 강하의 관점에서 고려되어야 한다.
계속해서 도 5c를 참조하면, 본 기술 분야의 통상의 기술자는 커패시터 C20이 전압 VIN, 또는 VIN과 실질적으로 동등한 전압을 강하시키므로 커패시턴스 비 CTOP/C20은 충분히 커야 하고, 따라서 저항 비R20/RTOP 또한 모든 동작 조건 하에서 플라잉 전압 영역(SW, Vdd2 + SW) 사이에서 검출된 펄스인 검출된 펄스(Detected Pulse)의 절대 전압을 유지하기에 충분히 커야 한다는 것을 이해할 것이다. 예를 들어, 도 5a를 참조하면, SW 노드가 0 볼트에서 100 볼트로 스위칭하고 Vdd2가 5 볼트와 같으면, 커패시턴스 비 CTOP/C20은 105/5 = 21보다 커야 한다. 이하의 표 1은 커패시턴스 비 CTOP/C20이 21과 같고 SW 노드가 0 볼트에서 100 볼트로 스위칭하고, Vdd2가 5 볼트와 같은 경우, 검출된 펄스 신호, 검출된 펄스(Detected Pulse)의 진폭(전압)을 나타낸다.
입력 펄스 전압 SW 노드 전압 검출된 펄스 전압
0 볼트 0 볼트 4.762 볼트
5 볼트 0 볼트 5 볼트
0 볼트 100 볼트 100 볼트
5 볼트 100 볼트 100.238 볼트
본 개시에 따른 HS 레벨 시프터는 플라잉 전압 영역(SW, Vdd2 + SW) 내에서 동작하면서 저진폭 펄스 신호를 정확하게 프로세싱할 수 있다. 상술한 예를 나타내는 표에 나타낸 바와 같이, 검출된 펄스(Detected Pulse)의 절대 전압은 플라잉 전압 영역(SW 및 Vdd2 + SW) 사이에서 마진(margin) 없이 정확하게 유지된다. 실제로, 일부 전압 헤드룸은 공급 레일로부터 떨어질 필요가 있으며, 이는 SW가 100 볼트에 있을 때 검출된 펄스(Detected Pulse) 전압을 100 볼트보다 높게 가져오기 위해 실제 CTOP/C20 비가 21보다 클 것이라는 것을 의미한다. SW가 0 볼트에 있을 때 검출된 펄스(Detected Pulse) 전압을 5 볼트보다 낮게 하기 위해 추가적인 바이어스 회로가 필요할 수 있으며, 이는 후술할 것이다. 본 개시에 따른 HS 레벨 시프터의 다른 이점은 예시적인 경우에 따르면 0 볼트로부터 100 볼트로 스위칭할 수 있는 플라잉 기준 전압 SW의 높은 슬루(slew) 레이트의 존재 하에서 저진폭 펄스 신호를 정확하게 프로세싱할 수 있는 능력이다.
도 6a는 상술한 병렬 저항-용량성 커플링(420)을 갖는 HS 레벨 시프터(425)의 본 개시에 따른 일 실시예를 나타내며, 여기서 배타적으로 저전압 트랜지스터를 포함하는 플라잉 비교기, COMP는 병렬 저항-용량성 커플링(420) 및 연관된 병렬 저항-용량성 네트워크(RTOP, CTOP)의 조합을 통해 재생성되는 저진폭 펄스 신호를 정확하게 프로세싱하는 데 사용된다. 본원에서 사용되는 "플라잉 비교기"라는 표현은 스위칭 전압(SW, Vdd2 + SW)에 의해 규정된 플라잉 전압 영역과 같은 플라잉 전압 영역에서 동작하는 비교기를 지칭하며, 여기서 SW는 0 볼트에서 100 볼트로 또는 그 반대로 스위칭할 수 있으며, 배타적으로 저항복 전압 트랜지스터를 포함한다. 본 기술 분야의 통상의 기술자는 고전압 반도체 디바이스(T1, T2)의 제어에서 추가적인 정밀도(예를 들어, 타이밍) 및 유연성(예를 들어, 짧은 길이의 펄스를 갖는 넓은 범위의 출력 듀티 사이클)을 허용할 수 있는 이러한 플라잉 비교기에 의해 제공되는 이점을 이해할 것이다. 본 개시에 따른 플라잉 비교기, COMP의 추가적인 구현의 상세 사항은 다음 단락에서 제공된다.
본 개시의 일 실시예에 따르면, 플라잉 비교기 COMP는 도 6a에 도시된 바와 같이, 각각의 병렬 저항-용량성 커플링(420)을 통해 상보적인 입력 펄스(IN_A, IN_B)를 송신함으로써 얻어진 차동 신호를 제공받을 수 있다. 상보적인 입력 펄스(IN_A, IN_B)는 도 4에 도시된 게이트 구동기(410)의 입력 단자 IN에 제공된 입력 신호의 프로세싱을 통해 획득될 수 있으며, 이 경우 입력 신호 HX = (IN_A, IN_B)이다. 대안적으로, 입력 신호 HX는 단일 신호일 수 있고 상보적인 입력 펄스(IN_A, IN_B)의 생성은 별도의 회로(미도시) 내에 제공될 수 있다. 플라잉 비교기 COMP는 HS 레벨 시프터(425)의 저항복 트랜지스터 기반 논리 게이트(428)에 의한 후속 프로세싱을 위해 충분히 큰 진폭 레벨을 갖는 상보적인 출력 신호(OUT_A, OUT_B)를 출력한다.
도 6a에서 알 수 있는 바와 같이, 각각의 입력 펄스(IN_A, IN_B)는 각각의 병렬 저항-용량성 네트워크(RTOP, CTOP)에 커플링된 각각의 병렬 저항-용량성 커플링(420)을 통해 송신된다. 따라서, 이러한 각각의 입력 펄스는 상술한 도 5a, 도 5b 및 도 5c와 관련하여 설명된 동일한 프로세싱을 거친다. 도 6a에서 알 수 있는 바와 같이, 각각의 병렬 저항-용량성 커플링(420)과 각각의 병렬 저항-용량성 네트워크(RTOP, CTOP) 사이의 공통 노드는 플라잉 비교기 CCOMP의 양/음 입력 입력(비반전/반전 입력으로 또한 지칭됨)에 접속된다. 정적 전압 영역(GND, Vdd1)에서 생성되는 입력 펄스(IN_A, IN_B)는 저전압 레벨(예를 들어, 0 볼트)과 고(레일) 전압 레벨(예를 들어, Vdd1) 사이에서 동작할 수 있음에 유의해야 한다. 예시적인 일 실시예에 따르면, Vdd1은 2.5 볼트 내지 5 볼트의 범위에 있을 수 있다. 예시적인 일 실시예에 따르면, Vdd2는 2.5 볼트 내지 5 볼트의 범위에 있을 수 있고 노드 SW에서의 스위칭 전압은 0 볼트와 100 볼트 사이에서 스위칭될 수 있다. 본 기술 분야의 통상의 기술자는 확립된 설계 목표 및 파라미터에 기초하여 상이한 전압을 선택하는 방법을 알 것이기 때문에, 이러한 예시적인 전압은 본 개시의 범위를 제한하는 것으로 간주되어서는 안된다는 것에 유의해야 한다. 예를 들어, 노드 SW에서의 스위칭 전압은 12 볼트보다 큰 임의의 고전압으로 스위칭될 수 있고, 대응하는 병렬 저항-용량성 커플링(420)의 등가 커패시턴스 C20은 필요한 경우 그에 따라 조정될 수 있다.
본 기술 분야의 통상의 기술자는 도 6a의 플라잉 비교기 COMP와 같은 비교기의 입력 스테이지가 차동 입력 신호의 특정 범위의 공통 모드 전압에 걸쳐 동작할 수 있음을 쉽게 안다. 본 기술 분야의 통상의 기술자는 공통 모드 전압이 기준 전압(예를 들어, 노드 SW에서의 전압)에 대한 비교기에 대한 입력 신호의 DC 전압 레벨이라는 것을 쉽게 안다. 따라서, 플라잉 비교기 COMP의 적절한 동작을 위해, 병렬 저항-용량성 커플링(420)과 병렬 저항-용량성 네트워크(RTOP, CTOP) 사이의 공통 노드에 의해 제공되는, 플라잉 비교기 COMP에 대한 차동 입력의 공통 모드 전압이 플라잉 전압 영역의 스위칭 레벨(SW, Vdd2 + SW)에 관계없이 플라잉 비교기 COMP의 수용 가능한 동작 전압 범위 내에 있어야 한다.
후속하여 본 개시의 일 실시예에 따르면, 커패시턴스 비 CTOP/C20 및 저항 비 RTOP/R20은 입력 펄스(IN_A, IN_B)에 기초하여 검출된 펄스를 플라잉 비교기 COMP의 수용 가능한 동작 전압 범위 내에 있는 전압 레벨을 갖는 플라잉 비교기 COMP의 양/음 입력에 제공하도록 구성된다. 비율이 또한 플라잉 비교기에 대한 차동 입력 신호의 진폭에 영향을 미치기 때문에, 본 개시의 일부 예시적인 실시예에 따르면, 이러한 비율은 가능한 한 플라잉 비교기에 대한 차동 입력 신호의 큰 진폭을 제공하면서 플라잉 비교기의 수용 가능한 동작 전압 범위 내에 있는 입력 차동 신호의 공통 모드 전압 레벨을 제공하도록 구성될 수 있다. 본 기술 분야의 통상의 기술자는 플라잉 전압 영역(SW, Vdd2 + SW)의 고전압 레벨, 예를 들어, (100 볼트, 105 볼트)에 기초하여 비율을 선택하는 것은 플라잉 전압 영역의 저전압 레벨(예를 들어, 0 볼트, 5 볼트)에 대한 공통 모드 전압 범위 및 차동 신호 진폭 모두에 대한 조건을 충족시킬 것을 인식할 것이다. CTOP 및 C20의 커패시턴스는 또한 본 교시에 따라 레벨 시프터의 최종 레이아웃에 존재할 수 있는 임의의 기생 커패시턴스의 관점에서 조정될 수 있다. 이 경우에, 상술한 바와 같이, 비율 CTOP/C20 및 RTOP/R20은 기생 커패시턴스의 관점에서 대략 반비례하도록 선택될 수 있다. 이러한 반비례 관계는 정확할 필요는 없으며, 오히려 근사로서 고려된다는 점에 유의해야 한다.
본 기술 분야의 통상의 기술자는 또한 플라잉 비교기 COMP의 수용 가능한 동작 전압 범위 내에 있는 입력 차동 신호의 공통 모드 전압 레벨을 제공하는 것과 같이, 예를 들어 (100 볼트, 105 볼트)의 플라잉 전압 영역(SW, Vdd2 + SW)의 주어진 고전압 레벨에 대한 비율을 선택하는 것을 또한 알 것이며, 이러한 선택된 비율은 또한 예를 들어, (50 볼트, 55 볼트)와 같은 더 낮은 고전압 레벨에 대한 플라잉 비교기의 동작 전압 범위 요건을 충족시킬 것이다. 더 낮은 고전압 레벨이 제공되는 경우에, 플라잉 비교기에 대한 차동 입력 신호의 진폭을 증가시키는 것이 바람직할 수 있지만, 반드시 필요한 것은 아니다. 본 개시의 일 실시예에 따르면, 차동 입력 신호의 이러한 증가된 진폭은 도 6b에 도시된 바와 같이 상보적인 입력 펄스(IN_A, IN_B)의 전압 레벨을 증가시키는 전하 펌프 회로(215a, 215b)를 통해 제공될 수 있다.
프로그램 가능한 충전 펌프 회로(215a, 215b)는 또한 플라잉 전압 영역(SW, Vdd2 + SW)의 고전압 레벨의 상이한 값에 따라 상보적인 입력(IN_A, IN_B)의 전압 레벨을 프로그래밍으로 조정하는 데 사용될 수 있다. 이는 입력 펄스(IN_A, IN_B)의 진폭의 증가에 따라 필요한 더 높은 커패시턴스 비 CTOP/C20으로 인해 플라잉 비교기에 대한 차동 입력 신호의 진폭 감소를 보상함으로써 더 높은 고전압 레벨(예를 들어, 200 내지 300 볼트 그리고 그 이상)에서의 동작을 허용할 수 있으며, 이에 의해 플라잉 비교기 COMP에 의해 검출될 수 있는 레벨에서 차동 입력 신호의 진폭을 효과적으로 제공한다. 도 6b는 공통 입력 논리 블록(215)의 일부로서 전하 펌프 회로(215a, 215b)를 나타내지만, 이러한 예시적인 분할은 본 개시의 범위를 제한하는 것으로 간주되어서는 안되며, 본 기술 분야의 통상의 기술자는 전하 펌프(215a, 215b)는 또한 도 6c에 나타낸 바와 같이 HS 제어 회로(420, 425, 455)의 일부일 수 있음을 알 것이다. 일반적으로, 본 기술 분야의 통상의 기술자는 특정 어플리케이션 및 패키징에 기초하여 본 출원에서 논의된 회로를 분할하는 방법을 알 것이다. 이와 같이, 본 개시의 다양한 도면에 나타낸 분할은 본 개시의 범위를 제한하는 것으로 간주되어서는 안된다.
도 6a에 도시된 본 개시에 따른 HS 레벨 시프터(425)를 추가로 참조하면, 플라잉 비교기 COMP의 입력단의 바이어싱 포인트(예를 들어, 전압)는 플라잉 비교기 COMP의 양/음 입력에 커플링된 병렬 저항-용량성 네트워크(RBIAS, CBIAS)에 의해 제공된다. 커패시터 CBIAS의 빠른 응답 시간은 플라잉 전압 영역(SW, Vdd2 + SW)의 플라잉 이벤트에 응답하여 바이어싱 포인트를 신속한 추적을 허용하며, 저항 RBIAS는 플라잉 전압 영역(SW, Vdd2 + SW)의 안정화된 전압 레벨에 기초하여 바이어싱 포인트를 유지하는 것을 허용한다. 본 기술 분야의 통상의 기술자는 이러한 바이어싱 포인트가 상술한 플라잉 비교기 COMP의 동작 전압 범위 내에 유지되는 플라잉 비교기 COMP의 양/음 입력에서 전압 레벨을 확립한다는 것을 알 것이다.
본 개시에 따른 HS 레벨 시프터(425)의 추가 상세 사항이 도 7에 나타내어져 있다. 특히, 도 7은 본 기술 분야의 통상의 기술자에게 공지된 플라잉 비교기 COMP의 내부 회로 블록을 도시한다. 도 7에서 알 수 있는 바와 같이, 이러한 내부 회로 블록은 입력단 및 출력단을 포함할 수 있다. 입력단은 차동 입력 신호에 부하(예를 들어, 수동, 능동)를 제공하기 위한 트랜지스터(M1, M2, M3) 및 부하 회로를 포함하고, (예를 들어, 트랜지스터 M1, M2를 통해) 차동 입력 신호를 수신하기 위해 비교기 COMP의 양/음 입력 단자(도 7에서 +, -로 표기됨)에 커플링된다. 출력단은 트랜지스터(M4, M6)를 포함하는 출력단 A 및 트랜지스터(M7, M8)를 포함하는 출력단 B로서 나타내어지고, 출력단 A 및 출력단 B는 트랜지스터(M4, M7)를 통해 상보적인 출력 신호(OUT_A, OUT_B)를 출력하기 위해 비교기 COMP의 각각의 출력 단자에 커플링된다. 트랜지스터(M3, M5, M6, M8)와 같은 다른 트랜지스터는, 예를 들어, (예를 들어, 입력단 및 출력단에 대한) 다양한 내부 회로 블록에 전류 바이어스를 제공하기 위해 사용될 수 있다. 비교기의 내부 동작은 본 기술 분야의 통상의 기술자에게 공지되어 있고 본 개시의 범위를 벗어난 것임에 유의해야 한다.
추가로 도 7을 참조하면, 상술한 바와 같이, 본 개시에 따른 플라잉 비교기의 내부 회로 블록에서 사용되는 다양한 트랜지스터(예를 들어, M1 내지 M7)는, 예를 들어, 저전압 Vdd2(예를 들어, 2.5 볼트 내지 5 볼트)를 견딜 수 있는 배타적으로 저전압 트랜지스터이다. 본 기술 분야의 통상의 기술자는 플라잉 비교기 COMP와 같은 아날로그 비교기가, 플라잉 비교기 COMP의 저전압 트랜지스터가 공급 전압에 대하여 고임피던스 노드(예를 들어, 게이트, 드레인, 소스)를 가질 수 있는 조건을 생성하는 전류 바이어싱 회로를 포함한다는 것을 쉽게 알고 있다. 이러한 일부 트랜지스터는 또한 공급 전압과 관련하여 저임피던스를 갖는 노드를 가질 수 있다.
따라서, 도 8a를 참조하면, 저전압 트랜지스터 M81의 고임피던스 노드의 전압 응답보다 짧은 시간(예를 들어, 1 ns)에서 공급 전압이 제1 전압(예를 들어, Vdd2 = 5 볼트)에서 제2 전압(예를 들어, Vdd2 + SW = 105 볼트)으로 플라잉(스위칭)하는 경우, 고임피던스 노드에서의 전압은 (예를 들어, 플라잉 전압에 대한 용량성 커플링을 통해 획득된 빠른 전압 응답 시간을 갖는) 저임피던스 노드에서의 전압보다 늦어질 것이다. 따라서, 두 노드 사이의 전압 지연은 트랜지스터의 내(예를 들어, 항복)전압보다 실질적으로 더 큰 트랜지스터의 두 노드 양단의 전압 강하를 생성하고, 이에 의해 트랜지스터 M81의 신뢰성 문제와 관련된 게이트 항복(TDDB) 또는 핫-캐리어 주입(hot-carrier injection(HCI))을 야기한다. 후속하여 본 개시의 일 실시예에 따르면, 배타적으로 저전압 트랜지스터를 포함하는 클램프는 본 개시의 플라잉 비교기 COMP 내의 디바이스의 이러한 저임피던스 및 고임피던스 노드에 걸쳐 전략적으로 사용되고, 이에 의해 플라잉 전원의 높은 슬루 레이트에도 불구하고 저전압 디바이스의 안전한 동작을 허용한다. 이것이 도 8b에 나타내어져 있다. 이러한 클램프는 최상부 클램프로 지칭되는 최상부 로컬 공급 레일(예를 들어 Vdd2 + SW) 또는 바닥 클램프로 지칭되는 바닥 로컬 공급 레일(예를 들어, SW) 중 어느 하나에 커플링될 수 있다.
도 8b를 참조하면, 저전압 트랜지스터 M82는 본 개시에 따른 클램프로서 기능하여 트랜지스터 M81의 고임피던스 노드와 저임피던스 사이의 전압차가 (트랜지스터의 내전압 내에 유지되면서) 클램핑 트랜지스터 M82를 트리거링하기에 충분히 낮거나 음이 될 때, 저전압 트랜지스터 M81의 고임피던스 노드를 플라잉 전압(Vdd2 + SW)으로 당긴다. 저전압 트랜지스터 M81은 플라잉 전압에 대해 고임피던스 및 저임피던스 노드의 조합을 갖는 플라잉 비교기 COMP 내의 임의의 저전압 트랜지스터일 수 있음에 유의해야 한다. 즉, 본 개시에 따른 클램핑은 도 7에 나타낸 플라잉 비교기의 입력단과 연관된 노드 이외의 노드에 제공될 수 있다. 본 기술 분야의 통상의 기술자는 본 개시에 따른 클램핑 특징을 제공하기 위해 저전압 트랜지스터(예를 들어, M82)를 사용함으로써 예를 들어, 본 기술 분야에 알려진 고전압 정류기와 같은 고전압 디바이스를 필요로 하지 않는 이점을 이해할 것이다. 게이트 커패시턴스 Cg를 갖는 트랜지스터 M81의 저임피던스 노드는 스위칭 전압 SW의 빠른 천이 동안 저임피던스로만 간주될 수 있음에 또한 유의해야 한다. 또한, 트랜지스터 M81의 고임피던스 노드는 그 노드에서의 전압이 감소하여 트랜지스터 M81을 오프(예를 들어, Vgs > Vth)시키는 경우에만 고임피던스로서 간주될 수 있고, 그렇지 않으면, 이러한 노드는 저임피던스 노드(예를 들어, Vgs < Vth)이다.
일부 예시적인 실시예에 따르면, 플라잉 전압 영역(SW, Vdd2 + SW)의 저전압 Vdd2는 본 교시에 따른 HS 레벨 시프터(425)에서 사용되는 저전압 트랜지스터의 전압 내성보다 클 수 있다. 비한정적인 예시적인 경우에 따르면, 저전압 트랜지스터의 전압 내성 능력은 2.5 볼트일 수 있고, 전압 Vdd2는 약 5 볼트일 수 있다. 따라서, 플라잉 비교기 COMP의 저전압 트랜지스터 및 HS 레벨 시프터(425) 내의 다른 회로를 보호하기 위해, 본 기술 분야의 통상의 기술자에게 알려진 캐스코드(cascode) 트랜지스터 구성이 하나 초과의 전압 트랜지스터에 걸쳐 전압 Vdd2를 분배하는 데 사용될 수 있어, 어떤 트랜지스터도 전압 내성보다 높은 임의의 전압을 받지 않는다. 이것이 도 9a에 나타내어져 있으며, 여기서 플라잉 비교기 COMP의 (차동) 입력단은 트랜지스터(M11, M12)를 포함하는 (차동) 캐스코드 스테이지를 포함하고, 이는 플라잉 비교기 COMP의 트랜지스터에 걸쳐 전압 Vdd2를 추가로 분배하여 트랜지스터가 전압 내성보다 높은 전압을 받지 않는다. 도 9a에 나타낸 바와 같이, 캐스코드 스테이지의 트랜지스터를 바이어싱하기 위해 별도의 병렬 저항-용량성 네트워크(RBIAS, CBIAS)가 제공될 수 있다.
본 교시에 따른 플라잉 비교기 COMP 및 HS 레벨 시프터(425) 내의 다른 회로에 사용되는 저전압 트랜지스터의 임의의 두 노드에 걸친 전압의 추가 제한이 플라잉 전압 영역(SW, Vdd2 + SW)에 기초한 미드-레일 플라잉 바이어싱 전압 VMID를 통해 연관된 내부 트랜지스터를 바이어싱함으로써 제공될 수 있다. 미드-레일 플라잉 바이어싱 전압 VMID는 노드 SW에 제공된 플라잉 기준 전압 위의 ½ * Vdd2 전압 레벨에 있도록 구성될 수 있다. 예를 들어, 노드 SW에서의 플라잉 기준 전압이 0 볼트에서 100 볼트로 플라잉하고 Vdd2가 5 볼트와 동일한 경우, 미드-레일 플라잉 바이어싱 전압 VMID는 2.5 볼트에서 102.5 볼트로 플라잉한다. 도 9a에 나타낸 바와 같이, 트랜지스터(M13, M14, M16, M17, M18)은 플라잉 비교기 COMP에 제공되는 미드-레일 플라잉 바이어싱 전압 VMID로 바이어싱된다.
도 9a는 플라잉 전압 영역(SW, Vdd2 + SW)으로부터 플라잉 비교기 COMP를 동작시키는 동안 저전압 트랜지스터의 임의의 두 노드 양단의 전압 강하를 트랜지스터의 관련 전압 내성(예를 들어 2.5 볼트) 내로 제한하는 것과 같이, 플라잉 비교기 COMP의 내부 저전압 트랜지스터의 게이트에 공급되는 미드-레일 플라잉 바이어싱 전압 VMID를 나타내며, 여기서 Vdd2는 상기 내전압보다 크다(예를 들어, Vdd2 = 5 볼트). 도 9a에서 알 수 있는 바와 같이, 플라잉 비교기(COMP)의 출력단을 미드-레일 플라잉 바이어싱 전압 VMID로 바이어싱함으로써, 상보적인 출력 신호(OUT_2A, OUT_2B)가 레벨 SW 및 ½ * Vdd2 내에서 동작하도록 만들어질 수 있다. 유사하게, 도 9b는 (½ * Vdd2)의 전압 내성을 갖는 저전압 트랜지스터 M91 내지 M94를 포함하는 플라잉 전압 영역(SW, Vdd2 + SW)에서 동작하는 논리 게이트(900)를 나타내며, 여기서 미드-레일 플라잉 전압 VMID는 논리 게이트(900)의 출력 단자 OUT에서의 출력 상태 조건에 관계없이 트랜지스터 M91 내지 M94의 임의의 2개의 노드 양단의 전압을 제한하는 것과 같이 트랜지스터 M92, M93을 바이어싱한다.
도 9b의 논리 게이트(900)를 추가로 참조하면, 본 기술 분야의 통상의 기술자는 트랜지스터 M91, M92가 플라잉 전압 영역(SW + 1/2 * Vdd2, SW + Vdd2) 내에서 동작하는 입력 IN1을 갖는 논리 인버터로 간주될 수 있고 트랜지스터 M93, M94가 플라잉 전압 영역(SW, SW + 1/2 * Vdd2) 내에서 동작하는 입력 IN2를 갖는 논리 인버터로서 간주될 수 있음을 알 것이다. 도 9b에서 알 수 있는 바와 같이, 두 입력 IN1, IN2가 낮은 상태에 있을 때, OUT 단자에서의 출력 상태는 Vdd2 + SW의 대응하는 전압 레벨을 갖는 높은 상태에 있고, 두 입력 IN1, IN2가 높은 상태에 있을 때, OUT 단자에서의 출력 상태는 SW의 대응하는 전압 레벨을 갖는 낮은 상태에 있다. 본 기술 분야의 통상의 기술자는 입력 논리 상태 (IN1, IN2) = (하이(High), 로우(Low))의 조합에 대해, OUT 단자에서의 전압 레벨이 SW + 1/2 * Vdd2에 있을 수 있음을 인식할 것이다.
상술한 도 9b의 예시적인 논리 인버터에 기초하여 (SW + 1/2 * Vdd2, SW + Vdd2) 또는 (SW, SW + 1/2 * Vdd2) 플라잉 전압 영역 중 어느 하나에서 동작하는 상이한 기능(AND, NAND, NOR, OR 등)을 갖는 논리 게이트를 설계하는 것은 본 기술 분야의 통상의 기술자의 능력 내에 있으며, 여기서 미드-레일 플라이 전압 VMID는 Vdd2 전압보다 낮은 전압 내성을 갖는 트랜지스터를 바이어싱하는 데 사용된다. 후속하여 도 6a에 도시된 HS 레벨 시프터(425)의 논리 게이트(428)가 (SW + 1/2 * Vdd2, SW + Vdd2) 또는 (SW, SW + 1/2 * Vdd2) 플라잉 전압 영역 중 어느 하나에서 동작하도록 설계될 수 있다. 일부 예시적인 실시예에 따르면, 별도의 레벨 시프터가 논리 레일을 시프팅하는 데 사용될 수 있다. 고정된 전압 시프트(예를 들어, 0-2.5 V 내지 2.5-5 V)를 제공하는 이러한 유형의 레벨 시프터가 본 기술 분야의 통상의 기술자에게 알려져 있다.
플라잉 비교기 COMP는 고임피던스인 상보적인 출력 신호(OUT_A, OUT_B)를 갖는다. 빠른 SW 플라잉 이벤트 동안, 이들 2개의 출력은 일반적으로 함께 온다(즉, 플라잉 전압 영역이 플라잉하는 동안 실질적으로 동일한 값에 도달함). 예를 들어, OUT_A = 논리 0 및 OUT_B = 논리 1인 경우, 하이로 플라잉하는 SW(즉, 0 볼트에서 100 볼트로 스위칭)는 OUT_B 논리 1이 논리 0으로 강하하도록 하고 스위칭 과도 상태 동안 바닥 클램프를 활성화시킬 것이다. 반대로, 로우로 플라잉하는 SW(즉, 100 볼트에서 0 볼트로 스위칭)는 OUT_A 논리 0이 논리 1로 상승하게 하고 스위칭 과도 상태 동안 최상부 클램프를 활성화시킬 것이다. 실질적으로, 도 10a의 타이밍도에 나타낸 바와 같이, SW 플라잉 이벤트 동안 OUT_A - OUT_B = 0이다. 이것은 결국 차 신호를 통해 스위칭 노드 SW에서 스위칭 이벤트를 식별할 수 있게 하고, 따라서 출력 신호 OUT의 논리 게이트(도 6a의 428)에 의해 프로세싱 단계 동안 작용할 수 있게 한다. 즉, 본 교시에 따라 래치 주위의 논리 회로와 함께 플라잉 비교기 COMP의 고임피던스 노드의 클램핑은 스위칭 이벤트 동안 원하지 않는 글리치(glich)를 제거하는 필터형 블록을 생성한다.
후속하여 차 신호 OUT_A - OUT_B의 0이 아닌 값에만 작용하도록 구성되는(따라서 임의의 0의 값을 거부함) 논리를 설계함으로써 스위칭 노드 SW에서의 스위칭 이벤트의 임의의 영향에 면역된 본 개시에 따른 HS 레벨 시프터(425)의 출력 신호 OUT이 제공될 수 있다. 이러한 예시적인 논리 회로가 도 10b에 나타내어져 있으며, 여기서 SR(셋(set)-리셋(reset)) 래치(130)는 차 신호 OUT_A - OUT_B의 0이 아닌 값에만 작용하는 데 사용된다. 본 기술 분야의 통상의 기술자는 SR 래치(130)에 대한 상보적인 입력 레벨을 통해 선택된 2개의 안정된 출력 상태를 포함하여 래치(130)의 동작 및 기능의 원리를 잘 알고 있다. 인버터 게이트(110, 115), NAND 게이트(120, 125) 및 AND 게이트(140)를 포함하는 보조 논리 게이트는 SR 래치(130)를 보완하여 도 10a의 타이밍도에 따라 논리 게이트 회로(428)의 원하는 기능을 제공한다. 도 10b에 도시된 논리 게이트는 전압 Vdd2(예를 들어, 5 볼트)보다 낮은 전압 내성(예를 들어, 1/2 * Vdd2)을 갖는 배타적으로 저전압 트랜지스터를 포함할 수 있음에 유의해야 한다. 따라서, 도 9b를 참조하여 상술한 바와 같이, 이러한 논리 게이트는 (SW, ½ * Vdd2 + SW) 또는(½ * Vdd2 + SW, Vdd2 + SW) 중 하나를 통해 동작할 수 있다.
본 개시의 예시적인 일 실시예에 따르면, 도 10b에 도시된 논리 게이트는 (SW, ½ * Vdd2 + SW)에 걸쳐 동작할 수 있다. 도 10a의 대응하는 타이밍도에서 알 수 있는 바와 같이, OUT 신호의 선행 에지에 대한 논리 게이트의 트립핑 포인트는 차 신호 OUT_A - OUT_B의 0 볼트와 2.5 볼트 사이(예를 들어 1.25 볼트)의 중간-전압에서 발생하고, OUT 신호의 후행 에지에 대한 논리 게이트의 트립핑 포인트는 차 신호 OUT_A - OUT_B의 -2.5 볼트와 0 볼트 사이의 중간-전압(예를 들어, -1.25 볼트)에서 발생한다. 상기 트립핑 포인트에 의해 제공되는 이러한 큰 히스테리시스(+1.25 - (-1.25) = 2.5 볼트)는 본 개시에 따른 논리 게이트 회로(428)의 견고한 설계를 가능하게 한다.
도 10a의 타이밍도는 플라잉 이벤트 동안 회로가 잘못 트리거링하는 것을 방지하기 위해 대략 2.5 볼트 히스테리시스를 갖는 것과 동등한 차 신호 OUT_A-OUT_B에 기초하여 도 10b의 논리 회로(428)의 기능의 단순화된 표현으로 간주될 수 있음에 유의해야 한다. 예를 들어, 도 10a에 나타낸 바와 같이, 차 신호 OUT_A - OUT_B의 -2.5 볼트 내지 +2.5 볼트 상승 에지 천이는 +1.25 볼트에서 논리 회로(428)를 트리거링할 수 있다. 또한, 차 신호 OUT_A - OUT_B의 +2.5 볼트 내지 -2.5 볼트 하강 에지 천이는 -1.25 볼트에서 논리 회로(428)를 트리거링할 수 있다(+1.25 - (-1.25) = 2.5 볼트의 히스테리시스 제공). 한편, 도 10a에서 알 수 있는 바와 같이, 플라잉 이벤트로 인한 임의의 글리치가 차 신호 OUT_A - OUT_B가 0 볼트로 가게 할 수 있으며, 이는 회로(428)에서 사용되는 논리를 트리거링하기에 충분하지 않다. 이것이 어떻게 작동하는지 설명하기 위해, 도 10b를 참조한다. OUT_A 및 OUT_B는 상보적인 신호이다. NAND 게이트(120)는 OUT_A 및 /OUT_B에 접속되므로, NAND 게이트(120)는 로우 논리 레벨을 출력하고 OUT_A가 하이이고 OUT_B가 로우일 때 SR 래치(130) 출력을 하이로 설정한다. NAND 게이트(125)는 /OUT_A 및 OUT_B에 접속되므로, NAND 게이트(125)는 낮은 논리 레벨을 출력하여 OUT_A가 로우이고 OUT_B가 하이일 때 SR 래치(130) 출력을 로우로 재설정한다. 실제로, SR 래치(130)가 상태를 변경하기 위해서는 2개의 천이가 필요하며: 즉, SR 래치(130)의 출력 상태를 변경하기 위해서는 OUT_A 및 OUT_B 모두가 상태를 변경할 필요가 있다. 임의의 플라잉 이벤트는 출력 OUT_A 및 OUT_B 중 하나만 상태를 변화시키게 하므로, 이러한 플라잉 이벤트는 SR 래치(130)가 상태를 변화시키게 하지 않을 수 있다.
본 개시의 비한정적인 실시예에 따르면, HS 레벨 시프터(425)의 출력 신호 OUT은 도 10b에 도시된 바와 같이, 인에이블링 신호 Enable_out에 의해 게이팅될(gated) 수 있다. 본 기술 분야의 통상의 기술자는 논리 게이트 회로(428)가 차동 입력 신호(OUT_A, OUT_B)를 단일 종단 출력 신호 OUT으로 트랜슬레이팅(translate)한다는 것을 알 것이다.
본 개시의 예시적인 일 실시예에 따르면, 도 10b에 도시된 출력 신호 OUT은 버퍼링되어 도 9b에 도시된 입력 IN2에 제공될 수 있다. 출력 신호 OUT은 논리 레벨을 (0, ½ * Vdd2)에서 (½ * Vdd2, Vdd2)로 시프팅시키는 레벨 시프터에 또한 제공될 수 있다. 레벨 시프터의 출력은 그 후 도 9b에 도시된 입력 IN1에 제공될 수 있다.
다시 도 4의 게이트 구동기 회로를 참조하면, 이러한 DC 전압 변환 회로가 효율적이고 신뢰성 있는 방식으로 동작하기 위해서는, 하측 트랜지스터 T1과 상측 트랜지스터 T2가 동시에 온 상태가 아니거나, VIN과 GND 사이에 단락 회로가 존재할 수 있는 것이 바람직하며(슛 스루 전류를 야기함), 이에 의해 전력을 낭비하고 회로 및 트랜지스터 디바이스 T1 및 T2를 손상시킬 수 있다. 레이아웃, 제조 또는 다른 변형에 의해 종종 야기되는, 상술한 바와 같은 하측 제어 경로와 상측 제어 경로 사이의 전파 지연의 차이로 인해, T1에서 온 제어 신호(예를 들어, LS 제어 회로(435)에 의해 출력되는 신호의 에지)는 그 상보적인 오프 신호(예를 들어, HS 제어 회로(420, 425, 455)에 의해 출력된 신호의 에지)가 T2에 도달하기 전에 도달할 수 있으며, 따라서 트랜지스터 T1 및 T1 모두가 온인 동안 중첩 시간을 제공한다. 중첩 시간 동안 양쪽 트랜지스터가 모두 온 상태로 되어 상술한 문제를 야기한다.
후속하여 본 개시의 일 실시예에 따르면, 도 4의 게이트 구동기 회로(410)에는 상술한 바와 같이 데드 타임 제어를 제공하기 위해 데드 타임 제어기가 장착된다. 이러한 데드 타임 제어기는 도 4에 나타낸 공통 입력 논리 블록(215)의 일부일 수 있으며, 저전압 전원 Vdd1과 기준 전위 GND 사이에서 동작할 수 있다. 따라서, 본 개시의 다양한 실시예에 따른 데드 타임 제어기는 그 항복 전압 내에서 동작하는 저전압 트랜지스터를 포함한다.
도 11은 입력 버퍼(1026)와 논리 블록(1027) 사이에 배치된 데드 타임 제어기(1025)를 포함하는 공통 입력 논리 블록(1015)의 보다 상세 사항을 나타낸다. 이러한 공통 입력 논리 블록은 도 4에 나타낸 블록(215)일 수 있다. 도 11에서 알 수 있는 바와 같이, 입력 신호 IN은 데드 타임 조정을 위해 데드 타임 제어기(1025)에 입력 신호, DT_IN의 버퍼링된 버전을 제공하는 입력 버퍼(1026)에 제공된다. 차례로, 데드 타임 제어기(1025)는 제어 신호 CNTL에 기초하여 하측 데드 타임 조정된 신호 DT_LX 및 상측 데드 타임 조정된 신호 DT_HX를 제공하도록 DT_IN 신호의 에지를 조정한다. 그 후, 데드 타임 조정된 신호는 하측 트랜지스터 T1의 타이밍 제어를 제공하는 신호 DT_LX에 대응하는 신호 LX 및 상측 트랜지스터 T2의 타이밍 제어를 제공하는 신호 DT_HX에 대응하는 신호 HX를 생성하는 논리 블록(1027)에 공급된다. 논리 블록(1027)의 다양한 기능뿐만 아니라 데드 타임 제어기(1025)는 논리 블록(1027)에 제공된 제어 신호 CNTL을 통해 제어된다. 본 개시의 예시적인 일 실시예에 따르면, 제어 신호 CNTL의 제어 하에서, 논리 블록(1027)은 데드 타임 제어기(1025)에 의해 생성된 DT_LX 및 DT_HX 신호를 도 10에 도시된 게이트 구동기 회로(1010)의 프로세싱 블록의 다음 단계로/로부터 전달하거나 차단한다. 본 기술 분야의 통상의 기술자는 데드 타임 제어기의 기능적 설명에서의 명료성을 위해 도 4 및 도 11에 나타내지 않은 도 4의 게이트 구동기 회로(410)의 다른 시스템 레벨 동작을 위해 다른 논리 기능 및 대응하는 신호가 필요할 수 있음을 알 것이다.
도 11에서 알 수 있는 바와 같이, 그리고 본 개시의 일부 실시예에 따르면, 데드 타임 제어 회로(1025)는 단일 종단 입력 신호, DT_IN에 기초하여 원하는 데드 타임을 갖는 차동 출력을 생성한다. 도 11에 도시된 예시적인 일 실시예에 따르면, 데드 타임 제어기(1025)는 서로 독립적으로 타이밍 조정된 신호 DT_HX 및 DT_LX를 생성할 수 있는 고정 또는 프로그램 가능한 타이밍 제어 회로를 사용할 수 있다.
상술한 바와 같이, VIN은 예를 들어, 10 내지 100 V 그리고 그 이상의 큰 전압일 수 있고 트랜지스터 T1 및 T2를 손상시키지 않기 위해 각각의 GaN FET(T1, T2)의 온 저항 R온은 낮으며, 예를 들어, 1 Ω 미만이므로, 도 12a에 나타낸 바와 같이, 트랜지스터 T1 및 T2 모두가 높은 레벨의 제어 신호 HS_out 및 LS_out에서 온으로 된다고 가정했을 때 이러한 트랜지스터가 동시에 온(도통)되지 않거나 또는 등가적으로 HS_out 및 LS_out 신호가 동시에 하이가 되지 않는 것이 바람직하다. 트랜지스터 T1과 T2 모두를 동시에 온으로 하면, 트랜지스터에서 매우 큰 슛-스루 전류로 이어진다. 이것은 도 4에 나타낸 회로의 효율을 극적으로 감소시키는 바람직하지 않은 효과를 가질 수 있으며, 잠재적으로 T1 및 T2를 손상시킨다. 상술한 바와 같이, LS_out 및 HS_out 신호의 타이밍(예를 들어, 상대 에지 위치)의 신중한 제어는 이러한 바람직하지 않은 효과를 방지할 수 있다. 클래스 D 오디오 증폭기와 같이 상술한 다른 어플리케이션에 있어서, 트랜지스터 T1 및 T2 모두를 온 또는 오프로 하는 것은 오디오 증폭기의 주요 특징인 신호 왜곡을 야기할 수 있다.
도 12a는 상측 제어 신호, HS_out과 하측 제어 신호, LS_out 사이의 타이밍 관계를 나타낸다. 상술한 바와 같이, 이러한 타이밍은 본 개시에 따른 데드 타임 제어 회로에 의해 조정될 수 있다. 도 12a에서 알 수 있는 바와 같이, 신호 HS_out은 상측 트랜지스터 T2의 온 상태에 대응하는 시간 간격 T2온 동안 하이이고, 상측 트랜지스터 T2의 오프 상태에 대응하는 시간 간격 T2오프 동안 로우이다. 유사하게, 신호 LS_out은 하측 트랜지스터 T1의 온 상태에 대응하는 시간 간격 T1온 동안 하이이고, 하측 트랜지스터 T1의 오프 상태에 대응하는 시간 간격 T1오프 동안 로우이다.
도 12a의 타이밍 관계를 추가로 참조하면, 시간 간격 T2온 및 T1온이 0이 아닌 시간 간격 tDLH 및 tDHL에 의해 분리됨을 알 수 있다. 이러한 0이 아닌 시간 간격은 각각 상측 및 하측 트랜지스터 T2 및 T1의 타이밍 제어 사이의 양의 데드 타임을 규정한다. 즉, 양쪽 트랜지스터 T1 및 T2가 동일한 턴 온 시간 및 동일한 턴 오프 시간을 갖는다고 가정하면, 이들의 온 상태는 도 12에 도시된 관련 제어 신호의 타이밍도와 유사하게 중첩되지 않을 것이다. 본 개시에 따른 데드 타임 제어기는 양과 음의(후술함) 데드 타임을 생성할 수 있으며, 여기서 시간 간격 tDLH 및 tDHL은 반드시 같은 값일 필요는 없다는 것에 유의해야 한다.
도 12b는 양의 데드 타임 동안(즉, tDLH 및 tDHL 모두가 양임), 상측 제어 신호, HS_out과 하측 제어 신호, LS_out 사이의 타이밍 관계를 나타낸다. 본 개시의 관례에 따르면, 양의 데드 타임은 양의 시간 간격 tDLH 및/또는 양의 시간 간격 tDHL에 의해 규정되며, 이러한 시간 간격은 제어 신호의 턴-온 천이(예를 들어, 시간 t2, t4)와 대안적인 제어 신호의 턴-오프 천이(예를 들어, 시간 t1 및 t3)의 타이밍 위치에서의 차이로서 측정된다. 따라서, tDHL은 하측 제어 신호 LS_out의 상승 전이(시간 t4)와 상측 제어 신호 HS_out의 하강 천이(시간 t3) 사이의 시간 간격이므로, tDHL = (t4 - t3)이다. 유사하게, tDLH는 상측 제어 신호 HS_out의 상승 천이(시간 t2)와 하측 제어 신호 LS_out의 하강 천이(시간 t1) 사이의 시간 간격이며, 따라서 tDLH = (t2 - t1)이다.
상술한 관례를 사용하여, 도 12b의 타이밍도는 상측 및 하측 경로 모두에 대해 양의 데드 타임을 나타내는 반면, 도 12c의 타이밍도는 양쪽 경로 모두에 대해 음의 데드 타임을 나타낸다. 상술한 바와 같이, LS_out에서의 양의 데드 타임(LS_out 상승 천이는 HS_out 강하 천이 후에 옴) 및 HS_out(HS_out 상승 천이는 LS_out 강하 천이 후에 옴)은 고전압 트랜지스터 T1 및 T2를 동작시키기 위한 바람직한 조건일 수 있다. 예를 들어, 상측 및 하측 경로가 이들 사이에 고정된 지연 스큐(skew)를 갖거나, 트랜지스터 T1 및 T2가 다른 특성을 갖는 일부 경우에, LS_out 및 HS_out 신호 중 하나 또는 둘 모두에서 음의 데드 타임을 제공하는 것이 바람직할 수 있다. 따라서, 본 개시에 따른 데드 타임 제어기는 양 및 음의 데드 타임 모두를 가능하게 한다. 주요 용법은 통상적으로 양의 데드 타임을 갖기 때문에, 달리 언급되지 않는 한, 아래의 설명은 양의 데드 타임에 대한 것으로 이해되어야 한다.
본 개시의 데드 타임 제어기의 기본 동작을 명확하게 하기 위해, 하측 및 상측 경로는 동일한 전파 지연을 갖는 것으로 가정되며, 이는 도 11(및 도 4)에 도시된 DT_HX 및 DT_LX 신호 사이의 데드 타임이 도 10에 도시된 HS_out과 LS_out 신호 사이의 데드 타임과 동일하다는 것을 의미한다. 상측 경로와 하측 경로 사이의 동일하지 않은 전파 지연의 경우, 본 개시의 데드 타임 제어 회로의 조정 기능은 전파 지연에서의 차이를 추가로 보상하기 위해 사용될 수 있다.
상술한 바와 같이, (예를 들어, 저역 통과 필터에 의한) 필터링 후에 획득된 도 4의 전체 회로의 DC 출력 공통 출력 노드 SW에서의 듀티 사이클에 비례하므로, 상측 데드 타임 조정된 신호 DT_HX의 듀티 사이클은 본질적으로 입력 신호 IN(따라서 DT_IN)의 듀티 사이클과 동등하다. 상측 신호 DT_HX가 입력 신호 IN과 동일한 듀티 사이클을 갖도록 하기 위해, 도 13에서 아래에 규정되는 바와 같이 시간 간격 tDHSR 및 tDHSF는 본질적으로 동등하다. 다시, 원하는 DC 출력 전압, 그리고 그에 따라 공통 출력 노드 SW에서의 대응하는 원하는 듀티 사이클을 유지하면서 회로의 기본 설명을 단순화하기 위해, 데드 타임 조정은 하측 회로에 국한될 것이며, 상측 회로는 원하는 듀티 사이클을 따르도록 설정될 것이다. 즉, 게이트 구동기 회로(410)의 데드 타임 제어기(1025)의 제어 하에, 상측 트랜지스터 T2는 게이트 구동 회로(410)에 대한 입력 신호 IN에 의해 나타내어지는 공통 출력 노드 SW에서의 신호의 평균 온/오프 비를 나타내는 펄스 폭 변조기의 출력의 온 시간과 동일한 시간 구간(후술하는 도 12a의 T2온)에 대해 온이 된다.
도 13은 본 개시의 일 실시예에 따른 데드 타임 제어기 신호의 상대 타이밍을 나타낸다. 이 신호는 데드 타임 제어기에 대한 입력 신호, DT_IN, 상측 출력 신호, DT_HX, 및 하측 출력 신호 DT_LX를 포함한다. 상술한 바와 같이, 적절한 출력 DC 전압을 보장하기 위해, HS 트랜지스터 T2의 온 구간에 의해 설정된 듀티 사이클은 DT_IN의 듀티 사이클과 동등해야 한다. 도 13에 도시된 데드 타임 제어기의 타이밍도는 입력 신호, IN, 및 그에 따른 데드 타임 제어기에 대한 입력 신호, DT_IN의 듀티 사이클에 의해 규정되는 원하는 DC 출력 전압을 제공하면서 양쪽 트랜지스터가 동시에 온 상태가 아닌 것을 보장한다.
도 13에 도시된 타이밍도에 나타낸 바와 같이, DT_LX의 상승 에지는 DT_HX의 하강 에지에 대해 길이 tDHL의 시간 간격만큼 지연되며, DT_LX의 하강 에지는 DT_HX의 상승 에지에 대해 길이 tDLH의 시간 간격만큼 선행된다. 이는 HS 제어 신호의 온 상태와 LS 제어 신호의 온 상태 사이에 중첩이 존재하지 않는 원하는 동작을 보장한다. 도 13의 관련 타이밍도에 의해 도시된 예시적인 실시예에서의 이러한 원하는 동작은 상측 제어 신호의 양쪽 천이에서 양의 데드 타임(tDHL, tDLH)을 제공한다. 상술한 바와 같이, 음의 데드 타임을 생성하고자 하는 경우가 있을 수 있으며, 이 경우 본 기술 분야의 통상의 기술자는 상승 및 하강 에지가 도 13을 참조하여 본원에 설명된 양의 데드 타임 제어에 대해 설명된 것과 반대 방향으로 조정될 것임을 인식할 것이다.
본 개시의 일부 실시예에 따른 데드 타임 제어기의 전체 기능을 설명하였지만, 이하 예시적인 실시예가 상세히 설명된다. 도 13에 나타낸 타이밍도에 기초하여, 본 기술 분야의 통상의 기술자는 데드 타임 조정된 신호 DT_HX가 예를 들어, DT_IN 신호의 양의 펄스의 선행(상승) 및 후행(하강) 에지를 독립적으로 지연시킴으로써 획득될 수 있고, 데드 타임 조정된 신호 DT_LX가 예를 들어, DT_IN 신호의 양의 펄스의 선행 및 후행 에지를 독립적으로 지연시킨 후, 획득된 지연 신호를 반전시킴으로써 획득될 수 있음을 인식할 것이다. 마찬가지로, 데드 타임 조정된 신호 DT_HX 및 DT_LX를 획득하기 위해 DT_IN 신호의 음의 펄스의 선행(하강) 및 후행(상승) 에지에 대해 동일한 지연 동작이 수행될 수 있다.
도 14a 및 도 14b는 DT_IN 신호에 기초하여 데드 타임 조정된 신호 DT_HX 및 DT_LX를 생성하는 데 사용될 수 있는 본 개시의 실시예에 따른 기본 에지 지연 회로(1410)를 나타낸다. 도 14a는 기본 에지 지연 회로(1410)에 의해 프로세싱된 양의 펄스, POS_IN을 나타내고, 도 14b는 기본 에지 지연 회로(1410)에 의해 프로세싱된 음의 펄스, NEG_IN을 나타낸다. 도 14a에서 알 수 있는 바와 같이, 회로(1410)는 양의 펄스, POS_IN을 취하고 양의 펄스, POS_INTE를 출력하며, 이는 후행 에지의 지연된 타이밍 및 선행 에지의 실질적으로 동일한 타이밍을 갖는 양의 펄스 POS_IN에 대응한다. 마찬가지로, 도 14b에서 알 수 있는 바와 같이, 회로(1410)는 음의 펄스, NEG_IN을 취하고, 음의 펄스, NEG_INLE를 출력하며, 이는 선행 에지의 지연된 타이밍 및 후행 에지의 실질적으로 동일한 타이밍을 갖는 음의 펄스 NEG_IN에 대응한다.
기본 에지 지연 회로(1410)는 회로에 대한 펄스 입력의 극성(양 또는 음)을 유지하면서 회로에 대한 양의 펄스 입력의 후행 에지 지연과 회로에 대한 음의 펄스 입력의 선행 에지 지연을 달성한다. 후속하여 복수의 이러한 회로를 캐스케이딩(직렬 접속)하면, 입력 펄스와 동일한 극성 및 입력 펄스의 동일한 선행 및/또는 후행 에지의 지연을 갖는 출력 펄스로 이어진다. 기본 에지 지연 회로(1410)는 온 및 오프 상태를 갖는 분기(shunting) 스위치로서 동작하는 트랜지스터 M00을 포함한다. 트랜지스터 M00의 게이트에 제공된 입력 펄스 신호의 하강 에지는 트랜지스터 M00을 오프시키고, 입력 펄스 신호의 상승 에지는 트랜지스터를 온시킨다.
도 14a에 나타낸 바와 같이 양의 펄스 신호, POS_IN을 고려하면, 선행(상승) 에지 이전 시간에, 신호가 로우 레벨에 있기 때문에, 트랜지스터 M00은 오프되고 따라서 커패시터 CO은 완전히 충전되어 노드 A에서 전압을 유지하고, 인버터 H01의 입력, 인버터의 위의 트리거 포인트, 및 그에 따라 인버터 H01의 출력은 로우 레벨에 있다(즉, 입력 펄스 신호, POS_IN에 따름). 양의 펄스 신호, POS_IN의 선행 에지가 도달하면 트랜지스터 MOO이 온으로 되고 커패시터 CO을 단락시키고 인버터 HO1의 출력을 하이 상태로 천이시킨다(다시 입력 펄스 신호, POS_IN에 따름). 입력 펄스 신호, POS_IN의 후행 에지가 도달하면, 트랜지스터 MOO은 오프되고 전류원 I0으로부터 전류를 커패시터 CO으로 전환하고, 이에 의해 노드 A에서 커패시터를 충전시킨다. 커패시터 CO의 전압이 도 14a의 타이밍도에서 tTE의 시간 지연으로 나타낸 바와 같이 인버터 HO1의 트립 포인트에 도달하면, 인버터 HO1는 그의 출력 상태(전압)를 스위칭하고, 이에 의해 시간 지연, tTE에 의해 펄스 POS_IN의 후행 에지의 천이를 야기한다. 본 기술 분야의 통상의 기술자는 시간 지연 tTE가 전류 I0에 대한 커패시터 C0의 비 및 인버터 H01의 트립 포인트에 의해 결정된다는 것을 명확하게 이해할 것이다. 따라서, 도 14a에 나타낸 바와 같이, 출력 펄스, POS_INTE는 입력 펄스, POS_IN의 극성을 유지하고, 그 후 에지에서 유도된 시간 지연 tTE만큼 입력 펄스, POS_IN에 대해 길어진다.
도 14b에서 알 수 있는 바와 같이, 음의 펄스 신호, NEG_IN의 선행(하강) 에지는 트랜지스터 M00을 오프시키고 전류원 I0으로부터 전류를 커패시터 CO으로 전환함으로써 노드 A에서 커패시터를 충전시킨다. 도 14b의 타이밍도에서 tLE의 시간 지연으로 나타낸 바와 같이 인버터 H01의 트립 포인트에 커패시터 C0의 전압이 일단 도달하면, 인버터 H01은 그 출력 상태(전압)를 스위칭함으로써, 시간 지연 tLE만큼 펄스 NEG_IN의 선행 에지를 천이시킨다. 본 기술 분야의 통상의 기술자는 시간 지연 tLE가 전류 I0에 대한 커패시터 C0의 비 및 인버터 H01의 트립 포인트에 의해 결정된다는 것을 명확하게 이해할 것이다. 일단 펄스 NEG_IN의 후행(상승) 에지가 도달하면, 트랜지스터 M00이 온되고, 이에 의해 커패시터 C0을 단락시키고 전류원 I0으로부터 전류를 싱킹(sinking)한다. 이는 도 14b의 타이밍도에 나타낸 바와 같이 임의의 추가 지연 없이 나머지 회로가 후행 에지를 통과하게 한다. 따라서, 도 14b에 나타낸 바와 같이, 출력 펄스, NEG_INLE는 입력 펄스, NEG_IN의 극성을 유지하고, 그 선행 에지에서 유도된 시간 지연 tLE만큼 입력 펄스, NEG_IN에 대해 단축된다.
기본 에지 지연 회로(1410)를 추가로 참조하면, 전류원 I0의 트랜지스터 및 트랜지스터 M00의 동작 조건(예를 들어, 임계 전압 및 온도 감도)은 적절한 타이밍 제어를 보장하기 위해 인버터 H01의 트랜지스터를 추적해야 한다는 것이 지적된다. 본 기술 분야의 통상의 기술자는 본 교시에 따른 기본 에지 지연 회로(1410)가 트랜지스터, 인버터 및 커패시터를 포함하는 고속 회로 요소만을 포함하고, 성능(예를 들어, 속도)에 부정적인 영향을 미칠 수 있는 임의의 직렬 저항이 없다는 것을 이해할 것이다. 기술 분야에 알려진 데드 타임 제어기는 연산 증폭기 또는 비교기에 의존하는데, 이들은 느리고 추가 지연을 유발하며 인버터에 비해 낮은 슬루 레이트(또한 긴 천이 시간으로도 알려짐)를 나타낸다. 타이밍 조정된 신호 DT_HX 및 DT_LX를 생성하기 위해(예를 들어, 도 13에 따라) 기본 에지 지연 회로(1410)를 사용함으로써, 그 양쪽 모두가 후술하는 바와 같이 중요한 특징인 선행 및 후행 에지에서 정확한 지연으로 이어지는 높은 슬루 레이트 천이가 제공될 수 있다.
도 15a 및 도 15b는 기본 에지 지연 회로(1410)의 입력 및/또는 출력에 대한 하나 이상의 인버터의 커플링이 기본 에지 지연 회로(1410)에 추가적인 유연성을 제공할 수 있고, 음의 입력 펄스 신호에 대한 선행 에지 지연, 양의 입력 펄스 신호에 대한 후행 에지 지연, 및 입력 및 출력 펄스의 동일 극성에 대해 동작을 제한하지 않음을 나타낸다.
예를 들어, 도 15a의 결합된 회로에 나타낸 바와 같이, 양의 입력 펄스 신호, POS_IN의 선행 에지 지연은 기본 에지 지연 회로(1410)의 입력에 커플링된 인버터 H02를 통해 입력 신호의 양의 극성을 반전시킴으로써 획득될 수 있다. 도 15a에 나타낸 바와 같이, 인버터 H02는 양의 입력 펄스 신호, POS_IN의 반전 버전인 음의 펄스 신호, /POS_IN을 이로부터 생성함으로써 입력 신호, POS_IN의 양의 극성을 반전시킨다. 따라서, 기본 에지 지연 회로(1410)는 (도 14b의 타이밍도에 기초하는) 도 15a의 타이밍도에 나타낸 바와 같이, 양의 입력 펄스 신호, POS_IN의 선행 에지에 대응하는 반전된 신호, /POS_IN의 선행 에지를 지연시킨다. 원하는 경우, 기본 에지 지연 회로(1410)의 출력에 커플링된 인버터 H03은 양의 입력 펄스 신호, POS_IN의 극성을 복원하는 데 사용될 수 있다. 따라서, 인버터 H02는 기본 지연 회로(1410)에 대한 양의 입력 펄스 신호의 선행 에지 지연을 허용하고, 인버터 H03은 결합된 회로의 입력 및 출력에서 동일한 양의 펄스 극성을 허용한다.
마찬가지로, 도 15b에서 알 수 있는 바와 같이, 대응하는 타이밍도, 도 15a에 나타낸 것과 동일한 결합 회로가 음의 입력 펄스 신호, NEG_IN의 후행 에지 지연을 제공하기 위해 사용될 수 있다. 인버터 H03은 단지 입력 펄스 신호의 극성을 복원하기 위해 사용되며, 일부 어플리케이션에서는 필요하지 않을 수 있음에 유의해야 한다.
상술한 바에 기초하여, 양의 펄스 신호 또는 음의 펄스 신호 중 어느 하나의 후행 에지 또는 선행 에지 중 임의의 하나가 입력 및/또는 출력에 커플링된 하나 이상의 인버터와 기본 에지 지연 회로(1410)의 결합에 의해 조정될 수 있음이 본 기술 분야의 통상의 기술자에게 더욱 명확해진다.
상술한 바와 같이, 기본 에지 지연 회로(1410)는 입력 펄스 신호의 극성을 보존하고, 동일한 입력 펄스 극성에 대해 동일한 에지가 기본 에지 지연 회로(1410)에 의해 지연되므로, 복수의 이러한 회로(1410)를 캐스케이딩(직렬 접속)하는 것은 동일한 에지 지연을 합성하는 것으로 귀결된다. 그러나, 캐스케이딩된 기본 에지 지연 회로(1410) 중 하나의 앞에 인버터를 삽입함으로써, 신호의 극성이 반전되고, 따라서 신호의 다른 에지가 지연된다. 이것은 도 16a 및 도 16b의 예시적인 데드 타임 제어 회로(1600A, 1600B)에 나타내어져 있으며, 여기서 각각의 타이밍 조정된 신호, DT_HX 및 DT_LX는 다수의 캐스케이딩된 기본 에지 지연 회로(1410)를 포함하는 개별 프로세싱 경로에 따라 독립적으로 생성된다.
추가로 도 16a를 참조하면, 타이밍 조정된 신호 DT_HX의 프로세싱 경로는 2개의 직렬 접속된 기본 에지 지연 회로(1410a, 1410b)를 포함한다. DT_IN 신호의 양의 펄스의 후행 에지는 도 14a를 참조하여 상술한 설명에 따라 회로(1410a)에 의해 조정(지연)될 수 있다. 인버터 H12는 회로(1410a)의 출력을 반전시키고, 따라서 회로(1410b)에 대한 신호의 극성을 반전시킨다. 결국, 회로(1410b)는 도 14b 및 도 15a를 참조하여 상술한 설명에 따라 DT_IN 신호의 양의 펄스의 선행 에지를 조정(지연)한다. 인버터 H32는 DT_IN 신호의 양의 펄스의 극성을 복원하는 데 사용될 수 있다.
계속해서 도 16a를 참조하면, 타이밍 조정된 신호 DT_LX의 프로세싱 경로는 2개의 직렬 접속된 기본 에지 지연 회로(1410c, 141Od)를 포함한다. DT_IN 신호의 양의 펄스의 후행 에지는 도 14a를 참조하여 상술한 설명에 따라 회로(1410c)에 의해 조정(지연)될 수 있다. 다음 회로(141Od)에 대한 신호가 반전되지 않기 때문에, 회로(141Od)는 DT_IN 신호의 양의 펄스의 동일한 후행 에지에 다른 지연을 적용할 수 있다. 이것은 프로세싱된 출력 신호(DT_LX)의 후행 에지 지연의 양을 단일 기본 에지 지연 회로의 능력을 넘어서는 양으로 확장할 수 있다. 필요한 경우, 인버터 H22는 회로(1410a)의 출력을 반전시키기 위해 사용될 수 있고, 따라서 출력 신호, DT_LX의 원하는 극성을 제공할 수 있다. 본 기술 분야의 통상의 기술자는 도 16a에 나타낸 동일한 회로가 DT_HX 및 DT_LX의 출력 파형에서 동일한 결과를 갖는 DT_IN 신호(방형파)의 양의 펄스(상승 선행 에지와 후속하는 하강 후행 에지) 및 음의 펄스(하강 선행 에지와 후속하는 상승 후행 에지) 중 임의의 것의 관점에서 설명될 수 있음을 명확하게 이해할 것이다.
도 16b는 하나 이상의 기본 에지 지연 회로(1410)와 하나 이상의 인버터의 캐스케이딩된 결합에 기초하여 본 개시의 실시예에 따른 데드 타임 제어 회로의 일반적인 구현(1600B)을 나타낸다. 도 16b에서 알 수 있는 바와 같이, 타이밍 조정된 신호 DT_HX의 프로세싱 경로는 DT_IN 신호의 양의 펄스의 후행 에지를 조정하기 위한 하나 이상의 직렬 접속된 기본 에지 지연 회로(1410a1,..., 1410am) 및 임의 선택적인 인버터 H0a가 존재할 때 DT_IN 신호의 양의 펄스의 선행 에지를 조정하는 데 사용될 수 있는 하나 이상의 직렬 접속된 기본 에지 지연 회로(141Ob1,..., 141Obn)를 포함한다. 다른 임의 선택적인 인버터 HOb를 사용하여 출력 신호, DT_HX의 극성을 복원하거나 그 극성을 원하는 극성으로 스위칭할 수 있다. 마찬가지로, 타이밍 조정된 신호 DT_LX의 프로세싱 경로는 DT_IN 신호의 양의 펄스의 후행 에지를 조정하기 위한 하나 이상의 직렬 접속된 기본 에지 지연 회로(1410cl,..., 1410ap) 및 임의 선택적인 인버터 H0c가 존재할 때 DT_IN 신호의 양의 펄스의 선행 에지를 조정하는 데 사용할 수 있는 하나 이상의 직렬 접속된 기본 에지 지연 회로(1410d1,..., 141Odq)를 포함한다. 다른 임의 선택적인 인버터 HOd를 사용하여 출력 신호, DT_LX의 극성을 복원하거나 그 극성을 원하는 극성으로 스위칭할 수 있다. 또한, 도 16b에 나타낸 바와 같이, 임의 선택적인 인버터 Ha1, Hc1이 2개의 프로세싱 경로 각각의 입력에서 사용되어 2개의 프로세싱 경로의 각각의 입력을 추가로 반전시킬 수 있고, 따라서 2개의 프로세싱 경로(예를 들어, 음의 펄스에 대한 프로세스)를 통한 입력 신호의 선행 및 후행 에지의 프로세싱의 순서를 확립할 수 있다.
도 17a는 기본 에지 지연 회로에 대한 입력을 선택적으로 반전시키기 위해 유연성이 추가된 기본 에지 지연 회로(1410)에 기초한 본 개시의 실시예에 따른 구성 가능한 에지 지연 회로(171OA)를 나타낸다. 도 17a에서 알 수 있는 바와 같이, 구성 가능한 에지 지연 회로(171OA)에 대한 입력 펄스, PULSE_IN, 및 인버터, H02에 의해 반전되는 입력 펄스의 반전 버전, /PULSE_IN은 선택적으로 스위치, SW01을 통해 기본 에지 지연 회로(1410)의 입력에 라우팅된다. 이것은 결국 도 14a, 도 14b, 도 15a 및 도 15b를 참조하여 상술한 임의의 구성의 동작에 따라 구성 가능한 에지 지연 회로(171OA)의 동작을 허용한다. 즉, 구성 가능한 에지 지연 회로(1710)는 임의의 양 또는 음의 극성 펄스의 선행 또는 후행 에지를 선택적으로 지연시킬 수 있다.
도 17b는 도 17a를 참조하여 상술한 구성(171OA)에 기초하여, 구성 가능한 에지 지연 회로(1710B)의 출력 펄스, PULSE_OUT을 선택적으로 반전시키기 위해 도 17a의 구성(1710A)에 대해 추가된 유연성을 갖는 구성 가능한 에지 지연 회로(1710B)의 대안적인 실시예를 나타낸다. 도 17b에서 알 수 있는 바와 같이, 출력 펄스, PULSE_OUT은 기본 에지 지연 회로(1410)에 대한 출력 펄스 및 인버터, H02에 의해 반전된 이러한 출력 펄스의 반전 버전 중 하나로부터 스위치(예를 들어, 단극, 더블-스로우(double-throw), SW02를 통해 선택된다. 인버터 H03은 도 15a 및 도 15b를 참조하여 상술한 인버터 H03 당 동작을 제공하기 위해 선택적으로 사용될 수 있다. 본 기술 분야의 통상의 기술자는 구성 171OA, 171OB에 제공된 바와 같이 에지 프로세싱 경로에서의 인버터 H02, H03의 추가뿐만 아니라 도 15a, 도 15b, 도 16a 및 도 16b를 참조하여 상술한 것이 에지의 약간 추가된 지연을 도입할 수 있지만, 2개의 병렬 프로세싱 경로(예를 들어, HS 및 LS 경로)의 상대 타이밍에는 영향을 미치지 않는다는 것을 명확하게 이해할 것이다.
도 18a는 구성 가능한 에지 지연 회로(171 OA) 및/또는(171OB)에 기초하여 본 개시의 일 실시예에 따른 예시적인 데드 타임 제어 회로(1800A)를 나타내며, 여기서 데드 타임 조정된 신호 DT_HX 및 DT_LX 각각에 대한 에지 타이밍 프로세싱은 도면에서 2개의 직렬 접속된(캐스케이딩된) 회로(1710A) 또는 (1710B), 표기된 (1710A/B)에 기초한다. 도 14a 내지 도 17b를 참조하여 상술한 설명에 기초하여, 본 기술 분야의 통상의 기술자는 데드 타임 제어기(1800A)에 의해 제공되는 에지의 타이밍 조정에서의 유연성을 이해할 것이다. 특히, 2개의 직렬 접속된 구성 가능한 에지 지연 회로(1710A/B) 각각의 구성을 (예를 들어, 스위치 SW01 및 SW02를 통해) 제어함으로써, 입력 신호, DT_IN의 선행 및 후행 에지 중 임의의 것이 조정될 수 있고, 입력 신호의 극성에 대한 출력 조정된 신호(DT_HX, DT_LX)의 임의의 극성이 획득될 수 있다. 예를 들어, DT_HX 및 DT_LX 신호 각각의 프로세싱 경로에서 스위치(SW01, SW02)의 적절한 설정에 의해, 도 16a의 구성(1600A)이 달성될 수 있다. 스위치의 다른 설정은 필요에 따라 다른 구성을 허용할 수 있다. 또한, 도 18b에 나타낸 바와 같이 복수의 구성 가능한 에지 지연 회로(1710A/B)를 캐스케이딩함으로써, 단일의 구성 가능한 에지 지연 회로(1710A/B)의 능력을 넘어서서 하강 및 상승 에지 중 어느 하나 또는 둘 모두의 추가 지연이 제공될 수 있다. 특히, 도 16b를 참조하여 상술한 구성(1600B)의 변형에 기초한 임의의 구성이 제공될 수 있다.
본 기술 분야의 통상의 기술자는 구성 가능한 에지 지연 회로(171OA) 및 (171OB)에 의해 제공되는 신호 극성뿐만 아니라 에지 타이밍의 제어에 있어서의 유연성을 명확하게 이해할 것이다. 본 개시의 일 실시예에 따르면, 이러한 구성 가능한 에지 지연 회로는 도 18c에 나타낸 에지 타이밍 제어기(1800C)의 빌딩 블록으로서 사용될 수 있으며, 이는 방형파 신호의 에지의 정밀한 제어가 요구되는 임의의 어플리케이션에 사용될 수 있다. 이러한 에지 타이밍 제어기의 동작 및 구성은 상술한 설명에 기초하여 본 기술 분야의 통상의 기술자에게 명백해야 한다. 에지 타이밍 제어기(1800C)는 단일 입력 신호, PULSE_IN에 기초하여 에지 및 극성 조정된 출력 신호, PULSE_OUT1,..., PULSE_OUTn을 생성할 수 있다. 상술한 바와 같이, 각각의 출력 신호, PULSE_OUT1,..., PULSE_OUTn의 하강 및 상승 에지 중 하나 또는 둘 모두뿐만 아니라 입력 신호, PULSE_IN에 대한 각각의 극성이 독립적으로 조정될 수 있다.
본 교시에 따른 임의의 데드 타임 제어 회로는 예를 들어, 도 12a에 나타낸 바와 같이 HS 및 LS 출력이 반전된 극성을 가져서, HS 및 LS 디바이스 T1, T2가 의도적으로 동시에 온되지 않도록 보장해야 한다는 것이 적시된다. 또한, 각각의 전류원(예를 들어, 도 14a, 도 14b의 I0)의 크기를 조정함으로써 4개의 에지(HS 상승, HS 하강, LS 상승 및 LS 하강) 모두가 지연될 수 있으며, 각각의 전류원은 임의의 값을 가질 수 있다(즉, 임의의 전류원이 별개의 크기를 가질 수 있음). 이것은 상이한 타이밍 신호가 서로에 대해 조정될 수 있게 하고, 특히 이들 사이의 상대 타이밍을 증가 또는 감소시키도록 조정될 수 있게 보장하는 것을 허용한다.
예를 들어, HS 상승 에지는 LS 하강 에지에 대해 지연되어 전력을 낭비하고 다른 디바이스에 손상을 줄 수 있는 소위 슛 스루 전류를 야기하는 타이밍 중첩이 발생하지 않도록 보장할 수 있다. 전체 시스템의 최종단에서의 타이밍은 회로 보드 지연 또는 심지어 보드 간 커넥터와 같은 데드 타임 제어 회로를 넘어서는 요인에 의해 영향을 받을 수 있으므로, 다른 시스템 지연을 보상하기 위해 HS 신호가 데드 타임 제어기의 출력에서 LS 신호와 중첩되게 할 필요가 있을 수 있다. 모든 4개의 에지의 타이밍을 조정할 수 있고 쌍을 이루는 에지의 양 또는 음의 중첩 중 어느 하나를 생성하는 것은 본 발명의 고유한 능력이다.
다시 도 14a 및 도 14b에 나타낸 기본 에지 지연 회로(1410)를 참조하여, 본 개시의 예시적인 일 실시예에 따르면, 온-칩 또는 오프-칩 구성 요소 중 어느 하나로 전류원 I0의 값(크기)을 설정함으로써 에지의 타이밍 조정(예를 들어, 지연)이 달성될 수 있다. 예를 들어, 전류 미러링된 전류원(전류 DAC)은 전류원(I0)을 조정하기 위한 프로그램 가능한 방식일 수 있다. 이러한 예에서, 잠재적으로 퓨즈를 포함하는 디지털 프로그래밍은 전류 DAC를 프로그래밍하기 위해 사용될 수 있다. 이 접근법의 이점은 데드 타임 제어 회로와 함께 동일한 칩에서 완전히 찾을 수 있는 구성 요소를 기반으로 프로그래밍 가능한 타이밍 조정을 제공한다는 것이다. 전류원의 값의 설정은 상술한 도 11에 나타낸 바와 같이, 제어 신호, CNTL을 통해 제공될 수 있다.
본 개시의 일 실시예에 따르면, 기본 에지 지연 회로(1410)의 전류원 I0의 크기는 저항(예를 들어, 후술하는 도 19의 저항 R)과 같은 오프-칩 구성 요소를 조정함으로써 또한 변경될 수 있다. 이러한 경우, 저항값은 주어진 어플리케이션에 대해 선택될 수 있으며 회로 보드 조립 중에 변경될 수 있다. 이 접근법의 이점은 온-칩 프로그래밍의 필요성을 회피하는 것이며, 이는 통상적으로 매우 저렴하고 정확한 해결책이다.
본 개시의 추가적인 실시예에 따르면, 타이밍 조정은 또한 도 14a 및 도 14b의 고정된 커패시터로 나타낸 바와 같이, 디지털 튜닝 가능한 커패시터를 갖고 다시 프로그램 가능성을 갖는 온-칩 해결책을 제공하는 기본 에지 지연 회로(1410)의 온-칩 커패시터 COO을 대체함으로써 달성될 수 있다. 대안적으로, 커패시터 COO은 상술한 전류원 저항기에 대해서와 마찬가지로 오프-칩일 수 있으며 회로 보드 레벨에서 조정될 수 있다. 예시적인 디지털 튜닝 가능한 커패시터가 상술한 참고 문헌 미국 특허 제9,024,700 B2호에 설명되어 있으며, 그 개시 내용이 전체로 본원에 참조로 통합된다.
본 개시의 추가 실시예에 따르면, 상술한 데드 타임 제어기(1400A, 1400B, 1600A, 1600B) 또는 에지 타이밍 제어기(1800C)의 타이밍 조정은 복수의 캐스케이딩된 기본 에지 지연 회로(1410) 및/또는 구성 가능한 에지 지연 회로(171OA, 1710B)에 기초하여 에지의 증분 조정에 의해 제공될 수 있으며, 여기서 각각의 이러한 회로는 동일하거나 상이한 타이밍 조정을 수행할 수 있다. 예를 들어, 각각의 지연 회로(1410, 171OA, 1710B)에 의해 제공되는 타이밍 조정의 가중 스킴에 따라 대략적이고 미세한 조정이 제공될 수 있으며, 여기서 개별 타이밍 조정은 상술한 임의의 방법에 의해 제공될 수 있다(예를 들어, 저항, 커패시터, 전류원).
본 기술 분야의 통상의 기술자는 이하를 포함하여 본 교시에 따라 에지 지연 회로에 의해 제공되는 수많은 이점을 명확하게 이해할 것이다:
효율: 비교기 또는 op 앰프가 아니라 인버터의 사용으로 인한 매우 급격한 상승 및 하강 시간으로, 온 및 오프 타이밍이 매우 정확하게 조정될 수 있다. 추가적으로, 슛 스루 전류의 정확한 제거가 또한 효율을 향상시킨다;
낮은 왜곡: 최종 출력, 예를 들어 클래스 D 증폭기에서의 정확한 타이밍 제어는 입력 신호에 의해 의도된 바와 같이 출력 구동 신호의 정확하고 왜곡되지 않은 재현을 보장한다;
고속: 다시 op 앰프 및 비교기의 제거로 인한 고속 에지는 고속 제어를 가능하게 하며, 이는 결국 매우 짧은 출력 펄스를 가능하게 한다. 이는 매우 짧은 펄스뿐만 아니라 고속 펄싱된 입력을 가능하게 할 수 있다;
유연성: 모든 타이밍 에지가 조정될 수 있어, HS 및 LS 신호의 양 및 음의 중첩을 생성한다. 이들 에지는 온-칩 프로그램 가능성 또는 오프-칩 구성 요소 배치로 조정할 수 있다. 다양한 어플리케이션이 이들 프로그래밍 및 조정 옵션으로부터 이익을 얻을 것이고, 단일 칩이 복수의 상이한 어플리케이션에 대해 사용(즉, 프로그래밍)될 수 있어, 재고 및 구매 비용을 절약할 수 있다;
신뢰성: 정확한 타이밍 제어 및 슛-스루 전류의 감소로, 출력 디바이스는 더 낮은 손상 위험으로 동작할 것이다. 또한, 증가된 효율은 동작 온도를 낮추고, 이에 의해 신뢰성을 향상시킨다; 그리고
낮은 비용: 오프-칩 구성 요소 옵션을 갖는 유연성, 신뢰성, 효율성 및 단일 칩 구현은 모두 더 낮은 비용에 기여한다.
본 기술 분야의 통상의 기술자에게 알려진 바와 같이, 그리고 상술한 바와 같이, 도 14a 내지 도 18c를 참조하여 상술한 임의의 실시예에서 사용된 인버터와 같은 인버터와 연관된 트립 포인트, 인버터 트립 포인트는 인버터를 제조하는 데 사용되는 프로세스(P)뿐만 아니라 인버터에 인가되는 전압(V)(예를 들어, 바이어싱, 전원) 및 인버터의 동작 온도(T)에 따라 변경될 수 있다. 따라서, 인버터의 이러한 "PVT" 특성은 도 14a 내지 도 18c에 나타낸 에지 지연 회로의 동작에 영향을 줄 수 있다. 후속하여 본 개시의 일 실시예에 따르면, 전류원 I0은 인버터(예를 들어, H01, H02, H03)의 트립 포인트에 비례하는 출력 전류를 갖는다. 이러한 인버터는 동일한 바이어스/공급 전압(예를 들어, Vdd1)을 보고 서로의 매우 근접한 물리적 근접성으로 배치되고 그에 따라 동일한 로컬 온도를 거치기 때문에, 이러한 인버터의 동일한 제조 프로세스가 주어지면 대응 트립 포인트는 PVT의 기능과 동일하게 유지되는 것으로 가정할 수 있다.
도 19는 전류원 I0으로서 사용될 수 있고 인버터 회로(H01 내지 H03)의 트립 포인트의 드리프트를 야기하는 PVT에 대하여 보상되는 본 교시에 따른 에지 지연 회로에 전류를 제공할 수 있는 본 개시의 추가 실시예에 따른 전류원 회로(1900)를 나타낸다.
도 19에서, 전류원(I0)이 인버터 트립 포인트에 비례하고, 상술한 바와 같이 가변 트립 포인트가 시간 지연에 미치는 영향이 전류원 I0에서 비례적으로 조정된 전류량에 의해 상쇄되도록 보장하는 예시적인 회로가 나타내어져 있다. 도 19에 나타내어진 예시적인 회로는 회로(1900)에 대한 외부 저항일 수 있는 저항 R 및 트랜지스터 M09를 통해 흐르는 전류를 미러링하는 (트랜지스터 M09와 접속된 기준 전류 레그 시리즈 및 하나의 출력 미러링된 레그 I0을 포함하는) 전류 미러 회로(1710a)를 사용함으로써 이를 달성한다. 본 기술 분야의 통상의 기술자는 이러한 전류가 저항, R에 의해 분배된 M04 및 M05에 의해 형성된 인버터의 Vtrip과 동등하다는 것을 알 것이다. 인버터(M04, M05)는 본 교시에 따른 예시적인 에지 지연 회로에서 사용되는 인버터(H01 내지 H03)를 나타내고, 그 트립 포인트는 이러한 인버터의 트립 포인트와 유사하게 변한다(추적한다).
보다 구체적으로, 트랜지스터 M04 및 M05에 의해 형성되고 트랜지스터의 공통 게이트 노드에 트랜지스터의 공통 드레인 노드를 접속하는 도 19에 나타낸 바이어싱된 인버터는 (인버터가 트립 포인트 전압에서 또는 이에 근접하게 바이어싱될 때), 그 트립 포인트에서 동작한다는 것이 통상적으로 알려져 있으며, 후자의 트립 포인트는 상술한 바와 같이 PVT에 비례한다. 이 전압은 외부 저항 R의 전압으로부터 구동되는 전압을 취하는 연산 증폭기 OP1에 대한 기준 전압으로서의 역할을 한다. 이 피드백으로 인해, 연산 증폭기 OP 1은 저항 R에 전압을 가하여 인버터(M4, M5) 트립 포인트 전압을 추적하고, 이에 의해 저항을 통해 전류를 가하여 PVT를 추적한다. 도 19에 도시된 알려진 전류 미러(1710a)는 전류 I0가 저항 R을 통한 전류와 매칭되도록 하고, 이에 의해 전류 I0이 PVT를 추적하게 한다.
본 기술 분야의 통상의 기술자는 본 개시의 다양한 교시가 복수의 반도체 재료 및 디바이스 구조에 적용될 수 있다는 것을 쉽게 이해한다. 간략화를 위해, 예시적인 목적으로 본원 제시된 실시예 및 예는 본 개시의 다양한 실시예에 따라 게이트 구동기 회로(예를 들어, HS 레벨 시프터)에 의해 제어되는 고전압 디바이스로서 GaN FET 및 게이트 구동기 회로(예를 들어, HS 레벨 시프터)에 사용되는 저전압 제어 디바이스에 대해 SOI MOSFET만을 포함한다. 본 기술 분야의 통상의 기술자는 본 개시의 다양한 실시예에 따른 교시를 사용하여 다른 유형의 저전압 트랜지스터(예를 들어, 논(non) SOI MOSFET)를 사용하고 다른 유형의 고전압 트랜지스터(예를 들어, 논 GaN FET)와 인터페이싱하기 위해 레벨 시프터 및 제어를 도출할 수 있다.
본 개시의 이전 섹션에서 언급된 바와 같이, 다양하게 제시된 실시예에 따른 레벨 시프터(예를 들어, HS 레벨 시프터(425))뿐만 아니라 게이트 구동기 회로(410)는 다양한 기술에 기초한 집적 회로, 특히 CMOS 또는 SOI CMOS에서 전체적으로 또는 부분적으로 제조될 수 있다. 다시, 상술한 바와 같이, 벌크 Si 또는 SOI이든 CMOS 기술은 높은 레벨의 집적도, 제조 용이성 및 관련 저비용을 갖는다. 또한, 상술한 바와 같이, 저전압(예를 들어 표준 CMOS) 트랜지스터는 GaN 트랜지스터의 낮은 FOM으로부터 이익을 얻는 방식으로 GaN 회로(예를 들어, 고전압 GaN FET 트랜지스터를 포함)를 구동할 수 있는 속도 및 성능을 가질 수 있다.
그러나, 전류 레벨 시프터(예를 들어, HS 레벨 시프터(425))의 트랜지스터는 트랜지스터 양단의(예를 들어, 드레인과 소스 양단의) 높은 전압을 견딜 수 없지만, 상술한 바와 같은 전체 회로(예를 들어, 레벨 시프터)는 고전압으로(예를 들어, 노드 SW에서의 전압으로) 플로팅되고, 그에 따라 전체 회로는 GND와 절연되어 VIN으로부터 GND로의 고전압 강하를 견딘다.
도 20a, 도 20b 및 도 20c는 위에 열거된 3개의 주요 CMOS 반도체 기술, 구체적으로 SOS, SOI 및 벌크 Si의 단면을 각각 도시한다. 본 기술 분야의 통상의 기술자는 이러한 각각의 단면이 단일 P 및 단일 N형 트랜지스터를 나타내고, 트랜지스터의 매우 기본적인 피처, 예를 들어, 그 소스, S; 그 드레인, D; 및 그 게이트 G만이 나타내어져 있음을 쉽게 인식한다.
2개의 트랜지스터 유형의 도 20a, 도 20b 및 도 20c에서의 단면 도시는 트랜지스터 회로의 임의의 어레이를 나타내는 것으로 본 기술 분야의 통상의 기술자에 의해 이해될 수 있다. 나타낸 각각의 CMOS 버전에서, P 및 N형 모두의 트랜지스터는 본 개시의 레벨 시프터(예를 들어, HS 레벨 시프터(425))에서 사용되는 저전압 트랜지스터이며, 예를 들어, 이들은 낮은 소스-드레인 전압, 예를 들어, 5 볼트 이하만을 처리할 수 있다.
도 20a는 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)를 각각 포함하는 2개의 저전압 트랜지스터 소자(2110a, P형) 및 (2120a, N형)을 포함하는 예시적인 실리콘 온 사파이어(SOS) 구조를 나타내며, P+ 및 N+ 드레인 및 소스 영역은 사파이어(Al2O3) 기판(2125) 위에 제조된 얇은 Si 층(2115) 내에 형성된다. 도 11a의 저전압 트랜지스터(2110a) 및 (2110b)는 (임의의 2개의 S, D, G 단자 간에) 말하자면 5 V까지의 저전압만을 견딜 수 있으며, 도 20a에 도시된 SOS 구조의 전체 트랜지스터 회로는 GND에 대해 0에서 VIN 볼트로 플로팅할 수 있다. 본 개시의 일 실시예에 따르면, 후측(Backside)으로 표기된 도 20a에 도시된 SOS 구조의 후측은 0V(GND)와 같은 DC 전압에 접속될 수 있거나 접속되지 않은 상태(플로팅)로 남을 수 있다. 본 교시에 따른 레벨 시프터(예를 들어, HS 레벨 시프터(425))의 경우에, 레벨 시프터 회로(예를 들어, 상측)에 대한 기준 전압은 Vss 레벨(예를 들어, 공통 노드 SW에 묶여 있음)에 있고 이는 0 V(예를 들어, LS GaN FET T1이 온일 때), 또는 VIN의 전압 레벨까지(예를 들어, HS GaN FET T2가 온일 때)이다, 따라서, 본 기술 분야의 통상의 기술자는 도 20a에 나타내어진 저전압 트랜지스터 (2110a) 및 (2110b)가 (예를 들어, 대응하는 소스와 드레인 양단의) 이들 양단에 가해진 임의의 고전압을 처리할 필요 없이 GND에 대해 고전압(예를 들어, 도 4에 도시된 바와 같이 VIN + Vdd2와 같은 VIN 이상의) 고전압에서 동작할 수 있음을 인식할 수 있다. 대신에, 사파이어 기판은 전체 두께에 걸쳐 높은 전압 강하(예를 들어, VIN + Vdd2)를 갖는다. 통상적인 실시예에서, 사파이어 기판(2125)은 수십 내지 수백 마이크로미터의 두께일 수 있으므로, 이러한 고전압에 의해 생성된 전기장은 사파이어의 공지된 유전 강도 훨씬 아래에 있다.
도 20b는 각각 게이트 단자(G), 드레인 단자(D) 및 소스를 포함하는 2개의 저전압 트랜지스터 디바이스(2110b, P형) 및 (2120b, N형)를 포함하는 예시적인 실리콘 온 인슐레이터(SOI) 트랜지스터 구조를 나타내며, P형 및 N형 트랜지스터의 P+ 및 N+ 소스 및 드레인 영역을 포함하는 얇은 Si 층(2115)은 매립 이산화규소층(2130) 상에 형성되고, 이후 Si 기판(2140) 상에 형성된다. 도 20a의 SOS 구조의 경우에서와 같이, 도 20b에 도시된 구조의 저전압 트랜지스터 (2110b) 및 (2120b)는 (S, D, G 단자 중 임의의 2개 사이에서) 말하자면 5 V까지만 견딜 수 있으며, 전체 트랜지스터 구조는 GND에 대하여 0에서 VIN 볼트로 플로팅할 수 있다. 본 개시의 일 실시예에 따르면, 후측(Backside)으로 표기된 도 20b에 도시된 SOI 구조의 후측은 0 V(GND)와 같은 DC 전압에 접속될 수 있거나 접속되지 않은 채로(플로팅) 남을 수 있다. 본 교시에 따른 레벨 시프터(예를 들어, HS 레벨 시프터(425))의 경우에, 레벨 시프터 회로(예를 들어, 상측)에 대한 기준 전압은 Vss 전압 레벨에 있으며, 이는 0 V(예를 들어 LS GaN FET T1이 온인 경우) VIN의 전압 레벨까지(예를 들어, HS GaN FET T2가 온인 경우) 중 어느 하나이다. 따라서 본 기술 분야의 통상의 기술자가 인식할 수 있는 바와 같이, 도 20b에 나타낸 저전압 트랜지스터 (2110b) 및 (2120b)는 이들 양단(즉, 임의의 2개의 구성 단자 S, D, G 양단)에 고전압을 가하지 않고 GND에 대해 고전압(예를 들어, 도 4에 도시된 바와 같이 VIN + Vdd2와 같이 VIN 이상)에서 동작할 수 있다. 대신, 매립 이산화규소층은 그 두께에 걸쳐 고전압 강하를 갖는다. 이러한 매립 이산화규소층은 도 20a에 나타낸 SOS 실시예에서의 사파이어 기판보다 명확하게 훨씬 더 얇다.
통상적인 SOI 실시예에서, Si 층(2115) 및 매립 이산화규소층(2130)은 통상적으로 두께가 0.1 내지 1.0 마이크로미터일 수 있고 Si 층(2115) 아래의 Si 기판(2140) 및 매립 이산화규소층(2130)은 통상적으로 수십 내지 수백 마이크로미터 두께일 수 있다. 따라서, 매립 이산화규소층(2130) 내부의 전기장은 (통상적으로 사파이어 기판은 이산화규소층보다 훨씬 두껍기 때문에 훨씬 높은 VIN 전압을 견딜 수 있기 때문에) 통상적으로 도 20a에 도시된 사파이어 기판의 경우에서보다 높을 수 있다. 적절하게 설계된 실시예에서, 매립 이산화규소층(2130)은 Si 기판(2140)의 GND 평면에 인가되는 VIN 전압에 영향을 줄 수 있는 임의의 잡음 스파이크에 전압 VIN과 연관된 최대 전기장을 견디기에 충분히 두껍다. 큰 전기장을 견딜 수 있는 것이 얇은 이산화규소층에 대한 유일한 문제는 아니라는 점에 유의해야 한다. 얇은 이산화규소층과 함께 바닥 Si 층은 NMOS 및 PMOS 트랜지스터 모두에 대한 백-게이트를 생성할 수 있다. NMOS와 PMOS 트랜지스터가 100 V와 같은 고전압으로 플라잉하면, 게이트 산화물을 통해 PMOS의 채널을 최상부 게이트가 온시키는 방법과 유사하게 PMOS 디바이스의 백-게이트가 온될 것이다. 이 경우 NMOS는 영향을 받지 않지만 이 경우 PMOS가 차단될 수 없다. 이 백 게이트의 임계 전압은 게이트 산화물의 두께에 대한 매립 실리콘 다이오드 층의 두께의 대략적인 비에 의해 최상부 게이트 임계 전압보다 통상적으로 더 높다. 이러한 백 게이트 효과에 대한 일부 대응책은 예를 들어, 그 개시 내용이 전체로 참조로 본원에 통합되는 상술한 참조 문헌의 미국 특허 출원 14/964,412호 및 15/488,367호에 설명되는 도 20b의 SOI 트랜지스터 구조에서 S-컨택트의 도입일 수 있다.
도 20c는 각각 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)를 포함하는 2개의 저전압 트랜지스터 디바이스 (2110c, P형) 및 (2120c, N형)을 포함하는 예시적인 벌크 Si 트랜지스터 구조를 나타낸다. 본 기술 분야의 통상의 기술자는 이러한 구조가 전체 두께에 걸쳐 적어도 반도체성이라는 것을 쉽게 안다. Si는 이산화규소 또는 사파이어와 같은 절연체에 비해 우수한 도전체이기 때문에, 접지된 Si 기판에 절연을 제공하기에 충분히 높은 스탠드-오프 전압을 갖는 벌크 Si 구조의 대응하는 역-바이어싱된 다이오드 양단에 고전압 VIN이 강하되어야 한다. 도 20c에 도시된 예시적인 구조에서, 고전압 VIN은 바닥 N-웰(N-WELL-1 및 N-WELL-2) 및 P-형 기판에 의해 형성된 다이오드 양단에서 강하된다. 이것은 VIN이 양이고 N-WELL1 및 N-WELL2가 연관된 단자(2112)를 통해 0(GND) 내지 VIN으로 스윙하는 노드 SW에 접속되는 통상적인 경우에 대해 도 20c에 나타내어져 있다. 본 기술 분야의 통상의 기술자는 VIN이 음인 경우에 있어서 큰 음의 전압 강하(VIN < 0 V)를 처리하기 위해 (예를 들어, GND에 접속된) 그 후측 상에 접지된 벌크 p-Si 기판을 허용하기 위해 도 20c에 나타낸 구조의 극성이 반전될 있음(예를 들어, p-Si 기판의 n-Si 기판으로의 반전을 포함하여, 모든 P 구조물을 N 구조물로 또는 그 반대로)을 쉽게 안다. VIN이 음인 경우에, 노드 SW는 n-Si 기판 내에 제공된 P-WELLS에 접속될 수 있다(도 20c에 나타내지 않은 접속). 본 기술 분야의 통상의 기술자는 이러한 웰이 VIN 이상의(예를 들어, 도 4에 도시된 바와 같이 VIN + Vdd2) 고전압 취급 능력을 제공할 수 있는 한 다른 웰 구조가 Si 구조에 사용될 수 있음을 쉽게 안다. 다시, 도 20c에 도시된 구조의 저전압 트랜지스터는 예를 들어, 5 V까지만 견딜 수 있으며, N-웰은 GND와 대하여 0에서 VIN 볼트로 플로팅될 수 있다. 도 20c에 도시된 다양한 구조 및 웰은 웰 사이의 횡방향 격리를 제공하기에 충분히 커야 하는 2개의 N-웰 사이의 수평 간격을 포함하여 스케일대로가 아님에 유의해야 한다.
이산화규소 또는 사파이어와 같은 절연체와는 달리, 벌크 Si 구조의 다이오드는 한 방향으로만 전류를 차단할 수 있으므로, 상술한 바와 같이, 본 개시의 다양한 실시예에 따른 레벨 시프터(예를 들어, HS 레벨 시프터(425))에 사용되는 도 20c에 도시된 예시적인 트랜지스터 구조는 VIN > 0 V(= GND)인 경우, 또는 대안적인 웰 구조(예를 들어, 역 극성 구조)를 사용하여, VIN < 0 V인 경우에 작동할 수 있다. 도 20a 및 도 20b에 도시된 절연체-기반 트랜지스터 구조는 VIN의 양 및 음의 값을 모두 처리할 수 있고, 따라서 VIN이 양 및 음의 값 중 하나 또는 둘 모두를 취하는 본 개시의 다양한 실시예에 따른 레벨 시프터에 사용될 수 있다. 하지만, 벌크 Si 구조는 더 저렴할 수 있으므로, 절연체-기반 해결책은 우수한 성능 또는 유연성을 가질 수 있지만 벌크 Si 해결책은 비용을 절감할 수 있다는 점에 유의할 가치가 있다.
도 21은 제2 전압 이하의 전압을 견딜 수 있는 저전압 디바이스로, 제1 전압보다 높은 전압을 견딜 수 있는 고전압 디바이스를 제어하기 위한 방법의 다양한 단계를 나타내는 프로세스 차트(2100)이며, 본 개시의 실시예에 따라, 제1 전압은 제2 전압보다 실질적으로 더 높다. 프로세스 차트(2100)에서 알 수 있는 바와 같이, 본 방법은: 단계(2110)에서, 제2 전압 이하의 전압을 견디도록 구성된 복수의 저전압 디바이스를 제공하는 단계; (단계 2120에서) 제1 스위칭 전압(SW)과 제2 스위칭 전압(Vdd2 + SW) 사이에서 복수의 저전압 디바이스를 동작시키는 단계로서, 제1 스위칭 전압은 기준 전압(GND)과 제1 전압 사이에서 스위칭하고 제2 스위칭 전압은 제1 스위칭 전압과 제2 전압의 합에 실질적으로 대응하는 단계; 단계 (2130)에서, 입력 신호에 기초하여 2개의 상보 펄스 신호를 생성하는 단계로서, 2개의 상보적인 펄스 신호는 제1 입력 타이밍 제어 펄스 신호 및 상기 제1 입력 타이밍 제어 펄스 신호의 반전 버전인 제2 입력 타이밍 제어 펄스 신호를 포함하는 단계; 단계 (2140)에서, 제1 및 제2 입력 타이밍 제어 펄스 신호를 각각의 제1 및 제2 병렬 저항-용량성 커플링을 통해 복수의 저전압 디바이스에 커플링하는 단계; 단계 (2150)에서, 커플링에 기초하여, 제1 및 제2 입력 타이밍 제어 펄스 신호의 에지 정보 및 DC 레벨 정보를 저전압 디바이스로 송신하는 단계; 단계 (2160)에서 동작 및 송신에 기초하여, 복수의 저전압 디바이스를 통해, 제1 스위칭 전압보다 높은 전압에서 출력 타이밍 제어 신호를 생성하는 단계; 및 마지막 단계 (2170)에서, 생성에 기초하여 고전압 디바이스를 제어하는 단계를 포함한다.
이러한 반도체의 설명으로, 저(항복) 전압 트랜지스터만을 사용하여 고전압 반도체 디바이스를 바이어싱 및 구동하기 위한 혁신적인 디바이스가 개시되었다. 고전압 스위칭 이벤트로 인한 타이밍 정보의 손실과 관련된 종래 기술의 단점은 하나의 (정적) 전압 영역으로부터 플라이 전압 영역으로의 고전압 반도체 디바이스에 대한 타이밍 제어 정보를 나타내는 펄스 신호의 에지 정보 및 DC 레벨 정보를 전달할 수 있는 병렬 저항-용량성 커플링을 포함하는 방식에 의해 해결되었다. 본 교시에 따라 래치 주위의 논리 회로와 함께 저전압 트랜지스터를 통해 제공되는 클램핑을 갖는 혁신적인 플라잉 비교기는 스위칭 이벤트 동안 원하지 않는 글리치를 제거하는 필터형 블록을 생성한다.
다양한 실시예의 새로운 장치 및 시스템을 포함할 수 있는 어플리케이션은 자동차, 배터리 시스템, 태양 발전 시스템, 고전압 오디오 시스템, 고속 컴퓨터, 통신 및 신호 프로세싱 회로, 모뎀, 단일 또는 다중-프로세서 모듈, 단일 또는 다중 매립형 프로세서, 데이터 스위치 및 멀티레이어, 멀티-칩 모듈을 포함하는 어플리케이션-특정 모듈에 사용되는 전자 회로를 포함한다. 이러한 장치 및 시스템은 텔레비전, 셀룰러 전화기, 개인용 컴퓨터(예를 들어, 랩톱 컴퓨터, 데스크톱 컴퓨터, 핸드헬드 컴퓨터, 태블릿 컴퓨터 등), 워크스테이션, 라디오, 비디오 플레이어, 오디오 플레이어(예를 들어, mp3 플레이어), 차량, 의료 디바이스(예를 들어, 심장 모니터, 혈압 모니터 등) 등과 같은 다양한 전자 시스템 내에 하위-구성 요소로서 추가로 포함될 수 있다. 일부 실시예는 다수의 방법을 포함할 수 있다.
본 명세서에서 사용되는 용어 "MOSFET"은 절연 게이트를 가지며 금속 또는 금속형, 절연체 및 반도체 구조를 포함하는 임의의 전계 효과 트랜지스터(FET)를 의미한다. "금속" 또는 "금속형"이라는 용어는 (알루미늄, 구리 또는 다른 금속, 또는 고도로 도핑된 폴리실리콘, 그래핀 또는 다른 전기 도전체와 같은) 적어도 하나의 전기 도전성 재료를 포함하고, "절연체"는 (실리콘 산화물 또는 다른 유전체 재료와 같은) 적어도 하나의 절연 재료를 포함하고, "반도체"는 적어도 하나의 반도체 재료를 포함한다.
본 기술 분야의 통상의 기술자에게 명백한 바와 같이, 본 발명의 다양한 실시예는 광범위한 사양을 충족시키도록 구현될 수 있다. 위에서 달리 언급되지 않는 한, 적합한 구성 요소 값의 선택은 설계 선택의 문제이며, 본 발명의 다양한 실시예는 임의의 적절한 IC 기술(MOSFET 구조를 포함하지만 이에 제한되지 않음) 또는 하이브리드 또는 이산 회로 형태로 구현될 수 있다. 집적 회로 실시예는 표준 벌크 실리콘, 실리콘-온-절연체(SOI) 및 실리콘-온-사파이어(SOS)를 포함하지만 이에 제한되지 않는 임의의 적절한 기판 및 프로세스를 사용하여 제조될 수 있다. 위에서 달리 언급되지 않는 한, 본 발명은 바이폴라, GaAs HBT, GaN HEMT, GaAs pHEMT 및 MESFET 기술과 같은 다른 트랜지스터 기술로 구현될 수 있다. 그러나, 상술한 본 발명의 개념은 SOI-기반 제조 프로세스(SOS 포함) 및 유사한 특성을 갖는 제조 프로세스에 특히 유용하다. SOI 또는 SOS에서 CMOS로 제작하는 것은 낮은 전력 소비, FET 적층으로 인한 동작 동안의 높은 전력 신호를 견디는 능력, 우수한 선형성 및 고주파 동작(즉, 50 GHz 까지의 무선 주파수, 그리고 그 초과)을 가능하게 한다. 모놀리식 IC 구현은 기생 커패시턴스가 일반적으로 신중한 설계에 의해 낮게(또는 최소로, 모든 유닛에 걸쳐 균일하게 유지되고, 이들이 보상될 수 있도록 함) 유지될 수 있기 때문에 특히 유용하다.
전압 레벨은 특정 사양 및/또는 구현 기술(예를 들어, NMOS, PMOS 또는 CMOS 및 향상 모드 또는 공핍 모드 트랜지스터 디바이스)에 따라 조정되거나 전압 및/또는 논리 신호 극성이 반전될 수 있다. 구성 요소 전압, 전류 및 전력 처리 능력은 필요에 따라, 예를 들어, 디바이스 크기를 조정하고, 더 큰 전압을 견딜 수 있도록 구성 요소(특히 FET)를 직렬로 "적층"하고 및/또는 더 큰 전류를 처리하기 위해 복수의 구성 요소를 병렬로 사용함으로써 구성될 수 있다. 개시된 회로의 기능을 향상시키고 및/또는 개시된 회로의 기능을 크게 변경하지 않으면서 추가적인 기능을 제공하기 위해 추가 회로 구성 요소가 추가될 수 있다.
본 개시에 따른 다수의 실시예들이 설명되었다. 이러한 실시예의 사상 및 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있음을 이해해야 한다. 예를 들어, 상술한 단계들 중 일부는 순서 독립적 일 수 있고, 따라서 설명된 것과 다른 순서로 수행될 수 있다. 또한, 상술한 단계 중 일부는 임의 선택적일 수 있다. 위에서 식별된 방법과 관련하여 설명된 다양한 활동은 반복적, 직렬적 또는 병렬적 방식으로 실행될 수 있다. 상술한 설명은 이하의 청구항의 범위에 의해 정의되는 본 개시의 범위를 예시하려는 것이지 제한하려는 것이 아니며, 다른 실시예도 청구항의 범위 내에 있음을 이해해야 한다. (청구항 요소에 대한 괄호 레이블은 이러한 요소를 쉽게 참조하기 위한 것이며, 그 자체로 요소의 특정 필요 순서 또는 열거를 나타내지는 않으며, 이러한 레이블은 충돌하는 레이블링 시퀀스를 시작하는 것으로 간주되지 않고 추가 요소에 대한 참조로서 종속항에서 재사용될 수 있다.)

Claims (74)

  1. 제1 전압(VIN)보다 높은 전압을 견딜 수 있는 고전압 디바이스를 제어하도록 구성된 제어 회로로서,
    제1 스위칭 전압(SW)과 제2 스위칭 전압(Vdd2+SW) 사이에서 동작하도록 구성된 저전압 트랜지스터 디바이스들;
    기준 전압과 상기 제1 전압 사이에서 스위칭하는 제1 스위칭 전압을 전달하도록 구성된 제1 단자;
    상기 제1 스위칭 전압과 상기 제1 전압보다 실질적으로 낮은 제2 전압(Vdd2)의 합에 실질적으로 대응하는 상기 제2 스위칭 전압을 상기 제1 스위칭 전압의 함수로서 전달하도록 구성된 제2 단자;
    입력 타이밍 제어 펄스 신호들을 수신하도록 구성된 입력 노드들;
    상기 입력 노드들에 커플링되고, 상기 입력 타이밍 제어 펄스 신호들을 수신하고 상기 입력 타이밍 제어 펄스 신호들의 에지 정보 및 DC 레벨 정보를 상기 저전압 트랜지스터 디바이스들에 송신하도록 구성된 병렬 저항-용량성 커플링; 및
    상기 고전압 디바이스의 제어를 위해 상기 제1 스위칭 전압보다 높은 전압에서 출력 타이밍 제어 신호를 제공하도록 구성된 출력 노드로서, 상기 출력 타이밍 제어 신호는 상기 병렬 저항-용량성 커플링을 통해 상기 입력 타이밍 제어 펄스 신호들의 송신된 에지 정보 및 DC 레벨 정보에 기초하는, 출력 노드를 포함하는, 제어 회로.
  2. 제1항에 있어서,
    상기 제1 전압은 10 볼트 이상이고, 상기 제2 전압은 5 볼트 이하인, 제어 회로.
  3. 제1항에 있어서,
    상기 제1 전압은 25 볼트 이상이고, 상기 제2 전압은 2.5 볼트 이하인, 제어 회로.
  4. 제1항에 있어서,
    상기 저전압 트랜지스터 디바이스들은 상기 제2 전압 이하의 전압을 견디도록 구성되는, 제어 회로.
  5. 제1항에 있어서,
    상기 입력 노드들은 각각 상기 입력 타이밍 제어 펄스 신호들의 에지 정보 및 DC 레벨 정보를 수신하도록 구성된 2개의 입력 노드들을 포함하고, 상기 입력 타이밍 제어 펄스 신호들은 2개의 상보적인 입력 타이밍 제어 펄스 신호들을 포함하는, 제어 회로.
  6. 제5항에 있어서,
    상기 병렬 저항-용량성 커플링은 2개의 병렬 저항-용량성 커플링을 포함하고, 상기 2개의 병렬 저항-용량성 커플링은 각각:
    i) 상기 2개의 상보적인 입력 타이밍 제어 펄스 신호들 중 각각의 하나를 수신하기 위한 상기 2개의 입력 노드들 중 각각의 하나, 및
    ii) 상기 2개의 상보적인 입력 타이밍 제어 펄스 신호들 각각의 하나의 에지 정보 및 DC 레벨 정보를 상기 저전압 트랜지스터 디바이스들에 송신하기 위해 상기 저전압 트랜지스터 디바이스들에 커플링된 2개의 공통 노드들 각각의 하나에 커플링되고,
    각각의 병렬 저항-용량성 커플링은 하나 이상의 직렬 접속된 저항들을 포함하는 저항성 도전 경로 및 하나 이상의 직렬 접속된 커패시터들을 포함하는 용량성 도전 경로를 포함하는, 제어 회로.
  7. 제6항에 있어서,
    상기 제어 회로는 상기 2개의 공통 노드들의 각 노드에 대해:
    상기 노드와 상기 제2 스위칭 전압 사이에 커플링된 커패시터; 및
    상기 노드와 상기 제2 스위칭 전압 사이에 커플링된 저항(resistor)을 더 포함하는, 제어 회로.
  8. 제7항에 있어서,
    상기 2개의 공통 노드들의 각각의 노드에 대해, 상기 각각의 병렬 저항-용량성 커플링의 상기 직렬 접속된 커패시터들의 등가 커패시턴스에 대한 상기 커패시터의 커패시턴스의 용량비(capacitive ratio)는 상기 각각의 병렬 저항-용량성 커플링의 상기 직렬 접속된 저항들의 등가 저항에 대한 상기 저항(resistor)의 저항(resistance)의 저항비에 근사적으로 반비례하는, 제어 회로.
  9. 제8항에 있어서,
    상기 각각의 병렬 저항-용량성 커플링의 상기 커패시터 및 상기 직렬 접속된 커패시터들에 의해 상기 2개의 공통 노드들의 각각의 공통 노드에 제공되는 용량성 전압 분배는 상기 직렬 접속된 커패시터들 양단의 상기 제1 전압과 실질적으로 동등한 전압을 강하시키도록 구성되는, 제어 회로.
  10. 제8항에 있어서,
    상기 저전압 트랜지스터 디바이스들의 복수의 트랜지스터 디바이스들은 플라잉(flying) 비교기로서 동작하도록 구성되며, 상기 플라잉 비교기는 상기 2개의 공통 노드들에 커플링된 차동 입력 노드들 및 상보적인 출력 노드들을 포함하는, 제어 회로.
  11. 제10항에 있어서,
    상기 제어 회로는 상기 차동 입력 노드들의 각각의 차동 입력 노드에 대해, 상기 차동 입력 노드와 상기 제1 스위칭 전압 사이에 커플링된 병렬 저항-용량성 바이어싱 네트워크를 더 포함하고, 상기 병렬 저항-용량성 바이어싱 네트워크는 상기 플라잉 비교기의 입력단의 저전압 트랜지스터 디바이스들에 바이어싱 전압을 제공하도록 구성되는, 제어 회로.
  12. 제11항에 있어서,
    상기 병렬 저항-용량성 바이어싱 네트워크는 병렬로 접속된 커패시터 및 저항을 포함하는, 제어 회로.
  13. 제11항에 있어서,
    상기 용량비는 상기 제1 스위칭 전압의 스위칭 전압 레벨에 관계없이 상기 플라잉 비교기의 동작 전압 범위 내에 있는 상기 각각의 차동 입력 노드에서 공통 모드 전압을 제공하도록 추가로 구성되는, 제어 회로.
  14. 제13항에 있어서,
    상기 용량비는 상기 제1 전압에 기초하는, 제어 회로.
  15. 제14항에 있어서,
    상기 차동 입력 노드들에서 차이 신호의 진폭을 증가시키기 위해 상기 2개의 상보적인 입력 타이밍 제어 펄스 신호들을 각각 증폭하도록 구성된 2개의 전하 펌프 회로들을 더 포함하는, 제어 회로.
  16. 제15항에 있어서,
    상기 2개의 전하 펌프 회로들에 의해 제공되는 증폭은 제어 가능하고 상기 제1 전압의 레벨에 기초하는, 제어 회로.
  17. 제11항에 있어서,
    상기 저전압 트랜지스터 디바이스들의 복수의 트랜지스터 디바이스들은 상기 제1 스위칭 전압의 스위칭 이벤트 동안 상기 플라잉 비교기의 저전압 트랜지스터 디바이스들의 노드들 양단의 순간 전압을 제한하는 클램프 회로들로서 구성되는, 제어 회로.
  18. 제17항에 있어서,
    상기 클램프 회로들은 상기 스위칭 이벤트 동안 상기 플라잉 비교기의 상기 상보적인 출력 노드들에서의 출력 전압들을 실질적으로 동일한 전압값으로 강제하도록 추가로 구성되는, 제어 회로.
  19. 제18항에 있어서,
    상기 저전압 트랜지스터 디바이스들의 복수의 트랜지스터 디바이스들은 상기 플라잉 비교기의 상기 상보적인 출력 노드들에서의 전압차를 단일 전압으로 트랜슬레이팅(translating)하는 논리 게이트들로서 동작하도록 구성되는, 제어 회로.
  20. 제19항에 있어서,
    상기 논리 게이트들은 0이 아닌 전압차에 작용하고 상기 전압들의 0의 차이를 제거하는 셋-리셋(RS) 래치 회로를 포함하는, 제어 회로.
  21. 제20항에 있어서,
    상기 저전압 디바이스들은 상기 제2 전압보다 낮은 전압을 견디도록 구성되고,
    상기 제1 스위칭 전압과 상기 제2 전압의 절반의 합과 실질적으로 동등한 미드-레일(mid-rail) 스위칭 바이어싱 전압은 상기 플라잉 비교기 및 상기 논리 게이트들의 상기 복수의 트랜지스터 디바이스들의 트랜지스터들에 바이어싱을 제공하도록 구성되는, 제어 회로.
  22. 제21항에 있어서,
    상기 플라잉 비교기의 상기 상보적인 출력 노드들에서의 전압들은 상기 제1 스위칭 전압 및 상기 미드-레일 스위칭 바이어싱 전압에 의해 규정된 범위 내에 있고,
    상기 논리 게이트들은 a) 상기 제1 스위칭 전압과 상기 미드-레일 스위칭 바이어싱 전압 및 b) 상기 미드-레일 스위칭 바이어싱 전압과 상기 제2 스위칭 전압 중 하나 사이에서 동작하도록 구성되는, 제어 회로.
  23. 제1항에 있어서,
    상기 저전압 트랜지스터 디바이스들은 a) 실리콘 온 사파이어(SOS: silicon on sapphire) 트랜지스터 구조, b) 실리콘 온 인슐레이터(SOI: silicon on insulator) 트랜지스터 구조 및 c) 벌크 실리콘(Si) 트랜지스터 구조 중 하나를 포함하는, 제어 회로.
  24. 제23항에 있어서,
    a)는 사파이어 기판이 상기 제2 스위칭 전압 이상의 전압 강하를 견디도록 선택된 두께를 갖는 상기 사파이어 기판을 포함하는, 제어 회로.
  25. 제24항에 있어서,
    상기 사파이어 기판의 두께는 수십 마이크로미터 내지 수백 마이크로미터 범위에 있는, 제어 회로.
  26. 제23항에 있어서,
    b)는 이산화규소 두께가 상기 제2 스위칭 전압 이상의 전압 강하를 견딜 수 있는 매립 이산화규소층을 포함하는, 제어 회로.
  27. 제26항에 있어서,
    상기 매립 이산화규소층의 상기 이산화규소 두께는 0.1 마이크로미터 내지 1.0 마이크로미터인, 제어 회로.
  28. 제23항에 있어서,
    c)는:
    P-형 실리콘(p-Si) 기판;
    상기 Si 기판에 매립된 N-웰(well) 구조; 및
    상기 N-웰 구조에 접속된 웰 단자를 포함하고,
    상기 웰 단자는 동작 중에 상기 제2 스위칭 전압을 전달하도록 구성되는, 제어 회로.
  29. 제28항에 있어서,
    상기 실리콘 기판은 동작 동안 상기 기준 전압을 전달하도록 구성된 기판 단자를 포함하는, 제어 회로.
  30. 제28항에 있어서,
    상기 N-웰 구조는 상기 Si 기판과 조합하여, 상기 제2 스위칭 전압 이상의 전압 강하를 견딜 수 있는 역-바이어싱된 N-웰 다이오드를 생성하도록 구성되는, 제어 회로.
  31. 제1항의 제어 회로를 포함하는, 고전압 스위칭 디바이스.
  32. 제31항에 있어서,
    동작 동안, 상기 제1 전압을 견딜 수 있도록 구성된 고전압 트랜지스터 디바이스를 더 포함하고, 상기 고전압 트랜지스터 디바이스의 동작은 상기 제어 회로에 의해 제어되는, 고전압 스위칭 디바이스.
  33. 제32항에 있어서,
    상기 고전압 트랜지스터 디바이스의 동작은 상기 제1 전압으로의 도전 경로를 제공하는 온(ON) 모드와 상기 도전 경로를 제거하는 오프(OFF) 모드의 2개의 동작 모드들 중 하나에서 동작하도록 하는 상기 고전압 트랜지스터 디바이스의 제어를 포함하는, 고전압 스위칭 디바이스.
  34. 제33항에 있어서,
    상기 도전 경로는 상기 고전압 트랜지스터 디바이스의 드레인 단자와 소스 단자 사이의 도전 경로인, 고전압 스위칭 디바이스.
  35. 제34항에 있어서,
    상기 디바이스의 제어는 상기 제어 회로의 상기 출력 노드에 대한 상기 고전압 트랜지스터 디바이스의 게이트 단자의 접속을 통해 제공되는, 고전압 스위칭 디바이스.
  36. 제35항에 있어서,
    상기 제어 회로의 상기 제1 단자는 상기 고전압 트랜지스터 디바이스의 상기 소스 단자에 접속되는, 고전압 스위칭 디바이스.
  37. 제36항에 있어서,
    동작의 상기 온 모드 동안, 상기 고전압 트랜지스터 디바이스의 상기 소스 단자에서의 신호의 전압은 상기 제1 전압과 실질적으로 동등하고, 동작의 상기 오프 모드 동안, 상기 고전압 트랜지스터 디바이스의 상기 소스 단자에서의 상기 신호의 전압은 상기 기준 전압과 실질적으로 동등한, 고전압 스위칭 디바이스.
  38. 제37항에 있어서,
    상기 고전압 트랜지스터 디바이스의 게이트 단자에 제공되는 상기 제어 회로의 상기 출력 노드에서의 상기 타이밍 제어 신호는 상기 고전압 트랜지스터 디바이스의 상기 소스 단자에서의 상기 신호의 듀티 사이클에 기초하여 평균 전압을 제어하도록 구성되는, 고전압 스위칭 디바이스.
  39. 제38항에 있어서,
    상기 제어 회로의 상기 입력 노드들에서의 상기 입력 타이밍 제어 펄스 신호들은 상기 평균 전압에 기초하는, 고전압 스위칭 디바이스.
  40. 제39항의 고전압 스위칭 디바이스를 포함하는, 높은 DC 전압을 낮은 DC 전압으로 변환하기 위한, DC/DC 컨버터.
  41. 제2 전압(Vdd2) 이하의 전압을 견딜 수 있는 저전압 디바이스들로 제1 전압(VIN)보다 높은 전압을 견딜 수 있는 고전압 디바이스를 제어하기 위한 방법으로서, 상기 제1 전압은 상기 제2 전압보다 실질적으로 높고, 상기 방법은:
    상기 제2 전압 이하의 전압을 견디도록 구성된 복수의 저전압 디바이스들을 제공하는 단계;
    제1 스위칭 전압(SW)과 제2 스위칭 전압(Vdd2+SW) 사이에서 상기 복수의 저전압 디바이스들을 동작시키는 단계로서, 상기 제1 스위칭 전압은 기준 전압(GND)과 상기 제1 전압 사이에서 스위칭하고, 상기 제2 스위칭 전압은 상기 제1 스위칭 전압과 상기 제2 전압의 합에 실질적으로 대응하는, 동작시키는 단계;
    입력 신호에 기초하여 2개의 상보적인 펄스 신호들을 생성하는 단계로서, 상기 2개의 상보적인 펄스 신호들은 제1 입력 타이밍 제어 펄스 신호 및 상기 제1 입력 타이밍 제어 펄스 신호의 반전 버전인 제2 입력 타이밍 제어 펄스 신호를 포함하는, 생성하는 단계;
    상기 제1 입력 타이밍 제어 펄스 신호 및 상기 제2 입력 타이밍 제어 펄스 신호를 각각의 제1 병렬 저항-용량성 커플링 및 제2 병렬 저항-용량성 커플링을 통해 상기 복수의 저전압 디바이스들에 커플링하는 단계;
    상기 커플링에 기초하여, 상기 제1 입력 타이밍 제어 펄스 신호 및 상기 제2 입력 타이밍 제어 펄스 신호의 에지 정보 및 DC 레벨 정보를 상기 저전압 디바이스들에 송신하는 단계;
    상기 동작 및 상기 송신에 기초하여, 상기 복수의 저전압 디바이스들을 통해, 상기 제1 스위칭 전압보다 높은 전압에서 출력 타이밍 제어 신호를 생성하는 단계; 및
    상기 생성에 기초하여, 상기 고전압 디바이스를 제어하는 단계를 포함하는, 방법.
  42. 제41항에 있어서,
    상기 출력 타이밍 제어 신호를 생성하는 단계는:
    상기 송신에 기초하여 상기 2개의 상보적인 펄스 신호들의 버전을 재생성하는 단계;
    상기 제1 스위칭 전압의 스위칭 이벤트 동안 상기 2개의 상보적인 펄스 신호의 재생성된 버전을 실질적으로 동일한 전압값으로 강제하기 위해 클램프들을 사용하는 단계;
    상기 2개의 상보적인 신호들의 재생성된 버전의 차이 신호를 생성하는 단계로서, 상기 차이 신호는 상기 스위칭 이벤트 동안에만 0인, 생성하는 단계; 및
    상기 차이 신호의 0이 아닌 값들에 기초하여 상기 출력 타이밍 제어 신호들을 생성하는 단계를 포함하는, 방법.
  43. 제42항에 있어서,
    상기 재생성하는 단계는:
    각각의 제1 공통 노드 및 제2 공통 노드를 통해, 각각의 제1 병렬 저항-용량성 네트워크 및 제2 병렬 저항-용량성 네트워크에 상기 제1 병렬 저항-용량성 커플링 및 상기 제2 병렬 저항-용량성 커플링을 커플링시키는 단계;
    상기 제1 병렬 저항-용량성 네트워크 및 상기 제2 병렬 저항-용량성 네트워크의 단자 노드를 상기 제2 스위칭 전압에 커플링시키는 단계; 및
    상기 커플링에 기초하여, 상기 제1 공통 노드 및 상기 제2 공통 노드에서 각각 상기 제1 입력 타이밍 제어 펄스 신호 및 상기 제2 입력 타이밍 제어 펄스 신호의 더 낮은 진폭 버전을 획득하는 단계를 포함하고,
    상기 제1 병렬 저항-용량성 커플링 및 상기 제2 병렬 저항-용량성 커플링의 등가 커패시턴스에 대한 상기 제1 병렬 저항-용량성 네트워크 및 상기 제2 병렬 저항-용량성 네트워크의 커패시턴스의 용량비는 상기 제1 병렬 저항-용량성 커플링 및 상기 제2 병렬 저항-용량성 커플링의 저항에 대한 상기 제1 병렬 저항-용량성 네트워크 및 상기 제2 병렬 저항-용량성 네트워크의 저항의 저항비에 근사적으로 반비례하는, 방법.
  44. 제43항에 있어서,
    전하 펌프 회로들을 통해, 상기 제1 입력 타이밍 제어 펄스 신호 및 상기 제2 입력 타이밍 제어 펄스 신호를 증폭하는 단계; 및
    상기 증폭에 기초하여, 상기 제1 공통 노드 및 상기 제2 공통 노드에서의 상기 제1 입력 타이밍 제어 펄스 신호 및 상기 제2 입력 타이밍 제어 펄스 신호의 더 낮은 진폭 버전의 진폭을 증가시키는 단계를 더 포함하는, 방법.
  45. 제1 전압(VIN)을 저전압 출력으로 변환하기 위한 DC/DC 컨버터로서,
    직렬 접속된 상측 트랜지스터 및 하측 트랜지스터를 포함하는 트랜지스터 스택으로서, 상기 상측 트랜지스터 및 상기 하측 트랜지스터는 상기 제1 전압보다 높은 전압을 견딜 수 있는, 트랜지스터 스택;
    동작 동안, 상기 제1 전압을 수신하도록 구성된 상기 상측 트랜지스터의 드레인에 접속된 공급 단자;
    동작 동안, 기준 전위(GND)를 수용하도록 구성된 상기 하측 트랜지스터의 소스에 접속된 기준 단자;
    동작 동안, 상기 제1 전압과 상기 기준 전위 사이에서 스위칭하는 제1 스위칭 전압(SW)을 제공하도록 구성된, 상기 상측 트랜지스터의 소스 및 상기 하측 트랜지스터의 드레인에 접속된 출력 스위칭 단자; 및
    상기 트랜지스터 스택에 커플링되고 상기 제1 스위칭 전압과 제2 스위칭 전압(Vdd2+SW) 사이에서 동작하도록 구성된 상측 제어 회로를 포함하고, 상기 상측 제어 회로는:
    i) 상기 제1 전압보다 실질적으로 낮은 제2 전압(Vdd2) 이하의 전압을 견딜 수 있는 복수의 저전압 트랜지스터들;
    ii) 상기 제1 스위칭 전압을 제공하기 위해 상기 출력 스위칭 단자에 접속된 상측 기준 단자;
    iii) 동작 동안, 상기 제2 스위칭 전압을 제공하도록 구성된 상측 공급 단자로서, 상기 제2 스위칭 전압은 상기 제1 스위칭 전압과 상기 제2 전압의 합과 실질적으로 동일한, 상측 공급 단자;
    iv) 동작 동안, 상기 상측 트랜지스터를 제어하기 위해 제1 입력 타이밍 제어 펄스 신호 및 제2 입력 타이밍 제어 펄스 신호를 수신하도록 구성된 상측 입력 단자;
    v) 동작 동안, 상기 제1 입력 타이밍 제어 신호 및 상기 제2 입력 타이밍 제어 신호의 에지 정보 및 DC 레벨 정보를 상기 복수의 저전압 트랜지스터로 송신하도록 구성된, 상기 상측 입력 단자에 커플링된 제1 병렬 저항-용량성 커플링 및 제2 병렬 저항-용량성 커플링; 및
    vi) 동작 동안, 상기 제1 스위칭 전압보다 높은 전압에서 송신된 에지 정보 및 DC 레벨 정보에 기초하여 상측 제어 신호를 제공하도록 구성된 상기 복수의 저전압 트랜지스터들의 상측 출력 트랜지스터를 포함하고,
    상기 상측 제어 신호는 상기 출력 스위칭 단자에서 상기 제1 스위칭 전압의 듀티 사이클(duty cycle)을 제어하는, DC/DC 컨버터.
  46. 제45항에 있어서,
    상기 제1 병렬 저항-용량성 커플링 및 상기 제2 병렬 저항-용량성 커플링의 각각은 하나 이상의 직렬 접속된 저항들을 포함하는 저항성 도전 경로 및 하나 이상의 직렬 접속된 커패시터들을 포함하는 용량성 도전 경로를 포함하는, DC/DC 컨버터.
  47. 제45항에 있어서,
    상기 저전압 출력은 상기 제1 스위칭 전압의 평균값에 비례하는, DC/DC 컨버터.
  48. 제45항에 있어서,
    동작 동안, 상기 제1 입력 타이밍 제어 펄스 신호 및 상기 제2 입력 타이밍 제어 펄스 신호에 기초하여 상기 하측 트랜지스터에 대한 하측 제어 신호를 제공하도록 구성된 하측 제어 회로를 더 포함하는, DC/DC 컨버터.
  49. 제48항에 있어서,
    상기 상측 제어 신호 및 상기 하측 제어 신호는 동작 동안 상기 상측 트랜지스터의 도전과 상기 하측 트랜지스터의 도전을 교번하도록 구성되는, DC/DC 컨버터.
  50. 제49항에 있어서,
    상기 상측 제어 회로를 통한 상기 제1 입력 타이밍 제어 펄스 신호 및 상기 제2 입력 타이밍 제어 펄스 신호의 전파(propagation) 지연은 상기 하측 제어 회로를 통한 상기 제1 입력 타이밍 제어 펄스 신호 및 상기 제2 입력 타이밍 제어 펄스 신호의 전파 지연과 실질적으로 동등한, DC/DC 컨버터.
  51. 제50항에 있어서,
    상기 상측 제어 회로를 통한 상기 제1 입력 타이밍 제어 펄스 신호 및 상기 제2 입력 타이밍 제어 펄스 신호의 신호 감쇠는 상기 하측 제어 회로를 통한 상기 제1 입력 타이밍 제어 펄스 신호 및 상기 제2 입력 타이밍 제어 펄스 신호의 신호 감쇠와 실질적으로 동등한, DC/DC 컨버터.
  52. 입력 방형파(square wave) 신호의 에지의 타이밍을 제어하도록 구성된 타이밍 제어 회로로서,
    직렬 접속으로 배열된 제1 복수의 동일하게 구성 가능한 에지 지연 회로를 포함하고, 상기 입력 방형파 신호의 상승 에지 및 하강 에지 중 하나 또는 둘 모두를 선택적으로 지연시키도록 구성된 제1 프로세싱 경로; 및
    직렬 접속으로 배열된 제2 복수의 구성 가능한 에지 지연 회로를 포함하고, 상기 제1 프로세싱 경로와 독립적으로 상기 입력 방형파 신호의 상기 상승 에지 및 상기 하강 에지 중 하나 또는 둘 모두를 선택적으로 지연시키도록 구성된 제2 프로세싱 경로를 포함하고,
    상기 구성 가능한 에지 지연 회로는 상기 구성 가능한 에지 지연 회로의 입력 스위치의 온 또는 오프 상태에 기초하여 상기 상승 에지 및 상기 하강 에지 중 하나에 에지 지연을 선택적으로 제공하도록 구성되고,
    상기 에지 지연은 인버터의 트립 포인트(trip point) 전압에 도달하기 위해 전류원에 의한 하나의 커패시터의 충전 시간에 기초하는, 타이밍 제어 회로.
  53. 제52항에 있어서,
    상기 전류원은 상기 인버터의 상기 트립 포인트 전압의 변동에 기초하여 상기 전류원의 출력 전류의 크기를 조정하도록 구성된 제어 회로를 포함하는, 타이밍 제어 회로.
  54. 제53항에 있어서,
    상기 트립 포인트 전압의 상기 변동은 a) 상기 인버터의 제조 프로세스, b) 상기 인버터에 대한 전압 공급 및 c) 상기 인버터의 동작 온도 중 하나 이상에 기초하는, 타이밍 제어 회로.
  55. 제53항에 있어서,
    상기 출력 전류의 크기는 기준 저항에 의해 제어되는, 타이밍 제어 회로.
  56. 제53항에 있어서,
    상기 제어 회로는:
    연산 증폭기;
    전류 미러(mirror);
    상기 구성 가능한 에지 지연 회로의 상기 인버터와 동일한 특성을 갖고, 상기 연산 증폭기의 제1 입력에 커플링되는 기준 인버터;
    트랜지스터로서, 상기 트랜지스터의 게이트는 상기 연산 증폭기의 출력에 접속되고, 상기 트랜지스터의 소스는 상기 연산 증폭기의 제2 입력에 접속되며, 상기 트랜지스터의 드레인은 상기 전류 미러의 기준 전류 레그(leg)에 접속되는, 트랜지스터; 및
    상기 트랜지스터의 상기 소스와 기준 접지 사이에 접속된 기준 저항을 포함하는, 타이밍 제어 회로.
  57. 제56항에 있어서,
    상기 기준 인버터는 2개의 직렬 접속된 트랜지스터들을 포함하고, 상기 직렬 접속된 트랜지스터들의 게이트들 및 드레인들은 상기 연산 증폭기의 상기 제1 입력에 접속되는, 타이밍 제어 회로.
  58. 제52항에 있어서,
    상기 구성 가능한 에지 지연 회로는 상기 입력 스위치의 온 또는 오프 상태에 기초하여 입력 트랜지스터의 게이트 노드에서, 상기 입력 방형파 신호 및 상기 입력 방형파 신호의 반전 버전 중 하나를 선택적으로 수신하도록 구성된 상기 입력 트랜지스터를 더 포함하는, 타이밍 제어 회로.
  59. 제58항에 있어서,
    상기 입력 트랜지스터의 게이트 노드는 상기 입력 스위치의 공통 단자에 커플링되고,
    상기 입력 트랜지스터의 드레인 노드는 상기 전류원, 상기 커패시터의 제1 단자 및 상기 인버터의 입력에 커플링되고,
    상기 입력 트랜지스터의 소스 노드 및 상기 커패시터의 제2 단자는 기준 접지에 커플링되는, 타이밍 제어 회로.
  60. 제59항에 있어서,
    상기 구성 가능한 에지 지연 회로는 입력 인버터를 더 포함하고,
    상기 입력 스위치의 제1 스위칭 단자는 상기 입력 인버터의 출력에 커플링되고,
    상기 입력 스위치의 제2 스위칭 단자는 상기 입력 인버터의 입력에 커플링되고,
    상기 인버터의 상기 입력은 상기 입력 방형파 신호 및 상기 입력 방형파 신호의 반전 버전 중 하나를 수신하도록 구성되는, 타이밍 제어 회로.
  61. 제60항에 있어서,
    상기 구성 가능한 에지 지연 회로는 출력 인버터 및 출력 스위치를 더 포함하고,
    상기 출력 스위치는 상기 입력 스위치의 온 및 오프 상태와 독립적인 상기 출력 스위치의 온 및 오프 상태에 기초하여, 상기 출력 스위치의 공통 단자에서, 상기 인버터의 출력에서의 신호 및 상기 출력 인버터의 출력에서의 상기 신호의 반전 버전 중 하나를 선택적으로 출력하도록 구성되는, 타이밍 제어 회로.
  62. 제61항에 있어서,
    상기 출력 스위치의 제1 스위칭 단자는 상기 인버터의 상기 출력에 커플링되고,
    상기 출력 스위치의 제2 단자는 상기 출력 인버터의 상기 출력에 커플링되는, 타이밍 제어 회로.
  63. 제62항에 있어서,
    상기 제1 복수의 동일하게 구성 가능한 에지 지연 회로 및 상기 제2 복수의 동일하게 구성 가능한 에지 지연 회로의 상기 직렬 접속은 제2 구성 가능한 에지 지연 회로의 상기 입력 스위치의 상기 제2 스위칭 단자에 대한 제1 구성 가능한 에지 지연 회로의 상기 출력 스위치의 상기 공통 단자의 접속을 통해 제공되는, 타이밍 제어 회로.
  64. 제52항에 있어서,
    상기 커패시터의 커패시턴스는 구성 가능한, 타이밍 제어 회로.
  65. 제64항에 있어서,
    상기 커패시터는 디지털 튜닝 가능한 커패시터인, 타이밍 제어 회로.
  66. 제52항에 있어서,
    상기 제1 프로세싱 경로 및 상기 제2 프로세싱 경로 각각에 대해:
    상기 상승 에지 및 상기 하강 에지 중 단지 하나의 지연은 상기 제1 프로세싱 경로 및 상기 제2 프로세싱 경로의 각각의 구성 가능한 에지 지연 회로의 상기 입력 스위치를 동일한 상태로 구성함으로써 제공되며,
    상기 상승 에지 및 상기 하강 에지 모두의 지연은 적어도 2개의 구성 가능한 에지 지연 회로들의 상기 입력 스위치를 상이한 상태로 구성함으로써 제공되는, 타이밍 제어 회로.
  67. 제52항에 있어서,
    하나 이상의 추가 프로세싱 경로를 더 포함하고, 각각은 직렬 접속으로 배열된 복수의 구성 가능한 에지 지연 회로를 포함하며, 상기 추가 프로세싱 경로들의 각각은 임의의 다른 프로세싱 경로와는 독립적으로 상기 입력 방형파 신호의 상기 상승 에지 및 상기 하강 에지 중 하나 또는 둘 모두를 선택적으로 지연시키도록 구성되는, 타이밍 제어 회로.
  68. 고전압 영역에서 동작하는 상측(HS: high side) 디바이스 및 하측(LS: low side) 디바이스의 제어를 위한 타이밍 정보를 제공하도록 구성된 회로 배열로서,
    입력 방형파 신호의 에지들의 타이밍을 제어하도록 구성된, 저전압 영역에서 동작하는 타이밍 제어 회로를 포함하고, 상기 타이밍 제어 회로는:
    i) 상기 HS 디바이스의 타이밍 정보를 제공하고, 직렬 접속으로 배열된 제1 복수의 동일하게 구성 가능한 에지 지연 회로를 포함하고, 상기 입력 방형파 신호의 상승 에지 및 하강 에지 중 하나 또는 둘 모두를 선택적으로 지연시키도록 구성되는 제1 프로세싱 경로; 및
    ii) 상기 LS 디바이스의 타이밍 정보를 제공하고, 직렬 접속으로 배열된 제2 복수의 구성 가능한 에지 지연 회로를 포함하고, 상기 제1 프로세싱 경로와 독립적으로 상기 입력 방형파 신호의 상기 상승 에지 및 상기 하강 에지 중 하나 또는 둘 모두를 선택적으로 지연시키도록 구성되는 제2 프로세싱 경로를 포함하고;
    상기 구성 가능한 에지 지연 회로는 상기 구성 가능한 에지 지연 회로의 입력 스위치의 온 또는 오프 상태에 기초하여 상기 상승 에지 및 상기 하강 에지 중 하나에 에지 지연을 선택적으로 제공하도록 구성되고,
    상기 에지 지연은 인버터의 트립 포인트 전압에 도달하기 위해 전류원에 의한 하나의 커패시터의 충전 시간에 기초하고,
    상기 타이밍 제어 회로의 모든 트랜지스터 디바이스들은 각각 상기 고전압 영역의 고전압보다 실질적으로 작은 전압을 견디도록 구성되는, 회로 배열.
  69. 제68항에 있어서,
    상기 구성 가능한 에지 지연 회로는 입력 트랜지스터의 게이트 노드에서, 상기 입력 스위치의 온 또는 오프 상태에 기초하여 상기 입력 방형파 신호 및 상기 입력 방형파 신호의 반전 버전 중 하나를 선택적으로 수신하도록 구성된 상기 입력 트랜지스터를 더 포함하는, 회로 배열.
  70. 제69항에 있어서,
    상기 입력 트랜지스터의 게이트 노드는 상기 입력 스위치의 공통 단자에 커플링되고,
    상기 입력 트랜지스터의 드레인 노드는 상기 전류원, 상기 커패시터의 제1 단자 및 상기 인버터의 입력에 커플링되고,
    상기 입력 트랜지스터의 소스 노드 및 상기 커패시터의 제2 단자는 기준 접지에 커플링되는, 회로 배열.
  71. 제70항에 있어서,
    상기 구성 가능한 에지 지연 회로는 입력 인버터를 더 포함하고,
    상기 입력 스위치의 제1 스위칭 단자는 상기 입력 인버터의 출력에 커플링되고,
    상기 입력 스위치의 제2 스위칭 단자는 상기 입력 인버터의 입력에 커플링되고,
    상기 인버터의 상기 입력은 상기 입력 방형파 신호 및 상기 입력 방형파 신호의 상기 반전 버전 중 하나를 수신하도록 구성되는, 회로 배열.
  72. 제71항에 있어서,
    상기 구성 가능한 에지 지연 회로는 출력 인버터 및 출력 스위치를 더 포함하고,
    상기 출력 스위치는 상기 입력 스위치의 온 및 오프 상태와 독립적인 상기 출력 스위치의 온 및 오프 상태에 기초하여, 상기 출력 스위치의 공통 단자에서, 상기 인버터의 출력에서의 신호 및 상기 출력 인버터의 출력에서의 상기 신호의 반전 버전 중 하나를 선택적으로 출력하도록 구성되는, 회로 배열.
  73. 제72항에 있어서,
    상기 출력 스위치의 제1 스위칭 단자는 상기 인버터의 상기 출력에 커플링되고,
    상기 출력 스위치의 제2 단자는 상기 출력 인버터의 상기 출력에 커플링되는, 회로 배열.
  74. 제73항에 있어서,
    상기 제1 복수의 동일하게 구성 가능한 에지 지연 회로 및 상기 제2 복수의 동일하게 구성 가능한 에지 지연 회로의 상기 직렬 접속은 제2 구성 가능한 에지 지연 회로의 상기 입력 스위치의 상기 제2 스위칭 단자에 대한 제1 구성 가능한 에지 지연 회로의 상기 출력 스위치의 상기 공통 단자의 접속을 통해 제공되는, 회로 배열.
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