CN116134731A - 开关fet体电流管理装置和方法 - Google Patents
开关fet体电流管理装置和方法 Download PDFInfo
- Publication number
- CN116134731A CN116134731A CN202180062403.7A CN202180062403A CN116134731A CN 116134731 A CN116134731 A CN 116134731A CN 202180062403 A CN202180062403 A CN 202180062403A CN 116134731 A CN116134731 A CN 116134731A
- Authority
- CN
- China
- Prior art keywords
- stack
- fet switch
- terminal
- switch stack
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 230000005669 field effect Effects 0.000 claims description 12
- 230000008878 coupling Effects 0.000 claims description 11
- 238000010168 coupling process Methods 0.000 claims description 11
- 238000005859 coupling reaction Methods 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000004891 communication Methods 0.000 claims description 5
- 238000010079 rubber tapping Methods 0.000 claims description 3
- 238000007726 management method Methods 0.000 description 20
- 238000013461 design Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 8
- 230000008901 benefit Effects 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 229910052752 metalloid Inorganic materials 0.000 description 2
- 150000002738 metalloids Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/74—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of diodes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Electronic Switches (AREA)
- Water Treatment By Electricity Or Magnetism (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Abstract
公开了减少RF开关堆叠中的栅极感应漏极泄漏电流的方法和设备。描述的设备利用多个放电路径和/或负得少的体偏置电压，而不损害功率开关的非线性性能和功率处理能力。此外，具有较小空间量的更紧凑的偏置电压产生电路可以被实现为所公开的设备的一部分。
Description
相关申请的交叉引用
本申请要求于2020年7月31日提交的题为“Methods And Devices To GenerateGate Induced Drain Leakage Current Sink Or Source Path For Switch FETs”的美国专利申请第16/945,283号、于2021年7月27日提交的题为“Switch FET CurrentManagement Devices and Methods”的美国专利申请第17/386,374号以及于2021年7月27日提交的题为“Switch FET Current Management Devices and Methods”的美国专利申请第17/386,409号的优先权，上述所有三个专利申请通过引用整体并入本文。
背景技术
(1)技术领域
本公开内容涉及开关FET，并且更具体地涉及具有放电路径的使用体电流管理方法和装置的开关FET以及/或者实现用于体电流管理的减少的负的体偏置电压的开关FET。
(2)背景
当设计通信系统时，RF开关通常以堆叠配置实现，这是由于这样的开关堆叠的大RF功率处理需求。图1A示出了现有技术的场效应晶体管(FET)开关堆叠(100)，其包括晶体管(T1，...，Tn)的串联布置。如所示地，使用包括体电阻器(RB1，...，RBn+1)的体电阻器阶梯、包括漏极-源极电阻器(RDS1，...，RDSN)的漏极-源极电阻器阶梯以及晶体管的栅极侧上的栅极电阻器结构来偏置FET开关堆叠(100)。使用由偏置发生器电路(未示出)产生的偏置电压(VB、VG)来偏置开关堆叠(100)。
在实际条件下，更具体地，在关断状态期间经历大的RF摆动的堆叠开关中，堆叠内的每个晶体管将产生随着RF摆动的峰值增加而增加的不期望的栅极感应漏极/体泄漏电流(GIDL)。GIDL电流在如图1A所示的箭头(110)的方向上流过体电阻器阶梯。由于不想要的GIDL电流的流动，体电阻器阶梯两端的直流(DC)电压分布被修改。换言之，体电阻器阶梯内各种开关堆叠节点将经历与偏置电路在不存在这样的泄漏电流的情况下将提供给这样的节点的DC偏置电压不同的不期望的DC偏置电压。在整个公开内容中，GIDL电流对整个堆叠的DC偏置电压分布的不期望的效应被称为“去偏置”效应。
由图1B的曲线(102)进一步示出去偏置效应，图1B的曲线表示图1A的开关堆叠(100)的晶体管的体的示例性DC平均电压分布，其参照堆叠中的晶体管的位置绘制。FET的体端子处的DC电压从堆叠的顶部到底部减小。换言之，由于不期望的GIDL电流导致的不平衡的电压分布，晶体管(Tn)的体端子处的电压是正得最多的，而晶体管(T1)的体端子处的电压是负得最多的。
如上所述的体去偏置导致FET开关堆叠内的晶体管尤其是对于更接近堆叠的顶部设置的晶体管的早期击穿。另外，GIDL电流需要被向开关堆叠提供偏置电压的偏置电路吸收。GIDL电流越高，由于需要更高的电流强度能力，偏置发生器的设计就越复杂。这可能需要更多的设计面积来容纳偏置发生器。此外，偏置电路的DC电流消耗也将增加。
参照图1A，在操作条件下，当RF开关处于关断状态时，负得更多的偏置电压(VB)的施加将导致改进的线性性能。然而，负得更多的偏置电压(VB)将需要更复杂的偏置电路，其占据芯片上的更大面积。DC电流消耗也将增加。
因此，对于方法和装置存在如下需求：其在不包括RF开关堆叠在关断状态下操作时的功率处理能力和线性性能的情况下，在保持更简单、更便宜和更紧凑的偏置电路的同时，减小GIDL电流的不期望的影响。还需要有助于保持堆叠两端的适当电压分布以防止早期的可能的电压击穿的方法和装置。
发明内容
所公开的方法和装置解决了以上提及的问题，并且为所描述的挑战提供了解决方案。
根据本公开内容的第一方面，提供了一种场效应晶体管(FET)开关堆叠，该FET开关堆叠包括：串联连接的FET，其在一端耦接至第一端子并且在另一端耦接至第二端子，第一端子被配置成接收输入射频(RF)信号；体电阻阶梯，其耦接至第一端子，体电阻阶梯包括串联连接的多个体电阻器，每个体电阻器耦接在串联连接的FET中的对应的相邻FET的体端子两端；第一二极管堆叠，其包括一个或更多个二极管，二极管堆叠具有连接至第一端子的第一阴极端子和连接至串联连接的FET中的第一FET的体端子的第一阳极端子。
根据本公开内容的第二方面，提供了一种场效应晶体管(FET)开关堆叠，该FET开关堆叠包括：串联连接的FET，其在一端耦接至第一端子并且在另一端耦接至第二端子，第一端子被配置成接收输入射频(RF)信号；漏极-源极电阻阶梯，其耦接至第一端子，漏极-源极电阻阶梯包括串联连接的多个漏极-源极电阻器，每个漏极-源极电阻器耦接在串联连接的FET中的对应的相邻FET的漏极-源极端子两端；第一二极管堆叠，其包括一个或更多个二极管，二极管堆叠具有连接至第一端子的第一阳极端子和连接至串联连接的FET中的第一FET的源极端子的第一阴极端子。
根据本公开内容的第三方面，公开了一种将FET开关堆叠的偏置电压朝向FET开关堆叠两端的电压分布进行驱动的方法，该方法包括：根据射频(RF)信号在FET开关堆叠两端产生RF电压源；以及产生电流放电路径，从而形成FET开关堆叠两端的电压分布。
根据本公开内容的第四方面，公开了一种场效应晶体管(FET)开关堆叠，该FET开关堆叠包括：串联连接的FET，其在一端耦接至第一端子并且在另一端耦接至第二端子，第一端子被配置成接收输入射频(RF)信号；体电阻器阶梯，其耦接至第一端子，体电阻器阶梯包括串联连接的多个体电阻器元件，每个体电阻器元件耦接在串联连接的FET中的对应的相邻FET的体端子两端；以及体电流管理电路，其耦接至体电阻器阶梯，其中：FET开关堆叠被配置成接收FET开关堆叠的栅极偏置端子处的第一偏置电压以及FET开关堆叠的体偏置端子处的第二偏置电压；在FET开关堆叠的关断状态下，第一偏置电压和第二偏置电压是负偏置电压；在关断状态下，第二偏置电压比第一偏置电压负得少，并且体电流管理电路被配置成提供用于栅极感应漏极泄漏电流的一个或更多个电流放电路径。
根据本公开内容的第五方面，公开了一种在关断状态下偏置射频(RF)场效应晶体管(FET)开关堆叠的方法，该RF FET开关堆叠包括在一端耦接至第一端子并且在另一端耦接至第二端子的串联连接的FET，第一端子被配置成接收输入射频(RF)信号，该方法包括：将负栅极偏置电压施加至串联连接的FET的栅极端子；将负体偏置电压施加至串联连接的FET的体端子，体偏置电压比栅极偏置电压负得少；在RF FET开关堆叠的关断状态下在RFFET开关堆叠两端施加RF信号；以及在施加RF信号时，通过一个或更多个电流放电路径对栅极感应漏极泄漏电流进行放电，放电将串联连接的FET的体端子处的电压下拉到比体偏置负得多的电压。
根据本公开内容的第六方面，公开了一种场效应晶体管(FET)开关堆叠，该FET开关堆叠包括：串联连接的FET，其在一端耦接至第一端子并且在另一端耦接至第二端子，第一端子被配置成接收射频(RF)信号；体电阻器阶梯，其耦接至第一端子，体电阻器阶梯包括串联连接的多个体电阻器元件，每个体电阻器元件耦接在串联连接的FET中的对应的相邻FET的体端子两端；以及第一二极管元件布置，包括：i)二极管元件堆叠，其包括两个或更多个二极管元件，二极管元件堆叠耦接在体电阻器阶梯与第一端子之间，以及ii)一个或更多个附加二极管元件，其耦接至体电阻器阶梯。
根据本公开内容的第七方面，公开了一种在射频(RF)开关堆叠的关断状态下控制栅极感应漏极泄漏电流的方法，该RF开关堆叠包括i)被配置成接收RF信号的串联连接的FET以及ii)耦接至串联连接的FET的体端子的体电阻器阶梯，该方法包括：将RF信号施加至RF开关堆叠；在RF开关堆叠的关断状态下在第一时间间隔期间，产生用于栅极感应漏极泄漏电流通过体电阻器阶梯的第一电流放电路径；以及在RF开关堆叠的关断状态下在第二时间间隔期间，产生用于栅极感应漏极泄漏电流通过体电阻器阶梯的第二电流放电路径，其中，在产生第一电流放电路径和第二电流放电路径两者的RF开关的关断状态下的第一交叠时间间隔期间，第二时间间隔在时间上与第一时间间隔部分地交叠。
在附图和以下描述中阐述了本发明的一个或更多个实施方式的细节。根据说明书和附图以及根据权利要求，本发明的其他特征、目的和优点将变得明显。
附图说明
图1A示出了现有技术的FET开关堆叠。
图1B示出了当FET开关堆叠处于关断状态时，开关堆叠的晶体管的体相对于堆叠内的这样的晶体管的位置的现有技术的平均DC电压分布。
图2A示出了根据本公开内容的实施方式的示例性FET开关堆叠。
图2B示出了示出根据本公开内容的实施方式的示例性RF信号波形的模拟结果。
图2C示出了根据本公开内容的实施方式的开关堆叠的体电阻器阶梯内的节点的DC电压的示例性变化。
图3A示出了根据本公开内容的实施方式的示例性FET开关堆叠。
图3B示出了根据本公开内容的实施方式的漏极-源极电阻器阶梯内的节点的DC电压相对于示例性FET开关堆叠内的这样的节点的位置的变化。
图3C示出了根据本公开内容的实施方式的示例性FET开关堆叠。
图4A至图4B示出了根据本公开内容的实施方式的以串联配置实现的示例性FET开关堆叠。
图5A示出了根据本公开内容的实施方式的示例性FET开关堆叠。
图5B示出了根据本公开内容的实施方式的示例性FET开关堆叠的一部分。
图5C示出了根据本公开内容的实施方式的示例性曲线图。
图5D示出了根据本公开内容的实施方式的示例性FET开关堆叠的一部分。
图5E示出了根据本公开内容的实施方式的示例性曲线图。
图5F示出了根据本公开内容的实施方式的示例性FET开关堆叠的一部分。
图5G至图5H以及图6示出了根据本公开内容的实施方式的示例性FET开关堆叠。
图7示出了根据本公开内容的实施方式的示例性曲线图。
图8示出了根据本公开内容的实施方式的示例性RF电路的框图。
图9示出了偏置产生电路。
图10至图11示出了根据本公开内容的实施方式的示例性曲线图。
图12示出了根据本公开内容的实施方式的示例性RF电路的框图。
各个附图中的相似的附图标记和名称指示相似的元件。
具体实施方式
图2A示出了根据本公开内容的实施方式的示例性FET开关堆叠(200A)特别是至少四个开关的堆叠。FET开关堆叠(200A)在一端耦接至RF端口(RF)，并且在另一端耦接至参考电压(例如，地(GND))。在操作条件期间，RF信号经由RF端口(RF)被传送至RF开关堆叠(200A)。FET开关堆叠(200A)包括晶体管(T1，...，TN)的串联布置。可以使用包括体电阻器(RB1，...，RBn+1)的体电阻器阶梯、包括漏极-源极电阻器(RDS1，...，RDSn)的漏极-源极电阻器阶梯以及晶体管的栅极侧上的栅极电阻器结构来偏置该FET开关堆叠。图2A中还示出了用于偏置FET开关堆叠(200A)的偏置电压(VB，VG)。偏置电压(VB，VG)可以由偏置电压发生器电路(为了简单起见未示出)产生。在操作条件下，当FET开关堆叠(200A)处于关断状态时，偏置电压(VB，VG)可以是负偏置电压。
继续参照图2A，FET开关堆叠(200A)包括二极管堆叠(201)和(202)，二极管堆叠(201)和(202)各自耦接在体电阻器阶梯的一个或更多个电阻器两端。根据本公开内容的实施方式，二极管堆叠(201)包括串联连接的一个或更多个二极管(D1，...，DM)、具有端子(A1，K1)，二极管堆叠(201)通过所述端子(A1，K1)连接至体电阻器阶梯。此外，二极管堆叠(202)包括串联连接的一个或更多个二极管(D'1，...，D'N)、具有端子(A2，K2)，二极管堆叠(202)通过所述端子(A2，K2)连接至体电阻器阶梯。贯穿本公开内容，术语二极管将用于不仅意指二极管本身，而且还意指二极管连接的晶体管。只要当最大正电压RF信号施加至FET开关堆叠(200A)并且二极管堆叠(201)处于关断状态时，可以在二极管堆叠(201)中使用串联的最低数目的二极管，二极管堆叠(201)中的每个二极管的节点两端的电压在二极管的电压可靠性极限内。只要当最大负电压RF信号施加至FET开关堆叠(200A)并且二极管堆叠(202)处于关断状态时，可以在二极管堆叠(202)中使用串联的最低数目的二极管，二极管堆叠(202)中的每个二极管的节点两端的电压在二极管的电压可靠性极限内。
还可以设想根据本公开内容的教导并且包括两个二极管堆叠中的仅一个二极管堆叠(201)或(202)的其他实施方式，其中，仅一个现有二极管堆叠可以具有一个或更多个二极管。在优选实施方式中，端子(K1)连接至RF端口(RF)、端子(A1)连接至体电阻器阶梯内的节点，端子(A2)连接至体电阻梯内的节点，并且端子(K2)连接至参考电压(例如，地)。此外，电阻器(RB1，...，RBn+1)中的任何电阻器可以被分成两个或多个电阻器。端子(A1)或(A2)可以连接至这些分离电阻器之间的节点。还如图2A所示，二极管堆叠(201，202)可以以相反极性连接在体电阻器阶梯两端。例如，如稍后将更详细地描述的，在操作条件下，二极管堆叠(202)在从顶部到底部的方向上传导电流，而二极管堆叠(201)在从底部到顶部的方向上传导电流。还如上所述，可以使用二极管连接的晶体管来实现二极管堆叠(201)或(202)内的任何二极管。
如先前所提及的，开关堆叠中的不期望的GIDL电流产生去偏置问题，从而导致堆叠内的晶体管尤其是对于更接近RF端口的晶体管的可能的早期击穿。此外，GIDL电流还需要被吸收，即从堆叠中被放电。还参照图2A，二极管堆叠(201)通过将GIDL电流吸收到RF端口来解决去偏置问题，而二极管堆叠(202)通过将GIDL电流吸收到地来解决去偏置问题。
继续参照图2A，FET开关堆叠(200A)通过RF端口(RF)接收RF信号。当FET开关堆叠(200A)处于关断状态时并且在RF信号的负摆动期间，二极管堆叠(201)接通，从而产生用于GIDL电流通过RF端口(RF)的放电路径。另一方面，在正摆动期间，二极管堆叠(202)接通以产生用于GIDL电流通过地的放电路径。本领域技术人员将认识到，两个二极管堆叠(201，202)的协同使用也为FET开关堆叠(200A)的结构提供了更多的对称性，因此改善开关堆叠的非线性失真性能(例如，减少谐波)。也可以理解，这样的对称性是可选特征，而不是要求。
在以下段落中：
·VRF+和VRF-分别表示施加的RF电压的正峰值和负峰值，
·RB1＝RBn+1＝R/2并且RB2＝RB3＝......＝RBn＝R，
·VRB+和VRB-分别表示体电阻器阶梯的R体电阻器两端的RF电压降的正峰值和负峰值，
·m和k分别表示二极管堆叠(201，202)中的二极管的数目，其中m和k可能相同或不同，以及
·Vth表示二极管堆叠(201)或(202)内的二极管的阈值电压。
·通过示例的方式而非限制的方式，如果将峰值为100V的RF电压施加至具有25个晶体管的开关堆叠，那么VRB+＝100/25＝4V，并且VRB-＝-100/25＝-4V。
返回参照图2A并且使用以上提及的定义，在施加的RF电压的负摆动期间，当(X*VRB-)-VB＜m*Vth时，二极管堆叠(201)开始导通，并因此使GIDL电流放电。参数X是基于耦接在二极管堆叠(201)两端的体电阻器的电阻来定义的比率。为了进一步阐明并且作为示例，对于图2A中示出的实施方式，参数X被定义为X＝(RBn+RBn+1)/RBn＝(R+R/2)/R＝3/2。在施加的RF电压的正摆动期间，当(Y*VRB+)+VB＞k*Vth时，二极管堆叠(202)开始导通，其中对于二极管堆叠(202)，Y与以上情况类似地被定义为Y＝(RB1+RB2)/RB2＝(R/2+R)/R＝3/2。在施加的RF信号的正摆动期间，二极管堆叠(201)处于关断状态，并且二极管堆叠(201)内的每个二极管两端的峰值电压Vr1可以被获得为Vr1＝((X*VRB+)-VB)/m。另一方面，在施加的RF电压的负摆动期间，二极管堆叠(202)处于关断状态，并且二极管堆叠(202)内的每个二极管两端的峰值电压Vr2可以被获得为Vr2＝(-Y*VRB-)-VB)/k。根据本公开内容的实施方式，Vr1和Vr2小于二极管堆叠(201，202)内的反向偏置二极管的峰值电压可靠性极限。
图2B示出了说明作为时间的函数的、通过体电阻器阶梯从RF端口流向地的RF电流的一些模拟结果。曲线(210)表示在实现本公开内容的教导之前的情况(即，没有二极管堆叠)。如可以看到的，曲线(210)关于时间轴不对称(即，幅度a1和幅度a2不相等)。另一方面，曲线(220)表示在实现二极管堆叠之后的情况。如可以注意到的，由于实现了二极管堆叠，RF电流在正峰值相对负峰值的行为方面变得更加对称。最后，曲线(230)示出了曲线(210，220)之间的差异，以突出显示实现二极管堆叠的正面影响，从而减轻不期望的GIDL电流的负面影响。
图2C示出了体电阻器阶梯内的节点的DC电压相对于堆叠内的这样的节点的位置的变化。曲线(260，270)分别表示在不实现和实现本公开内容的教导(即，实现图2A的二极管堆叠(201，202))的情况下的这样的变化。如先前所提及的，在不实现本公开内容的教导的情况下，从顶部到底部的每个元件的DC电压根据其在堆叠内的位置的递减函数而下降。另一方面，在实现二极管堆叠的情况下，DC电压的位置的逐元件变化显著地更小：曲线更平坦，并且电压分布更均匀。
图3A示出了根据本公开内容的另一实施方式的示例性FET开关堆叠(300A)特别是至少四个开关的堆叠。尽管在FET开关堆叠(300A)的结构与图2A的FET开关堆叠(200A)的结构之间存在相似性，但是FET开关堆叠(300A)的偏置方案在FET开关堆叠(300A)以正逻辑操作的意义上是不同的。换言之，在优选实施方式中，在操作期间并且当FET开关堆叠(300A)处于关断状态时，偏置电压(VG)处于0V，并且施加至漏极-源极电阻器阶梯的偏置电压(VD)是正偏置电压。此外，在图3A的实施方式中，先前设置在图2A的体电阻器阶梯中的电容器(C1，C2)现在用(C'1，C'2)表示，并且设置在漏极-源极电阻器阶梯中。类似于关于图2A的实施方式所描述的，除了漏极-源极电阻器阶梯中的电流的方向不同并且是从底部到顶部以外，GIDL电流具有去偏置FET开关堆叠(300A)的相同负面影响。这样的差异的原因在于，在开关堆叠FET中，当处于关断状态时，GIDL电流流入FET的漏极端子并流出FET的体端子。换言之，从漏极-源极电阻器(RDS1)出发到漏极-源极电阻器(RDSn)，漏极-源极电阻器阶梯的各个节点处的平均DC电压减小。图3A中还示出了二极管堆叠(301)，其不同于二极管堆叠(201)，二极管堆叠(301)连接在漏极-源极电阻器阶梯的一个或更多个漏极-源极电阻器两端，二极管堆叠(301)包括串联连接的二极管(D1，...，DM)的并且具有端子(A3，K3)。在优选实施方式中，阳极端子(A3)连接至RF端口(RF)，并且阴极端子(K3)连接至漏极-源极电阻器阶梯内的除了地之外的节点。
还参照图2A和图3A，二极管堆叠(301)的功能类似于先前关于二极管堆叠(201)描述的功能，除了这样的二极管堆叠是用相反极性实现，这是由于以下事实：漏极被偏置在正电压处，并且在漏极-源极阶梯中流动的电流与在体电阻器阶梯中流动的电流具有相反方向。在操作条件下，当FET开关堆叠(300A)处于关断状态时，在施加的RF信号的正摆动期间，二极管堆叠(301)处于接通状态(导通)，从而产生用于通过RF端口(RF)的不期望的GIDL电流流过漏极-源极电阻器阶梯的源路径。在施加的RF信号的负摆动期间，二极管堆叠(301)处于关断状态(非导通)。
图3B示出了图3A的漏极-源极电阻器阶梯内的节点的DC电压相对于堆叠内的这样的节点的位置的变化。曲线(320，330)分别表示在不实现本公开内容的教导和实现本公开内容的教导(即，实现图3A的二极管堆叠(301))的情况下的这样的变化。如先前所提及的，在不实现如前所述的二极管堆叠的情况下，DC电压是堆叠内的位置的递增函数。还如所示地，在实现二极管堆叠的情况下，DC电压的位置的逐元件变化显著地更小：曲线更平坦，并且电压分布更均匀。
图3C示出了根据本公开内容的另一实施方式的示例性FET开关堆叠(300C)特别是至少四个开关的堆叠。FET开关堆叠(300C)以正逻辑工作，并且其操作的原理类似于关于FET开关堆叠(300A)描述的原理，除了FET开关堆叠(300C)还包括二极管堆叠(302)，该二极管堆叠用于与二极管堆叠(301)协同工作以进一步克服GIDL电流的负面影响。在操作条件下，并且当FET开关堆叠(300C)处于关断状态时，在应用的RF信号的负摆动期间，二极管堆叠(302)接通并且提供用于不期望的GIDL电流通过地的源路径。在应用的RF信号的正摆动期间，二极管堆叠(302)处于关断状态。类似于之前描述的，堆叠(302)的增加为结构提供了更多的对称性，因此提供了更好的整体非线性失真性能。
在图2A、图3A、图3C中示出的实施方式中，根据分流配置即在RF端子与参考或接地端子之间实现FET开关堆叠。然而，本公开内容的教导同样适用于基于串联配置即在两个RF端子之间实现FET开关堆叠的场景。图4A示出了根据本公开内容的实施方式的FET开关堆叠(400A)特别是至少四个开关的堆叠。FET开关堆叠(400A)与图2A的FET开关堆叠(200A)基本相同，但是以串联配置实现。RF信号从RF端口(RF1)被输入，并且从RF端口(RF2)被输出。给定FET开关堆叠(400A)的串联配置，并且为了更好的对称性，将偏置电压(VG，VB)施加在相应栅极和体阶梯的中间，而不是如图2A的FET开关堆叠(200A)那样施加在这样的阶梯的底部处。在优选实施方式中，在操作期间并且当FET开关堆叠(400A)处于关断状态时，偏置电压(VG，VB)可以是负偏置电压。
图4B示出了根据本公开内容的实施方式的FET开关堆叠(400B)特别是至少四个开关的堆叠。FET开关堆叠(400B)与图3C的FET开关堆叠(300C)基本相同，但是以RF1-RF2串联配置实现。从RF端口(RF1)输入RF信号，并且从RF端口(RF2)输出RF信号。给定FET开关堆叠(400B)的串联配置，并且为了更好的对称性，将偏置电压(VG，VD)施加在相应栅极和漏极-源极阶梯的中间，而不是如图3C的FET开关堆叠(300C)那样在这样的阶梯的底部处。在优选实施方式中，在操作期间并且当FET开关堆叠(400B)处于关断状态时，偏置电压(VG)约为0V，并且偏置电压(VD)可以是正偏置电压。
图5A示出了根据本公开内容的另一实施方式的示例性FET开关堆叠(500A)。图5A的开关堆叠(500A)的结构和功能类似于关于图2A的开关堆叠(200A)描述的结构和功能，除了一些另外的元件和功能，这将在下面详细描述。
FET开关堆叠(500A)包括二极管堆叠(501A)和(502A)，二极管堆叠(501A)和(502A)各自耦接在体电阻器阶梯的一个或更多个电阻两端。根据本公开内容的实施方式，二极管堆叠(501A)包括串联连接的一个或更多个二极管(D1，...，DM)、具有端子(A1，K1)，二极管堆叠(501A)通过所述端子(A1，K1)耦接至体电阻器阶梯。将二极管(D1)连接至体电阻器阶梯的电阻器(R0)是可选的，即当不使用电阻器(R0)时，二极管(D1)直接连接至体电阻器阶梯。二极管堆叠(502A)包括串联连接的一个或更多个二极管(D'1，...，D'N)、具有端子(A2，K2)，二极管堆叠(302A)通过所述端子(A2，K2)连接至体电阻器阶梯。将二极管(D'k)连接至体电阻器阶梯的电阻器(R0')是可选的。
如对于先前实施方式已经指出的，术语二极管将被用于不仅意指二极管本身，而且还意指二极管连接的晶体管。继续参照图5A，还在本实施方式中，要在二极管堆叠(501A)中使用的串联的二极管的数目可以变化，只要当最大正电压RF信号施加至FET开关堆叠(500A)并且二极管堆叠(501A)处于关断状态时，二极管堆叠(501A)中的每个二极管的节点两端的电压均在二极管的电压可靠性极限内即可。类似的考虑适用于二极管堆叠(502A)。
根据图5A中示出的实施方式，FET开关堆叠(500A)还包括与可选电阻器(R1)串联布置的“水平”或“梯级”二极管(D0)以及与可选电阻器(R1')串联布置的水平或梯级二极管(D0')。电阻器(R1)和二极管(D0)的串联组合在一端连接至体电阻器阶梯的节点(P1)，并且在另一端连接至“垂直”或“轨道”二极管堆叠(501A)的节点(P2)。电阻器(R1')和二极管(D0')的串联组合在一端连接至体电阻器阶梯的节点(P3)，并且在另一端连接至“垂直”或“轨道”二极管堆叠(502A)的节点(P4)。
在FET开关堆叠的关断状态期间，梯级二极管(D0，D0')的存在提供了用于GIDL电流的除了由轨道二极管的堆叠(501A，502A)提供的放电路径(510A，511A)之外的放电路径(513A，512A)。如稍后将详细描述的，当FFT开关堆叠处于关断状态时，在负RF信号摆动期间形成两个电流放电路径(510A，513A)，以至少部分地传送不期望的GIDL电流。类似地，在正RF信号摆动期间，形成两个电流放电路径(511A，512A)，以将这样的摆动期间产生的GIDL电流传送至地。
根据本公开内容的教导，图5A的FET开关堆叠(500A)可以在分流配置(如所示的)或串联配置(其中底部端耦接至RF端口而不是参考电压)两者中实现。另外，继续参照图5A，根据本公开内容的教导：
·从体电阻器阶梯的顶部出发到底部，节点(P1，P3)可以位于体电阻器阶梯内的任何点处；
·节点(P2)可以位于二极管堆叠(501A)的底部处的二极管(D1)的阴极与二极管堆叠(501A)的顶部处的二极管(DM)的阳极之间的任何点处；
·节点(P4)可以位于二极管堆叠(501A)的底部处的二极管(D'N)的阳极与二极管堆叠(502A)的顶部处的二极管(D'1)的阴极之间的任何点处；
·电阻器(RB1，...，RBn+1)中的任何电阻器可以分成两个或更多个串联电阻，其公共连接点用作分接点。节点(P1，P3)也可以位于这样的分接点处。作为示例，如图5A所示，体电阻器(RB2，RB3)的串联组合耦接在晶体管(T1，T2)的体两端。在该示例中，节点(P3)位于体电阻器(RB2，RB3)之间；
·如在下一段落中还指出的，通过引入除了二极管(D0，D0')之外的梯级二极管(和可选的相关电阻器)，可以设计出除了路径(512A，513A)之外的其他路径。
继续参照图5A，为了简单起见并且出于说明的目的，在FET开关堆叠(500A)的上部上，示出仅一个电阻器-二极管对(R1，D0)，其将体电阻器阶梯上的节点即P1连接至二极管堆叠(501A)内的对应节点(P2)。类似地，在FET开关堆叠(500A)的下部上也示出仅一个电阻器-二极管对(R1'，D0')，其将体电阻器阶梯上的节点即P3连接至二极管堆叠(502A)内的对应节点(P4)。然而，也可以设想其他实施方式，其中两个或更多个这样的梯级二极管或梯级二极管-电阻器组合将体电阻器阶梯的两个或更多个节点耦接至二极管堆叠(501A)的对应节点，以及/或者两个或更多个这样的梯级二极管或梯级二极管-电阻器组合将体电阻器阶梯的两个或更多个节点耦接至二极管堆叠(502A)的对应节点。额外的二极管和/或二极管-电阻器对将导致额外的电流放电路径，从而进一步减少不期望的GIDL电流的负面影响。
为了进一步阐明以上公开的概念，参照图5B，其示出了图5A的FET开关堆叠(500A)的示例性实施方式的一部分。为了简单起见，示出了FET开关堆叠的仅一部分。二极管堆叠(501B)是图5A的二极管堆叠(501A)的示例性实现方式，并且包括二极管(D1，...，D6)。还示出了包括体电阻器(RB11，...，RB15)的体电阻器阶梯的一部分。如在该示例性实施方式中可以看到的，两个电阻器-二极管对(R11，D01)和(R12，D02)将电阻器体阶梯上的两个相应节点耦接至二极管堆叠(501B)内的对应节点。
图5C示出了根据本公开内容的教导的示例性曲线图。曲线(550)表示相对于时间的通过图5A的RF端口(RF)接收的RF信号的幅度，该曲线包括正RF信号摆动(左侧)和负RF信号摆动(右侧)。参照图5A、图5B和图5C，当FET开关堆叠(500A)处于关断状态时并且在RF信号的负摆动的第一时间间隔(ΔT1)期间，二极管堆叠(501B)接通，从而产生用于GIDL电流经由电阻器(R0)、在方向(510B)上并且通过RF端口(RF)的第一放电路径。此外，在第二时间间隔(ΔT2)期间，二极管(D02)可以接通，从而产生用于GIDL经由电阻器(R12)、在方向(514B)上并且通过RF端口(RF)的第二附加放电路径。在第三时间间隔(ΔT3)期间，二极管(D01)可以接通，从而产生用于GIDL经由电阻器(R11)、在方向(513B)上并且通过RF端口(RF)的第三放电路径。在优选实施方式中，并且如图5C所示，方向(510B)上的第一放电路径在时间间隔(ΔT1，ΔT2，ΔT3)期间是有效的，第二放电路径(514B)在时间间隔(ΔT2，ΔT3)期间是有效的，而第三放电路径(513B)在时间间隔(ΔT3)期间是有效的。换言之，在这样的优选实施方式中，在RF电压的负摆动期间，各个二极管按以下顺序在不同时间处接通：二极管堆叠(501B)将首先接通，然后二极管(D02)将在稍后时间接通，以及最后接通的二极管将是二极管(D01)。
类似于先前在图5B中示出的，图5D示出了图5A的FET开关堆叠(500A)的示例性实现方式的另一部分。为了简单起见，示出了FET开关堆叠的仅一部分。二极管堆叠(501D)是图5A的二极管堆叠(501A)的示例性实现方式，二极管堆叠(501D)包括二极管(D1'，...，D5')。还示出了包括体电阻器(RB11'，...，RB14')的体电阻器阶梯的一部分。如在该示例性实施方式中可以看到的，两个电阻器-二极管对(R11'，D01')和(R12'，D02')将电阻器体阶梯上的两个相应节点耦接至二极管堆叠(501D)内的对应节点。
类似于先前在图5C中示出的，图5E示出了根据本公开内容的教导的示例性曲线图。曲线(550)表示相对于时间的通过图5A的RF端口(RF)接收的RF信号幅度。参照图5A、图5D和图5E，当FET开关堆叠(500A)处于关断状态时并且在RF信号的正摆动的第一时间间隔(ΔT1')期间，二极管堆叠(501D)接通，从而产生用于GIDL电流经由电阻器(R0')、在方向(511D)上并且通过地的第一放电路径。此外，在第二时间间隔(ΔT2')期间，二极管(D01')可以接通，从而产生用于GIDL经由电阻器(R11')、在方向(515D)上并且通过地的第二放电路径。在第三时间间隔(ΔT3')期间，二极管(D02')可以接通，从而产生用于GIDL经由电阻器(R12')、在方向(516D)上并且通过地的第三放电路径。在优选实施方式中，并且如图5E所示，方向(511D)上的第一放电路径在时间间隔(ΔT1'，ΔT2'，ΔT3')期间是有效的，第二放电路径(515D)在时间间隔(ΔT2'，ΔT3')期间是有效的，而第三放电路径(516D)在时间间隔(ΔT3')期间是有效的。换言之，在这样的优选实施方式中，在RF电压的正摆动期间，各个二极管按以下顺序在不同时间处接通：二极管堆叠(501D)将首先接通，然后二极管(D01')将在稍后时间接通，以及最后接通的二极管将是二极管(D02')。在以下示例性实施方式中，将更详细地探讨使该顺序发生的条件。
图5F示出了图5A的FET堆叠(500A)的示例性实现方式的一部分。在节点(A)处所需的接通二极管堆叠(501F)的最小RF电压可以如下计算：
VA＝6Vth
其中，Vth表示六个二极管(D1，...，D6)中的每一个的阈值电压，并且其中，为了简单起见没有考虑由于(R0)的存在引入的电压降。有了节点(A)处的RF电压(VA)，则节点(B)处的电压(VB)可以计算为：
然而，激活放电路径(515F)即接通二极管(D0，D1，...，D4)所需的最小电压将是5Vth，因为在这样的放电路径中存在五个二极管(一个水平二极管和四个垂直二极管)。基于以上情况，与图5C的表示一致，放电路径(511F)将首先并且在放电路径(515F)之前被激活，其中，间隔ΔT1的持续时间比间隔ΔT2的持续时间长。
鉴于以上公开的概念，本领域技术人员将认识到，取决于应用，可以调整各种设计参数例如体电阻器阶梯两端的电压分布、放电路径的数目和在每个路径中使用的二极管的数目，以实现接通多个放电路径以抵抗不期望的GIDL电流的期望条件(正摆动和负摆动期间的时间和RF幅度)。这将在面临挑战性的性能要求时提供进一步的设计灵活性。
如在以上段落中指出的，每个梯级二极管也可能轨道二极管堆叠的最顶部的二极管和最底部的二极管可以通过电阻器耦接至体阶梯。这样的电阻器的存在是出于限制电流的目的。例如，如图5C和图5E所示，在RF信号的正摆动和负摆动期间将存在时间间隔，在这些时间间隔中，多于一个二极管路径将被导通，例如，在间隔(ΔT2)期间两个二极管路径被导通，在间隔(ΔT3)期间三个二极管路径被导通，其中在轨道二极管堆叠上有对应的额外电流应力。电阻器例如(R0，R0')、(R1，R1')、(R11，R12)等的潜在存在用于以下目的：为本领域技术人员提供根据本公开内容的二极管路径的特定实现方式和设计要求限制电流总量的工具。
关于FET开关堆叠(500A)，也可以设想根据本公开内容的教导的其中存在二极管堆叠(501A，502A)中的仅一个二极管堆叠的实施方式。在图5G和图5H中给出了这样的实施方式的示例。
图6示出了根据本公开内容的另一实施方式的示例性FET开关堆叠(600)。FET开关堆叠(600)的操作的原理类似于关于图5A的FET开关(500A)所公开的，除了电阻器-二极管对(R1，D0)不连接至二极管堆叠(601)内的节点，而是通过单独的二极管(Dm+1，...，Dw)的串联堆叠将这样的对耦接至RF端口(RF)。类似地，电阻器-二极管对(R1'，D0')不连接至二极管堆叠(401)内的节点，而是通过单独的二极管(D'k+1，...，D'q)的串联堆叠将这样的对耦接至地(或底部RF端口)。元件(601，602，610，611，612，613)分别是图5A的元件(501A，502A，510A，511A，512A，513A)的对应物。关于图5A至图5H的所有先前描述的教导均同样适用于图6的实施方式。
图7示出了根据本公开内容的实施方式的示例性曲线图(700)，其示出了在应用图5A至图5H以及图6中描述的教导之前和之后GIDL电流相对于应用的RF幅度的变化。曲线(710)对应于实现仅一个放电路径的情况。图2A的FET开关堆叠(200A)是这种情况的示例。另一方面，曲线(720)表示通过增加将体电阻器阶梯上的节点耦接至二极管堆叠内的相应节点的一个电阻器-二极管对来实现两个电流放电路径的情况。图5A的FET开关堆叠(500A)是这种情况的示例。如可以看到的，凭借使用电阻器-二极管对增加附加放电路径，GIDL电流被抑制并且相对平坦。这样的额外的路径的存在具有导致开关堆叠的非线性性能的改善的能力，并且具有提供堆叠两端的电压的更平衡分布的能力。
参照图2A的RF开关(200A)和图5A的RF开关(500A)，如先前所提及的，偏置电压(VB，VG)由偏置电压发生器电路产生，为了简单起见而未在图2A和图5A上示出偏置电压发生器电路。图8示出了说明RF开关(200A，500A)的RF电路(800)，其中，偏置电压发生器电路(801)被示出为与这样的RF开关的核心分开。贯穿本公开内容，术语“体电流管理”是指抵抗不期望的GIDL电流的机制。作为示例，参照图2A，二极管堆叠(201，202)的组合提供这样的机制。作为另一示例，参照图5A，由电阻器-二极管对(R1，D0)、电阻器(R0)和二极管堆叠(501A)、电阻器-二极管对(R1'，D0')、电阻器(R0')和二极管堆叠(511A)的组合提供这样的机制。如在RF电路(800)中所示，元件(802)表示从偏置电压发生器电路(801)接收偏置电压(VB，VG)的RF开关(例如，图5A的RF开关堆叠(500A)，或图2A的RF开关堆叠(200A))。还如在RF电路(800)中所示，偏置电压发生器电路(801)也是电流(Iss)的源，电流(Iss)表示由于不期望的GIDL电流而由偏置电压发生器电路(801)提供的电流。
还参照图2A和图5A的RF开关(200A，500A)，如先前所提及的，在RF开关的关断状态期间，偏置电压(VB)负得越多，这样的开关的整体线性性能将越好。然而，这样做的代价是偏置电压发生器电路(801)的设计更复杂，就像图8中总体示出地那样，其占据更多空间并且消耗更多功率。另一方面，实现偏置电压发生器电路(801)的更紧凑设计可能不期望地导致RF开关的下降的非线性性能和更糟的功率处理能力。
当RF开关堆叠处于关断状态时，偏置电压(VB，VG)的示例性的值是-3V。根据本公开内容的一些实施方式，可以设想这样的RF开关：其中在RF开关堆叠的关断状态期间向RF开关堆叠提供负得少的偏置电压(VB)例如-2V。在这样的实施方式中，可以实现体电流管理，使得至少当施加较高的RF信号幅度时，FET开关堆叠内的晶体管的体偏置电压被RF信号电荷泵送到比由偏置电压发生器电路(801)提供的电压例如-2V负得更多的电压(例如，-3V)。因此，可以在不损害RF开关堆叠的非线性性能和功率处理能力的情况下实现具有较少DC功率消耗的更紧凑的偏置电压发生器电路(801)。换言之，凭借实现迄今为止作为RF开关堆叠设计的一部分而公开的基于二极管的体电流管理方法，可以在不损害RF开关堆叠的整体线性性能的情况下使用更小、更不复杂且更便宜的偏置电压发生器电路。
先前已知的处于关断状态的开关堆叠可能需要相同的体偏置电压和栅极偏置电压(即，VB＝VG)。对于这样的布置存在若干原因。首先，通常设计仅一个负电源电压比设计多个负电源电压更容易。其次，选择偏置电压(VG)的负得更多的值将使FET更深地进入关断状态，这又导致改进的功率处理。最后，偏置电压(VB)的负得更多的值将导致改善的线性度。与此类一般陈述不同，本文中公开的教导的益处之一在于，通过包括如在开关堆叠的设计中公开的体电流方法，负偏置电压需求量被减少(放宽)而对功率处理需求没有任何影响。此外，如先前所提及的，当施加负得更多的体偏置电压时，这样的开关堆叠受益于更好的线性性能。通过本公开内容的教导，这使得有可能，而不必设计具有负得更多的偏置电压，这是因为FET开关堆叠内的晶体管的体偏置电压被RF信号电荷泵送到比由偏置电压发生器电路提供的电压负得更多的电压。本领域技术人员将认识到，根据本公开内容的方法是反直观的，因为其需要在FET开关的关断条件下对栅极偏置电压和体偏置电压进行单独且不同的处理，并且因此需要增加的控制逻辑工作。另一方面，发明人发现，这样的反直观的方法带来了上述的优点和益处。
鉴于以上，还参照图2A和图5A，并且根据本公开内容的教导，可以提供以下实施方式：
·偏置电压(VB，VG)不相等
·体偏置电压(VB)比栅极偏置电压(VG)负得少
·体偏置电压(VB)比栅极偏置电压(VG)负得少至少1V
·体偏置电压(VB)是可调整的
·基于FET开关堆叠的期望的整体非线性性能和/或功率处理需求来调整体偏置电压(VB)
·与图2A的二极管堆叠(201，202)或图5A的二极管堆叠(501A，502A)中的二极管的数目以及/或者这样的二极管堆叠在其各自RF开关堆叠中的位置对应地调整体偏置电压(VB)。
图9示出了根据本公开内容的实施方式的偏置电压发生器电路(900)。偏置电压发生器电路(900)是图8的偏置电压发生器电路(801)的示例性实现方式，并且包括多级电荷泵开关块(901)、(LDO)低压降电压转换器(902)、电阻分压器(903)和振荡器(904)。多级电荷泵开关块(901)包括电荷泵开关块(SW1，SW2，SW3)。LDO(902)包括连接至晶体管(T0)的(OTA)运算跨导放大器(905)。在操作条件下，在电荷泵开关(SW1，SW2，SW3)的输出处分别产生降序(即，从负得较少到负得较多)的不同负电压电平(V_NEG1，V_NEG2，VSS)。换言之，V_NEG1是由该电路产生的负得最少的的偏置电压，并且VSS是由该电路产生的负得最多的偏置电压。
还如图9所示，负电压(VSS)通过电阻分压器(903)的顶端反馈到OTA(905)的第一输入。电阻分压器(903)的底端接收参考电压(VBG)，该参考电压可以例如由带隙参考电压电路(未示出)产生。基于在其第一输入处接收的电压与在其第二输入处的参考电压(例如，地)之间的差，OTA(905)在其输出处产生信号以控制晶体管(T0)的导电性，因此调节施加至电荷泵开关块(901)的输入的电压(V_LDO)。振荡器(904)包括用于调节偏置电压发生器电路(900)的输出电流源的可变速率时钟。
参照图2A、图5A以及图8至图9，根据本公开内容的实施方式，输出偏置电压(V_NEG1、V_NEG2)可以用作体偏置电压(VB)，而负电压(VSS)可以用作本申请的先前图2A、图5A、图5G、图5H和图6中示出的电路中的任何电路的栅极偏置电压(VG)。在下文中，将示出一些示例性曲线图以进一步突出显示以上公开的方法的益处，该方法在实现先前在图2A、图5A、图5G、图5H和图6中示出的体电流管理技术的同时将体偏置电压设置为负得较少的电压值。
还参照图2A、图5A以及图8至图9，图10示出了包括分别表示在不实现和实现体电流管理的情况下获得的性能结果的两组曲线(1001，1002)的曲线图(1000)。曲线(1001)表示在不实现体电流管理的情况下功率处理FET开关对体偏置电压(VB)的依赖性。这种情况的示例是图1A的FET开关堆叠(100)。如可以看到的，随着在FET开关的关断状态期间将体电流偏置电压增加到负得少的值，性能下降，并且FET开关示出较低的功率处理能力。贯穿文档，术语“功率处理能力”是指在给定配置(例如，串联或分流)和RF端口阻抗端接(例如，断开或50欧姆)的情况下，在不引起任何开关击穿的情况下，施加至处于关断状态的开关堆叠的最大功率。另一方面，曲线(1002)表示实现根据本公开内容的教导的体电流管理的情况。用于这种情况的示例性FET开关堆叠分别是图2A和图5A的FET开关堆叠(200A，500A)。如可以注意到的，在实现体电流管理之后，功率处理能力已经提高，并且更具体地，这种情况下的RF开关堆叠的功率处理能力相对于所施加的偏置电压(VB)的依赖性被消除(即，1002曲线相对平坦)，从而确认这种情况下的FET开关堆叠可以受益于本公开内容的反直观教导而不牺牲功率处理需求的事实。曲线(1001，1002)中的每一个包括两个单独的图，每个图对应于不同的开关堆叠，示出了部件到部件的变化。
图11示出了包括四组曲线(1101，1102，1103，1104)的曲线图(1100)，这四组曲线表示在不实现和实现体电流管理以及VB比VSS负得少的情况下获得的性能结果。曲线(1101)表示在不实现任何体电流管理的情况下体电流(Iss)FET开关相对于RF峰值电压的示例性变化，并且偏置电压VB连接至比偏置发生器轨道中的VSS负得少的电压即VNEG1。曲线(1102)表示在不实现任何体电流管理并且偏置电压VB连接至VSS的情况下体电流(Iss)FET开关相对于RF峰值电压的示例性变化。曲线(1103)表示实现根据本公开内容的教导的体电流管理并且偏置电压VB连接至比偏置发生器轨道中的VSS负得少的电压即VNEG1的情况。曲线(1104)表示实现根据本公开内容的教导的体电流管理并且偏置电压VB连接至VSS的情况。如可以注意到的，对于曲线(1103)，与曲线(1101，1102，1104)相比，偏置发生器需要处理的最大Iss减小，因此降低了偏置发生器的复杂性和功率消耗需求。
图12示出了根据本公开内容的实施方式的示例性RF电路(1200)。RF电路(1200)的操作的原理除了增加了控制电路(1303)类似于关于图8的RF电路(800)所描述的操作的原理。在操作条件下，当RF开关(1202)处于关断状态时，取决于RF开关(1202)的期望的线性性能，控制电路(1203)可以发出控制信号(CTRL)以指示需要由偏置电压发生器电路(1201)向RF开关(1202)提供什么电平的体偏置电压(VB)。
如之前已经指出的，可以在RF开关的关断状态期间调整偏置电压(VB)。特别地，随着RF功率减小，当二极管不导通时，朝着最佳体电压目标电压负得更多地调整(VB)可以是有用的，以保持关断模式中的线性和良好的小信号隔离。在这种回退条件下，要管理的体电流通常不大。在这样的情况下，可以通过可变步骤或离散步骤来调整(VB)。例如，可以通过模拟控制、数字控制寄存器或RF检测器的解码输出来控制可调整性，该RF检测器在关断模式中根据施加至开关的RF功率来调整电压。
如本公开内容中所使用的，术语“MOSFET”包括具有其电压确定晶体管的导电性的绝缘栅极的任何场效应晶体管(FET)并且包括具有金属或类金属、绝缘体和/或半导体结构的绝缘栅极。术语“金属”或“类金属”包括至少一种导电材料(例如铝、铜或其他金属或者重掺杂的多晶硅、石墨烯或其他导电体)，“绝缘体”包括至少一种绝缘材料(例如硅氧化物或其他介电材料)，并且“半导体”包括至少一种半导体材料。
如本公开内容中所使用的，术语“射频”(RF)是指在约3kHz至约300GHz的范围内的振荡速率。该术语还包括无线通信系统中使用的频率。RF频率可以是电磁波的频率或是电路中的交流电压或电流的频率。
关于本公开内容中引用的附图，各个元件的尺寸并非按比例绘制；为了清楚或强调起见，一些尺寸已经被垂直和/或水平地显著放大。另外，对取向和方向(例如，“顶部”、“底部”、“上方”、“下方”、“横向”、“垂直”、“水平”等)的引用是相对于示例附图而言的，并不一定是绝对取向或方向。
可以实现本发明的各种实施方式以满足各种规格。除非以上另有说明，否则合适的部件值的选择是设计选择的问题。本发明的各种实施方式可以以任何合适的集成电路(IC)技术(包括但不限于MOSFET结构)来实现或者以混合电路形式或分立电路形式来实现。可以使用任何合适的基板和工艺(包括但不限于标准体硅、高电阻体CMOS、绝缘体上硅(SOI)和蓝宝石上硅(SOS))来制造集成电路实施方式。除非以上另有说明，否则本发明的实施方式可以以其他晶体管技术(例如，双极、BiCMOS、LDMOS、BCD、GaAs HBT、GaN HEMT、GaAspHEMT和MESFET技术)来实现。然而，本发明的实施方式在使用基于SOI或SOS的工艺来制造时，或者在使用具有类似特性的工艺来制造时特别有用。使用SOI或SOS工艺在CMOS中进行的制造使得电路能够具有低功率消耗、由于FET堆叠而在操作期间承受高功率信号的能力、良好的线性度以及高频操作(即，高达并超过300GHz的射频)。因为寄生电容通常可以通过精心设计来保持较低(或最小，在所有单元上保持均匀，从而允许对寄生电容进行补偿)，因此单片IC的实现方式特别有用。
取决于特定规范和/或实现技术(例如，NMOS、PMOS或CMOS以及增强模式或耗尽模式晶体管器件)，可以调整电压电平和/或使电压和/或逻辑信号极性反转。可以根据需要例如通过调整器件尺寸、串联地“堆叠”部件(特别是FET)以承受更大的电压和/或使用并联的多个部件以处理更大的电流来对部件电压、电流和功率处理能力进行调整。可以添加另外的电路部件以增强所公开的电路的能力和/或以提供另外的功能，而不会显著地改变所公开的电路的功能。
根据本发明的电路和设备可以被单独使用或与其他部件、电路和设备组合使用。本发明的实施方式可以被制造为集成电路(IC)，集成电路(IC)可以被封装在IC封装和/或模块中以易于处理、制造和/或改善性能。特别地，本发明的IC实施方式通常用于其中一个或更多个这样的IC与其他电路块(例如，滤波器、放大器、无源部件以及可能的附加IC)组合成一个封装的模块。IC和/或模块于是通常与其他部件组合，通常在印刷电路板上，以形成诸如蜂窝电话、膝上型计算机或电子平板的终端产品的一部分，或者形成可以在诸如车辆、测试设备、医疗设备等的各种产品中使用的更高级的模块。通过模块和组件的各种配置，这样的IC通常实现通信通常是无线通信的模式。
已经描述了本发明的许多实施方式。应当理解，在不脱离本发明的精神和范围的情况下可以进行各种修改。例如，上述步骤中的一些步骤可以是顺序无关的，并且因此可以以与所描述的顺序不同的顺序执行。此外，上述步骤中的一些步骤可以是可选的。可以以重复、串行或并行的方式来执行关于以上标识的方法所描述的各种活动。
应当理解，前述描述旨在说明而不是限制本发明的范围，本发明的范围由所附权利要求的范围限定，并且其他实施方式也在权利要求的范围内。特别地，本发明的范围包括所附权利要求中阐述的过程、机器、制造或物质组成中的一种或更多种的任何和所有可行组合。(注意，用于权利要求元素的括号标记是为了便于引用这样的元素，并且其本身并不指示元素的特定所需的顺序或枚举；此外，这样的标记可以在从属权利要求中重复使用作为对附加元素的引用，而不被认为是开始不一致的标记序列)。
Claims (80)
1.一种场效应晶体管FET开关堆叠，包括：
串联连接的FET，所述串联连接的FET在一端耦接至第一端子，并且在另一端耦接至第二端子；所述第一端子被配置成接收输入射频RF信号；
体电阻阶梯，所述体电阻阶梯耦接至所述第一端子，所述体电阻阶梯包括串联连接的多个体电阻器，每个体电阻器耦接在所述串联连接的FET中的对应的相邻FET的体端子两端；
第一二极管堆叠，所述第一二极管堆叠包括一个或更多个二极管，所述二极管堆叠具有连接至所述第一端子的第一阴极端子和连接至所述串联连接的FET中的第一FET的体端子的第一阳极端子。
2.根据权利要求1所述的FET开关堆叠，其中：
在所述FET开关堆叠的关断状态下，所述第一二极管堆叠被配置成：
在所述RF信号的负RF摆动期间处于导通状态，产生用于栅极感应漏极泄漏电流通过所述第一端子的放电路径；以及
在所述RF信号的正RF摆动期间处于非导通状态。
3.根据权利要求1所述的FET开关堆叠，其中，所述串联连接的FET是四个或更多个串联连接的FET。
4.根据权利要求1所述的FET开关堆叠，还包括第二二极管堆叠，所述第二二极管堆叠具有连接至所述第二端子的第二阴极端子和连接至所述串联连接的FET中的第二FET的体端子的第二阳极端子。
5.根据权利要求4所述的FET开关堆叠，其中，所述串联连接的FET是四个或更多个串联连接的FET。
6.根据权利要求4所述的FET开关堆叠，其中：
在所述FET开关堆叠的关断状态下，所述第二二极管堆叠被配置成：
在所述输入RF信号的正RF摆动期间处于导通状态，从而产生用于所述栅极感应漏极泄漏电流通过所述第二端子的附加放电路径；以及
在所述输入RF信号的负RF摆动期间处于非导通状态。
7.根据权利要求6所述的FET开关堆叠，被配置成接收所述FET开关堆叠的栅极偏置端子处的第一偏置电压和所述FET开关堆叠的体偏置端子处的第二偏置电压，所述栅极偏置端子通过电阻器耦接至接近所述第二端子的底部FET的栅极，并且所述体偏置端子耦接至所述底部FET的体。
8.根据权利要求7所述的FET开关堆叠，其中，在所述FET开关堆叠的关断状态下，所述第一偏置电压和所述第二偏置电压是负偏置电压。
9.根据权利要求1所述的FET开关堆叠，其中，所述体电阻阶梯包括接近所述第一端子的第一电容器和接近所述第二端子的第二电容器。
10.根据权利要求1所述的FET开关堆叠，其中，所述第二端子连接至参考电压或地。
11.根据权利要求6所述的FET开关堆叠，其中，所述第二端子被配置为输出RF端口。
12.根据权利要求11所述的FET开关堆叠，被配置成接收栅极偏置端子处的第一偏置电压以及体偏置端子处的第二偏置电压，所述栅极偏置端子通过电阻器耦接至所述串联连接的FET中的中间FET的栅极，并且所述体偏置端子耦接至所述中间FET的体。
13.根据权利要求12所述的FET开关堆叠，其中，在所述FET开关堆叠的关断状态下，所述第一偏置电压和所述第二偏置电压是负偏置电压。
14.一种场效应晶体管FET开关堆叠，包括：
串联连接的FET，所述串联连接的FET在一端耦接至第一端子，并且在另一端耦接至第二端子；所述第一端子被配置成接收输入射频RF信号；
漏极-源极电阻阶梯，所述漏极-源极电阻阶梯耦接至所述第一端子，所述漏极-源极电阻阶梯包括串联连接的多个漏极-源极电阻器，每个漏极-源极电阻器耦接在所述串联连接的FET中的对应的相邻FET的漏极-源极端子两端；
第一二极管堆叠，所述第一二极管堆叠包括一个或更多个二极管，所述二极管堆叠具有连接至所述第一端子的第一阳极端子和连接至所述串联连接的FET中的第一FET的源极端子的第一阴极端子。
15.根据权利要求14所述的FET开关堆叠，其中：
在所述FET开关堆叠的关断状态下，所述第一二极管堆叠被配置成：
在所述输入RF信号的正RF摆动期间处于导通状态，产生用于栅极感应漏极泄漏电流通过所述第一端子的源路径；以及
在所述输入RF信号的负RF摆动期间处于非导通状态。
16.根据权利要求14所述的FET开关堆叠，其中，所述串联连接的FET是四个或更多个串联连接的FET。
17.根据权利要求14所述的FET开关堆叠，还包括第二二极管堆叠，所述第二二极管堆叠具有连接至所述第二端子的第二阳极端子和连接至所述串联连接的FET中的第二FET的漏极端子的第二阴极端子。
18.根据权利要求17所述的FET开关堆叠，其中，所述串联连接的FET是四个或更多个串联连接的FET。
19.根据权利要求17所述的FET开关堆叠，其中：
在所述FET开关堆叠的关断状态下，所述第二二极管堆叠被配置成：
在所述输入RF信号的负RF摆动期间处于导通状态，从而产生用于所述栅极感应漏极泄漏电流通过所述第二端子的附加源路径；以及
在所述输入RF信号的正RF摆动期间处于非导通状态。
20.根据权利要求19所述的FET开关堆叠，被配置成接收栅极偏置端子处的第一偏置电压以及漏极偏置端子处的第二偏置电压，所述栅极偏置端子通过电阻器耦接至接近所述第二端子的底部FET的栅极，并且所述漏极偏置端子耦接至所述底部FET的漏极端子。
21.根据权利要求20所述的FET开关堆叠，其中，在所述FET开关堆叠的关断状态下，所述第一偏置电压处于零伏，并且所述第二偏置电压为正偏置电压。
22.根据权利要求14所述的FET开关堆叠，其中，所述漏极-源极电阻阶梯包括接近所述第一端子的第一电容器和接近所述第二端子的第二电容器。
23.根据权利要求21所述的FET开关堆叠，其中，所述第二端子连接至参考电压或地。
24.根据权利要求19所述的FET开关堆叠，其中，所述第二端子被配置为输出RF端口。
25.根据权利要求24所述的FET开关堆叠，被配置成接收栅极偏置端子处的第一偏置电压以及漏极偏置端子处的第二偏置电压，所述栅极偏置端子通过电阻器耦接至所述串联连接的FET中的中间FET的栅极，并且所述漏极偏置端子耦接至所述中间FET的漏极端子。
26.根据权利要求25所述的FET开关堆叠，其中，在所述FET开关堆叠的关断状态下，所述第一偏置电压为零伏，并且所述第二偏置电压为正偏置电压。
27.一种将FET开关堆叠的偏置电压朝向所述FET开关堆叠两端的电压分布进行驱动的方法，所述方法包括：
根据射频RF信号在所述FET开关堆叠两端产生RF电压源；以及
产生电流放电路径，从而形成所述FET开关堆叠两端的电压分布。
28.根据权利要求27所述的方法，其中，所述产生所述电流放电路径使用耦接至所述FET开关堆叠的二极管堆叠来执行。
29.一种RF模块，包括根据权利要求1所述的FET开关堆叠。
30.一种通信设备，包括根据权利要求1所述的FET开关堆叠。
31.一种场效应晶体管FET开关堆叠，包括：
串联连接的FET，所述串联连接的FET在一端耦接至第一端子，并且在另一端耦接至第二端子，所述第一端子被配置成接收输入射频RF信号；
体电阻器阶梯，所述体电阻器阶梯耦接至所述第一端子，所述体电阻器阶梯包括串联连接的多个体电阻器元件，每个体电阻器元件耦接在所述串联连接的FET中的对应的相邻FET的体端子两端；以及
体电流管理电路，所述体电流管理电路耦接至所述体电阻器阶梯，
其中，
所述FET开关堆叠被配置成接收所述FET开关堆叠的栅极偏置端子处的第一偏置电压以及所述FET开关堆叠的体偏置端子处的第二偏置电压；
在所述FET开关堆叠的关断状态下，所述第一偏置电压和所述第二偏置电压是负偏置电压；
在所述关断状态下，所述第二偏置电压比所述第一偏置电压负得少，并且
所述体电流管理电路被配置成提供用于栅极感应漏极泄漏电流的一个或更多个电流放电路径。
32.根据权利要求31所述的FET开关堆叠，其中，所述体电流管理电路包括第一二极管布置，所述第一二极管布置包括：
二极管堆叠，所述二极管堆叠包括两个或更多个二极管，所述二极管堆叠耦接在所述体电阻器阶梯与所述第一端子之间，所述二极管堆叠被配置成在所述FET开关堆叠的关断状态期间提供所述一个或更多个电流放电路径中的第一电流放电路径。
33.根据权利要求32所述的FET开关堆叠，其中，
所述二极管堆叠被配置为处于导通状态，并且在所述FET开关堆叠的关断状态下在所述RF信号的正摆动或负摆动的第一时间部分期间提供第一电流放电路径。
34.根据权利要求33所述的FET开关堆叠，其中，所述第一二极管布置还包括:
一个或更多个附加二极管，所述一个或更多个附加二极管耦接至所述体电阻器阶梯，所述一个或更多个附加二极管被配置成在所述FET开关堆叠的关断状态期间提供所述一个或更多个电流放电路径中的至少第二电流放电路径。
35.根据权利要求34所述的FET开关堆叠，其中，
所述一个或更多个附加二极管被配置为处于导通状态，并且在所述FET开关堆叠的关断状态下在所述RF信号的正摆动或负摆动的至少第二时间部分期间提供所述至少第二电流放电路径。
36.根据权利要求35所述的FET开关堆叠，其中，所述至少第二时间部分在所述第一时间部分内。
37.根据权利要求34所述的FET开关堆叠，其中，所述二极管堆叠和所述一个或更多个附加二极管中的至少之一通过至少一个耦接电阻器耦接至所述体电阻器阶梯，所述耦接电阻器在所述第一电流放电路径和所述至少第二电流放电路径被组合提供的情况下，在所述RF信号的正摆动或负摆动的部分期间用作限流电阻器。
38.根据权利要求37所述的FET开关堆叠，其中，所述二极管堆叠和所述一个或更多个附加二极管两者通过相应耦接电阻器耦接至所述体电阻器阶梯。
39.根据权利要求34所述的FET开关堆叠，其中，所述二极管堆叠和所述一个或更多个附加二极管在所述体电阻器阶梯的不同分接点处耦接至所述体电阻器阶梯。
40.根据权利要求34所述的FET开关堆叠，其中，所述二极管堆叠和所述一个或更多个附加二极管被配置成在所述FET开关堆叠的关断状态下在所述RF信号的正摆动或负摆动期间i)在开始提供所述至少第二电流放电路径之前开始提供所述第一电流放电路径，以及ii)在停止提供所述至少第二电流放电路径之后停止提供所述第一电流放电路径。
41.根据权利要求34所述的FET开关堆叠，其中，所述一个或更多个附加二极管被配置成与所述二极管堆叠的二极管的子集组合提供所述至少第二电流放电路径，由此所述至少第二电流放电路径与所述第一GIDL放电路径部分地交叠。
42.根据权利要求34所述的FET开关堆叠，其中，所述一个或更多个附加二极管被配置成在不与所述二极管堆叠的二极管的子集组合的情况下提供所述至少第二电流放电路径，由此所述至少第二电流放电路径与所述第一电流放电路径分开。
43.根据权利要求31所述的FET开关堆叠，还包括具有对应的二极管堆叠的第二二极管布置，其中，
所述第一二极管布置的二极管堆叠被配置为处于导通状态，并且在所述FET开关堆叠的关断状态下在所述RF信号的正摆动的第一时间部分期间提供所述第一电流放电路径，并且
所述第二二极管布置的二极管堆叠被配置为处于导通状态，并且在所述FET开关堆叠的关断状态下在所述RF信号的负摆动的第一时间部分期间提供所述第一电流放电路径。
44.根据权利要求33所述的FET开关堆叠，其中：
所述第一二极管布置还包括：
一个或更多个附加二极管，所述一个或更多个附加二极管耦接至所述体电阻器阶梯，所述一个或更多个附加二极管被配置成在所述FET开关堆叠的关断状态下在所述RF信号的正摆动的第二时间部分期间提供至少第二电流放电路径；并且
所述第二二极管布置还包括：
一个或更多个附加二极管，所述一个或更多个附加二极管耦接至所述体电阻器阶梯，所述一个或更多个附加二极管被配置成在所述FET开关堆叠的关断状态下在所述RF信号的负摆动的第二时间部分期间提供至少第二电流放电路径。
45.根据权利要求31所述的FET开关堆叠，其中，在所述关断状态下，所述第二偏置电压比与所述RF开关堆叠的设定非线性性能和功率处理能力对应的设定体偏置电压负得少。
46.根据权利要求45所述的FET开关堆叠，其中，每个FET的体端子的偏置电压被拉向所述设定体偏置电压。
47.根据权利要求45所述的FET开关堆叠，其中，所述第二偏置电压比所述设定体偏置电压负得少至少1V。
48.根据权利要求45所述的FET开关堆叠，其中，所述第一偏置电压与所述设定体偏置电压相同。
49.根据权利要求45所述的FET开关堆叠，其中，所述第二偏置电压在所述FET开关堆叠的关断状态下是能够调整的。
50.根据权利要求49所述的FET开关堆叠，其中，在所述体电流管理电路不提供所述一个或更多个电流放电路径的情况下，所述第二偏置电压是能够调整的。
51.根据权利要求37所述的FET开关堆叠，其中，在通过相同的二极管提供所述第一电流放电路径和所述至少第二电流放电路径的情况下，所述耦接电阻器在所述RF信号的正摆动或负摆动的部分期间用作限流电阻器。
52.一种电路布置，包括
根据权利要求31所述的FET开关堆叠；以及
偏置电压发生器电路，所述偏置电压发生器电路被配置成至少在所述FET开关堆叠的关断状态期间产生所述第一偏置电压和所述第二偏置电压。
53.根据权利要求52所述的电路布置，其中，所述偏置电压发生器电路包括多级电荷泵开关块，所述多级电荷泵开关块被配置成产生两个或更多个不同的负电压电平。
54.根据权利要求53所述的电路布置，其中，所述两个或更多个不同的负电压电平中的第一负电压电平是所述第一偏置电压，并且所述两个或更多个不同的负电压电平中的第二负电压电平是所述第二偏置电压。
55.一种在关断状态下偏置射频RF场效应晶体管FET开关堆叠的方法，所述RF FET开关堆叠包括在一端耦接至第一端子并且在另一端耦接至第二端子的串联连接的FET，所述第一端子被配置成接收输入射频RF信号，所述方法包括：
将负栅极偏置电压施加至所述串联连接的FET的栅极端子；
将负体偏置电压施加至所述串联连接的FET的体端子，所述体偏置电压比所述栅极偏置电压负得少；
在所述RF FET开关堆叠的关断状态下在所述RF FET开关堆叠两端施加RF信号；以及
在施加所述RF信号时，通过一个或更多个电流放电路径对栅极感应漏极泄漏电流进行放电，所述放电将所述串联连接的FET的体端子处的电压下拉到比所述体偏置负得多的电压。
56.根据权利要求55所述的方法，其中，所述一个或更多个电流放电路径是多个电流放电路径。
57.根据权利要求56所述的方法，其中，所述多个电流放电路径中的第一电流放电路径是通过与所述RF FET开关堆叠耦接的二极管堆叠生成的，并且其中，所述多个电流放电路径中的第二电流放电路径是通过一个或更多个附加二极管生成的。
58.根据权利要求55所述的方法，还包括调整所述负体偏置电压以向所述体端子提供不同的负偏置。
59.一种场效应晶体管FET开关堆叠，包括：
串联连接的FET，所述串联连接的FET在一端耦接至第一端子，并且在另一端耦接至第二端子，所述第一端子被配置成接收射频RF信号；
体电阻器阶梯，所述体电阻器阶梯耦接至所述第一端子，所述体电阻器阶梯包括串联连接的多个体电阻器元件，每个体电阻器元件耦接在所述串联连接的FET中的对应的相邻FET的体端子两端；以及
第一二极管元件布置，包括：
i)二极管元件堆叠，所述二极管元件堆叠包括两个或更多个二极管元件，所述二极管元件堆叠耦接在所述体电阻器阶梯与所述第一端子之间，以及
ii)一个或更多个附加二极管元件，所述一个或更多个附加二极管元件耦接至所述体电阻器阶梯。
60.根据权利要求59所述的FET开关堆叠，其中，所述二极管元件堆叠被配置成在所述FET开关堆叠的关断状态期间提供第一栅极感应漏极泄漏GIDL电流放电路径。
61.根据权利要求60所述的FET开关堆叠，其中，所述一个或更多个附加二极管元件被配置成在所述FET开关堆叠的关断状态期间提供至少第二GIDL电流放电路径。
62.根据权利要求61所述的FET开关堆叠，其中，所述二极管元件堆叠和所述一个或更多个附加二极管元件被配置为处于导通状态，并且在所述FET开关堆叠的关断状态下在所述RF信号的正摆动或负摆动的部分期间组合地提供所述第一GIDL电流放电路径和所述至少第二GIDL电流放电路径。
63.根据权利要求61所述的FET开关堆叠，其中，所述二极管元件堆叠的所述两个或更多个二极管元件中的至少之一通过至少一个耦接电阻器耦接至所述体电阻器阶梯。
64.根据权利要求63所述的FET开关堆叠，其中，在所述第一GIDL电流放电路径和所述至少第二GIDL电流放电路径被组合提供的情况下，所述耦接电阻器在所述RF信号的正摆动或负摆动的部分期间用作限流电阻器。
65.根据权利要求64所述的FET开关堆叠，其中，所述二极管元件堆叠和所述一个或更多个附加二极管元件两者通过相应的耦接电阻器耦接至所述体电阻器阶梯。
66.根据权利要求59所述的FET开关堆叠，其中，所述二极管元件堆叠和所述一个或更多个附加二极管元件在所述体电阻器阶梯的不同分接点处耦接至所述体电阻器阶梯。
67.根据权利要求64所述的FET开关堆叠，其中，所述二极管元件堆叠、所述一个或更多个附加二极管元件和所述至少一个耦接电阻器被配置成在所述FET开关堆叠的关断状态下在所述RF信号的正摆动或负摆动期间i)在开始提供所述至少第二GIDL电流放电路径之前开始提供所述第一GIDL电流放电路径，以及ii)在停止提供所述至少第二GIDL电流放电路径之后停止提供所述第一GIDL电流放电路径。
68.根据权利要求64所述的FET开关堆叠，其中，所述一个或更多个附加二极管元件被配置成与所述二极管元件堆叠的二极管元件的子集组合提供所述至少第二GIDL电流放电路径，由此所述第二GIDL放电路径与所述第一GIDL放电路径部分地交叠。
69.根据权利要求64所述的FET开关堆叠，其中，所述一个或更多个附加二极管元件被配置成在不与所述二极管元件堆叠的二极管元件的子集组合的情况下提供所述至少第二GIDL放电路径，由此所述第二GIDL放电路径与所述第一GIDL放电路径分开。
70.根据权利要求64所述的FET开关堆叠，还包括具有对应的二极管元件堆叠和一个或更多个附加二极管元件的第二二极管元件布置，其中，
所述第一二极管元件布置的二极管元件堆叠和一个或更多个附加二极管元件被配置成在所述FET开关堆叠的关断状态下在所述RF信号的正摆动的部分期间组合地提供所述第一GIDL电流放电路径和所述至少第二GIDL电流放电路径，并且
所述第二二极管元件布置的二极管元件堆叠和一个或更多个附加二极管元件被配置为处于导通状态，并且在所述FET开关堆叠的关断状态下在所述RF信号的负摆动的部分期间组合地提供所述第一GIDL电流放电路径和所述至少第二GIDL电流放电路径。
71.根据权利要求59所述的FET开关堆叠，被配置成接收所述FET开关堆叠的栅极偏置端子处的第一偏置电压以及所述FET开关堆叠的体偏置端子处的第二偏置电压。
72.根据权利要求71所述的FET开关堆叠，其中，在所述FET开关堆叠的关断状态下，所述第一偏置电压和所述第二偏置电压是负偏置电压。
73.根据权利要求59所述的FET开关堆叠，其中，所述第二端子被配置为耦接至参考电压或地。
74.根据权利要求59所述的FET开关堆叠，其中，所述第二端子被配置为耦接至RF信号。
75.根据权利要求59所述的FET开关堆叠，其中，所述二极管元件堆叠和所述一个或更多个二极管元件中的至少之一包括二极管连接的晶体管或二极管。
76.根据权利要求59所述的FET开关堆叠，还包括将所述串联连接的FET耦接至所述第一端子的第一电容器和将所述串联连接的FET耦接至所述第二端子的第二电容器。
77.一种在射频RF开关堆叠的关断状态下控制栅极感应漏极泄漏电流的方法，所述RF开关堆叠包括i)被配置成接收RF信号的串联连接的FET以及ii)耦接至所述串联连接的FET的体端子的体电阻器阶梯，所述方法包括：
将所述RF信号施加至所述RF开关堆叠；
在所述RF开关堆叠的关断状态下，在第一时间间隔期间产生用于所述栅极感应漏极泄漏电流通过所述体电阻器阶梯的第一电流放电路径；以及
在所述RF开关堆叠的关断状态下，在第二时间间隔期间产生用于所述栅极感应漏极泄漏电流通过所述体电阻器阶梯的第二电流放电路径，
其中，在产生所述第一电流放电路径和所述第二电流放电路径两者的所述RF开关的关断状态下的第一交叠时间间隔期间，所述第二时间间隔在时间上与所述第一时间间隔部分地交叠。
78.根据权利要求77所述的方法，其中，所述第一电流放电路径是通过耦接至所述RF开关堆叠和所述体电阻器阶梯的二极管堆叠产生的，并且其中，所述第二电流放电路径是通过将附加至所述二极管堆叠的一个或更多个二极管耦接至所述RF开关堆叠和所述体电阻器阶梯产生的。
79.根据权利要求78所述的方法，其中，所述二极管堆叠和所述一个或更多个二极管在所述体电阻器阶梯的不同分接点处耦接至所述体电阻器阶梯。
80.根据权利要求77所述的方法，还包括：
在所述RF开关堆叠的关断状态下，在第三时间间隔期间产生用于所述栅极感应漏极泄漏电流通过所述体电阻器阶梯的第三电流放电路径，
其中，在产生所述第一电流放电路径、所述第二电流放电路径和所述第三电流放电路径的所述RF开关的关断状态下的第二交叠时间间隔期间，所述第三时间间隔在时间上与所述第一时间间隔和所述第二时间间隔部分地交叠。
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/945,283 | 2020-07-31 | ||
| US16/945,283 US11463087B2 (en) | 2020-07-31 | 2020-07-31 | Methods and devices to generate gate induced drain leakage current sink or source path for switch FETs |
| US17/386,374 US20220038097A1 (en) | 2020-07-31 | 2021-07-27 | Switch fet body current management devices and methods |
| US17/386,409 US11671090B2 (en) | 2020-07-31 | 2021-07-27 | Switch FET body current management devices and methods |
| US17/386,374 | 2021-07-27 | ||
| US17/386,409 | 2021-07-27 | ||
| PCT/US2021/043544 WO2022035603A1 (en) | 2020-07-31 | 2021-07-28 | Switch fet body current management devices and methods |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116134731A true CN116134731A (zh) | 2023-05-16 |
Family
ID=78822405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202180062403.7A Pending CN116134731A (zh) | 2020-07-31 | 2021-07-28 | 开关fet体电流管理装置和方法 |
Country Status (4)
| Country | Link |
|---|---|
| KR (1) | KR20230043983A (zh) |
| CN (1) | CN116134731A (zh) |
| DE (1) | DE112021004123T5 (zh) |
| WO (1) | WO2022035603A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11923838B2 (en) | 2022-06-17 | 2024-03-05 | Psemi Corporation | Inductive drain and/or body ladders in RF switch stacks |
| US11973495B2 (en) | 2020-12-11 | 2024-04-30 | Psemi Corporation | RF switch stack with charge redistribution |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11569812B2 (en) | 2020-06-15 | 2023-01-31 | Psemi Corporation | RF switch stack with charge control elements |
| US11463087B2 (en) | 2020-07-31 | 2022-10-04 | Psemi Corporation | Methods and devices to generate gate induced drain leakage current sink or source path for switch FETs |
| US11671090B2 (en) | 2020-07-31 | 2023-06-06 | Psemi Corporation | Switch FET body current management devices and methods |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10886911B2 (en) * | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10715133B1 (en) * | 2019-05-30 | 2020-07-14 | Qorvo Us, Inc. | Radio frequency switch |
-
2021
- 2021-07-28 KR KR1020237007052A patent/KR20230043983A/ko active Search and Examination
- 2021-07-28 CN CN202180062403.7A patent/CN116134731A/zh active Pending
- 2021-07-28 WO PCT/US2021/043544 patent/WO2022035603A1/en active Application Filing
- 2021-07-28 DE DE112021004123.1T patent/DE112021004123T5/de active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11973495B2 (en) | 2020-12-11 | 2024-04-30 | Psemi Corporation | RF switch stack with charge redistribution |
| US11923838B2 (en) | 2022-06-17 | 2024-03-05 | Psemi Corporation | Inductive drain and/or body ladders in RF switch stacks |
Also Published As
| Publication number | Publication date |
|---|---|
| DE112021004123T5 (de) | 2023-07-27 |
| WO2022035603A1 (en) | 2022-02-17 |
| WO2022035603A9 (en) | 2022-04-14 |
| KR20230043983A (ko) | 2023-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11658654B2 (en) | DC-coupled high-voltage level shifter | |
| US10476484B2 (en) | Positive logic digitally tunable capacitor | |
| CN116134731A (zh) | 开关fet体电流管理装置和方法 | |
| US10348293B2 (en) | Timing controller for dead-time control | |
| US20220038097A1 (en) | Switch fet body current management devices and methods | |
| US11671090B2 (en) | Switch FET body current management devices and methods | |
| US7693495B2 (en) | Transmitting arrangement and method for impedance matching | |
| US11463087B2 (en) | Methods and devices to generate gate induced drain leakage current sink or source path for switch FETs | |
| US11569812B2 (en) | RF switch stack with charge control elements | |
| US11601126B2 (en) | RF switch stack with charge redistribution | |
| US11990874B2 (en) | Device stack with novel gate capacitor topology | |
| US11405035B1 (en) | Gate resistor bypass for RF FET switch stack | |
| US20240168509A1 (en) | Current mirror pre-bias for increased transition speed | |
| US11258362B2 (en) | Boost converter | |
| US11165348B2 (en) | Boost converter with high output efficiency | |
| US11387647B2 (en) | Continuous cascode voltage control for protection of low voltage devices | |
| US12009744B2 (en) | Charge pump with fractional negative voltage output | |
| US20240134401A1 (en) | Low voltage cascode current mirror |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |