CN109407816A - 电子存储器设备及用于存取存储器单元的方法 - Google Patents

电子存储器设备及用于存取存储器单元的方法 Download PDF

Info

Publication number
CN109407816A
CN109407816A CN201810924300.7A CN201810924300A CN109407816A CN 109407816 A CN109407816 A CN 109407816A CN 201810924300 A CN201810924300 A CN 201810924300A CN 109407816 A CN109407816 A CN 109407816A
Authority
CN
China
Prior art keywords
voltage
sensing component
memory cell
signal
sensing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810924300.7A
Other languages
English (en)
Other versions
CN109407816B (zh
Inventor
永田亨
永田亨一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN109407816A publication Critical patent/CN109407816A/zh
Application granted granted Critical
Publication of CN109407816B publication Critical patent/CN109407816B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

本申请案涉及电子存储器设备及存取存储器单元的方法。根据本发明的存储器装置的感测组件可选择性地在所述感测组件的与相对较高电压信号(例如，与存取铁电随机存取存储器FeRAM单元相关联的信号)相关联的部分中采用具有相对高电压隔离特性的组件，且在所述感测组件的与相对较低电压信号(例如，根据一些存储器架构的输入/输出信号)相关联的部分中采用具有相对低电压隔离特性的组件。电压隔离特性可包含隔离电压、激活阈值电压、电绝缘程度以及其它，且可将此类特性称为标称值或阈值。在一些实例中，所述感测组件可包含晶体管，且所述电压隔离特性可至少部分地基于所述感测组件的每一部分中的所述晶体管的栅极绝缘厚度。

Description

电子存储器设备及用于存取存储器单元的方法
交叉参考
本专利申请案主张由永田(Nagata)于2017年8月14日提出申请的标题为“用于存取存储器单元的读出放大器方案(Sense Amplifier Schemes for Accessing MemoryCells)”的美国专利申请案第15/676,721号的优先权。
技术领域
以下内容一般来说涉及存储器系统，且更具体来说涉及电子存储器设备及用于存取存储器单元的方法。
背景技术
存储器装置广泛用于在例如计算机、无线通信装置、相机、数字显示器等等各种电子装置中存储信息。通过将存储器装置的不同状态编程而存储信息。举例来说，二进制存储器装置具有两种逻辑状态，通常由逻辑“1”或逻辑“0”表示。在其它存储器装置中，可存储两种以上逻辑状态。为存取存储信息，电子装置的组件可读取或感测存储器装置中的所存储逻辑状态。为存储信息，电子装置的组件可将存储器装置中的逻辑状态写入或编程。
存在各种类型的存储器装置，包含采用硬磁盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)的存储器装置及其它存储器装置。存储器装置可为易失性或非易失性的。例如PCM及FeRAM等非易失性存储器可即使在不存在外部电源的情况下仍维持所存储逻辑状态达延长时间周期。例如DRAM等易失性存储器装置可随时间丢失所存储逻辑状态，除非所述易失性存储器装置由电源周期性地刷新。在一些情形中，非易失性存储器可使用与易失性存储器类似的装置架构，但可通过采用例如铁电电容或不同材料相等物理现象而具有非易失性性质。
改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、减少电力消耗或减少制造成本以及其它度量。在一些情形中，存储器装置的操作可需要相对高电压来进行存取操作(例如，读取、写入、重新写入或刷新操作)，但支持相对高电压的读出放大器可与相对较差制造或操作容差(例如，高可变性)或者相对高电力消耗相关联。
发明内容
根据本发明的一种设备可包含存储器单元、输入/输出组件及感测组件，所述感测组件耦合于所述存储器单元与所述输入/输出组件之间。所述感测组件可包含第一部分及第二部分。在一些实例中，所述第一部分可耦合于所述存储器单元与所述第二部分之间，且所述第一部分可包含第一组晶体管，所述第一组晶体管中的每一晶体管具有第一电压隔离特性。在一些实例中，所述第二部分耦合于所述输入/输出组件与所述第一部分之间且所述第二部分可包含第二组晶体管，所述第二组晶体管中的每一晶体管具有不同于所述第一电压隔离特性的第二电压隔离特性。
在所述设备的一些实例中，所述第一电压隔离特性包含第一隔离电压，且所述第二电压隔离特性包含小于所述第一隔离电压的第二隔离电压。
在所述设备的一些实例中，所述第一电压隔离特性为第一激活阈值电压，且所述第二电压隔离特性为小于所述第一激活阈值电压的第二激活阈值电压。
在所述设备的一些实例中，所述第一电压隔离特性至少部分地基于第一栅极绝缘厚度，且所述第二电压隔离特性至少部分地基于小于所述第一栅极绝缘厚度的第二栅极绝缘厚度。
在所述设备的一些实例中，所述感测组件的所述第一部分经由具有所述第一电压隔离特性的至少一个晶体管而与所述感测组件的所述第二部分耦合。
在所述设备的一些实例中，所述感测组件的所述第一部分经由具有所述第一电压隔离特性且以箝位配置进行配置的一或多个晶体管而与所述感测组件的所述第二部分耦合。
所述设备的一些实例可进一步包含可变电压源，所述可变电压源与以所述箝位配置进行配置的所述一或多个晶体管中的每一者的栅极耦合。
在所述设备的一些实例中，所述感测组件的所述第一部分包含耦合于第一电压源与所述感测组件的所述第二部分之间的一对交叉耦合的p型晶体管。在所述设备的一些实例中，所述感测组件的所述第二部分可包含耦合于第二电压源与所述感测组件的所述第一部分之间的一对交叉耦合的n型晶体管。
在所述设备的一些实例中，所述感测组件的所述第二部分通过一或多个切换组件而与所述输入/输出组件耦合。
在所述设备的一些实例中，所述感测组件的所述第二部分包含与参考电压源耦合的切换组件。
所述设备的一些实例可进一步包含耦合于所述存储器单元与所述感测组件之间的切换组件。
所述设备的一些实例可进一步包含与所述感测组件耦合的第二存储器单元，及耦合于所述第二存储器单元与所述感测组件之间的第二切换组件。
在所述设备的一些实例中，所述感测组件的所述第二部分包含与第一参考电压源耦合的第一切换组件，及与第二参考电压源耦合的第二切换组件。
在所述设备的一些实例中，所述存储器单元包含铁电电容器。
根据本发明的另一设备可包含：感测组件的第一部分，其经由存取线而与存储器单元耦合，所述感测组件的所述第一部分包含第一组晶体管，所述第一组晶体管中的每一晶体管具有第一电压隔离特性。所述设备可进一步包含：所述感测组件的第二部分，其经由输入/输出线而与输入/输出组件耦合，所述感测组件的所述第二部分包含第二组晶体管，所述第二组晶体管中的每一晶体管具有第二电压隔离特性，其中所述第二电压隔离特性不同于所述第一电压隔离特性。
根据本发明的一种方法可包含：至少部分地基于存取存储器单元而针对感测组件的第一部分产生第一感测信号，所述第一感测信号具有第一电压；针对所述感测组件的第二部分产生第二感测信号，所述第二感测信号至少部分地基于所述第一感测信号且具有小于所述第一电压的第二电压；及至少部分地基于所述第二感测信号而确定由所述存储器单元存储的逻辑状态。
在所述方法的一些实例中，产生所述第一感测信号包含将第一电压源与所述感测组件的所述第一部分的一对交叉耦合的晶体管耦合。
在所述方法的一些实例中，产生所述第二感测信号包含将所述第一感测信号施加到所述感测组件的所述第一部分的以箝位配置进行配置的一对晶体管。
在所述方法的一些实例中，产生所述第二感测信号包含将第二电压源与所述感测组件的所述第一部分的一对交叉耦合的晶体管耦合。
所述方法的一些实例可进一步包含：针对所述感测组件的所述第二部分产生参考信号，且确定由所述存储器单元存储的所述逻辑状态可至少部分地基于所述参考信号。
所述方法的一些实例可进一步包含：至少部分地基于所述第一感测信号而产生刷新信号，所述刷新信号具有大于所述第二电压的第三电压。
在所述方法的一些实例中，可不将所述刷新信号施加到所述感测组件的所述第二部分。
在所述方法的一些实例中，所述第三电压可等于所述第一电压。
在所述方法的一些实例中，所述存储器单元可包含铁电电容器。
根据本发明的另一方法包含：经由感测组件的第一部分而提供第一组信号，所述第一组信号处于与存储器单元的一组逻辑状态的存取操作相关联的第一电压范围内，且所述感测组件的所述第一部分包含具有第一电压隔离特性的晶体管。所述方法可进一步包含：经由所述感测组件的第二部分而提供第二组信号，所述第二组信号处于与利用输入/输出组件传递所述存储器单元的所述组逻辑状态相关联的第二电压范围内。所述第二电压范围可小于所述第一电压范围，且所述感测组件的所述第二部分可包含具有小于所述第一电压隔离特性的第二电压隔离特性的晶体管。
附图说明
图1图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的实例性存储器装置。
图2图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的实例性电路。
图3利用针对存储器单元的迟滞曲线图图解说明根据本发明的各种实施例的非线性电性质的实例，所述存储器单元可支持用于存取存储器单元的读出放大器方案。
图4图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的电路的实例。
图5图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的电路的实例。
图6展示图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的实例性存取程序的操作的时序图。
图7展示图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的实例性存取程序的操作的时序图。
图8图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的电路的实例。
图9展示根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的存储器装置的框图。
图10展示根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的存储器控制器的框图。
图11展示根据本发明的各种实施例的包含可支持用于存取存储器单元的读出放大器方案的装置的系统的图式。
图12展示图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的方法的流程图。
图13展示图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的方法的流程图。
具体实施方式
在一些存储器系统中，存取存储器单元可需要相对高电压信号，但支持相对高电压的组件可与相对较差制造或操作容差或者相对高电力消耗相关联。根据本发明的存储器装置的读出放大器(其还可称为感测组件)可通过以下操作而提供较大设计灵活性：选择性地在感测组件的具有相对较高电压信号的一部分中采用具有相对高电压隔离特性的组件，及在感测组件的具有相对较低电压信号的一部分中采用具有相对低电压隔离特性的组件。具有相对低电压隔离特性的组件可与有利制造或操作容差或者相对较低电力消耗相关联。因此，如本文中所描述，当与仅采用具有相对高电压隔离特性的组件的感测组件相比时，选择性地采用具有相对高电压隔离的组件可支持感测组件的相对较高电压信号，且选择性地采用具有相对低电压隔离特性的组件可改进感测裕度或操作效率。
下文在存储器阵列的上下文中进一步描述上文所介绍的本发明的特征。接着针对用于存取存储器单元的各种读出放大器方案描述特定实例。通过与用于存取存储器单元的读出放大器方案相关的设备图式、系统图式及方法图式进一步图解说明且参考所述设备图式、系统图式及方法图式描述本发明的这些及其它特征。
图1图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的实例性存储器装置100。存储器装置100还可称为电子存储器设备。存储器装置100包含存储器单元105，所述存储器单元为可编程的以存储不同逻辑状态。在一些情形中，存储器单元105可为可编程的以存储两个逻辑状态，表示为逻辑0及逻辑1。在一些情形中，存储器单元105可为可编程的以存储两个以上逻辑状态。
在一些实例中，存储器单元105可存储表示电容性存储器元件中的可编程逻辑状态的电荷。举例来说，存储器单元105的带电荷电容器及不带电荷电容器可分别表示两个逻辑状态，或存储器单元105的带正电荷电容器及带负电荷电容器可分别表示两个逻辑状态。DRAM架构可使用此类设计，且所采用的电容器可包含具有线性或顺电(para-electric)极化性质的介电材料作为绝缘体。在例如FeRAM架构等一些实例中，存储器单元105可包含铁电电容器，所述铁电电容器具有铁电材料作为介于电容器的端子之间的绝缘层。铁电电容器的不同极化电平可表示不同逻辑状态。铁电材料具有非线性极化性质，包含参考图3进一步详细地论述的非线性极化性质。
存储器装置100可包含三维(3D)存储器阵列，其中多个二维(2D)存储器阵列(例如，层面)形成于彼此顶部上。与2D阵列相比，此布置可增加可被放置或形成于单个裸片或衬底上的存储器单元105的数目，这又可减少生产成本或增加存储器装置100的性能或者此两者。所述层面可由电绝缘材料分离。每一层面可经对准或定位使得存储器单元105可跨越每一层面而彼此大约对准，从而形成存储器单元105的堆叠。
根据图1的实例，存储器单元105的每一行与多个第一存取线110中的一者(例如，字线(WL)，例如WL_1到WL_M中的一者)耦合，且存储器单元105的每一列与多个第二存取线115中的一者(例如，数字线(DL)，例如DL_1到DL_N中的一者)耦合。因此，一个存储器单元105可位于第一存取线110中的一者与第二存取线115中的一者的相交点处。此相交点可称为存储器单元105的地址。在不损失理解或操作的情况下，对字线及位线或其类似物的提及是可互换的。在一些情形中，第一存取线110与第二存取线115可在存储器装置100中(例如，当观看存储器装置100的层面的平面时，如图1中所展示)大体上彼此垂直。虽然参考图1所描述的存取线展示为存储器单元105与所耦合组件之间的直接线，但存取线可包含可用于支持包含本文中所描述的感测操作的感测操作的其它电路元件，例如电容器、电阻器、晶体管、放大器以及其它。
在一些架构中，存储器单元105的逻辑存储组件(例如，电容性存储器元件)可通过选择组件而与第二存取线115电隔离。第一存取线110可与存储器单元105的选择组件耦合且可控制所述选择组件。举例来说，选择组件可为晶体管且第一存取线110可与晶体管的栅极耦合。激活存储器单元105的第一存取线110可导致存储器单元105的逻辑存储组件与其对应第二存取线115之间的电连接或闭合电路。第二存取线115可接着经存取以读取及/或写入存储器单元105。
在一些实例中，存储器单元105还可与多个第三存取线120中的一者(例如，板线(PL)，例如PL_1到PL_N中的一者)耦合。在一些实例中，多个第三存取线120可将存储器单元105与电压源耦合以用于各种感测及/或写入操作(包含本文中所描述的感测及/或写入操作)。举例来说，当存储器单元105采用电容器来存储逻辑状态时，第二存取线115可提供对电容器的第一端子的存取，且第三存取线120可提供对电容器的第二端子的存取。虽然存储器装置100的多个第三存取线120展示为大体上平行于多个第二存取线115，但在其它实例中，多个第三存取线120可大体上平行于多个第一存取线110，或呈任何其它配置。
可通过激活或选择与存储器单元105耦合的第一存取线110、第二存取线115及/或第三存取线120(此可包含将电压、电荷及/或电流施加到相应存取线)而对存储器单元105执行例如读取、写入及重新写入等存取操作。存取线110、115及120可由导电材料(例如金属(例如，铜(Cu)、银(Ag)、铝(Al)、金(Au)、钨(W)或钛(Ti))、金属合金、碳或者其它导电材料、合金或化合物)制成。在选择存储器单元105后，所得信号可即刻用于确定所存储逻辑状态。举例来说，可选择具有存储逻辑状态的电容性存储器元件的存储器单元105，且经由存取线的所得电荷流动及/或存取线的所得电压可经检测以确定存储器单元105的经编程逻辑状态。
存取存储器单元105可通过行解码器125及列解码器135而控制。举例来说，行解码器125可从存储器控制器150接收行地址且基于所接收行地址而激活适当第一存取线110。类似地，列解码器135可从存储器控制器150接收列地址且激活适当第二存取线115。因此，在一些实例中，可通过激活第一存取线110及第二存取线115而存取存储器单元105。
在存取后，存储器单元105可即刻由感测组件130读取或感测。举例来说，感测组件130可经配置以基于通过存取存储器单元105而产生的信号来确定存储器单元105的所存储逻辑状态。信号可包含电压、电荷、电流或其组合，且感测组件130可包含电压读出放大器、电荷读出放大器、电流读出放大器或其组合。举例来说，可将电压施加到具有电容性存储器元件的存储器单元105(例如，使用对应第一存取线110、第二存取线115及/或第三存取线120)，且所得电荷流动及/或电压的量值可取决于电容性存储器元件的所存储电荷及/或极化。
感测组件130可包含用于检测及放大信号(此可称为锁存)的各种晶体管或放大器。可接着经由输入/输出组件140而输出存储器单元105的所检测逻辑状态。在一些情形中，感测组件130可为列解码器135或行解码器125的一部分。在一些情形中，感测组件130可与列解码器135、行解码器125及/或存储器控制器150耦合或进行电子通信。
还可通过激活相关第一存取线110、第二存取线115及/或第三存取线120而对存储器单元105进行设定或写入—即，可将逻辑状态存储于存储器单元105中。列解码器135或行解码器125可(举例来说)经由输入/输出组件140而接受将被写入到存储器单元105的数据。在电容性存储器元件的情形中，可通过将电压施加到电容器且接着隔离电容器(例如，将电容器与用于对存储器单元105进行写入的电压源隔离)而对存储器单元105进行写入。在铁电存储器的情形中，可通过施加具有足够高以使存储器单元105的铁电存储器元件(例如，铁电电容器)极化的量值的电压(例如，施加饱和电压)而对所述铁电存储器元件进行写入，且可将铁电存储器元件隔离(例如，浮动)，或可跨越铁电存储器元件而施加零净电压(例如，使铁电存储器元件接地或虚拟地接地)。
在一些存储器架构中，存取存储器单元105可使所存储逻辑状态降级或破坏。因此，可在此存取之后执行重新写入或刷新操作以将经编程逻辑状态传回到存储器单元105。在DRAM中，举例来说，存储器单元105的逻辑存储电容器可在感测操作期间被部分地或完全地放电，从而损坏所存储逻辑状态。因此可在感测操作之后重新写入逻辑状态。在一些实例中，激活单个存取线(例如，第一存取线110、第二存取线115或第三存取线120)可导致沿着所述存取线的所有存储器单元105的放电。因此，在一些实例中，可需要在存取操作之后对行或列中的所有存储器单元105进行重新写入。但在一些替代实例中，当存取具有非易失性性质的存储器单元105(例如，FeRAM存储器单元)时，存取存储器单元105可不会破坏逻辑状态且因此，存储器单元105可不需要在存取之后进行重新写入。
一些存储器架构(包含DRAM)可随时间丢失其所存储逻辑状态，除非所述存储器架构被周期性地刷新(例如，通过在存储器单元105外部的电压源)。举例来说，带电荷电容器可通过泄漏电流而随时间被放电，从而导致所存储电荷的丢失。此类存储器装置的刷新速率可为相对高的(例如，针对DRAM每秒数十次刷新操作)，此可导致显著电力消耗。对于越来越大的存储器阵列，此电力消耗可抑制存储器阵列的发展或操作(例如，电力供应、热产生或材料限制)，尤其是针对依赖于有限能量源(例如电池)的装置。相对于其它存储器架构，包含具有非易失性性质的存储器元件的存储器单元105可导致经改进性能。举例来说，FeRAM可提供与DRAM相当的读取/写入速度，但可具有非易失性性质，所述非易失性性质允许经减小电力消耗及/或经增加单元密度。
存储器控制器150可通过各种组件(举例来说，起始行解码器125、列解码器135及感测组件130以及如本文中所描述的其它组件的操作及/或从所述行解码器、列解码器及感测组件以及其它组件接收信息)而控制存储器单元105的操作(例如，读取、写入、重新写入、刷新操作)。在一些情形中，一或多个行解码器125、一或多个列解码器135、一或多个感测组件130及/或一或多个输入/输出组件140可与存储器控制器150共置。存储器控制器150可产生行地址信号及列地址信号以便激活所要第一存取线110、第二存取线115及/或第三存取线120。此外，可同时存取存储器装置100内的一个、多个或所有存储器单元105。举例来说，可在复位操作期间同时存取存储器装置100的多个或所有存储器单元105，在所述复位操作中，将所有存储器单元105或存储器单元105的群组设定到单个逻辑状态。
存储器控制器150还可产生及/或控制在存储器装置100的操作期间使用的各种电压、电荷或电流的施加(例如，经由各种电压供应器、电荷供应器、电流供应器、接地点或虚拟接地点)。本文中所论述的所施加电压、电荷或电流的振幅、形状或持续时间可被调整或变化且可针对在操作存储器装置100时所论述的各种操作为不同的。存储器控制器150还可产生及/或控制各种逻辑信号的施加(例如，经由各种电压供应器或逻辑控制器)，所述各种逻辑信号可控制根据本发明的实施例的各种切换组件。
在存储器装置100的一些实例中，施加到存储器单元105以用于存取操作(例如，感测、写入、重新写入或刷新操作)的电压量值可与和输入/输出组件140相关联的电压相同(例如，处于相同电压量值内)。举例来说，一些旧有DRAM架构可使用1V信号量值来经由输入/输出组件140进行输入/输出操作，所述1V信号量值可大体上处于与用于存取DRAM存储器单元105的电压量值相同的电压量值内。因此，支持此存储器装置的感测组件130可具有全部额定用于与存取操作及输入/输出操作相关联的大体上相同电压量值的组件(例如，晶体管、放大器、切换组件、选择组件或导体)。
在存储器装置100的一些实例中，施加到存储器单元105以用于存取操作的电压量值可大体上不同于与输入/输出组件140相关联的电压。举例来说，一些FeRAM架构可使用1V信号(例如，类似于用于旧有DRAM架构的信号)来经由输入/输出组件140进行输入/输出操作，所述1V信号可在量值上比用于存取FeRAM存储器单元105的电压(例如，用于FeRAM存储器单元105的饱和电压或用于FeRAM存储器单元105的读取电压)大体上低。换句话说，存取FeRAM存储器单元105可需要比用于存储器装置100的输入/输出操作的电压大体上高的电压。因此，一些存储器装置100可包含感测组件130，所述感测组件具有全部额定用于存取操作的相对较高电压的组件。
额定用于存取操作的相对较高电压的组件可与相对较差制造或操作容差(例如针对特定标称晶体管设计的较大阈值电压统计范围)相关联。因此，当与具有全部额定用于相对较低电压量值的组件的感测组件130(例如，与一些旧有DRAM架构相关联的感测组件)相比时，具有全部额定用于相对较高电压量值的组件的感测组件130(例如，与一些FeRAM架构相关联的感测组件)可与相对较差(例如，窄)感测裕度相关联。此外，额定用于存取操作的相对较高电压的组件还可与较高电力消耗相关联(例如，归因于操作组件或供应相对较高电压的电力消耗)。因此，当与具有全部额定用于相对较低电压量值的组件的感测组件130相比时，具有全部额定用于相对较高电压量值的组件的感测组件130还可与相对较差电力效率相关联。
根据本发明的实施例，可将感测组件130划分成具有与第一电压隔离特性(例如，第一电压额定值)相关联的组件的第一部分，及具有与不同于第一电压隔离特性的第二电压隔离特性(例如，第二电压额定值，其高于或低于第一电压额定值)相关联的组件的第二部分。此感测组件130可在所述部分中的一者中支持相对较高电压信号，且将所述部分中的另一者与相对较高电压信号隔离，使得所述部分中的另一者的组件可具有较低电压额定值。在一些实例中，此可支持使用具有相对经改进制造或操作容差的组件。
换句话说，感测组件130可将具有相对高电压额定值以支持相对高电压信号的组件与具有相对低电压额定值及相对窄容差以支持相对宽感测裕度(例如，用于确定存储器单元105是否存储特定逻辑状态的较宽裕度)的组件组合。另外或替代地，在一些实例中，此可支持使用具有相对较低电力消耗的组件。因此，感测组件130可将具有相对高电压额定值以支持相对高电压信号的组件与具有相对低电压额定值及相对低电力消耗以支持相对经改进电力效率的组件组合。
图2图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的实例性电路200。电路200包含存储器单元105-a及感测组件130-a，其可为参考图1所描述的存储器单元105及感测组件130的实例。电路200还可包含字线205、数字线210及板线215，其在一些实例中可分别对应于如参考图1所描述的第一存取线110、第二存取线115及第三存取线120。电路200还可包含由感测组件130-a使用以确定存储器单元105-a的所存储逻辑状态的参考线270。然而，根据本发明的各种实施例，存取线及/或参考线的其它配置为可能的。
存储器单元105-a可包含逻辑存储组件(例如，存储器元件)，例如具有第一板、单元板230及第二板、单元底部240的电容器220。单元板230及单元底部240可电容性耦合到定位于其间的介电材料(例如，在DRAM应用中)，或电容性耦合到定位于其间的铁电材料(例如，在FeRAM应用中)。单元板230可与电压Vplate相关联，且单元底部可与电压Vbottom相关联，如电路200中所图解说明。可在不改变存储器单元105-a的操作的情况下将单元板230及单元底部240的定向翻转。单元板230可经由板线215而存取且单元底部240可经由数字线210而存取。如本文中所描述，可通过将电容器220充电、放电及/或极化而存储各种状态。
电容器220可与数字线210进行电子通信，且可通过操作电路200中所表示的各种元件而读取或感测电容器220的所存储逻辑状态。举例来说，存储器单元105-a还可包含选择组件250，且当将选择组件250激活时，电容器220可与数字线210耦合，并且当将选择组件250去激活时，电容器220可与数字线210隔离。将选择组件250激活可称为选择存储器单元105-a，且将选择组件250去激活可称为取消选择存储器单元105-a。在一些情形中，选择组件250为晶体管且通过将激活电压施加到晶体管栅极而控制所述晶体管的操作，其中用于激活晶体管的电压(例如，晶体管栅极端子与晶体管源极端子之间的电压)大于晶体管的阈值电压量值。字线205可用于激活选择组件250。举例来说，可将施加到字线205的选择电压(例如，字线逻辑信号)施加到选择组件250的晶体管的栅极，此可将电容器220与数字线210连接(例如，在电容器220与数字线210之间提供导电路径)。
在其它实例中，选择组件250及电容器220在存储器单元105-a中的位置可被切换，使得选择组件250耦合于板线215与单元板230之间，且电容器220耦合于数字线210与选择组件250的另一端子之间。在此实施例中，选择组件250可通过电容器220而保持与数字线210进行电子通信。此配置可与用于存取操作的替代时序及偏置相关联。
在采用铁电电容器220的实例中，电容器220可在连接到数字线210后并不即刻完全放电。在各种方案中，为感测由铁电电容器220存储的逻辑状态，可将电压施加到板线215及/或数字线210，且可将字线205偏置以选择存储器单元105-a。在一些情形中，板线215及/或数字线210可为虚拟地接地的且接着在激活字线205之前与虚拟接地隔离(此可称为浮动条件)。存储器单元105-a通过使去往单元板230的电压变化(例如，经由板线215)而进行的操作可称为“移动单元板”。将板线215及/或数字线210偏置可导致跨越电容器220的电压差(例如，数字线210的电压减去板线215的电压)。电压差可伴随电容器220上的所存储电荷的改变，其中所存储电荷的改变的量值可取决于电容器220的初始状态—例如，初始逻辑状态是存储逻辑1还是逻辑0。在一些方案中，电容器的所存储电荷的改变可导致数字线210的电压的改变，所述电压的改变可由感测组件130-a使用以确定存储器单元105-a的所存储逻辑状态。
数字线210可连接许多存储器单元105，且数字线210可具有长度，所述长度导致不可忽略的固有电容260(例如，大约数微微法拉(pF))，所述不可忽略的固有电容可将数字线与电压源265-a耦合，所述电压源可表示共同接地或虚拟接地电压或者电路200(未展示)的邻近存取线的电压。虽然在图2中图解说明为单独组件，但固有电容260可与遍及数字线210而散布的性质相关联。
举例来说，固有电容可取决于数字线210的物理特性，包含数字线210的导体尺寸(例如，长度、宽度及/或厚度)。因此，在选择存储器单元105-a之后的数字线210的电压改变可取决于数字线210的净电容。也就是说，当电荷流动穿过数字线210时，某一有限电荷可存储于数字线210中(例如，存储于固有电容260或与数字线210耦合的任何其它电容中)，且数字线210的所得电压可取决于数字线210的净电容。可通过感测组件130-a而将在选择存储器单元105-a之后的数字线210的所得电压与参考(例如，参考线270的电压)进行比较以便确定存储于存储器单元105-a中的逻辑状态。可使用其它操作来支持选择及/或感测存储器单元105-a，所述其它操作包含用于支持用于存取存储器单元的读出放大器方案的操作，如本文中所描述。
在一些实例中，电路200可包含放大器275，所述放大器可在感测操作之前放大数字线210的信号。举例来说，放大器275可包含晶体管、共源共栅或者任何其它电荷或电压放大器。在一些实例中，放大器275可指电荷转移读出放大器(CTSA)。在具有放大器275的实例中，感测组件130-a与放大器275之间的线可称为信号线(例如，信号线280)。在不具有放大器275的实例中，数字线210可与感测组件130-a直接连接。虽然数字线210及信号线280被识别为单独线，但根据本发明，数字线210、信号线280及将存储器单元105与感测组件130连接的任何其它线可称为单个存取线。可出于图解说明各种实例性配置中的介入组件及介入信号的目的而单独地识别此存取线的构成部分。
感测组件130-a可包含用以检测及放大信号差(此可称为锁存)的各种晶体管或放大器。举例来说，感测组件130-a可包含读出放大器，所述读出放大器接收数字线210的电压(例如，如在第一端子131-a处所存储或锁存)且将所述电压与参考线270的参考电压(例如，如在第二端子132-a处所存储或锁存)进行比较。可基于在读出放大器处的比较而将读出放大器的输出驱动到较高(例如，正)或较低(例如，负或接地)电压。举例来说，如果与感测组件130-a耦合的数字线210(或信号线280，在适用的情况下)具有比参考线270低的电压，那么可将感测组件130-a的输出驱动到第一感测组件电压源265-b的相对较低电压(例如，电压V1，其可为(举例来说)大体上等于V0的接地电压或者负电压)。
感测组件130-a可锁存读出放大器的输出以确定存储于存储器单元105-a中的逻辑状态(例如，当数字线210具有比参考线270低的电压时，检测到逻辑0)。如果与感测组件130-a耦合的数字线210(或信号线280，在适用的情况下)具有比参考线270高的电压，那么可将感测组件130-a的输出驱动到第二感测组件电压源265-c的电压(例如，电压V2)。感测组件130-a可锁存读出放大器的输出以确定存储于存储器单元105-a中的逻辑状态(例如，当数字线210具有比参考线270高的电压时，检测到逻辑1)。放大器的与存储器单元105-a的所检测逻辑状态对应的经锁存输出可接着经由输入/输出(I/O)线290而输出(例如，通过列解码器135、经由输入/输出组件140(参考图1所描述))。
为了对存储器单元105-a执行写入操作，可跨越电容器220而施加电压。可使用各种方法。在一个实例中，可通过字线205而激活选择组件250以便将电容器220电连接到数字线210。可通过控制单元板230的电压(例如，通过板线215)及单元底部240的电压(例如，通过数字线210)而跨越电容器220施加电压。举例来说，为了写入逻辑0，可将单元板230取为高(例如，将正电压施加到板线215)，且可将单元底部240取为低(例如，使数字线210虚拟地接地或将负电压施加到所述数字线)。可执行相反过程以写入逻辑1，其中将单元板230取为低且将单元底部240取为高。在一些情形中，在写入操作期间跨越电容器220而施加的电压可具有等于或大于电容器220中的铁电材料的饱和电压的量值，使得电容器220被极化，且因此即使在所施加电压的量值减小时或在跨越电容器220而施加零净电压的情况下仍维持电荷。在一些实例中，感测组件130-a可用于执行写入操作，所述写入操作可包含将第一感测组件电压源265-b或第二感测组件电压源265-c与数字线耦合。
包含感测组件130-a、选择组件250或放大器275的电路200可包含各种类型的晶体管。举例来说，电路200可包含n型晶体管，其中将高于n型晶体管的阈值电压的相对正电压(例如，大于阈值电压、相对于源极端子具有正量值的所施加电压)施加到n型晶体管的栅极会启用n型晶体管的其它端子(例如，源极端子与漏极端子)之间的导电路径。在一些实例中，n型晶体管可充当切换组件，其中所施加电压为逻辑信号，所述逻辑信号用于通过施加相对高逻辑信号电压(例如，对应于逻辑1状态的电压，所述逻辑1状态可与正逻辑信号电压供应相关联)而启用穿过晶体管的导电性，或用于通过施加相对低逻辑信号电压(例如，对应于逻辑0状态的电压，所述逻辑0状态可与接地或虚拟接地电压相关联)而停用穿过晶体管的导电性。在其中采用n型晶体管作为切换组件的各种实例中，被施加到栅极端子的逻辑信号的电压可经选择以便在特定工作点处(例如，在饱和区域中或在作用区域中)操作晶体管。
在一些实例中，n型晶体管的行为可比逻辑切换复杂，且跨越晶体管的选择性导电性还可随变化的源极电压及漏极电压而变。举例来说，在栅极端子处的所施加电压可具有特定电压电平(例如，箝位电压)，所述特定电压电平用于在源极端子电压低于特定电平(例如，低于栅极端子电压减去阈值电压)时启用源极端子与漏极端子之间的导电性。当源极端子电压或漏极端子电压的电压上升到高于特定电平时，可将n型晶体管去激活，使得源极端子与漏极端子之间的导电路径断开。
另外或替代地，电路200可包含p型晶体管，其中将高于p型晶体管的阈值电压的相对负电压(例如，大于阈值电压、相对于源极端子具有负量值的所施加电压)施加到p型晶体管的栅极会启用p型晶体管的其它端子(例如，源极端子与漏极端子)之间的导电路径。在一些实例中，p型晶体管可充当切换组件，其中所施加电压为逻辑信号，所述逻辑信号用于通过施加相对低逻辑信号电压(例如，对应于逻辑“1”状态的电压，所述逻辑“1”状态可与负逻辑信号电压供应相关联)而启用导电性，或用于通过施加相对高逻辑信号电压(例如，对应于逻辑“0”状态的电压，所述逻辑“0”状态可与接地或虚拟接地电压相关联)而停用导电性。在其中采用p型晶体管作为切换组件的各种实例中，被施加到栅极端子的逻辑信号的电压可经选择以便在特定工作点处(例如，在饱和区域中或在作用区域中)操作晶体管。
在一些实例中，p型晶体管的行为可比通过栅极电压进行的逻辑切换复杂，且跨越晶体管的选择性导电性还可随变化的源极电压及漏极电压而变。举例来说，在栅极端子处的所施加电压可具有特定电压电平，只要源极端子电压高于特定电平(例如，高于栅极端子电压加上阈值电压)，所述特定电压电平便用于启用源极端子与漏极端子之间的导电性。当源极端子电压的电压下降到低于特定电平时，可将p型晶体管去激活，使得源极端子与漏极端子之间的导电路径断开。
电路200的晶体管可为场效应晶体管(FET)，包含金属氧化物半导体FET(其可称为MOSFET)。这些及其它类型的晶体管可由衬底上的经掺杂材料区域形成。在各种实例中，晶体管可形成于专用于电路200的特定组件的衬底(例如，感测组件130-a的衬底、放大器275的衬底或存储器单元105-a的衬底)上，或晶体管可形成于为电路200的特定组件共有的衬底(例如，为感测组件130-a、放大器275及存储器单元105-a共有的衬底)上。一些FET可具有金属部分(包含铝或其它金属)，但一些FET(包含可称为MOSFET的那些FET)可实施其它非金属材料(例如多晶硅)。此外，虽然氧化物部分可用作FET的介电部分，但可在FET(包含可称为MOSFET的那些FET)中的介电材料中使用其它非氧化物材料。
可将感测组件130-a划分成与信号线280(或直接与数字线210)耦合且具有与第一电压隔离特性(例如，第一电压额定值)相关联的组件的第一部分，及与输入/输出线290耦合且具有与不同于第一电压隔离特性的第二电压隔离特性(例如，第二电压额定值，其高于或低于第一电压额定值)相关联的组件的第二部分。举例来说，感测组件130-a可在与第一感测组件电压源265-b及输入/输出线290耦合的部分中支持相对较低电压信号，且可在与第二感测组件电压源265-c及信号线280以及参考线270耦合的不同部分中支持相对较高电压信号。
感测组件130-a的与相对较高电压信号相关联的部分可包含边界部分，所述边界部分将相对较高电压信号和感测组件130-a的与相对较低电压信号相关联的部分隔离，使得感测组件130-a的与相对较低电压信号相关联的部分的组件可采用具有较低电压隔离特性的组件。具有较低电压隔离特性的组件可与相对经改进制造或操作容差或者相对较低电力消耗相关联。换句话说，感测组件130可选择性地将具有相对高电压隔离特性以支持相对高电压信号的组件与具有相对低电压隔离特性以支持相对宽感测裕度或相对高效率的组件组合。
图3利用针对存储器单元105的迟滞曲线图300-a及300-b图解说明根据本发明的各种实施例的非线性电性质的实例，所述存储器单元可支持用于存取存储器单元的读出放大器方案。迟滞曲线图300-a及300-b可分别图解说明存储器单元105的实例性写入过程及读取过程，所述存储器单元采用铁电电容器220，如参考图2所描述。迟滞曲线图300-a及300-b描绘存储于铁电电容器220上的电荷Q随铁电电容器220的端子之间的电压差Vcap而变(例如，根据电压差Vcap，电荷何时被准许流动到铁电电容器220中或从铁电电容器220流出)。举例来说，电压差Vcap可表示电容器220的数字线侧与电容器220的板线侧之间的电压差(例如，Vbottom–Vplate)。
铁电材料由自发电极化表征，其中材料可在不存在电场的情况下维持非零电荷。铁电材料的实例包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(PZT)及锶铋钽(SBT)。本文中所描述的铁电电容器220可包含这些或其它铁电材料。铁电电容器220内的电极化导致铁电材料的表面处的净电荷，且通过铁电电容器220的端子吸引相反电荷。因此，电荷存储于铁电材料与电容器端子的接口处。由于电极化可在不存在外部所施加电场的情况下维持达相对长时间、甚至无限期地，因此与(举例来说)不具有铁电性质的电容器(例如常规DRAM阵列中所使用的电容器)相比，电荷泄漏可显著降低。采用铁电材料可减小对执行如上文针对一些DRAM架构所描述的刷新操作的需要，使得与维持DRAM架构的逻辑状态相比，维持FeRAM架构的逻辑状态可与大体上较低电力消耗相关联。
可从铁电电容器220的单个端子的视角来理解迟滞曲线图300-a及300-b。通过实例方式，如果铁电材料具有负极化，那么正电荷在铁电电容器220的相关联端子处积累。同样，如果铁电材料具有正极化，那么负电荷在铁电电容器220的相关联端子处积累。另外，应理解，迟滞曲线图300-a及300-b中的电压表示跨越电容器(例如，铁电电容器220的端子之间)的电压差且为方向性的。举例来说，可通过将正电压施加到视角端子(例如，单元底部240)且将参考端子(例如，单元板230)维持处于接地或虚拟接地(或者大约零伏特(0V))而实现正电压。在一些实例中，可通过将视角端子维持处于接地且将正电压施加到参考端子(例如，单元板230)而施加负电压。换句话说，可施加正电压以达成跨越铁电电容器220的负电压差Vcap且借此将所关注端子负极化。类似地，可将两个正电压、两个负电压或正电压与负电压的任何组合施加到适当电容器端子以产生迟滞曲线图300-a及300-b中所展示的电压差Vcap。
如迟滞曲线图300-a中所描绘，当铁电电容器220的端子之间不存在净电压差时，用于铁电电容器220中的铁电材料可维持正极化或负极化。举例来说，迟滞曲线图300-a图解说明两个可能极化状态：电荷状态305-a及电荷状态310-b，其可分别表示正饱和极化状态及负饱和极化状态。电荷状态305-a及310-a可为处于图解说明剩余极化(Pr)值的物理条件，所述Pr值可指在移除外部偏置(例如，电压)后余留的极化(或电荷)。矫顽电压是电荷(或极化)为零的电压。根据迟滞曲线图300-a的实例，当未跨越铁电电容器220施加电压差时，电荷状态305-a可表示逻辑1，且当未跨越铁电电容器220施加电压差时，电荷状态310-a可表示逻辑0。在一些实例中，相应电荷状态的逻辑值可经反转以适应用于操作存储器单元105的其它方案。
可通过控制铁电材料的电极化及因此电容器端子上的电荷(通过跨越铁电电容器220施加净电压差)而将逻辑0或1写入到存储器单元。举例来说，电压315可为等于或大于正饱和电压的电压，且跨越铁电电容器220而施加电压315可导致电荷积累直到达到电荷状态305-b(例如，写入逻辑1)为止。在从铁电电容器220移除电压315(例如，跨越铁电电容器220的端子而施加零净电压)后，铁电电容器220的电荷状态可跨越电容器而遵循在电荷状态305-b与零电压处的电荷状态305-a之间所展示的路径320。类似地，电压325可为等于或小于负饱和电压的电压，且跨越铁电电容器220而施加电压325导致电荷积累直到达到电荷状态310-b(例如，写入逻辑0)为止。在从铁电电容器220移除电压325(例如，跨越铁电电容器220的端子而施加零净电压)后，铁电电容器220的电荷状态可跨越电容器而遵循在电荷状态310-b与零电压处的电荷状态310-a之间所展示的路径330。在一些实例中，表示饱和电压的电压315及电压325可具有相同量值，但具有相反极性。
为读取或感测铁电电容器220的所存储状态，还可跨越铁电电容器220而施加电压。响应于所施加电压，由铁电电容器存储的后续电荷Q改变，且改变的程度可取决于初始极化状态、所施加电压、存取线上的固有电容及其它因素。换句话说，由读取操作产生的电荷状态可取决于最初是存储电荷状态305-a还是310-a，以及其它因素。
迟滞曲线图300-b图解说明所存储电荷状态305-a及310-a的读取的实例。可经由如参考图2所描述的数字线210及板线215而施加读取电压335(举例来说)作为电压差。迟滞曲线图300-b可图解说明读取操作，其中读取电压335为负电压差Vcap(例如，其中Vbottom–Vplate为负的)。跨越电容器的负读取电压可称为“板高(plate high)”读取操作，其中最初将板线215取为高电压，且最初将数字线210取为低电压(例如，接地电压)。虽然读取电压335展示为跨越铁电电容器220的负电压，但在替代操作中，读取电压可为跨越铁电电容器220的正电压(此可称为“板低”读取操作)。
当选择存储器单元105(例如，通过激活选择组件250，如参考图2所描述)时，可跨越铁电电容器220而施加读取电压335。在将读取电压335施加到铁电电容器220后，电荷可经由数字线210及板线215而流动到铁电电容器220中或从铁电电容器220流出，且可取决于铁电电容器220是处于电荷状态305-a(例如，逻辑1)还是处于电荷状态310-a(例如，逻辑0)而产生不同电荷状态。
当对处于电荷状态310-a(例如，逻辑0)的铁电电容器220执行读取操作时，额外负电荷可跨越铁电电容器220而积累，且电荷状态可遵循路径340直到达到电荷状态310-c的电荷及电压为止。流动穿过电容器220的电荷量可与数字线210的固有电容(例如，参考图2所描述的固有电容260)有关。因此，如由电荷状态310-a与电荷状态310-c之间的转变所展示，由于针对给定电荷改变的电压改变相对大，因此所得电压350可为相对大负值。因此，在于“板高”读取操作中读取逻辑0后，在电荷状态310-c下等于VPL与(Vbottom–Vplate)的值的总和的数字线电压可为相对低电压。此读取操作可不改变存储电荷状态310-a的铁电电容器220的剩余极化，且因此在执行读取操作之后，当移除读取电压335(例如，通过跨越铁电电容器220而施加零净电压)时，铁电电容器220可经由路径340而返回到电荷状态310-a。因此，利用负读取电压对具有电荷状态310-a的铁电电容器220执行读取操作可被视为非破坏性读取过程。
当对处于电荷状态305-a(例如，逻辑1)的铁电电容器220执行读取操作时，所存储电荷可在净负电荷跨越铁电电容器220而积累时将极性反转，且电荷状态可遵循路径360直到达到电荷状态305-c的电荷及电压为止。流动穿过电容器220的电荷量可再次与数字线210的固有电容(例如，参考图2所描述的固有电容260)有关。因此，如由电荷状态305-a与电荷状态305-c之间的转变所展示，由于针对给定电荷改变的电压改变相对小，因此所得电压355可为相对小负值。因此，在于“板高”读取操作中读取逻辑1后，在电荷状态310-c下等于VPL与(Vbottom–Vplate)的值的总和的数字线电压可为相对高电压。
在各种实例中，利用负读取电压(例如，读取电压335)进行的读取操作可导致存储电荷状态305-a的电容器220的剩余极化的减小或反转。换句话说，根据铁电材料的性质，在执行读取操作之后，当移除读取电压335(例如，通过跨越电容器220而施加零净电压)时，铁电电容器220可不会返回到电荷状态305-a。而是，当在利用读取电压335进行的读取操作之后跨越铁电电容器220而施加零净电压时，电荷状态可遵循从电荷状态305-c到电荷状态305-d的路径365，所述路径图解说明极化量值的净减小(即，比初始电荷状态305-a小的正极化电荷状态)。因此，利用负读取电压对具有电荷状态305-a的铁电电容器220执行读取操作可为破坏性读取过程。然而，在一些感测方案中，经减小剩余极化仍可被读取为与饱和剩余极化状态相同的所存储逻辑状态(例如，支持从电荷状态305-a及电荷状态305-d两者检测逻辑0)，借此关于读取操作而为存储器单元105提供一定程度的非易失性。
从电荷状态305-a到电荷状态305-d的转变可说明与存储器单元的铁电电容器220的极化的部分减小及/或部分反转(例如，从电荷状态305-a到电荷状态305-d的电荷Q的量值减小)相关联的感测操作。在各种实例中，可根据特定感测方案而选择由感测操作所致的存储器单元105的铁电电容器220的极化的改变量。在一些实例中，具有存储器单元105的铁电电容器220的极化的较大改变的感测操作可与检测存储器单元105的逻辑状态的相对较大稳健性相关联。在一些感测方案中，感测处于电荷状态305-a的铁电电容器220的逻辑1可导致极化的完全反转，其中铁电电容器220在感测操作之后从电荷状态305-a转变到310-a。此类感测方案可称为“2Pr”感测方案，这是因为感测操作可为基于电荷转变，所述电荷转变等于被感测的存储器单元105的铁电电容器220的饱和极化量值的两倍。
在起始读取操作之后的电荷状态305-c及电荷状态310-c的位置可取决于若干个因素，包含特定感测方案及电路。在一些情形中，最终电荷可取决于与存储器单元105耦合的数字线210的净电容，所述净电容可包含固有电容260、积分器电容器以及其它。举例来说，如果铁电电容器220在0V下与数字线210电耦合且将电压335施加到板线，那么当选择存储器单元105时，数字线210的电压可上升，这是因为电荷从铁电电容器220流动到数字线210的净电容。因此，在感测组件130处测量的电压可不等于读取电压335或者所得电压350或355，且替代地可取决于在电荷共享周期之后的数字线210的电压。在起始读取操作后的电荷状态305-c及310-c在迟滞曲线图300-b上的位置可取决于数字线210的净电容且可通过负载线分析而确定—即，可关于数字线210的净电容而界定电荷状态305-c及310-c。因此，在起始读取操作之后的铁电电容器220的电压(例如，在读取存储电荷状态310-a的铁电电容器220时的电压350，或在读取存储电荷状态305-a的铁电电容器220时的电压355)可为不同的且可取决于铁电电容器220的初始状态。
可通过将数字线210(或信号线280，在适用的情况下)的所得电压与参考电压(例如，经由参考线270，如参考图2所描述)进行比较而确定铁电电容器220的初始状态。在一些实例中，数字线电压可为板线电压与跨越铁电电容器220的最终电压(例如，在读取具有所存储电荷状态310-a的铁电电容器220时的电压350，或在读取具有所存储电荷状态305-a的铁电电容器220时的电压355)的总和。在一些实例中，数字线电压可为电压335与跨越电容器220的最终电压之间的差(例如，在读取具有所存储电荷状态310-a的铁电电容器220时的(电压335–电压350)，或在读取具有所存储电荷状态305-a的铁电电容器220时的(电压335–电压355))。
在一些感测方案中，参考电压可经产生使得所述参考电压介于在读取不同逻辑状态时的可能所得电压之间。举例来说，参考电压可经选择以低于在读取逻辑1时的所得数字线电压，且高于在读取逻辑0时的所得数字线电压。在其它实例中，可在感测组件130的与耦合数字线的部分不同的部分处进行比较，且因此参考电压可经选择以低于在读取逻辑1时的感测组件130的比较部分处的所得电压，且高于在读取逻辑0时的感测组件130的比较部分处的所得电压。在通过感测组件130进行比较期间，可将基于感测的电压确定为高于或低于参考电压，且可因此确定存储器单元105的所存储逻辑状态(即，逻辑0或1)。
在感测操作期间，由读取各种存储器单元105产生的信号可随各种存储器单元105之间的制造或操作变化而变。举例来说，各种存储器单元105的电容器可具有不同电容电平或饱和极化电平，使得逻辑0可与从一个存储器单元到下一存储器单元的不同电荷电平相关联，且逻辑1可与从一个存储器单元到下一存储器单元的不同电荷电平相关联。此外，固有电容(例如，参考图2所描述的固有电容260)可从存储器装置中的一个数字线210到下一数字线210而变化，且还可在数字线210内在从一个存储器单元105到同一数字线上的下一存储器单元105的视角上变化。因此，出于这些及其它原因，读取逻辑0可与从一个存储器单元到下一存储器单元的不同数字线电压电平相关联(例如，所得电压350可从读取一个存储器单元105到读取下一存储器单元而变化)，且读取逻辑1可与从一个存储器单元到下一存储器单元的不同数字线电压电平相关联(例如，所得电压355可从读取一个存储器单元105到读取下一存储器单元而变化)。
参考电压可被提供为介于与读取逻辑0相关联的电压的统计平均值和与读取逻辑1相关联的电压的统计平均值之间，但参考电压可相对较接近于读取任何给定存储器单元105的逻辑状态中的一者的所得电压。读取特定逻辑状态的所得电压(例如，作为用于读取存储器装置的多个存储器单元105的统计值)与相关联参考电压电平之间的最小差可称为“最小读取电压差”，且具有低的最小读取电压差可与可靠地感测给定存储器装置中的存储器单元的逻辑状态的困难相关联。
为可靠地检测经受制造及操作变化的多个存储器单元105的逻辑状态，感测组件130可经设计以检测读取特定逻辑状态的所得电压与相关联参考电压电平之间的相对小差。对感测组件130可检测及锁存的电压差有多小的测量可称为“感测电压检测阈值”，且针对存储器装置的感测电压检测阈值与最小读取电压差之间的差(例如，(感测电压检测阈值)–(最小读取电压差))可称为存储器装置的“感测裕度”。因此，为改进读取存储器装置的存储器单元105的逻辑状态的可靠性，具有相对大(例如，宽)的感测裕度可为优选的，这是因为小(例如，窄)的感测裕度可与不正确地检测存储器单元105的逻辑状态相关联。
感测组件130的感测电压检测阈值可基于感测组件130的组件的各种特性。举例来说，在采用晶体管(例如交叉耦合的晶体管对)以用于基于所检测电压差而锁存输出电压的感测组件130中，感测组件130的感测电压检测阈值可至少部分地基于晶体管的激活电压。为支持相对低感测电压检测阈值，感测组件130可采用具有相对低激活阈值电压的晶体管，此可包含形成具有相对薄栅极绝缘的晶体管。另外或替代地，感测组件130的感测电压检测阈值可至少部分地基于晶体管的激活电压在感测组件130中的匹配的紧密程度。举例来说，具有相对薄栅极绝缘的晶体管还可与激活阈值电压的相对窄统计散布相关联，此可因此改进感测组件130的感测裕度。然而，具有相对薄栅极绝缘的晶体管还可与相对低电压隔离特性相关联，且因此可不支持可与存取存储器单元105相关联的相对较高电压信号。
虽然上文在晶体管的上下文中进行描述，但感测组件130可包含其它组件或组件的组合，且具有相对较低电压隔离特性的组件对于支持相对小感测电压检测阈值可为有利的。另外或替代地，具有相对较低电压隔离特性的组件可与较低电力消耗相关联，这归因于在组件的操作期间的较低电力消耗或与相对较低电压供应相关联的较低电力消耗。然而，具有相对较低电压隔离特性的组件可不适合于支持可与存取存储器单元105相关联的相对较高电压信号。
在一些存储器装置中，与存储器单元105的存取操作相关联的电压可具有比与输入/输出操作相关联的电压大的量值。举例来说，与FeRAM写入过程相关联的电压315或电压325或者与FeRAM读取过程相关联的电压335可具有比与参考图1所描述的输入/输出组件140相关联的电压高的量值。为支持存取FeRAM存储器单元105的相对较高电压量值，旧有感测组件可采用具有全部与相对高电压隔离特性相关联的组件的旧有设计(例如，根据旧有DRAM架构)，而不管输入/输出操作的较低电压信号。然而，具有全部与相对高电压隔离特性相关联的组件的旧有设计可与相对窄感测裕度相关联。
为较有效地支持相对较高电压存取操作及相对较低电压输入/输出操作，感测组件130(例如，参考图1及2所描述的感测组件130)可包含选择性地采用具有不同电压隔离特性的组件的不同部分。换句话说，感测组件130可将具有相对高电压隔离特性以支持相对高电压信号的组件与具有相对低电压隔离特性以支持相对宽感测裕度或相对低电力消耗的组件组合。
图4图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的电路400的实例。电路400包含用于感测存储器单元105(未展示)的逻辑状态的感测组件130-b。可经由数字线210-a而在感测组件130-b与存储器单元105之间传递电信号，所述数字线可称为存储器单元105的存取线。虽然仅展示单个数字线210-a，但感测组件130的各种其它实例可包含两个或两个以上数字线210，所述两个或两个以上数字线可用于将两个或两个以上存储器单元105与感测组件130连接。可经由输入/输出(I/O)线290-a而在感测组件130-b与输入/输出组件140(未展示)之间传递电信号。存储器单元105可与具有比输入/输出操作的电压高的电压的存取操作(例如具有采用旧有DRAM输入/输出架构的FeRAM存储器单元105的存储器装置的存取操作)相关联。
感测组件130-b可包含高电压部分410及低电压部分430。高电压部分410可耦合于存储器单元105与低电压部分430之间，且低电压部分430可耦合于输入/输出组件140与高电压部分410之间(但当存取操作与比输入/输出操作的电压低的电压相关联时或出于其它原因，存储器单元105与输入/输出组件140之间的这些部分的次序可反转)。高电压部分410可通过中间线420而与低电压部分430耦合。虽然感测组件130-b展示为具有单个中间线420，但根据本发明的其它感测组件130可具有任何数目个中间线420，包含一个以上中间线420。在一些实例中，中间线420可与(例如，高电压部分410的)边界部分415耦合。各种实例还可包含与感测组件130-b耦合的参考线270(未展示)，且参考线270可与感测组件130的高电压部分410或低电压部分430耦合。
感测组件可包含或以其它方式被提供有高感测组件源电压及低感测组件源电压。举例来说，感测组件可与具有相对高电压电平VH的高感测组件电压源265-e耦合。电压电平VH可与用于存取存储器单元105(例如FeRAM存储器单元105)的相对较高电压量值操作(例如，参考图3所描述的电压315、电压325或电压335)相关联。在一些实例中，VH可称为变化(VARY)，且可具有大约1.6V的电压。可以支持电压电平VH下的电隔离的方式选择高电压部分410的第一电压隔离特性。感测组件还可与具有相对低电压电平VL的低感测组件电压源265-d耦合。
电压电平VL可与用于存取存储器单元105的相对较低电压输入/输出操作(根据旧有DRAM架构的此类输入/输出操作)相关联。在一些实例中，VL可为接地或虚拟接地电压(例如，0V)。可以支持电压电平VL或介于VH与VL之间的某一其它中间电压(在一些实例中，例如1V)下的电隔离但可不支持相对较高电压电平VH下的电隔离的方式选择低电压部分430的第二电压隔离特性。在一些实例中，感测组件130可与其它电压源265(未展示)耦合，所述其它电压源可与高电压部分410、边界部分415或低电压部分430中的一或多者耦合。虽然电压源265-d及265-e展示为在感测组件130-b外部，但电压源265可替代地或等效地位于感测组件130内。
高电压部分410可包含具有相对较高电压隔离特性的组件(例如，晶体管、放大器、切换组件、选择组件或导体)，且低电压部分430可包含具有相对较低电压隔离特性的组件。举例来说，高电压部分410可包含第一组晶体管，其中第一组晶体管中的每一晶体管具有第一电压隔离特性，且低电压部分430可包含第二组晶体管，其中第二组晶体管中的每一晶体管具有不同于第一电压隔离特性的第二电压隔离特性。边界部分415可包含具有第一电压隔离特性的一或多个组件(例如，晶体管、放大器、切换组件、选择组件或导体)，使得感测组件130-b的高电压部分410经由具有第一电压隔离特性的至少一个组件而与感测组件130-b的低电压部分430耦合(例如，经由中间线420)。
举例来说，高电压部分410可经由(例如，边界部分415的)具有第一电压隔离特性的至少一个晶体管而与低电压部分430耦合，且至少一个晶体管可操作为切换组件(例如，其中将逻辑信号提供到晶体管的栅极以选择性地传导穿过晶体管，或跨越所述晶体管而隔离)、箝位组件(例如，通过呈箝位配置的一对晶体管，所述箝位配置可与箝位电压源耦合)或通过所述至少一个晶体管的其它功能的方式操作。在其中边界部分415的组件充当切换组件的实例中，可在高电压部分410的信号为相对高时将切换组件去激活，且在高电压部分410的信号为相对低(例如，在与第二电压隔离特性相关联的操作条件之内)时将切换组件激活，借此将低电压部分430与相对高电压信号隔离。在根据本发明的各种实施例中，低电压部分430的相对较低电压信号可至少部分地基于高电压部分410的相对较高电压信号，高电压部分410的相对较高电压信号可至少部分地基于低电压部分430的相对较低电压信号，或此两者。
在感测组件130-b的各种实例中，所描述电压隔离特性可指高电压部分410及低电压部分430的组件的一或多个性质或性质的组合。举例来说，第一电压隔离特性可为第一隔离电压，且第二电压隔离特性可为小于第一隔离电压的第二隔离电压。在另一实例中，第一电压隔离特性可为第一激活阈值电压(例如，一或多个晶体管的阈值电压)，且第二电压隔离特性可为小于第一激活阈值电压的第二激活阈值电压。
在另一实例中，第一电压隔离特性可为晶体管栅极与晶体管主体之间的第一绝缘程度，且第二电压隔离特性可为晶体管栅极与晶体管主体之间的第二绝缘程度，所述第二绝缘程度小于晶体管栅极与晶体管主体之间的第一绝缘程度。在另一实例中，第一电压隔离特性可为相关联晶体管的源极与漏极之间的第一绝缘程度，且第二电压隔离特性可为相关联晶体管的源极与漏极之间的第二绝缘程度，所述第二绝缘程度小于相关联晶体管的源极与漏极之间的第一绝缘程度。
在一些实例中，第一电压隔离特性可至少部分地基于第一栅极绝缘厚度，且第二电压隔离特性可至少部分地基于小于第一栅极绝缘厚度的第二栅极绝缘厚度。鉴于本发明将明了适用于感测组件130的所描述部分的电压隔离特性的其它实例。此外，所描述电压隔离特性可指标称特性或阈值特性(例如，上限阈值或下限阈值)，且还可包含或以其它方式计及归因于制造容差、操作容差或者标称或阈值电压隔离特性的任何其它变化源的变化。
通过采用在不同部分中具有不同电压隔离特性的组件，感测组件130-b可较有效地平衡与存储器装置相关联的性能折衷。举例来说，具有相对高电压隔离特性的组件可支持需要相对高电压信号的操作，例如与FeRAM存储器架构相关联的存取操作。然而，具有相对高电压隔离特性的组件还可与相对较差制造或操作容差相关联，此可导致来自感测各种存储器单元105的信号的较大散布。因此，具有相对高电压隔离特性的组件还可归因于制造或操作容差(例如，相对窄感测裕度)而与感测操作中的相对高不确定性相关联。另外或替代地，具有相对高电压隔离特性的组件还可与相对高电力消耗相关联以支持存取存储器单元105。因此，具有相对高电压隔离特性的组件还可与较差操作效率相关联。
感测组件130-b可通过以下操作而提供较大设计灵活性：选择性地在感测组件130-b的具有相对较高电压信号的部分中采用具有相对高电压隔离特性的组件，及在感测组件130-b的具有相对较低电压信号的部分中采用具有相对低电压隔离特性的组件。具有相对低电压隔离特性的组件可与相对有利制造或操作容差相关联，使得与仅采用具有相对高电压隔离特性的组件的感测组件相比，选择性地采用具有相对低电压隔离特性的组件可改进与感测组件130-b相关联的感测裕度。
在一个实例中，具有相对较厚栅极绝缘厚度的晶体管可支持1.6V的相对较高电压隔离，且可与100mV的激活电压的相对较大3-σ统计散布相关联。具有相对较薄栅极绝缘厚度的晶体管可支持1.0V的相对较低电压隔离，且可与仅40mV到50mV的激活电压的相对较窄3-σ统计变化相关联。因此，可在低电压部分430中有益地采用具有相对较薄栅极绝缘厚度的晶体管，以便通过采用具有较可能彼此匹配的激活电压的晶体管而改进感测组件130-b的感测裕度。
虽然仅在感测组件130-b的实例中展示高电压部分410及低电压部分430，但感测组件130的各种其它实例可包含两个以上部分。举例来说，根据本发明的感测组件还可包含中间部分，其中中间部分的组件具有介于相对高电压隔离特性与相对低电压隔离特性之间的中间电压隔离特性。换句话说，根据本发明的感测组件130可具有两个或两个以上部分，所述两个或两个以上部分选择性地采用具有相应电压隔离特性的组件以有利地改进感测裕度、电力消耗或其它操作特性。
图5图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的电路500的实例。电路500包含用于感测存储器单元105-b的逻辑状态的感测组件130-c。可通过逻辑信号WL经由字线205-b而选择存储器单元105-b。可经由数字线210-b而在感测组件130-c与存储器单元105-b之间传递电信号，所述数字线可称为存储器单元105-b的存取线且可具有电压VDL，如所展示。可经由输入/输出线290-b及290-c而在感测组件130-c与输入/输出组件140(未展示)之间传递电信号。存储器单元105-b可与具有比输入/输出操作的电压量值高的电压量值的存取操作(例如与存取FeRAM存储器单元105且采用旧有DRAM输入/输出架构的装置相关联的存取操作)相关联。
感测组件130-c可包含高电压部分410-a及低电压部分430-a。高电压部分410-a可耦合于存储器单元105-b与低电压部分430-a之间，且低电压部分430-a可耦合于输入/输出组件140与高电压部分410-a之间。高电压部分410-a可通过中间线420-a及420-b而与低电压部分430-a耦合。中间线420-a及420-b可与(例如，高电压部分410-a的)边界部分415-a耦合。高电压部分410-a可包含具有相对较高电压隔离特性的组件，且低电压部分430-a可包含具有相对较低电压隔离特性的组件。
电路500还可包含多种电压源265，所述多种电压源可与包含实例性电路500的存储器装置的各种电压供应器及/或共同接地或虚拟接地点耦合。举例来说，可变电压源540可表示板线电压源，且可经由具有电压VPL的板线215-b而与存储器单元105-b耦合，如所展示。可变电压源540可用于读取或写入操作，包含参考图3的迟滞曲线图300-a或300-b所描述的那些操作(例如，支持施加等于参考图3所描述的电压315、电压325或电压335的Vcap)。在电路500的实例中，可变电压源540可包含具有电压V0的电压源265-g及具有电压V1的电压源265-h，所述电压源可经选择以借助于逻辑信号SW1通过电压切换组件545而与存储器单元105-b连接。在一些实例中，电压源265-g可与具有0V的电压电平的共同接地点(未展示)耦合。电压源265-h可与具有比电压源265-g相对高的电压(例如，1.6V，其可称为变化)的电压供应器耦合，以支持跨越存储器单元105-b的电压以用于进行存取操作。虽然可变电压源540图解说明为包含两个电压源265及电压切换组件545，但支持本文中的操作的可变电压源540可包含其它配置，例如电压缓冲器或将可变电压提供到板线215-b的以其它方式可选择的电压。
高电压部分410-a可经由具有相对较高电压隔离特性的切换组件511-b而与数字线210-b耦合，且切换组件511-b可通过逻辑信号SW8而被激活或去激活。高电压部分410-a还可包含一对交叉耦合的p型晶体管513-a与513-b，每一p型晶体管具有相对较高电压隔离特性。举例来说，所述对交叉耦合的p型晶体管513-a与513-b可具有相对高栅极绝缘厚度。交叉耦合的p型晶体管513-a与513-b可经由具有相对较高电压隔离特性的切换组件511-a而与电压源265-k耦合，且切换组件511-a可通过逻辑信号SW7而被激活或去激活。电压源265-k可具有电压V4，所述电压V4可表示感测组件130-c的高感测组件源电压。在一些实例中，电压电平V4可与电压电平V1相同，所述电压电平可支持存储器单元105-b的以相同量值但相反极性(例如，如跨越存储器单元105-b所界定)的读取及写入操作。
边界部分415-a可包含一对n型晶体管512-a与512-b，每一n型晶体管具有相对较高电压特性，且以箝位配置进行配置。举例来说，n型晶体管512-a与512-b中的每一者的栅极端子可与具有电压V5的电压源265-l耦合，所述电压源在一些实例中可为可变电压源(例如，提供不同电压，或支持被启用及停用或接地的电压)。电压V5可经选择使得经由边界部分415-a而从高电压部分410-a传递到低电压部分430-a的信号至少部分地基于电压电平V5而受限制(例如，被限制于V5–Vth,clamp的电平，其中Vth,clamp等于n型晶体管512-a或512-b的激活阈值电压)。可参考所展示位置处的电压VGUTT、VGUTB、VGUTRT及VGUTRB而描述由边界部分415-a支持的信号。所述对交叉耦合的n型晶体管512-a与512-b可具有相对高栅极绝缘厚度，所述相对高栅极绝缘厚度可为与所述对交叉耦合的p型晶体管513-a与513-b大体上(例如，标称地)相同的栅极绝缘厚度，或至少与所述对交叉耦合的p型晶体管的最小栅极绝缘厚度一样厚。
低电压部分430-a可经由具有相对较低电压隔离特性的切换组件531-b而与输入/输出线290-c耦合，且切换组件531-b可通过逻辑信号SW4而被激活或去激活。低电压部分430-a可经由具有相对较低电压隔离特性的切换组件531-e而与输入/输出线290-c耦合，且切换组件531-e可通过逻辑信号SW5而被激活或去激活。在一些实例中，逻辑信号SW4及SW5可由共同源馈送，使得将切换组件531-b及531-e同时激活，且同时去激活。低电压部分430-a还可包含一对交叉耦合的n型晶体管532-a与532-b，每一n型晶体管具有相对较低电压隔离特性。举例来说，所述对交叉耦合的n型晶体管532-a与532-b可具有相对低栅极绝缘厚度。交叉耦合的n型晶体管532-a与532-b可经由具有相对较低电压隔离特性的切换组件531-a而与电压源265-j耦合，且切换组件531-a可通过逻辑信号SW6而被激活或去激活。电压源265-j可具有电压V3，所述电压V3可表示感测组件130-c的低感测组件源电压(例如，0V)。在一些实例中，电压源265-j可与共同接地或虚拟接地(例如，和与电压源265-g耦合的共同接地或虚拟接地相同的共同接地或虚拟接地)耦合。
低电压部分430-a还可包含具有电压V2的电压源265-i，所述电压源在一些实例中还可与共同接地或虚拟接地(例如，和与电压源265-g或电压源265-j耦合的共同接地或虚拟接地相同的共同接地或虚拟接地)耦合。电压源265-i可经由可各自具有相对较低电压特性的切换组件531-c及切换组件531-d而与如所展示的所述对交叉耦合的n型晶体管532-a与532-b耦合。切换组件531-c可通过逻辑信号SW2而被激活或去激活且切换组件531-d可通过逻辑信号SW3而被激活或去激活。在一些实例中，逻辑信号SW2及SW3可由共同源馈送，使得将切换组件531-c及531-d同时激活，且同时去激活。
低电压部分430-a还可包含具有电压V6的电压源265-m，所述电压源在一些实例中可与参考电压源耦合。举例来说，电压源265-m可经由参考线270(未展示)而与在感测组件130-c外部的参考电压供应器耦合，所述参考线可为在低电压部分430-a处与感测组件130-c耦合的参考线270的实例。电压源265-m可经由可具有相对较低电压特性的切换组件531-f而与如所展示的所述对交叉耦合的n型晶体管532-a与532-b耦合。切换组件531-f可通过逻辑信号SW9而被激活或去激活。
在各种实例中，在高电压部分410-a中所图解说明的切换组件511可为晶体管，且相应逻辑信号可被供应到相应晶体管的栅极端子。在此类实例中，切换组件511的晶体管可具有与n型晶体管512-a及512-b或p型晶体管513-a及513-b大体上相同的电压隔离特性。举例来说，切换组件511的晶体管的栅极绝缘厚度可与n型晶体管512或p型晶体管513的相对高栅极绝缘厚度大体上相同，或者至少与所述相对高栅极绝缘厚度的最小厚度一样厚。
另外或替代地，在低电压部分430-a中所图解说明的切换组件531可为晶体管，且相应逻辑信号可被供应到相应晶体管的栅极端子。在此类实例中，切换组件531的晶体管可具有与n型晶体管532-a及532-b大体上相同的电压隔离特性。举例来说，切换组件531的晶体管的栅极绝缘厚度可与n型晶体管532的相对低栅极绝缘厚度大体上相同，或至少与所述相对低栅极绝缘厚度的最小厚度一样厚，所述相对低栅极绝缘厚度可小于n型晶体管512或p型晶体管513的相对高栅极绝缘厚度。
在电路500中所图解说明的逻辑信号(例如，SW1到SW9及WL)中的每一者可由存储器控制器(未展示)(例如参考图1所描述的存储器控制器150)提供。在一些实例中，特定逻辑信号可由其它组件提供。举例来说，逻辑信号WL可由行解码器(未展示)(例如参考图1所描述的行解码器125)提供。
在一些实例中，可至少部分地基于由电压隔离特性支持的电压电平而选择逻辑信号电压，所述电压隔离特性与感测组件130的其中载运相应逻辑信号的部分相关联。举例来说，高电压部分410-a的组件可与相对较高电压逻辑信号相关联，且低电压部分430-a的组件可与相对较低电压逻辑信号相关联。在一个实例中，逻辑信号WL的经激活状态可为大约3.2V，信号SW7的经激活状态可为大约1.6V，且信号SW2、SW3、SW4、SW5、SW6及SW9的经激活状态可为大约1.0V。在一些实例中，逻辑信号SW8的经激活状态可处于3.2V到3.8V的范围内，所述经激活状态在一些实例中可比由与高电压部分410-a相关联的相对较高电压隔离特性所支持的高，因此在一些实例中，切换组件511-b可在高电压部分410-a外部。
在各种实例中，电压源265可与包含实例性电路500的存储器装置的不同配置的电压供应器及/或共同接地或虚拟接地点耦合。在一些实例中，特定电压源265可与相同接地点或虚拟接地点耦合，且可针对存取存储器单元105-b的各种操作提供大体上相同参考电压。虽然电压源265可与共同电压供应器及/或接地点耦合，但与共同电压供应器或共同接地点耦合的电压源265中的每一者的电压可由于电路500中的在相应电压源265与相关联共同电压供应器或共同接地点之间的各种差异(例如，导体长度、宽度、电阻或电容)而为不同的。
在一些实例中，可根据特定输入/输出参数而选择电压源265-j及265-l。举例来说，电压源265-j及265-l可大体上分别处于0V及(1V+Vth)，其中Vth为呈箝位配置的所述对n型晶体管512-a与512-b的阈值电压，以根据特定输入/输出组件惯例(例如特定旧有DRAM架构)而支持输入/输出线290-c及290-c的0V到1V电压范围。可根据特定存取参数而选择电压源265-h及265-k。举例来说，电压源265-h及265-k可经选择以支持与存储器单元105-b相关联的读取及写入信号(例如参考图3所描述的电压315、325或335)，且可(举例来说)各自为大约1.6V。因此，在一些实例中，电压源265-h及电压源265-k可与相同电压供应器耦合。
电压源265-m可提供用于感测存储器单元105-b的逻辑状态的参考电压，使得V6为与感测逻辑1相关联的中间线420-a的电压(例如，VGUTRT)和与感测逻辑0相关联的所述电压之间的平均电压。在一些实例中，V6的电压可被提供为从存储器装置的电压供应器下降的电压，所述电压供应器可为与其它电压源265耦合的电压供应器相同。举例来说，可通过以下操作而提供V6：将电压源265-m与和电压源265-h或电压源265-k相同的电压供应器连接，但在所述电压供应器与电压源265-m之间具有介入电负载(例如，电阻性负载或电容)。
图6展示图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的实例性存取程序的操作的时序图600。参考图5的实例性电路500的组件而描述实例性存取程序。
在时序图600的实例中，存储器单元105-b最初存储逻辑1状态，如本文中所描述(例如，参考图3)。此外，电压源265-g、265-i及265-j被视为接地的，且因此处于零电压(例如，V0＝0V、V2＝0V且V3＝0V)。然而，在其它实例中，电压源265-g、265-i及265-j可处于非零电压，且可因此相应地调整时序图600的电压。在一些实例中，在起始时序图600的操作之前，可将数字线210-b及板线215-b控制到相同电压，此可使跨越存储器单元105-b的电荷泄漏最小化。举例来说，根据时序图600，数字线210-b具有0V的初始电压，其可与板线215-b的初始电压相同。在其它实例中，数字线210-b及板线215-b可具有不同于接地电压的某一其它初始电压。由VTOP表示的电压可具有与预充电操作有关的初始电压，所述初始电压可在一些情形中为0V。
在时序图600的实例中，电压电平V5经选择使得将所述对n型晶体管512-a与512-b激活直到边界部分415-a的电压(例如，VGUTT或VGUTB，如图5中所识别)达到与低电压部分430-a的电压隔离特性相关联的阈值为止。因此，直到达到此阈值，VDL、VGUTT及VGUTRT为大体上相等的，且VGUTB及VGUTRB为大体上相等的。V5可经选择以选择性地将低电压部分430-a与高电压部分410-a的相对高电压信号隔离，从而准许感测组件130-c在低电压部分430-a中采用具有相对低电压隔离特性的组件。
在一些实例中，可根据与输入/输出操作相关联的电压而选择电压V5。举例来说，当采用与0V到1V信号范围相关联的特定旧有DRAM输入/输出架构时，可根据箝位布置(例如所述对n型晶体管512-a与512-b)的阈值电压而选择V5，以支持1V输出电压。在一个实例中，针对n型晶体管512-a与512-b的标称激活等于0.15V，且V5可被选择为等于1.15V。
在601处，存取程序可包含将感测组件130-c与接地电压隔离。举例来说，在601处，存取程序可包含将切换组件531-c及531-d去激活(例如，通过将可由共同逻辑信号提供的逻辑信号SW2及SW3去激活)。将切换组件531-c及531-d去激活可将低电压部分430-a与电压源265-i隔离(例如，使低电压部分430-a的相关联导体浮动)，此可支持本文中所描述的信号的发展。在一些实例中，存取程序还可包含将切换组件531-a去激活(例如，通过将逻辑信号SW6去激活)，从而还将电压源265-j与低电压部分430-a隔离。
在602处，存取程序可包含提升存储器单元105-b的单元板电压。举例来说，在602处，存取程序可包含将电压切换组件545激活(例如，通过将逻辑信号SW1激活)。将电压切换组件545激活可导致从与板线215-b耦合的电压源265-g到与板线215-b耦合的电压源265-h的转变。因此，在将电压切换组件545激活之后，板线电压VPL可从V0上升到V1。
在603处，存取程序可包含选择存储器单元105-b(例如，通过经由逻辑信号WL将字线激活)。选择存储器单元105-b可致使存储器单元105-b的电容器与数字线210-b耦合。因此，跨越存储器单元105-b的电容器而施加的电压(例如，参考图3所描述的Vcap)可最初等于(VDL–VPL)(其为负Vcap)，且可在存储器单元105-b、数字线210-b与数字线的任何固有电容之间共享电荷，此可取决于存储于存储器单元105-b中的逻辑状态(例如，电荷及/或极化)。电荷可因此被共享直到针对给定板线电压VPL＝V1、存储器单元105-b的电荷状态及数字线210-b的固有电容达到平衡数字线电压VDL为止。
举例来说，当存储器单元105-b存储逻辑1时，存储器单元105-b的电容器可通过正极化方式存储正电荷(例如，如参考图3所描述的电荷状态305-a)。因此，当选择存储逻辑1的存储器单元105-b时，存储器单元105-b可在具有电容器电压Vcap的相对小改变的情况下支持从存储器单元105-b流动到数字线210-b的相对大电荷量。因此，当在存储器单元105-b最初存储逻辑1的情况下存取存储器单元105-b时，所得数字线电压VDL可为相对高的(例如，高于参考电压)。箝位电压V5可经选择使得所述对n型晶体管512-a与512-b在这些操作期间保持为导电的，使得在选择存储器单元105-b之后，VGUTT及VGUTRT也可上升到与数字线电压VDL相同的电平。在一些实例中，大多数电荷流动可通过n型晶体管512-a而非p型晶体管513-a(例如，这是因为p型晶体管513-a可处于例如经去激活状态的状态中)。因此，响应于603的操作，由VTOP表示的电压可保持处于大体上预充电电平(例如，0V的接地或虚拟接地电压电平)。
在604处，存取程序可包含在感测组件130-c处产生参考电压。举例来说，在604处，存取程序可包含将切换组件531-f激活(例如，通过将逻辑信号SW9激活)、将电压源265-m和交叉耦合的n型晶体管532-a与532-b对耦合。将切换组件531-f激活可致使电压VGUTRB从初始电压(例如，0V)上升到电压电平V6。在存取最初存储逻辑1状态的存储器单元105-b的实例中，在感测组件130-c处产生参考电压导致电压VGUTRB小于电压VGUTRT。
在605处，存取程序可包含将感测组件130-c与数字线隔离。举例来说，在605处，存取程序可包含将切换组件511-b去激活(例如，通过将逻辑信号SW8去激活)。将切换组件511-b去激活可致使电压VGUTT保持处于与读取存储器单元105-b(例如，读取存储器单元105-b的逻辑1状态)相关联的电平。
在606处，存取程序可包含将参考电压与感测组件130-c隔离。举例来说，在606处，存取程序可包含将切换组件531-f去激活(例如，通过将逻辑信号SW9去激活)。在一些实例中，将切换组件531-f去激活可致使电压VGUTRB保持处于相同值(例如，V6)。
在607处，存取程序可包含启用低电压部分430-a的所述对n型晶体管532-a与532-b，此可称为接通感测组件130-c的n感测部分。举例来说，在607处，存取程序可包含将切换组件531-a激活(例如，通过将逻辑信号SW6激活)、将所述对n型晶体管532-a与532-b和电压源265-j耦合。在存取最初存储逻辑1状态的存储器单元105-b的实例中，由于在606之前电压VGUTRB小于电压VGUTRT，因此在接通感测组件130-c的n感测部分后，VGUTRB可即刻下降到电压电平V3(例如，0V)。举例来说，当电压差(VGUTRT–V3)大于n型晶体管532-b的激活阈值电压时，可将晶体管532-b激活，借此允许电荷从VGUTRB的节点流动穿过n型晶体管532-b，使得VGUTRB下降到V3。当(VGUTRB–V3)并非大于n型晶体管532-a的激活阈值电压时，可将晶体管532-a去激活，使得将VGUTRT的电压维持处于相同电平(例如，并不下降到V3)。因此，为改进感测组件130-c的感测裕度，使n型晶体管532-a及532-b具有相对低激活电压阈值以便在606处启用所述对n型晶体管532-a与532-b时对VGUTRB与V3之间或VGUTRT与V3之间的相对小电压差做出响应可为有利的。当箝位电压源265-l保持被启用(例如，支持跨越n型晶体管512-b的传导)时，在接通感测组件130-c的n感测部分后，VGUTB也可即刻下降到电压电平V3。
在608处，存取程序可包含启用高电压部分410-a的所述对p型晶体管513-a与513-b，此可称为接通感测组件130-c的p感测部分。举例来说，在608处，存取程序可包含将切换组件511-a激活(例如，通过将逻辑信号SW7激活)、将所述对p型晶体管513-a与513-b和电压源265-k耦合。在存取最初存储逻辑1状态的存储器单元105-b的实例中，由于在608之前电压VGUTT大于电压VGUTB，因此在激活感测组件130-c的p感测部分后，VGUTT可即刻上升到电压电平V4(例如，1.6V)。举例来说，当电压差(VGUTB–V4)具有大于p型晶体管513-a的激活阈值电压的负量值时，可将p型晶体管513-a激活(例如，导电的)，借此允许电荷通过p型晶体管513-a而从电压源265-k流动到VGUTT的节点，使得VGUTT上升到V4。当(VGUTT–V4)不具有大于p型晶体管513-b的激活阈值电压的负量值时，可将p型晶体管513-b去激活(例如，非导电的)，使得将VGUTB的电压维持处于相同电平(例如，保持处于V3)。因此，为改进感测组件130-c的感测裕度，使p型晶体管513-a及513-b具有相对低激活电压阈值以便在608处启用所述对p型晶体管513-a与513-b时对VGUTB与V4之间或VGUTT与V4之间的相对小电压差做出响应可为有利的。
然而，在一些实例中，使p型晶体管513-a及513-b具有低激活阈值电压可为较不重要的(例如，不如使n型晶体管532-a及532-b具有低激活阈值电压重要)，这是因为在一些实例中，V4可经选择使得在感测存储器单元105-b的逻辑状态时的V4与VGUTT或VGUTB之间的差为相对高的(例如，大于在感测存储器单元105-b时的V3与VGUTRT或VGUTRB之间的差)。因此，根据本发明，通过将低电压部分430-a的组件与相对较高电压信号隔离，高电压部分410-a可支持以相对较高电压激活阈值操作的组件(例如，如由具有电压电平V4的电压源265-k所支持)，同时仍支持感测组件130-c的相对宽感测裕度。
当箝位电压源265-l保持被启用(例如，支持跨越n型晶体管512-a的传导)时，在接通感测组件130-c的p感测部分后，VGUTRT也可即刻上升。然而，如所展示，VGUTRT可不上升到与VGUTT相同的电压电平。举例来说，根据n型晶体管512-a的激活性质，VGUTRT可仅上升到(V5–VTH)的电平，其中VTH为n型晶体管512-a的阈值激活电压。换句话说，当VGUTT超过(V5–VTH)时，可将n型晶体管512-a去激活，使得不再支持跨越n型晶体管512-a的传导。因此，边界部分415-a中的n型晶体管512-a可将低电压部分430-a与VGUTT的相对较高电压隔离。因此，与VGUTT相关联的信号可为感测组件130-c的第一部分(例如，高电压部分410)的至少部分地基于存取存储器单元105-b的第一感测信号的实例，所述第一感测信号具有第一电压(例如，V4)。与VGUTRT相关联的信号可为感测组件130-c的第二部分(例如，低电压部分430)的第二感测信号的实例，所述第二感测信号至少部分地基于第一感测信号且具有小于第一电压的第二电压(例如，V5–VTH)。608的操作还可为以下操作的实例或以其它方式支持以下操作：至少部分地基于第二感测信号(例如，与VGUTRT相关联的信号)而确定由存储器单元105-b存储的逻辑状态。
此外，所描述读取信号还可为以下操作的实例：经由感测组件的第一部分而提供第一组信号(例如，与电压VGUTT相关联的信号)，所述第一组信号处于与存储器单元的一组逻辑状态的存取操作相关联的第一电压范围(例如，具有0V到1.6V的电压范围)内，且感测组件的第一部分包括具有第一电压隔离特性的晶体管；及经由感测组件的第二部分而提供第二组信号(例如，经由低电压部分430而载运的与电压VGUTRT相关联的信号)，所述第二组信号处于与利用输入/输出组件140传递存储器单元的所述组逻辑状态相关联的第二电压范围(例如，具有0V到1V的电压范围)内，所述第二电压范围小于所述第一电压范围，且感测组件的第二部分包括具有小于第一电压隔离特性的第二电压隔离特性的晶体管。
在609处，存取程序可包含将感测组件130-c的输出激活。举例来说，在609处，存取程序可包含将切换组件531-b及531-e激活(例如，通过将可由共同逻辑信号提供的逻辑信号SW4及SW5激活)。将切换组件531-b及531-e激活可将感测组件130-c与输入/输出组件140(未展示)耦合，从而经由输入/输出线290-b而将VGUTRT(例如，(V5–VTH)，或大约1V)提供到输入/输出组件140，且经由输入/输出线290-c而将电压VGUTRB(例如，0V)提供到输入/输出组件140。因此，608的操作可为以下操作的实例或以其它方式支持以下操作：至少部分地基于第二感测信号(例如，与VGUTRT相关联的信号)而确定由存储器单元105-b存储的逻辑状态。
在610处，存取程序可包含输入/输出组件140提供读取存储器单元105-b的输出，此在一些实例中可后续接着单元恢复操作(例如，611及612的操作)。在一些实例中，可至少部分地基于传送脉冲宽度而在于609处将感测组件130-c的输出激活之后立即将感测组件130-c的输出去激活。举例来说，逻辑信号SW4及SW5可在被激活达2纳秒到3纳秒的传送脉冲宽度之后被去激活(未展示)。
在611处，存取程序可包含“低”单元恢复操作。举例来说，在611处，存取程序可包含将切换组件511-b激活(例如，通过将逻辑信号SW8激活)，此可将感测组件130-c与数字线210-b连接。因此，电荷可如由电压源265-k所馈送而流动到数字线210-b，且数字线电压VDL可上升到电压电平V4。611的操作可为以下操作的实例：至少部分地基于第一感测信号(例如，与VGUTT相关联的信号)而产生刷新信号，所述刷新信号具有大于第二电压(例如，V4)的第三电压(例如，V5–VTH)。
在612处，存取程序可包含“高”单元恢复操作。举例来说，在612处，存取程序可包含将电压切换组件545去激活(例如，通过将逻辑信号SW1去激活)。将电压切换组件545去激活可导致从与板线215-b耦合的电压源265-h到与板线215-b耦合的电压源265-g的转变。因此，在将电压切换组件545去激活之后，板线电压VPL可从V1下降到V0。因此，跨越电容器的电压(例如，Vcap)可等于(V4–V0)，此可将存储器单元105-b重新写入到逻辑1。
在一些实施例中，针对存储器单元105-b的写入操作可并入611及612的操作中的一些或所有操作。举例来说，输入/输出组件140可经由输入/输出线290-b及290-c而将写入信号提供到感测组件130-c以便将逻辑状态写入到存储器单元105-b。为写入逻辑1状态，输入/输出组件140可经由输入/输出线290-b而将相对高输入/输出电压(例如，V5–VTH，其可等于1V)提供到感测组件130-c，且经由输入/输出线290-c而将相对低输入/输出电压(例如，V3，其可等于0V)提供到感测组件130-c，所述输入/输出电压可和与读取逻辑1状态相关联的电压大体上相同。响应于从输入/输出组件140被提供这些输入/输出电压，感测组件130-c可经由数字线210-b而将相对高写入电压(例如，V4，其可等于1.6V)输出到存储器单元105-b。在一些实例中，写入操作还可包含经由板线215-b而将相对低写入电压(例如，V0，其可等于0V)提供到存储器单元105-b，使得跨越存储器单元105-b的电压差等于+1.6V。因此，类似于611及612的刷新操作，存储器单元可以逻辑1状态写入。
所描述写入操作可为以下操作的实例：经由感测组件的第一部分而提供第一组信号(例如，经由高电压部分410而载运的去往存储器单元105-b的信号)，所述第一组信号处于与存储器单元的一组逻辑状态的存取操作相关联的第一电压范围(例如，具有0V到1.6V的电压范围)内，且感测组件的第一部分包括具有第一电压隔离特性的晶体管；及经由感测组件的第二部分而提供第二组信号(例如，经由低电压部分430而载运的来自输入/输出组件140的信号)，所述第二组信号处于与利用输入/输出组件传递存储器单元的所述组逻辑状态相关联的第二电压范围(例如，具有0V到1V的电压范围)内，所述第二电压范围小于第一电压范围，且感测组件的第二部分包括具有小于第一电压隔离特性的第二电压隔离特性的晶体管。
在613处，存取程序可包含将存储器单元105-b与感测组件130-c隔离。举例来说，在613处，存取程序可包含通过将逻辑信号WL去激活而将存储器单元105-b的选择组件去激活。
在614处，存取程序可包含使低电压部分430-a的输入/输出接地。举例来说，存取程序可包含将切换组件531-c及531-d激活(例如，通过将逻辑信号SW2及SW3激活)。将切换组件531-c及531-d激活可致使电压VGUTRT下降到电压电平V2(例如，0V)。在其中箝位电压源265-l保持激活的实例中，将切换组件531-c及531-d激活还可致使电压VGUTT下降到电压电平V2。
虽然图解说明为发生在不同时间的单独操作，但特定操作可同时或以不同次序发生。在一些实例中，可有利地同时起始各种操作以便减少感测存储器单元105-b的逻辑状态所需的时间量。举例来说，在602处启用可变电压源540及在603处选择存储器单元105-b可以相反次序或同时(例如，当同时驱动逻辑信号SW1及WL时)发生。另外或替代地，在603处选择存储器单元105-b及在604处将参考电压源265-m激活可以相反次序或同时(例如，当同时激活逻辑信号WL及SW9时)发生。另外或替代地，在605处将感测组件130-c与数字线210-b隔离及在606处将参考电压源265-m去激活可以相反次序或同时(例如，当同时将逻辑信号SW8及SW9去激活时)发生。
时序图600中所展示的操作的次序仅用于图解说明，且可执行各种其它次序及组合的步骤以支持根据本发明的用于存取存储器单元的读出放大器方案。此外，时序图600的操作的时序也仅出于图解说明目的，且并非意在指示一个操作与另一操作之间的特定相对持续时间。各种操作可在比根据本发明的自升压的各种实施例中所图解说明的相对短或相对长的持续时间内发生。
时序图600的逻辑信号的转变是说明从一个状态到另一状态的转变，且一般来说反映如与特定编号操作相关联的经停用或经去激活状态(例如，状态“0”)与经启用或经激活状态(例如，状态“1”)之间的转变。在各种实例中，状态可与逻辑信号的特定电压(例如，施加到操作为开关的晶体管的栅极的逻辑输入电压)相关联，且从一个状态到另一状态的电压改变可并非瞬时的。而是，在一些实例中，与逻辑信号相关联的电压可从一个逻辑状态到另一逻辑状态随时间遵循斜坡行为或时间恒定(例如，对数)行为。在一些实例中，组件从一个状态到另一状态的转变可至少部分地基于相关联逻辑信号的特性，包含逻辑信号的电压电平或逻辑信号自身的转变特性。因此，时序图600中所展示的转变未必指示瞬时转变。此外，与在编号操作处的转变相关联的逻辑信号的初始状态可已在所述编号操作之前的各种时间期间达到，同时仍支持所描述转变及相关联操作。虽然逻辑信号展示为逻辑状态之间的转变，但逻辑信号的电压可经选择以在特定工作点处(例如，在作用区域中或在饱和区域中)操作组件，且可与其它逻辑信号的电压相同或不同。
图7展示图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的实例性存取程序的操作的时序图700。参考图5的实例性电路500的组件而描述实例性存取程序。
在时序图700的实例中，存储器单元105-b最初存储逻辑0状态，如本文中所描述(例如，参考图3)。此外，电压源265-g、265-i及265-j被视为接地的，且因此处于零电压(例如，V0＝0V、V2＝0V且V3＝0V)。然而，在其它实例中，电压源265-g、265-i及265-j可处于非零电压，且可因此相应地调整时序图700的电压。在一些实例中，在起始时序图700的操作之前，可将数字线210-b及板线215-b控制到相同电压，此可使跨越存储器单元105-b的电荷泄漏最小化。举例来说，根据时序图700，数字线210-b具有0V的初始电压，其可与板线215-b的初始电压相同。在其它实例中，数字线210-b及板线215-b可具有不同于接地电压的某一其它初始电压。由VTOP表示的电压可具有与预充电操作有关的初始电压，所述初始电压可为0V。
在时序图700的实例中，电压电平V5经选择使得将所述对n型晶体管512-a与512-b激活直到边界部分415-a的电压(例如，VGUTT或VGUTB，如图5中所识别)达到与低电压部分430-a的电压隔离特性相关联的阈值为止。因此，直到达到此阈值，VDL、VGUTT及VGUTRT为大体上相等的，且VGUTB及VGUTRB为大体上相等的。V5可经选择以选择性地将低电压部分430-a与相对高电压信号隔离，从而准许感测组件130-c在低电压部分430-a中采用具有相对低电压隔离特性的组件。
在一些实例中，可根据与输入/输出操作相关联的电压而选择电压V5。举例来说，当采用与0V到1V信号范围相关联的特定旧有DRAM输入/输出架构时，可根据箝位布置(例如所述对n型晶体管512-a与512-b)的阈值电压而选择V5，以支持1V输出电压(例如，其中针对n型晶体管512-a与512-b的标称激活等于0.15V，V5可被选择为等于1.15V)。
在701处，存取程序可包含将感测组件130-c与接地电压隔离。举例来说，在701处，存取程序可包含将切换组件531-c及531-d去激活(例如，通过将可由共同逻辑信号提供的逻辑信号SW2及SW3去激活)。将切换组件531-c及531-d去激活可将低电压部分430-a与电压源265-i隔离(例如，使低电压部分430-a的相关联导体从接地电压浮动)，此可支持本文中所描述的信号的发展。在一些实例中，存取程序还可包含将切换组件531-a去激活(例如，通过将逻辑信号SW6去激活)，从而还将电压源265-j与低电压部分430-a隔离。
在702处，存取程序可包含提升存储器单元105-b的单元板电压。举例来说，在702处，存取程序可包含将电压切换组件545激活(例如，通过将逻辑信号SW1激活)。将电压切换组件545激活可导致从与板线215-b耦合的电压源265-g到与板线215-b耦合的电压源265-h的转变。因此，在将电压切换组件545激活之后，板线电压VPL可从V0上升到V1。
在703处，存取程序可包含选择存储器单元105-b(例如，通过经由逻辑信号WL将字线激活)。选择存储器单元105-b可致使存储器单元105-b的电容器与数字线210-b耦合。因此，跨越电容器而施加的电压(例如，参考图3所描述的Vcap)可最初等于(VDL–VPL)(其为负Vcap)，且可在存储器单元105-b、数字线210-b与数字线的任何固有电容之间共享电荷，此可取决于存储于存储器单元105-b中的逻辑状态(例如，电荷及/或极化)。电荷可因此被共享直到针对给定板线电压VPL＝V1、存储器单元105-b的电荷状态及数字线210-b的固有电容达到平衡数字线电压VDL为止。
举例来说，当存储器单元105-b存储逻辑0时，存储器单元105-b的电容器可通过正极化方式存储负电荷(例如，如参考图3所描述的电荷状态310-a)。因此，当选择存储逻辑0的存储器单元105-b时，存储器单元105-b可在具有电容器电压Vcap的相对大改变的情况下支持从存储器单元105-b流动到数字线210-b的相对小电荷量。因此，当在存储器单元105-b最初存储逻辑0的情况下存取存储器单元105-b时，所得数字线电压VDL可为相对低的(例如，低于参考电压)。箝位电压V5可经选择使得所述对n型晶体管512-a与512-b在这些操作期间保持为导电的，使得在选择存储器单元105-b之后，VGUTT及VGUTRT也可上升到与数字线电压VDL相同的电平。在一些实例中，大多数电荷流动可通过n型晶体管512-a而非p型晶体管513-a(例如，这是因为p型晶体管可处于例如经去激活状态的状态中)。因此，响应于703的操作，由VTOP表示的电压可保持处于大体上预充电电平(例如，0V的接地或虚拟接地电压电平)。
在704处，存取程序可包含在感测组件130-c处产生参考电压。举例来说，在704处，存取程序可包含将切换组件531-f激活(例如，通过将逻辑信号SW9激活)、将电压源265-m和所述对交叉耦合的n型晶体管532-a与532-b耦合。将切换组件531-f激活可致使电压VGUTRB从初始电压(例如，0V)上升到电压电平V6。在存取最初存储逻辑0状态的存储器单元105-b的实例中，在感测组件130-c处产生参考电压导致电压VGUTRB大于电压VGUTRT。
在705处，存取程序可包含将感测组件130-c与数字线隔离。举例来说，在705处，存取程序可包含将切换组件511-b去激活(例如，通过将逻辑信号SW8去激活)。将切换组件511-b去激活可致使电压VGUTT保持处于与读取存储器单元105-b(例如，读取存储器单元105-b的逻辑0状态)相关联的电平。
在706处，存取程序可包含将参考电压与感测组件130-c隔离。举例来说，在706处，存取程序可包含将切换组件531-f去激活(例如，通过将逻辑信号SW9去激活)。在一些实例中，将切换组件531-f去激活可致使电压VGUTRB保持处于相同值(例如，0V)。
在707处，存取程序可包含启用低电压部分430-a的所述对n型晶体管532-a与532-b，此可称为接通感测组件130-c的n感测部分。举例来说，在707处，存取程序可包含将切换组件531-a激活(例如，通过将逻辑信号SW6激活)、将所述对n型晶体管532-a与532-b和电压源265-j耦合。在存取最初存储逻辑0状态的存储器单元105-b的实例中，由于在706之前电压VGUTRT小于电压VGUTRB，因此在接通感测组件130-c的n感测部分后，VGUTRT可即刻下降到电压电平V3(例如，0V)。举例来说，当电压差(VGUTRB–V3)大于n型晶体管532-a的激活阈值电压时，可将晶体管532-a激活，借此允许电荷从VGUTRT的节点流动穿过n型晶体管532-a，使得VGUTRT下降到V3。当(VGUTRT–V3)并非大于n型晶体管532-b的激活阈值电压时，可将晶体管532-b去激活，使得将VGUTRB的电压维持处于相同电平(例如，并不下降到V3)。因此，为改进感测组件130-c的感测裕度，使n型晶体管532-a及532-b具有相对低激活电压阈值以便在706处启用所述对n型晶体管532-a与532-b时对VGUTRB与V3之间或VGUTRT与V3之间的相对小电压差做出响应可为有利的。当箝位电压源265-l保持被启用(例如，支持跨越n型晶体管512-b的传导)时，在接通感测组件130-c的n感测部分后，VGUTT也可即刻下降到电压电平V3。
在708处，存取程序可包含启用高电压部分410-a的所述对p型晶体管513-a与513-b，此可称为接通感测组件130-c的p感测部分。举例来说，在708处，存取程序可包含将切换组件511-a激活(例如，通过将逻辑信号SW7激活)、将所述对p型晶体管513-a与513-b和电压源265-k耦合。在存取最初存储逻辑0状态的存储器单元105-b的实例中，由于在708之前电压VGUTB大于电压VGUTR，因此在激活感测组件130-c的p感测部分后，VGUTB可即刻上升到电压电平V4(例如，1.6V)。举例来说，当电压差(VGUTT–V4)具有大于p型晶体管513-b的激活阈值电压的负量值时，可将p型晶体管513-b激活(例如，导电的)，借此允许电荷通过p型晶体管513-b而从电压源265-k流动到VGUTB的节点，使得VGUTB上升到V4。当(VGUTB–V4)不具有大于p型晶体管513-a的激活阈值电压的负量值时，可将p型晶体管513-a去激活(例如，非导电的)，使得将VGUTT的电压维持处于相同电平(例如，保持处于V3)。因此，为改进感测组件130-c的感测裕度，使p型晶体管513-a及513-b具有相对低激活电压阈值以便在708处启用所述对p型晶体管513-a与513-b时对VGUTB与V4之间或VGUTT与V4之间的相对小电压差做出响应可为有利的。
然而，在一些实例中，使p型晶体管513-a及513-b具有低激活阈值电压可为较不重要的(例如，不如使n型晶体管532-a及532-b具有低激活阈值电压重要)，这是因为在一些实例中，V4可经选择使得在感测存储器单元105-b的逻辑状态时的V4与VGUTT或VGUTB之间的差为相对高的(例如，大于在感测存储器单元105-b时的VGUTRT与VGUTRB之间的差)。因此，根据本发明，通过将低电压部分430-a的组件与相对较高电压信号隔离，高电压部分410-a可支持以相对较高电压激活阈值操作的组件(例如，如由具有电压电平V4的电压源265-k所支持)，同时仍支持感测组件130-c的相对宽感测裕度。
当箝位电压源265-l保持被启用(例如，支持跨越n型晶体管512-b的传导)时，在接通感测组件130-c的p感测部分后，VGUTRB也可即刻上升。然而，如所展示，VGUTRB可不上升到与VGUTB相同的电压电平。举例来说，根据n型晶体管512-b的激活性质，VGUTRB可仅上升到(V5–VTH)的电平，其中VTH为n型晶体管512-b的阈值激活电压。换句话说，当VGUTT超过(V5–VTH)时，可将n型晶体管512-b去激活，使得不再支持跨越n型晶体管512-b的传导。因此，边界部分415-a中的n型晶体管512-b可将低电压部分430-a与VGUTB的相对较高电压隔离。因此，与VGUTB相关联的信号可为感测组件130-c的第一部分(例如，高电压部分410)的至少部分地基于存取存储器单元105-b的第一感测信号的实例，所述第一感测信号具有第一电压(例如，V4)。与VGUTRB相关联的信号可为感测组件130-c的第二部分(例如，低电压部分430)的第二感测信号的实例，所述第二感测信号至少部分地基于第一感测信号且具有小于第一电压的第二电压(例如，V5–VTH)。708的操作还可为以下操作的实例或以其它方式支持以下操作：至少部分地基于第二感测信号(例如，与VGUTRB相关联的信号)而确定由存储器单元105-b存储的逻辑状态。
此外，所描述读取信号还可为以下操作的实例：经由感测组件的第一部分而提供第一组信号(例如，与电压VGUTB相关联的信号)，所述第一组信号处于与存储器单元的一组逻辑状态的存取操作相关联的第一电压范围(例如，具有0V到1.6V的电压范围)内，且感测组件的第一部分包括具有第一电压隔离特性的晶体管；及经由感测组件的第二部分而提供第二组信号(例如，经由低电压部分430而载运的与电压VGUTRB相关联的信号)，所述第二组信号处于与利用输入/输出组件140传递存储器单元的所述组逻辑状态相关联的第二电压范围(例如，具有0V到1V的电压范围)内，所述第二电压范围小于所述第一电压范围，且感测组件的第二部分包括具有小于第一电压隔离特性的第二电压隔离特性的晶体管。
在709处，存取程序可包含将感测组件130-c的输出激活。举例来说，在709处，存取程序可包含将切换组件531-b及531-e激活(例如，通过将可由共同逻辑信号提供的逻辑信号SW4及SW5激活)。将切换组件531-b及531-e激活可将感测组件130-c与输入/输出组件140(未展示)耦合，从而经由输入/输出线290-c而将VGUTRB(例如，(V5–VTH)，或大约1V)提供到输入/输出组件140，且经由输入/输出线290-b而将电压VGUTRT(例如，0V)提供到输入/输出组件140。因此，708的操作可为以下操作的实例或以其它方式支持以下操作：至少部分地基于第二感测信号(例如，与VGUTRB相关联的信号)而确定由存储器单元105-b存储的逻辑状态。
在710处，存取程序可包含输入/输出组件140提供读取存储器单元105-b的输出，此在一些实例中可后续接着单元恢复操作(例如，710及711的操作)。在一些实例中，可至少部分地基于传送脉冲宽度而在于709处将感测组件130-c的输出激活之后立即将感测组件130-c的输出去激活。举例来说，逻辑信号SW4及SW5可在被激活达2纳秒到3纳秒的传送脉冲宽度之后被去激活(未展示)。
在711处，存取程序可包含“低”单元恢复操作。举例来说，在711处，存取程序可包含将切换组件511-b激活(例如，通过将逻辑信号SW8激活)，此可将感测组件130-c与数字线210-b连接。因此，电荷可如由电压源265-j所馈送而从数字线210-b流动，且数字线电压VDL可下降到电压电平V3。因此，跨越电容器的电压(例如，Vcap)可等于(V1–V3)，此可将存储器单元105-b重新写入到逻辑0状态(但在一些情形中，读取逻辑0状态可并非破坏性读取过程，因此针对此重新写入可不需要711的操作)。
在712处，存取程序可包含“高”单元恢复操作。举例来说，在712处，存取程序可包含将电压切换组件545去激活(例如，通过将逻辑信号SW1去激活)。将电压切换组件545去激活可导致从与板线215-b耦合的电压源265-h到与板线215-b耦合的电压源265-g的转变。因此，在将电压切换组件545去激活之后，板线电压VPL可从V1下降到V0。
在一些实施例中，针对存储器单元105-b的写入操作可并入711及712的操作中的一些或所有操作。举例来说，输入/输出组件140可经由输入/输出线290-b及290-c而将写入信号提供到感测组件130-c以便将逻辑状态写入到存储器单元105-b。为写入逻辑0状态，输入/输出组件140可经由输入/输出线290-c而将相对高输入/输出电压(例如，V5–VTH，其可等于1V)提供到感测组件130-c，且经由输入/输出线290-b而将相对低输入/输出电压(例如，V3，其可等于0V)提供到感测组件130-c，所述输入/输出电压可和与读取逻辑0状态相关联的电压大体上相同。响应于从输入/输出组件140被提供这些输入/输出电压，感测组件130-c可经由数字线210-b而将相对低写入电压(例如，V3，其可等于0V)输出到存储器单元105-b。在一些实例中，写入操作还可包含经由板线215-b而将相对高写入电压(例如，V1，其可等于1.6V)提供到存储器单元105-b，使得跨越存储器单元105-b的电压差等于-1.6V。因此，类似于711及712的刷新操作，存储器单元可以逻辑0状态写入。
所描述写入操作可为以下操作的实例：经由感测组件的第一部分而提供第一组信号(例如，经由高电压部分410而载运的去往存储器单元105-b的信号)，所述第一组信号处于与存储器单元的一组逻辑状态的存取操作相关联的第一电压范围(例如，具有0V到1.6V的电压范围)内，且感测组件的第一部分包括具有第一电压隔离特性的晶体管；及经由感测组件的第二部分而提供第二组信号(例如，经由低电压部分430而载运的来自输入/输出组件140的信号)，所述第二组信号处于与利用输入/输出组件传递存储器单元的所述组逻辑状态相关联的第二电压范围(例如，具有0V到1V的电压范围)内，所述第二电压范围小于第一电压范围，且感测组件的第二部分包括具有小于第一电压隔离特性的第二电压隔离特性的晶体管。
在713处，存取程序可包含将存储器单元105-b与感测组件130-c隔离。举例来说，在713处，存取程序可包含通过将逻辑信号WL去激活而将存储器单元105-b的选择组件去激活。
在714处，存取程序可包含使低电压部分430-a的输入/输出接地。举例来说，在714处，存取程序可包含将切换组件531-c及531-d激活(例如，通过将逻辑信号SW2及SW3激活)。将切换组件531-c及531-d激活可致使电压VGUTRB下降到电压电平V2(例如，0V)。在其中箝位电压源265-l保持激活的实例中，将切换组件531-c及531-d激活还可致使电压VGUTB下降到电压电平V2。
虽然图解说明为发生在不同时间的单独操作，但特定操作可同时或以不同次序发生。在一些实例中，可有利地同时起始各种操作以便减少感测存储器单元105-b的逻辑状态所需的时间量。举例来说，在702处启用可变电压源540及在703处选择存储器单元105-b可以相反次序或同时(例如，当同时驱动逻辑信号SW1及WL时)发生。另外或替代地，在703处选择存储器单元105-b及在704处将参考电压源265-m激活可以相反次序或同时(例如，当同时激活逻辑信号WL及SW9时)发生。另外或替代地，在705处将感测组件130-c与数字线210-b隔离及在706处将参考电压源265-m去激活可以相反次序或同时(例如，当同时将逻辑信号SW8及SW9去激活时)发生。
时序图700中所展示的操作的次序仅用于图解说明，且可执行各种其它次序及组合的步骤以支持根据本发明的用于存取存储器单元的读出放大器方案。此外，时序图700的操作的时序也仅出于图解说明目的，且并非意在指示一个操作与另一操作之间的特定相对持续时间。各种操作可在比根据本发明的自升压的各种实施例中所图解说明的相对短或相对长的持续时间内发生。
时序图700的逻辑信号的转变是说明从一个状态到另一状态的转变，且一般来说反映如与特定编号操作相关联的经停用或经去激活状态(例如，状态“0”)与经启用或经激活状态(例如，状态“1”)之间的转变。在各种实例中，状态可与逻辑信号的特定电压(例如，施加到操作为开关的晶体管的栅极的逻辑输入电压)相关联，且从一个状态到另一状态的电压改变可并非瞬时的。而是，在一些实例中，与逻辑信号相关联的电压可从一个逻辑状态到另一逻辑状态随时间遵循斜坡行为或时间恒定(例如，对数)行为。在一些实例中，组件从一个状态到另一状态的转变可至少部分地基于相关联逻辑信号的特性，包含逻辑信号的电压电平或逻辑信号自身的转变特性。因此，时序图700中所展示的转变未必指示瞬时转变。此外，与在编号操作处的转变相关联的逻辑信号的初始状态可已在所述编号操作之前的各种时间期间达到，同时仍支持所描述转变及相关联操作。虽然逻辑信号展示为逻辑状态之间的转变，但逻辑信号的电压可经选择以在特定工作点处(例如，在作用区域中或在饱和区域中)操作组件，且可与其它逻辑信号的电压相同或不同。
图8图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的电路800的实例。电路800包含感测组件130-d，所述感测组件可包含与如参考图5所描述的感测组件130-c的组件大体类似的组件。然而，感测组件130-d可包含支持感测两个存储器单元105(未展示)的逻辑状态的额外组件，其中第一存储器单元105可与第一数字线210-d耦合且第二存储器单元可与第二数字线210-e耦合。可经由输入/输出线290-d及290-e而在感测组件130-c与输入/输出组件140(未展示)之间传递电信号。存储器单元105可与具有比输入/输出操作的电压量值高的电压量值的存取操作(例如与存取FeRAM存储器单元105且采用旧有DRAM输入/输出架构的装置相关联的存取操作)相关联。
感测组件130-d可包含高电压部分410-b及低电压部分430-b。高电压部分410-b可耦合于存储器单元105与低电压部分430-b之间，且低电压部分430-b可耦合于输入/输出组件140与高电压部分410-b之间。高电压部分410-a可通过中间线420-c及420-d而与低电压部分430-a耦合，所述中间线可与参考感测组件130-c所描述的中间线420-a及420-b大体上相同。中间线420-c及420-d可与(例如，高电压部分410-b的)边界部分415-b耦合。高电压部分410-b可包含具有相对较高电压隔离特性的组件，且低电压部分430-b可包含具有相对较低电压隔离特性的组件。
感测组件130-d的高电压部分410-b可包含与感测组件130-c的高电压部分410-a大体相同的组件。举例来说，高电压部分410-b可经由具有相对较高电压隔离特性的切换组件511-b而与第一数字线210-d耦合，且切换组件511-b可通过逻辑信号SW8而被激活或去激活。然而，为支持存取第二存储器单元105，高电压部分410-b还可经由具有相对较高电压隔离特性的切换组件511-c而与第二数字线210-e耦合，且切换组件511-c可通过逻辑信号SW10而被激活或去激活。当经由第二数字线210-e而利用感测组件130-d存取存储器单元105时，可用与逻辑信号SW10相关联的操作来交换与参考图6及7所描述的逻辑信号SW8相关联的操作。
感测组件130-d的边界部分415-b可包含与感测组件130-c的边界部分415-a大体相同的组件。
感测组件130-d的低电压部分430-b可包含与感测组件130-c的低电压部分430-a大体相同的组件。举例来说，低电压部分430-b可经由具有相对较低电压隔离特性的切换组件531-b而与输入/输出线290-d耦合，且切换组件531-b可通过逻辑信号SW4而被激活或去激活。低电压部分430-b可经由具有相对较低电压隔离特性的切换组件531-e而与输入/输出线290-e耦合，且切换组件531-e可通过逻辑信号SW5而被激活或去激活。
低电压部分430-b还可包含具有电压V6的电压源265-m，所述电压源在一些实例中可与参考电压源耦合。电压源265-m可经由可具有相对较低电压特性的切换组件531-f而与所述对交叉耦合的n型晶体管532-a与532-b耦合，且切换组件531-f可通过逻辑信号SW9而被激活或去激活。电压源265-m可经由参考线270(未展示)而与在感测组件130-b外部的参考电压供应器耦合，所述参考线可为在低电压部分430-a处与感测组件130-d耦合的参考线270的实例。为支持存取第二存储器单元105，高电压部分410-b还可包含具有电压V7的电压源265-n。电压源265-n可经由可具有相对较低电压特性的切换组件531-g而与所述对交叉耦合的n型晶体管532-a与532-b耦合，且切换组件531-g可通过逻辑信号SW11而被激活或去激活。在各种实例中，电压源265-n可与和电压源265-m相同的参考电压源或不同的参考电压源耦合。举例来说，电压源265-n可经由与电压源265-m相同的参考线270或不同的参考线270而与在感测组件130-d外部的参考电压供应器耦合。
时序图600中所图解说明的逻辑信号(例如，SW1到SW11)中的每一者可由存储器控制器(未展示)(例如参考图1所描述的存储器控制器150)提供。在一些实例中，特定逻辑信号可由其它组件提供。
在感测组件130-d的实例中，可取决于存储器单元105是经由第一数字线210-d而被读取还是经由第二数字线210-e而被读取来交换输入/输出线290-d及290-e的相对电压。举例来说，当经由数字线210-d而读取逻辑状态1(例如，参考图3所描述的电荷状态305-a)时，输入/输出线290-d可具有相对高读取电压(例如，1V)且输入/输出线290-e可具有相对低读取电压(例如，0V)。当经由数字线210-e而读取逻辑状态1(例如，参考图3所描述的电荷状态305-a)时，输入/输出线290-d可具有相对低读取电压(例如，0V)且输入/输出线290-e可具有相对高读取电压(例如，1V)。因此，在一些实施例中，存储器控制器(例如，参考图1所描述的存储器控制器150)或某一其它组件可取决于存储器单元105与数字线210-d或210-e中的哪一者连接而将输入/输出线290-d及290-e的解释反转。替代地，在一些实施例中，可取决于存储器单元105与数字线210-d或210-e中的哪一者连接而将与逻辑状态相关联的电荷状态反转。举例来说，与具有参考图3所描述的电荷状态305-a的数字线210-d连接的存储器单元105可对应于逻辑1状态，且与具有参考图3所描述的电荷状态305-a的数字线210-e连接的存储器单元105可对应于逻辑0状态。具有多个数字线210的感测组件130的各种实施例可并入这些或其它逻辑补偿以支持根据本发明的存取操作及输入/输出操作。
图9展示根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的存储器装置905的框图900。存储器装置905可称为电子存储器设备，且可为如参考图1所描述的存储器装置100的组件的实例。
存储器装置905可包含一或多个存储器单元910，所述一或多个存储器单元可为参考图1到8所描述的存储器单元105的实例。存储器装置905还可包含存储器控制器915、字线920、板线925、感测组件935及数字线940。这些组件可彼此进行电子通信且可执行本文中所描述的功能中的一或多者。在一些情形中，存储器控制器915可包含偏置组件950及时序组件955。
存储器控制器915可与字线920、数字线940、板线925及感测组件935(其可为参考图1到8所描述的字线205、数字线210、板线215及感测组件130的实例)进行电子通信。在一些实例中，存储器装置905还可包含可为如本文中所描述的输入/输出组件140的实例的参考组件930及锁存器945。存储器装置905的组件可彼此进行电子通信且可执行参考图1到8所描述的功能的实施例。在一些情形中，参考组件930、感测组件935或锁存器945可为存储器控制器915的组件。
在一些实例中，数字线940与感测组件935以及存储器单元910的铁电电容器进行电子通信。存储器单元910可以逻辑状态(例如，第一或第二逻辑状态)来写入。字线920可与存储器控制器915以及存储器单元910的选择组件进行电子通信。板线925可与存储器控制器915以及存储器单元910的铁电电容器的板进行电子通信。感测组件935可与存储器控制器915、数字线940、锁存器945及参考线960进行电子通信。参考组件930可与存储器控制器915及参考线960进行电子通信。一些实例可省略参考组件930，且可经由存储器单元910而产生参考。在一些实例中，数字线940可提供参考线960的功能。感测控制线965可与感测组件935及存储器控制器915进行电子通信。这些组件还可经由其它组件、连接件或总线而与存储器装置905内部及外部两者的其它组件(除以上未列示的组件之外)进行电子通信。
存储器控制器915可经配置以通过将电压施加到各种节点而将字线920、板线925或数字线940激活。举例来说，偏置组件950可经配置以施加电压来操作存储器单元910以对存储器单元910进行读取或写入，如上文所描述。在一些情形中，存储器控制器915可包含行解码器、列解码器或此两者，如参考图1所描述，所述行解码器、列解码器或此两者可使得存储器控制器915能够存取一或多个存储器单元105。偏置组件950还可将电压电位提供到参考组件930或存储器单元910，以便为感测组件935产生参考信号。另外或替代地，偏置组件950可针对感测组件935的操作提供电压电位。
在一些情形中，存储器控制器915可使用时序组件955来执行其操作。举例来说，时序组件955可控制各种字线选择或板偏置的时序，包含用以执行存储器功能(例如本文中所论述的读取及写入)(例如，根据参考图6及7的时序图600及700所描述的操作)的切换及电压施加的时序。在一些情形中，时序组件955可控制偏置组件950的操作。
参考组件930可包含用以为感测组件935产生参考信号的各种组件。参考组件930可包含经配置以产生参考信号的电路。在一些情形中，参考组件930可使用其它存储器单元910来实施。感测组件935可将来自存储器单元910(例如，经由数字线940)的信号与来自参考组件930的参考信号或来自数字线940的另一信号进行比较。在确定逻辑状态后，感测组件935可接着将输出存储于锁存器945中，其中可根据包含存储器装置905的电子装置的操作而使用所述输出。感测组件935可包含与锁存器及铁电存储器单元进行电子通信的读出放大器。
存储器控制器915及/或其各种子组件中的至少一些子组件可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么存储器控制器915及/或其各种子组件中的至少一些子组件的功能可由以下各项执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散栅极或晶体管逻辑、离散硬件组件或者经设计以执行本发明中所描述的功能的其任何组合。存储器控制器915及/或其各种子组件中的至少一些子组件可在物理上位于各种位置处，包含经散布使得功能的部分由一或多个物理装置在不同物理位置处实施。在一些实例中，根据本发明的各种实施例，存储器控制器915及/或其各种子组件中的至少一些子组件可为单独且不同的组件。在其它实例中，根据本发明的各种实施例，存储器控制器915及/或其各种子组件中的至少一些子组件可与一或多个其它硬件组件(包含但不限于I/O组件、收发器、网络服务器、另一计算装置、本发明中所描述的一或多个其它组件或者其组合)组合。存储器控制器915可为参考图11所描述的存储器控制器1115的实例。
在一些实例中，存储器控制器915(包含其任何子组件)可支持：至少部分地基于存取存储器单元而针对感测组件的第一部分产生第一感测信号，所述第一感测信号具有第一电压；针对感测组件的第二部分产生第二感测信号，所述第二感测信号至少部分地基于第一感测信号且具有小于第一电压的第二电压；及至少部分地基于第二感测信号而确定由存储器单元存储的逻辑状态。
在一些实例中，存储器控制器915(包含其任何子组件)可支持：经由感测组件的第一部分而提供第一组信号，所述第一组信号处于与存储器单元的一组逻辑状态的存取操作相关联的第一电压范围内，且感测组件的第一部分包括具有第一电压隔离特性的晶体管；及经由感测组件的第二部分而提供第二组信号，所述第二组信号处于与利用输入/输出组件传递存储器单元的所述组逻辑状态相关联的第二电压范围内，所述第二电压范围小于第一电压范围，且感测组件的第二部分包括具有小于第一电压隔离特性的第二电压隔离特性的晶体管。
图10展示根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的存储器控制器1015的框图1000。存储器控制器1015可为参考图1所描述的存储器控制器150或参考图9所描述的存储器控制器915的实例。存储器控制器1015可包含偏置组件1020及时序组件1025，所述偏置组件及时序组件可为参考图9所描述的偏置组件950及时序组件955的实例。存储器控制器1015还可包含电压选择器1030、存储器单元选择器1035及感测控制器1040。这些模块中的每一者可彼此直接或间接(例如，经由一或多个总线)进行通信。
电压选择器1030可起始电压源的选择以支持存储器装置的各种存取操作。举例来说，电压选择器1030可产生用于将各种切换组件(例如参考图5及8所描述的切换组件511)激活或去激活的逻辑信号。举例来说，电压选择器1030可产生用于选择(例如，启用或停用)参考图6及7所描述的时序图600或700的电压源的逻辑信号中的一或多者。
存储器单元选择器1035可选择用于感测操作的存储器单元。举例来说，存储器单元选择器1035可产生用于将选择组件(例如参考图2所描述的选择组件250)激活或去激活的逻辑信号。举例来说，存储器单元选择器1035可产生参考图6及7所描述的时序图600或700的字线逻辑信号。
感测控制器1040可控制感测组件(例如参考图1到8所描述的感测组件130)的各种操作。举例来说，感测控制器1040可产生用于将感测组件隔离组件(例如参考图5及8所描述的切换组件511-b、511-c、531-b或531-e)激活或去激活的逻辑信号。在一些实例中，感测控制器1040可产生用于将电压源与感测组件的交叉耦合的晶体管对耦合或解耦(其可包含将切换组件(例如参考图5及8所描述的切换组件511-a或531-a)激活或去激活)的逻辑信号。在一些实例中，感测控制器1040可产生用于将感测组件与接地电压耦合或解耦(其可包含将切换组件(例如参考图5及8所描述的切换组件531-c或531-d)激活或去激活)的逻辑信号。因此，在各种实例中，感测控制器1040可产生参考图6及7所描述的时序图600或700的逻辑信号SW2、SW3、SW4、SW5、SW6、SW7或SW8或者其任何组合。
在一些实施例中，感测控制器1040可在感测组件处将第一存取线的所得电压与参考电压进行比较，其中所得电压是基于选择用于感测操作的存储器单元。感测控制器1040可基于在感测组件处将所得电压与参考电压进行比较而确定与存储器单元相关联的逻辑值。在一些实例中，感测控制器1040可将信号提供到另一组件以确定与存储器单元相关联的逻辑值。
图11展示根据本发明的各种实施例的包含可支持用于存取存储器单元的读出放大器方案的装置1105的系统1100的图式。装置1105可为如上文所描述(例如，参考图1)的存储器装置100的实例或包含所述存储器装置的组件。装置1105可包含用于进行双向通信的组件(包含用于发射及接收通信的组件)，包含存储器控制器1115、存储器单元1120、基本输入/输出系统(BIOS)组件1125、处理器1130、I/O组件1135及外围组件1140。这些组件可经由一或多个总线(例如，总线1110)而进行电子通信。
存储器控制器1115可操作如本文中所描述的一或多个存储器单元。具体来说，存储器控制器1115可经配置以支持用于存取存储器单元的所描述读出放大器方案。在一些情形中，存储器控制器1115可包含如参考图1所描述的行解码器、列解码器或此两者(未展示)。
存储器单元1120可为参考图1到11所描述的存储器单元105或910的实例，且可存储信息(即，呈逻辑状态的形式)，如本文中所描述。
BIOS组件1125是包含操作为固件的BIOS的软件组件，所述BIOS可初始化及运行各种硬件组件。BIOS组件1125还可管理处理器与各种其它组件(例如外围组件、输入/输出控制组件以及其它)之间的数据流。BIOS组件1125可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器1130可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散栅极或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些情形中，处理器1130可经配置以使用存储器控制器来操作存储器阵列。在其它情形中，存储器控制器可集成到处理器1130中。处理器1130可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持用于存取存储器单元的读出放大器方案的功能或任务)。
I/O组件1135可管理装置1105的输入及输出信号。I/O组件1135还可管理未集成到装置1105中的外围设备。在一些情形中，I/O组件1135可表示通向外部外围设备的物理连接件或端口。在一些情形中，I/O组件1135可利用操作系统，例如 或另一已知操作系统。在其它情形中，I/O组件1135可表示调制解调器、键盘、触摸屏或类似装置或者与所述装置互动。在一些情形中，I/O组件1135可实施为处理器的一部分。在一些情形中，用户可经由I/O组件1135或经由由I/O组件1135控制的硬件组件而与装置1105互动。I/O组件1135可支持存取存储器单元1120，包含接收与存储器单元1120中的一或多者的所感测逻辑状态相关联的信息，或提供与写入存储器单元1120中的一或多者的逻辑状态相关联的信息。
外围组件1140可包含任何输入或输出装置，或者用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或者外围卡槽，例如外围组件互连件(PCI)或加速图形端口(AGP)槽。
输入1145可表示在装置1105外部的将输入提供到装置1105或其组件的装置或信号。此可包含用户接口或者与其它装置的接口或所述其它装置之间的接口。在一些情形中，输入1145可由I/O组件1135管理，且可经由外围组件1140而与装置1105互动。
输出1150可表示在装置1105外部的经配置以从装置1105或其组件中的任一者接收输出的装置或信号。输出1150的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板或者其它装置。在一些情形中，输出1150可为经由外围组件1140而与装置1105介接的外围元件。在一些情形中，输出1150可由I/O组件1135管理。
装置1105的组件可包含经设计以执行其功能的电路。此可包含各种电路元件，举例来说导电线、晶体管、电容器、电感器、电阻器、放大器或者经配置以执行本文中所描述的功能的其它作用或非作用元件。装置1105可为计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴式电子装置、个人电子装置等等。或者，装置1105可为此装置的一部分或元件。
图12展示图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的方法1200的流程图。方法1200的操作可由如本文中所描述的存储器装置100、电路500、电路800、存储器装置905、装置1105或其组件实施。举例来说，方法1200的操作可至少部分地由如参考图1到11所描述的存储器控制器执行。在一些实例中，存储器装置可执行一组代码以控制装置的功能元件(例如，电压供应器、逻辑信号、晶体管、放大器、切换组件或选择组件)来执行下文所描述的功能。另外或替代地，存储器装置可使用专用硬件来执行下文所描述的功能中的一些或所有功能。方法1200可支持输入/输出架构，和与存储器单元相关联的存取操作相比，所述输入/输出架构与较低电压相关联。举例来说，通过方法1200而存取的存储器单元可包含与用于存取存储器单元的相对高电压信号相关联的铁电电容器，且由方法1200支持的输入/输出架构可与相对低电压输入/输出信号相关联。方法1200还可支持具有不同部分的感测组件，所述不同部分具有出于其它原因而被选择的不同电压隔离特性。
在1205处，存储器装置可至少部分地基于存取存储器单元而针对感测组件的第一部分产生第一感测信号，所述第一感测信号具有第一电压。可根据参考图1到11所描述的方法及设备而执行1205的操作。在各种实例中，1205的操作中的一些或所有操作可由感测组件(例如，参考图1到9所描述的感测组件130或935)、存储器控制器(例如，参考图1到11所描述的存储器控制器150、915、1015或1115)或者其一或多个部分执行。
在一些实例中，在1205处针对感测组件的第一部分产生第一感测信号可包含选择与感测组件的第一部分耦合的存储器单元(例如，经由选择组件)。存储器单元可经由切换组件而与感测组件的第一部分耦合，且因此产生第一感测信号可包含将切换组件激活。在一些实例中，产生第一感测信号可包含将第一电压源与感测组件的第一部分的一对交叉耦合的晶体管(例如，一对交叉耦合的p型晶体管)耦合。
在1210处，存储器装置可针对感测组件的第二部分产生第二感测信号，第二感测信号至少部分地基于第一感测信号且具有小于第一电压的第二电压。可根据参考图1到11所描述的方法及设备而执行1210的操作。在各种实例中，1210的操作中的一些或所有操作可由感测组件(例如，参考图1到9所描述的感测组件130或935)、存储器控制器(例如，参考图1到11所描述的存储器控制器150、915、1015或1115)或者其一或多个部分执行。
在一些实例中，在1210处针对感测组件的第二部分产生第二感测信号可包含将第一感测信号施加到感测组件的第一部分的以箝位配置进行配置的一对晶体管。在一些实例中，在1210处针对感测组件的第二部分产生第二感测信号可包含将第二电压源与感测组件的第一部分的一对交叉耦合的晶体管耦合。在一些实例中，在1210处针对感测组件的第二部分产生第二感测信号可包含在将(例如，感测组件的边界部分的)切换组件去激活的同时将第一信号转换为较低电压，且将切换组件激活以将经转换信号(例如，第二感测信号)提供到感测组件的第二部分。
在1215处，存储器装置可至少部分地基于第二感测信号而确定由存储器单元存储的逻辑状态。可根据参考图1到11所描述的方法及设备而执行1205的操作。在各种实例中，1215的操作中的一些或所有操作可由感测组件(例如，参考图1到9所描述的感测组件130或935)、存储器控制器(例如，参考图1到11所描述的存储器控制器150、915、1015或1115)或者其一或多个部分执行。
在一些实例中，确定由存储器单元存储的逻辑状态可包含锁存在感测组件的输出端子(例如，输入/输出线的端子)处的输出信号。在一些实例中，确定由存储器单元存储的逻辑状态可包含识别在输入/输出组件处的信号，或由输入/输出组件提供的信号。举例来说，确定逻辑状态可包含将一或多个输入/输出线的电压进行比较，其中输入/输出线的电压至少部分地基于存取存储器单元的先前步骤。
在一些实例中，方法1200还可包含针对感测组件的第二部分(例如，在感测组件的第一部分处或在感测组件的第二部分处)产生参考信号，且可至少部分地基于参考信号而确定由存储器单元存储的逻辑状态。可根据参考图1到11所描述的方法及设备而执行产生参考信号。在一些实例中，产生参考信号中的一些或所有操作可由参考图10所描述的偏置组件1020、时序组件1025、电压选择器1030、存储器单元选择器1035或感测控制器1040执行。在一些实例中，产生参考信号可由参考组件(例如参考图9所描述的参考组件930)执行。
在一些实例中，方法1200还可包含至少部分地基于第一感测信号而产生刷新信号，且刷新信号可具有大于第二电压的第三电压。可根据参考图1到11所描述的方法及设备而执行产生刷新信号。在一些实例中，产生刷新信号中的一些或所有操作可由参考图10所描述的偏置组件1020、时序组件1025、电压选择器1030、存储器单元选择器1035或感测控制器1040执行。在一些实例中，不将刷新信号施加到感测组件的第二部分。在一些实例中，第三电压等于第一电压。
在一些实例中，方法1200还可包含产生写入信号(例如，至少部分地基于从输入/输出组件接收的信号)，且写入信号可具有大于第二电压的第四电压。可根据参考图1到11所描述的方法及设备而执行产生写入信号。在一些实例中，产生写入信号中的一些或所有操作可由参考图10所描述的偏置组件1020、时序组件1025、电压选择器1030、存储器单元选择器1035或感测控制器1040执行。在一些实例中，不将刷新信号施加到感测组件的第二部分。
图13展示图解说明根据本发明的各种实施例的可支持用于存取存储器单元的读出放大器方案的方法1300的流程图。方法1300的操作可由如本文中所描述的存储器装置100、电路500、电路800、存储器装置905、装置1105或其组件实施。举例来说，方法1300的操作可至少部分地由如参考图1到11所描述的存储器控制器执行。在一些实例中，存储器装置可执行一组代码以控制装置的功能元件(例如，电压供应器、逻辑信号、晶体管、放大器、切换组件或选择组件)来执行下文所描述的功能。另外或替代地，存储器装置可使用专用硬件来执行下文所描述的功能中的一些或所有功能。方法1300可支持输入/输出架构，和与存储器单元相关联的存取操作相比，所述输入/输出架构与较低电压相关联。举例来说，通过方法1300而存取的存储器单元可包括与用于存取存储器单元的相对高电压信号相关联的铁电电容器，且由方法1300支持的输入/输出架构可与相对低电压输入/输出信号相关联。方法1300还可支持具有不同部分的感测组件，所述不同部分具有出于其它原因而被选择的不同电压隔离特性。
在1305处，存储器装置可经由感测组件的第一部分而提供第一组信号，所述第一组信号处于与存储器单元的一组逻辑状态的存取操作相关联的第一电压范围内，且感测组件的第一部分包括具有第一电压隔离特性的晶体管。可根据参考图1到11所描述的方法及设备而执行1305的操作。在各种实例中，1305的操作中的一些或所有操作可由感测组件(例如，参考图1到9所描述的感测组件130或935)、存储器控制器(例如，参考图1到11所描述的存储器控制器150、915、1015或1115)或者其一或多个部分执行。
在各种实例中，第一组信号可包含写入信号、读取信号、刷新信号、重新写入信号等等。在一些实例中，例如当支持将存取FeRAM存储器单元与旧有DRAM输入/输出架构组合的存储器装置时，与存取操作相关联的第一电压范围可为相对高的(如与输入/输出操作的电压范围相比)。因此，第一电压隔离特性可支持第一电压范围的相对高电压信号的电压隔离。在一个实例中，与存取操作相关联的第一电压范围可具有1.6V的量值，且因此第一范围可为-1.6V到+1.6V。在此类实例中，第一电压隔离特性可支持在-1.6V到+1.6V的范围内的信号的电压隔离。
在1310处，存储器装置可经由感测组件的第二部分而提供第二组信号，所述第二组信号处于与利用输入/输出组件传递存储器单元的所述组逻辑状态相关联的第二电压范围内，所述第二电压范围小于第一电压范围，且感测组件的第二部分包括具有小于第一电压隔离特性的第二电压隔离特性的晶体管。可根据参考图1到11所描述的方法及设备而执行1310的操作。在各种实例中，1310的操作中的一些或所有操作可由感测组件(例如，参考图1到9所描述的感测组件130或935)、存储器控制器(例如，参考图1到11所描述的存储器控制器150、915、1015或1115)或者其一或多个部分执行。
在各种实例中，第二组信号可包含在存取操作之后的输出信号(例如，在执行读取操作以确定存储器单元的特定逻辑状态之后的逻辑信号)，或用于执行存取操作的输入信号(例如，由装置提供以将特定逻辑状态写入到存储器单元的逻辑信号)。第二组信号还可包含输入/输出组件与感测组件的第一部分之间(例如，在将一对交叉耦合的晶体管激活之后)的中间信号。在一些实例中，例如当支持将存取FeRAM存储器单元与旧有DRAM输入/输出架构组合的存储器装置时，与存取操作相关联的第二电压范围可为相对低的(如与存取操作的电压范围相比)。因此，第二电压隔离特性可支持第二电压范围的相对低电压信号的电压隔离，且可不支持第一电压范围的相对高电压信号的电压隔离。在一个实例中，与存取操作相关联的第二电压范围可具有1.0V的量值，且因此第二电压范围可为-1.0V到+1.0V。在此类实例中，第二电压隔离特性可支持在-1.0V到+1.0V的范围内的信号的电压隔离。
在各种实例中，所描述电压隔离特性可指感测组件的第一部分及第二部分的组件的一或多个性质或性质的组合。举例来说，第一电压隔离特性可为第一隔离电压，且第二电压隔离特性可为小于第一隔离电压的第二隔离电压。在另一实例中，第一电压隔离特性可为第一激活阈值电压(例如，一或多个晶体管的阈值电压)，且第二电压隔离特性可为小于第一激活阈值电压的第二激活阈值电压。
在另一实例中，第一电压隔离特性可为晶体管栅极与晶体管主体之间的第一绝缘程度，且第二电压隔离特性可为晶体管栅极与晶体管主体之间的第二绝缘程度，所述第二绝缘程度小于晶体管栅极与晶体管主体之间的第一绝缘程度。在另一实例中，第一电压隔离特性可为相关联晶体管的源极与漏极之间的第一绝缘程度，且第二电压隔离特性可为相关联晶体管的源极与漏极之间的第二绝缘程度，所述第二绝缘程度小于相关联晶体管的源极与漏极之间的第一绝缘程度。
在一些实例中，第一电压隔离特性可至少部分地基于第一栅极绝缘厚度，且第二电压隔离特性可至少部分地基于小于第一栅极绝缘厚度的第二栅极绝缘厚度。鉴于本发明将明了适用于感测组件的所描述部分的电压隔离特性的其它实例。此外，所描述电压隔离特性可指标称特性或阈值特性(例如，上限阈值或下限阈值)，且还可包含或以其它方式计及归因于制造容差、操作容差或者标称或阈值电压隔离特性的任何其它变化源的变化。
应注意，上文所描述的方法描述可能的实施方案，且可重新布置或以其它方式修改操作及步骤并且其它实施方案是可能的。此外，可将来自方法中的两者或两者以上的实施例组合。
本文中的描述提供实例，且并不限制权利要求书中所陈述的范围、适用性或实例。可在不背离本发明的范围的情况下在元件的功能及布置上做出改变。各种实例可视情况省略、替代或添加各种程序或组件。而且，关于一些实例所描述的特征可在其它实例中组合。
如本文中所使用，术语“虚拟接地”是指电路的保持处于大约零伏特(0V)的电压的节点，或者更一般来说表示电路或包含所述电路的装置的参考电压，所述参考电压可或可不与接地直接耦合。因此，虚拟接地的电压可暂时波动且在稳定状态下返回到大约0V或虚拟0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)来实施。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意指连接到大约0V。
术语“电子通信”及“耦合”是指支持组件之间的电子流动的组件之间的关系。此可包含组件之间的直接连接或耦合或者可包含中间组件。换句话说，“与…连接”或“与…耦合”的组件是彼此进行电子通信。进行电子通信的组件可主动地交换电子或信号(例如，在经激励电路中)或可不主动地交换电子或信号(例如，在经去激励电路中)但可经配置且可操作以在电路被激励后即刻交换电子或信号。通过实例方式，经由开关(例如，晶体管)而物理连接或耦合的两个组件进行电子通信，而不管开关的状态(即，断开或闭合)如何。
术语“隔离”是指组件之间的关系，其中电子目前不能够在所述组件之间流动；如果组件之间存在开路，那么所述组件彼此隔离。举例来说，当开关断开时，通过所述开关而物理耦合的两个组件可彼此隔离。
如本文中所使用，术语“短路”是指组件之间的关系，其中经由激活所关注的两个组件之间的单个中间组件而在组件之间建立导电路径。举例来说，短路到第二组件的第一组件可在所述两个组件之间的开关闭合时与第二组件交换电子。因此，短路可为实现进行电子通信的组件(或线)之间的电压施加及/或电荷流动的动态操作。
如本文中所使用，术语“端子”无需暗示电路元件的物理边界或连接点。而是，“端子”可指与电路元件相关的电路的参考点，其还可称为“节点”或“参考点”。
本文中所论述的装置(包含存储器装置100)可形成于半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓或其它)上。在一些情形中，衬底为半导体晶片。在其它情形中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))，或者另一衬底上的半导体材料外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)进行掺杂而控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段而执行掺杂。
本文中所论述的一或若干晶体管可表示场效应晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如，金属)而与其它电子元件耦合。源极及漏极可为导电的且可包括重掺杂(例如，简并)的半导体区域。源极与漏极可通过轻掺杂的半导体区域或通道而分离。如果通道为n型(即，多数载流子为电子)，那么FET可称为n型FET。如果通道为p型(即，多数载流子为空穴)，那么FET可称为p型FET。通道可由绝缘栅极氧化物覆盖。可通过将电压施加到栅极而控制通道导电性。举例来说，分别将正电压或负电压施加到n型FET或p型FET可导致通道变为导电的。当将大于或等晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可为“接通”或“激活”的。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可为“关断”或“去激活”的。
本文中结合所附图式所陈述的描述描述了实例性配置且并不表示可被实施或在权利要求书的范围内的所有实例。如本文中所使用的术语“实例”、“示范性”及“实施例”意指“用作实例、例子或图解说明”且并非“优选的”或“优于其它实例”。出于提供对所描述技术的理解的目的，详细描述包含特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以便避免使所描述实例的概念模糊。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签而区分同一类型的各种组件。如果在说明书中使用第一参考标签，那么描述可适用于具有相同第一参考标签的类似组件中的任一者而无论第二参考标签如何。
可使用多种不同科技及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可贯穿以上描述提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任何组合表示。一些图式可将信号图解说明为单个信号；然而，所属领域的技术人员将理解，信号可表示信号的总线，其中总线可具有多种位宽度。
结合本文中的本发明所描述的各种说明性块、组件及模块可利用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散栅极或晶体管逻辑、离散硬件组件或者经设计以执行本文中所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心的联合或者任何其它此配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合来实施。如果以由处理器执行的软件来实施，那么所述功能可作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体发射。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，由于软件的本质，因此上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任何者的组合来实施。实施功能的特征还可在物理上位于各种位置处，包含经散布使得功能的部分在不同物理位置处实施。而且，如本文中所使用、权利要求书中所包含，如物项列表(举例来说，以例如“…中的至少一者”或“…中的一或多个者”等短语开始的物项列表)中所使用的“或”指示包含性列表，使得(举例来说)A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或者ABC(即，A及B以及C)。
如本文中所使用，术语“大体上”意指经修饰特性(例如，由术语大体上修饰的动词或形容词)无需为绝对的但足够接近以便实现特性的优点。
如本文中所使用，短语“基于”不应被解释为对一组封闭条件的参考。举例来说，描述为“基于条件A”的示范性步骤可为基于条件A及条件B两者而不背离本发明的范围。换句话说，如本文中所使用，不应以与短语“至少部分地基于”相同的方式来解释短语“基于”。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，所述通信媒体包含促进将计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例方式且不加限制地，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或者可用于载运或存储呈指令或数据结构形式的所要程序代码且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接恰当地称为计算机可读媒体。举例来说，如果使用同轴缆线、光纤缆线、双绞线、数字订户线(DSL)或例如红外线、无线电及微波等无线科技从网站、服务器或其它远程源发射软件，那么所述同轴缆线、光纤缆线、双绞线、数字订户线(DSL)或例如红外线、无线电及微波等无线科技均包含于媒体的定义中。如本文中所使用的磁盘及光盘包含CD、激光盘、光盘、数字通用光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式复制数据，而光盘借助激光以光学方式复制数据。以上各项的组合也包含于计算机可读媒体的范围内。
本文中的描述经提供以使得所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将易于明了对本发明的各种修改，且本文中所界定的通用原理可应用于其它变化形式而不背离本发明的范围。因此，本发明并不限于本文中所描述的实例及设计，而是被赋予与本文中所揭示的原理及新颖特征一致的最宽广宽范围。

Claims (25)

1.一种设备，其包括：
存储器单元；
输入/输出组件；及
感测组件，其耦合于所述存储器单元与所述输入/输出组件之间，所述感测组件包括第一部分及第二部分，其中：
所述第一部分耦合于所述存储器单元与所述第二部分之间且包括第一组晶体管，所述第一组晶体管中的每一晶体管具有第一电压隔离特性；且
所述第二部分耦合于所述输入/输出组件与所述第一部分之间，且包括第二组晶体管，所述第二组晶体管中的每一晶体管具有不同于所述第一电压隔离特性的第二电压隔离特性。
2.根据权利要求1所述的设备，其中所述第一电压隔离特性包括第一隔离电压，且所述第二电压隔离特性包括小于所述第一隔离电压的第二隔离电压。
3.根据权利要求1所述的设备，其中所述第一电压隔离特性为第一激活阈值电压，且所述第二电压隔离特性为小于所述第一激活阈值电压的第二激活阈值电压。
4.根据权利要求1所述的设备，其中所述第一电压隔离特性至少部分地基于第一栅极绝缘厚度，且所述第二电压隔离特性至少部分地基于小于所述第一栅极绝缘厚度的第二栅极绝缘厚度。
5.根据权利要求1所述的设备，其中所述感测组件的所述第一部分经由具有所述第一电压隔离特性的至少一个晶体管而与所述感测组件的所述第二部分耦合。
6.根据权利要求1所述的设备，其中所述感测组件的所述第一部分经由具有所述第一电压隔离特性且以箝位配置进行配置的一或多个晶体管而与所述感测组件的所述第二部分耦合。
7.根据权利要求6所述的设备，其进一步包括：
可变电压源，其与以所述箝位配置进行配置的所述一或多个晶体管中的每一者的栅极耦合。
8.根据权利要求1所述的设备，其中：
所述感测组件的所述第一部分包括耦合于第一电压源与所述感测组件的所述第二部分之间的一对交叉耦合的p型晶体管；且
所述感测组件的所述第二部分包括耦合于第二电压源与所述感测组件的所述第一部分之间的一对交叉耦合的n型晶体管。
9.根据权利要求1所述的设备，其中所述感测组件的所述第二部分通过一或多个切换组件而与所述输入/输出组件耦合。
10.根据权利要求1所述的设备，其中所述感测组件的所述第二部分包括与参考电压源耦合的切换组件。
11.根据权利要求1所述的设备，其进一步包括：
切换组件，其耦合于所述存储器单元与所述感测组件之间。
12.根据权利要求11所述的设备，其进一步包括：
第二存储器单元，其与所述感测组件耦合；及
第二切换组件，其耦合于所述第二存储器单元与所述感测组件之间。
13.根据权利要求12所述的设备，其中所述感测组件的所述第二部分包括与第一参考电压源耦合的第一切换组件，及与第二参考电压源耦合的第二切换组件。
14.根据权利要求1所述的设备，其中所述存储器单元包括铁电电容器。
15.一种设备，其包括：
感测组件的第一部分，其经由存取线而与存储器单元耦合，所述感测组件的所述第一部分包括第一组晶体管，所述第一组晶体管中的每一晶体管具有第一电压隔离特性；
所述感测组件的第二部分，其经由输入/输出线而与输入/输出组件耦合，所述感测组件的所述第二部分包括第二组晶体管，所述第二组晶体管中的每一晶体管具有第二电压隔离特性，其中所述第二电压隔离特性不同于所述第一电压隔离特性。
16.一种方法，其包括：
至少部分地基于存取存储器单元而针对感测组件的第一部分产生第一感测信号，所述第一感测信号具有第一电压；
针对所述感测组件的第二部分产生第二感测信号，所述第二感测信号至少部分地基于所述第一感测信号且具有小于所述第一电压的第二电压；及
至少部分地基于所述第二感测信号而确定由所述存储器单元存储的逻辑状态。
17.根据权利要求16所述的方法，其中产生所述第一感测信号包括：
将第一电压源与所述感测组件的所述第一部分的一对交叉耦合的晶体管耦合。
18.根据权利要求16所述的方法，其中产生所述第二感测信号包括：
将所述第一感测信号施加到所述感测组件的所述第一部分的以箝位配置进行配置的一对晶体管。
19.根据权利要求16所述的方法，其中产生所述第二感测信号包括：
将第二电压源与所述感测组件的所述第一部分的一对交叉耦合的晶体管耦合。
20.根据权利要求16所述的方法，其进一步包括：
针对所述感测组件的所述第二部分产生参考信号；
其中确定由所述存储器单元存储的所述逻辑状态是至少部分地基于所述参考信号。
21.根据权利要求16所述的方法，其进一步包括：
至少部分地基于所述第一感测信号而产生刷新信号，所述刷新信号具有大于所述第二电压的第三电压。
22.根据权利要求21所述的方法，其中不将所述刷新信号施加到所述感测组件的所述第二部分。
23.根据权利要求21所述的方法，其中所述第三电压等于所述第一电压。
24.根据权利要求16所述的方法，其中所述存储器单元包括铁电电容器。
25.一种方法，其包括：
经由感测组件的第一部分而提供第一组信号，所述第一组信号处于与存储器单元的一组逻辑状态的存取操作相关联的第一电压范围内，且所述感测组件的所述第一部分包括具有第一电压隔离特性的晶体管；及
经由所述感测组件的第二部分而提供第二组信号，所述第二组信号处于与利用输入/输出组件传递所述存储器单元的所述组逻辑状态相关联的第二电压范围内，所述第二电压范围小于所述第一电压范围，且所述感测组件的所述第二部分包括具有小于所述第一电压隔离特性的第二电压隔离特性的晶体管。
CN201810924300.7A 2017-08-14 2018-08-14 电子存储器设备及用于存取存储器单元的方法 Active CN109407816B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/676,721 US10388335B2 (en) 2017-08-14 2017-08-14 Sense amplifier schemes for accessing memory cells
US15/676,721 2017-08-14

Publications (2)

Publication Number Publication Date
CN109407816A true CN109407816A (zh) 2019-03-01
CN109407816B CN109407816B (zh) 2022-05-24

Family

ID=65275459

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810924300.7A Active CN109407816B (zh) 2017-08-14 2018-08-14 电子存储器设备及用于存取存储器单元的方法

Country Status (2)

Country Link
US (3) US10388335B2 (zh)
CN (1) CN109407816B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112687302A (zh) * 2019-10-17 2021-04-20 美光科技公司 电压的功率高效产生
CN112908367A (zh) * 2019-12-03 2021-06-04 美光科技公司 用于感测存储器单元的差分放大器方案
CN113628661A (zh) * 2020-05-08 2021-11-09 美光科技公司 存储器装置的依序电压控制
CN113838513A (zh) * 2020-06-08 2021-12-24 美光科技公司 用于存储器装置的差分感测
TWI838780B (zh) * 2021-07-09 2024-04-11 台灣積體電路製造股份有限公司 記憶體裝置及其形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9858979B1 (en) * 2016-10-05 2018-01-02 Micron Technology, Inc. Reprogrammable non-volatile ferroelectric latch for use with a memory controller
US10607687B2 (en) 2017-12-28 2020-03-31 Micron Technology, Inc. Apparatuses and methods for sense line architectures for semiconductor memories
US10867653B2 (en) 2018-04-20 2020-12-15 Micron Technology, Inc. Access schemes for protecting stored data in a memory device
US10622050B2 (en) * 2018-05-09 2020-04-14 Micron Technology, Inc. Ferroelectric memory plate power reduction
US11289151B2 (en) * 2019-11-08 2022-03-29 Micron Technology, Inc. Cross-coupled transistor threshold voltage mismatch compensation and related devices, systems, and methods

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101061550A (zh) * 2004-09-23 2007-10-24 薄膜电子有限公司 读取方法和感测装置
US20130107632A1 (en) * 2011-11-01 2013-05-02 Silicon Storage Technology, Inc. Mixed Voltage Non-volatile Memory Integrated Circuit With Power Saving
US20140029326A1 (en) * 2012-07-26 2014-01-30 Texas Instruments Incorporated Ferroelectric random access memory with a non-destructive read
CN103956185A (zh) * 2012-09-10 2014-07-30 德克萨斯仪器股份有限公司 具有非易失性逻辑阵列备份相关应用的处理装置
CN105074828A (zh) * 2013-03-15 2015-11-18 美光科技公司 用于选择或隔离存储器单元的设备及方法
CN106663459A (zh) * 2014-06-05 2017-05-10 美光科技公司 使用感测电路执行逻辑操作

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677865A (en) * 1995-09-11 1997-10-14 Micron Technology, Inc. Ferroelectric memory using reference charge circuit
KR100301822B1 (ko) * 1999-07-21 2001-11-01 김영환 불휘발성 강유전체 메모리 장치의 센싱앰프
US6522592B2 (en) * 2001-04-19 2003-02-18 Micron Technology, Inc. Sense amplifier for reduction of access device leakage
US8767433B2 (en) * 2004-05-06 2014-07-01 Sidense Corp. Methods for testing unprogrammed OTP memory
US7112857B2 (en) * 2004-07-06 2006-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Devices with different electrical gate dielectric thicknesses but with substantially similar physical configurations
US7764558B2 (en) * 2008-05-06 2010-07-27 Micron Technology, Inc. Hybrid sense amplifier and method, and memory device using same
JP6145972B2 (ja) * 2012-03-05 2017-06-14 富士通セミコンダクター株式会社 不揮発性ラッチ回路及びメモリ装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101061550A (zh) * 2004-09-23 2007-10-24 薄膜电子有限公司 读取方法和感测装置
US20130107632A1 (en) * 2011-11-01 2013-05-02 Silicon Storage Technology, Inc. Mixed Voltage Non-volatile Memory Integrated Circuit With Power Saving
US20140029326A1 (en) * 2012-07-26 2014-01-30 Texas Instruments Incorporated Ferroelectric random access memory with a non-destructive read
CN103956185A (zh) * 2012-09-10 2014-07-30 德克萨斯仪器股份有限公司 具有非易失性逻辑阵列备份相关应用的处理装置
CN104603759A (zh) * 2012-09-10 2015-05-06 德克萨斯仪器股份有限公司 非易失性域和阵列唤醒和备份的配置位排序控制
CN105074828A (zh) * 2013-03-15 2015-11-18 美光科技公司 用于选择或隔离存储器单元的设备及方法
CN106663459A (zh) * 2014-06-05 2017-05-10 美光科技公司 使用感测电路执行逻辑操作

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112687302A (zh) * 2019-10-17 2021-04-20 美光科技公司 电压的功率高效产生
CN112687302B (zh) * 2019-10-17 2024-06-07 美光科技公司 电压的功率高效产生
CN112908367A (zh) * 2019-12-03 2021-06-04 美光科技公司 用于感测存储器单元的差分放大器方案
CN112908367B (zh) * 2019-12-03 2024-06-07 美光科技公司 用于感测存储器单元的差分放大器方案
CN113628661A (zh) * 2020-05-08 2021-11-09 美光科技公司 存储器装置的依序电压控制
CN113838513A (zh) * 2020-06-08 2021-12-24 美光科技公司 用于存储器装置的差分感测
CN113838513B (zh) * 2020-06-08 2024-03-12 美光科技公司 用于存储器装置的差分感测
TWI838780B (zh) * 2021-07-09 2024-04-11 台灣積體電路製造股份有限公司 記憶體裝置及其形成方法

Also Published As

Publication number Publication date
US10388335B2 (en) 2019-08-20
CN109407816B (zh) 2022-05-24
US20220383912A1 (en) 2022-12-01
US20190051335A1 (en) 2019-02-14
US20190385650A1 (en) 2019-12-19
US11915779B2 (en) 2024-02-27
US11270740B2 (en) 2022-03-08

Similar Documents

Publication Publication Date Title
CN109407816A (zh) 电子存储器设备及用于存取存储器单元的方法
CN108885891A (zh) 用于铁电存储器单元感测的偏移补偿
CN111052242B (zh) 外围填充和局部电容
CN109313919A (zh) 用于铁电存储器的基于电荷镜的感测
CN110473575A (zh) 单元电压累积放电
CN109416921A (zh) 阵列数据位反转
JP6987850B2 (ja) メモリアレイのフルバイアスセンシング
CN109390009A (zh) 存储器阵列中的单元底部节点复位
KR102031523B1 (ko) 메모리 셀 구성요소의 임계 전압 변동 보상
KR102408216B1 (ko) 가변 필터 커패시턴스
CN109074838A (zh) 具有存储组件隔离的存储器单元感测
CN109416922A (zh) 铁电存储器中的多层存储
CN110301007A (zh) 预写入阵列的存储器单元
CN109313921A (zh) 存储器单元的印痕避免
CN109155140A (zh) 存储器单元板之间的电荷共享
TWI689921B (zh) 用於預充電記憶體單元之方法、電子記憶體設備及記憶體裝置
CN109155142A (zh) 用于存储器单元的感测操作的功率降低
CN109074840A (zh) 铁电存储器单元感测
CN109844862A (zh) 存储器装置的温度更新
JP2021120916A (ja) セクションの独立による複数のメモリセクション内での並列アクセス技術
CN109074836A (zh) 从铁电存储器单元的电荷提取
CN110390962A (zh) 具有较低偏移和增加的速度的感测放大器
CN109961809A (zh) 用于存取存储器单元阵列的技术
CN109154909A (zh) 数据高速缓存
CN109690678A (zh) 用于存储器的冗余阵列列解码器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant