KR102031523B1 - 메모리 셀 구성요소의 임계 전압 변동 보상 - Google Patents
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Abstract
강유전성 메모리 셀 또는 셀들을 동작시키기 위한 방법, 시스템 및 디바이스가 기재된다. 메모리 셀을 읽기 전에, 메모리 셀의 액세스 라인 상의 전압이 메모리 셀과 전자 통신하는 스위칭 구성요소의 임계 전압과 연관된 값으로 초기화될 수 있다. 전압은 액세스 라인 상의 기존 전압을 값으로 감소시킴으로써 초기화될 수 있다. 스위칭 구성요소 또는 추가 풀 다운 디바이스, 또는 둘 모두가 액세스 라인의 전압을 감소시키는 데 사용될 수 있다. 액세스 라인이 값으로 초기화된 후, 읽기 동작이 트리거될 수 있다.
Description
상호 참조
본 특허 출원은 2016년 9월 16일에 출원되고 본 출원인에게 양도된Thiruvengadam외의 미국 특허 출원 번호 15/267,807, 발명의 명칭 "Compensation for Threshold Voltage Variation of Memory Cell Components"의 우선권을 주장하는 2017년 8월 25일에 출원된 발명의 명칭 "Compensation for Threshold Voltage Variation of Memory Cell Components"의 PCT 출원 번호 PCT/US2017/048666의 우선권을 주장한다.
이하의 내용은 일반적으로 메모리 디바이스와 관련되고 더 구체적으로 메모리 어레이 내 임계 전압 변동을 보상하는 것과 관련된다.
메모리 디바이스는 다양한 전자 디바이스, 가령, 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디바이스 등에 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그램함으로써 저장된다. 예를 들어, 이진 디바이스는 종종, 논리 "1" 또는 논리 "0"으로 지정되는 두 개의 상태를 가진다. 또 다른 시스템에서, 셋 이상의 상태가 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스의 구성요소가 메모리 디바이스에 저장된 상태를 읽거나, 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성요소가 메모리 디바이스의 상태를 쓰거나, 프로그램할 수 있다.
복수 유형의 메모리 디바이스가 존재하는데, 가령, 하드 디스크, 랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강자성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 리드 온리 메모리(ROM), 플래시 메모리, 상 변화 메모리(PCM) 등이 있다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비-휘발성 메모리, 가령, FeRAM은 외부 전원이 부재할 때에도 연장된 시간 주기 동안 자신의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 가령, DRAM은 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간의 흐름에 따라 자신의 저장된 상태를 소실할 수 있다. 메모리 디바이스를 개선하는 것은 메모리 셀 밀도를 증가시키는 것, 읽기/쓰기 속도를 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 유지를 증가시키는 것, 전력 소비를 감소시키는 것, 또는 제조 비용을 감소시키는 것 등을 포함할 수 있다.
FeRAM은 휘발성 메모리와 유사한 디바이스 구조를 이용할 수 있지만, 저장 디바이스로서의 강유전성 커패시터의 사용 때문에 비휘발성 속성을 가질 수 있다. 따라서 FeRAM 디바이스는 그 밖의 다른 비휘발성 및 휘발성 메모리 디바이스에 비교해서 개선된 성능을 가질 수 있다. 강유전성 메모리 커패시터는 논리 상태를 나타내는 신호를 저장할 수 있다. 감지 동작 동안, 강유전성 커패시터에 저장된 신호가 메모리 셀의 액세스 라인 상으로 방전될 수 있다. 일부 경우, 감지 동작에 관련된 그 밖의 다른 구성요소가 액세스 라인 상의 신호에 노이즈를 도입시킬 수 있다. 이 노이즈는 디바이스의 감지 동작을 오염시켜, 부정확한 판독과 감소된 성능을 초래할 수 있다.
도 1은 본 발명의 실시예에 따르는 임계 전압 변동을 위한 보상을 지원하는 메모리 어레이의 예시를 도시한다.
도 2는 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 지원하는 예시적 회로를 도시한다.
도 3은 본 발명의 실시예에 따라 임계 전압 변동의 보상을 지원하는 강유전성 메모리 셀을 위한 히스테리시스 플롯의 예시를 도시한다.
도 4는 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 지원하는 예시적 회로를 도시한다.
도 5은 본 발명의 실시예에 따르는 임계 전압 변동을 위한 보상을 지원하는 메모리 어레이의 예시를 도시한다.
도 6은 본 발명의 실시예에 따르는, 비휘발성 메모리 셀의 읽기 및 쓰기와 임계 전압 변동의 보상을 지원하는 예시적 메모리 및 예시적 전압 플롯을 도시한다.
도 7는 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 지원하는 예시적 회로를 도시한다.
도 8은 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 지원하는 예시적 타이밍도를 도시한다.
도 9는 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 지원하는 디바이스의 블록도를 도시한다.
도 10은 본 발명의 실시예에 따르는 입계 전압 변동의 보상을 지원하는 메모리 제어기의 블록도를 도시한다.
도 11은 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 지원하는 디바이스를 갖는 시스템의 블록도를 도시한다.
도 12 내지 14는 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 위한 방법을 도시한다.
도 2는 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 지원하는 예시적 회로를 도시한다.
도 3은 본 발명의 실시예에 따라 임계 전압 변동의 보상을 지원하는 강유전성 메모리 셀을 위한 히스테리시스 플롯의 예시를 도시한다.
도 4는 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 지원하는 예시적 회로를 도시한다.
도 5은 본 발명의 실시예에 따르는 임계 전압 변동을 위한 보상을 지원하는 메모리 어레이의 예시를 도시한다.
도 6은 본 발명의 실시예에 따르는, 비휘발성 메모리 셀의 읽기 및 쓰기와 임계 전압 변동의 보상을 지원하는 예시적 메모리 및 예시적 전압 플롯을 도시한다.
도 7는 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 지원하는 예시적 회로를 도시한다.
도 8은 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 지원하는 예시적 타이밍도를 도시한다.
도 9는 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 지원하는 디바이스의 블록도를 도시한다.
도 10은 본 발명의 실시예에 따르는 입계 전압 변동의 보상을 지원하는 메모리 제어기의 블록도를 도시한다.
도 11은 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 지원하는 디바이스를 갖는 시스템의 블록도를 도시한다.
도 12 내지 14는 본 발명의 실시예에 따르는 임계 전압 변동의 보상을 위한 방법을 도시한다.
메모리 셀의 액세스 라인 상의 전압이 읽기 동작 동안 메모리 셀에 의해 되는 방전되는 신호의 오염을 방지하는 값으로 초기화될 수 있다. 예를 들어, 메모리 셀의 읽기 동작 전에, 메모리 셀의 액세스 라인 상의 전압이 읽기 동작과 연관된 스위칭 구성요소의 임계 전압의 변동을 보상하는 값(가령, 0 아닌 값(non-zero value))으로 감소될 수 있다.
메모리 어레이 내 메모리 셀, 가령, 강유전성 메모리 셀은 2개의 액세스 라인에 의해 액세스될 수 있다. 제1 액세스 라인은 읽기 동작 동안 메모리 셀이 방전하는 전도성 라인일 수 있다. 제2 액세스 라인은 메모리 셀의 액세스 동작을 제어하는 전도성 라인일 수 있다. 메모리 셀의 액세스 동작은 셀에 쓰기(가령, 논리 상태를 저장) 또는 셀을 읽기(가령, 저장된 논리 상태를 읽기)를 포함한다. 각각의 셀은 셀의 논리 값을 저장하는 데 사용되는 저장 구성요소, 가령, 강유전성 커패시터를 가질 수 있다. 저장된 논리 값은 셀의 각자의 상태에 대응할 수 있고 셀의 디지트 라인에 신호(가령, 전압)를 생성할 수 있다. 제1 액세스 라인은 복수의 메모리 셀을 연결할 수 있고 읽기 동작 동안 활성화될 때 메모리 셀의 저장된 논리 상태를 결정하는 데 사용되는 감지 구성요소에 연결될 수 있다.
예를 들어, 감지 구성요소는 제1 액세스 라인으로 선택된 메모리 셀에 의해 출력되는 전하량을 검출할 수 있다. 종래의 읽기 동작에서, 제1 액세스 라인은 읽기 동작 전에 접지(가령, 0V)로 풀 다운될 수 있어서, 메모리 셀이 읽기 동작 동안 방전할 때, 감지 구성요소에 의해 감지되는 모든 신호가 메모리 셀의 강유전성 커패시터로부터 올 수 있다. 그러나 일부 경우, 제1 액세스 라인과 연관된 스위칭 구성요소의 임계 전압의 변동에 의해, (가령, 제1 액세스 라인이 0V로 사전-충전된 후 셀이 방전을 시작하기 전) 제1 액세스 라인 상의 전압이 0 아닌 값에 안착될 수 있다. 이 0 아닌 전압이 읽기 동작 동안 감지 구성요소에 의해 감지되는 신호를 오염시킬 수 있다. 예를 들어, 제1 액세스 라인을 0 아닌 값으로 충전함으로써 메모리 셀로부터의 분극 전하가 소실될 수 있다.
본 명세서에 기재된 바와 같이, 제1 액세스 라인의 전압이 접지로 완전히 풀 다운되기 보다는, 스위칭 구성요소의 임계 전압과 연관된 값까지 감소될 수 있다. 일부 경우, 스위칭 구성요소 자체가 전압을 감소시키는 데 사용될 수 있다. 또 다른 경우, "풀-다운 디바이스"라고 지칭될 수 있는 추가 디바이스가 스위칭 구성요소와 조합되어 또는 스위칭 구성요소에 독립적으로 사용된다. 제1 액세스 라인 상의 전압을 적절한 0 아닌 값으로 감소시킴으로써 감지 구성요소가 전지에 저장되는 전체 신호를 감지할 수 있다.
앞서 소개된 특징 및 기술이 이하에서 메모리 어레이의 맥락에서 더 설명된다. 그 후 타깃 메모리 셀의 읽기 동작 동안 임계 전압 변동의 보상에 대한 특정 예시가 기재된다. 본 발명의 이들 및 그 밖의 다른 특징이 비-휘발성 메모리 셀의 읽기 또는 쓰기와 관련된 장치도, 시스템도, 및 흐름도를 참조하여 더 설명 및 기재된다.
도 1은 본 발명의 다양한 실시예에 따르는 임계 전압 변동을 위한 보상을 지원하는 메모리 어레이(100)의 예시를 도시한다. 메모리 어레이(100)는 전자 메모리 장치로서도 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀(105)을 포함한다. 메모리 어레이(100)는 2차원(2D) 메모리 어레이의 예시일 수 있으며, 여기서 메모리 셀(105)은 평면으로 구성된다. 각각의 메모리 셀(105)은 논리 0 및 논리 1로 지정된 두 개의 상태를 저장하도록 프로그램될 수 있다. 일부 경우, 메모리 셀(105)은 셋 이상의 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능한 상태를 나타내는 전하를 저장하기 위해 커패시터를 포함할 수 있는데, 가령, 충전 및 비충전 커패시터가 각각 두 개의 논리 상태를 나타낼 수 있다. DRAM 아키텍처가 이러한 설계를 흔히 사용할 수 있고, 채용된 커패시터가 선형 전기 분극 속성을 갖는 유전체 물질을 포함할 수 있다. 이와 반대로, 강유전성 메모리 셀이 유전 물질로서 강유전체를 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 전하 레벨이 상이한 논리 상태를 나타낼 수 있다. 강유전성 물질은 비-선형 분극 속성을 가지며, 강유전성 메모리 셀(105)의 일부 세부사항 및 이점이 이하에서 언급된다.
도 1은 본 발명의 다양한 실시예에 따르는 임계 전압 변동을 위한 보상을 지원하는 메모리 어레이(100)의 예시를 도시한다. 메모리 어레이(100)는 전자 메모리 장치로서도 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀(105)을 포함한다. 메모리 어레이(100)는 2차원(2D) 메모리 어레이의 예시일 수 있으며, 여기서 메모리 셀(105)은 평면으로 구성된다. 각각의 메모리 셀(105)은 논리 0 및 논리 1로 지정된 두 개의 상태를 저장하도록 프로그램될 수 있다. 일부 경우, 메모리 셀(105)은 셋 이상의 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능한 상태를 나타내는 전하를 저장하기 위해 커패시터를 포함할 수 있는데, 가령, 충전 및 비충전 커패시터가 각각 두 개의 논리 상태를 나타낼 수 있다. DRAM 아키텍처가 이러한 설계를 흔히 사용할 수 있고, 채용된 커패시터가 선형 전기 분극 속성을 갖는 유전체 물질을 포함할 수 있다. 이와 반대로, 강유전성 메모리 셀이 유전 물질로서 강유전체를 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 전하 레벨이 상이한 논리 상태를 나타낼 수 있다. 강유전성 물질은 비-선형 분극 속성을 가지며, 강유전성 메모리 셀(105)의 일부 세부사항 및 이점이 이하에서 언급된다.
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적절한 워드 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 동작, 가령, 읽기 및 쓰기가 메모리 셀(105) 상에서 수행될 수 있다. 워드 라인(110) 및 디지트 라인(115)은 또한 액세스 라인이라고도 지칭될 수 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각자의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 전도성 물질로 만들어진다. 예를 들어, 워드 라인(110) 및 디지트 라인(115)은 금속(가령, 구리, 알루미늄, 금, 텅스텐 등), 금속 합금, 그 밖의 다른 전도성 물질 등으로 만들어질 수 있다. 도 1의 예시에 따르면, 메모리 셀(105)의 각각의 로우(row)가 워드 라인(110)에 연결되고 메모리 셀(105)의 각각의 컬럼(column)이 디지트 라인(115)에 연결된다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화(가령, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가)함으로써, 단일 메모리 셀(105)이 이들의 교차점에서 액세스될 수 있다. 메모리 셀(105)을 액세스하는 것은 메모리 셀(105)을 읽기 또는 쓰기하는 것을 포함할 수 있다. 워드 라인(110)과 디지트 라인(115)의 교차점이 메모리 셀의 주소로 지칭될 수 있다.
일부 아키텍처에서, 셀의 논리 저장 디바이스, 가령, 커패시터가 선택 구성요소에 의해 디지트 라인으로부터 전기적으로 절연될 수 있다. 워드 라인(110)은 선택 구성요소에 연결되고 이를 제어할 수 있다. 예를 들어, 선택 구성요소는 트랜지스터일 수 있고 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화함으로써, 메모리 셀(105)과 이의 대응하는 디지트 라인(115) 간 전기적 연결 또는 폐쇄 회로가 도출된다. 디지트 라인(115)은 읽기 또는 쓰기 메모리 셀(105)에 액세스될 수 있다. 본 명세서에 기재된 기법에 따르면, 디지트 라인(115)은 대응하는 메모리 셀을 읽기 전에 특정 전압 값으로 초기화될 수 있다. 예를 들어, 디지트 라인(115)이 읽기 동작 전에 0 아닌 값을 이미 갖는 경우, 디지트 라인(115)의 전압이 메모리 어레이(100)의 또 다른 구성요소와 연관된 임계값으로 감소될 수 있다.
메모리 셀(105) 액세스가 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 일부 예시에서, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 주소를 수신하고 수신된 로우 주소를 기초로 적절한 워드 라인(110)을 활성화한다. 마찬가지로, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 주소를 수신하고 적절한 디지트 라인(115)을 활성화한다. 예를 들어, 메모리 어레이(100)는 WL_1 내지 WL_M로 라벨링된 복수의 워드 라인(110) 및 DL_1 내지 DL_N로 라벨링된 복수의 디지트 라인(115)을 포함할 수 있으며, 여기서 M과 N은 어레이 크기에 따라 달라진다. 따라서, 워드 라인(110) 및 디지트 라인(115), 가령, WL_2 및 DL_3을 활성화함으로써, 이들의 교차점에서의 메모리 셀(105)이 액세스될 수 있다.
액세스하면, 메모리 셀(105)은 감지 구성요소(125)에 의해 읽히거나 감지되어, 메모리 셀(105)의 저장된 상태를 결정할 수 있다. 예를 들어, 메모리 셀(105)을 액세스한 후, 메모리 셀(105)의 강유전성 커패시터가 이의 대응하는 디지트 라인(115)으로 방전할 수 있다. 강유전성 커패시터를 방전하는 것은 강유전성 커패시터로 전압을 바이어싱 또는 인가하는 것을 기초로 할 수 있다. 방전하는 것은 감지 구성요소(125)가 메모리 셀(105)의 저장된 상태를 결정하기 위해 기준 전압(도시되지 않음)에 비교할 수 있는 디지트 라인(115)의 전압의 변경을 야기할 수 있다. 예를 들어, 디지트 라인(115)이 기준 전압보다 높은 전압을 갖는 경우, 감지 구성요소(125)는 메모리 셀(105) 내 저장된 상태가 논리 1이었다고 결정할 수 있고 그 반대의 경우도 가능할 수 있다. 감지 구성요소(125)는 신호의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이는 래칭(latching)이라고 지칭될 수 있다. 그 후 메모리 셀(105)의 검출된 논리 상태는 컬럼 디코더(130)를 통해 출력(135)으로서 출력될 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 활성화함으로써, 설정되거나 써질 수 있다. 앞서 언급된 바와 같이, 워드 라인(110)을 활성화함으로써, 메모리 셀(105)의 대응하는 로우가 이들 각자의 디지트 라인(115)으로 전기적으로 연결될 수 있다. 워드 라인(110)이 활성화되는 동안 관련 디지트 라인(115)을 제어함으로써, 메모리 셀(105)은 써질 수 있다, 즉, 논리 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130)는 메모리 셀(105)에 써지도록 데이터, 가령, 입력(135)을 수락할 수 있다. 강유전성 메모리 셀(105)은 강유전성 커패시터 양단에 전압을 인가함으로써 써질 수 있다. 이 프로세스는 이하에서 더 상세히 언급된다.
일부 메모리 아키텍처에서, 메모리 셀(105)을 액세스하는 것이 저장된 논리 상태를 저하 또는 파괴할 수 있고 다시-쓰기 또는 리프레시 동작이 수행되어 본래의 논리 상태를 메모리 셀(105)로 반환할 수 있다. DRAM에서, 예를 들어, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어 저장된 논리 상태를 오염시킬 수 있다. 따라서 논리 상태는 감지 동작 후 다시 써질 수 있다. 추가로, 단일 워드 라인(110)을 활성화함으로써 로우의 모든 메모리 셀의 방전이 도출될 수 있으며, 따라서 로우의 몇몇 또는 모든 메모리 셀(105)이 다시 써질 필요가 있을 수 있다.
일부 메모리 아키텍처, 가령, DRAM은 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간의 흐름에 따라 자신의 저장된 상태를 소실할 수 있다. 예를 들어, 충전된 커패시터는 시간이 흐름에 따라 누설 전류를 통해 방전되어 저장된 정보의 손실을 초래할 수 있다. 이들 이른바 휘발성 메모리 디바이스의 리프레시율은 비교적 높을 수 있는데, 가령, DRAM 어레이의 경우 초당 수십 번의 리프레시 동작이 있고, 이는 상당한 전력 소모를 초래할 수 있다. 메모리 어레이가 점점 커짐에 따라, 증가된 전력 소모량이, 특히, 유한 전원, 가령, 배터리에 의존하는 모바일 디바이스의 경우, 메모리 어레이의 배치 또는 동작을 제한할 수 있다(가령, 전력 공급, 발열, 재료 한계 등). 이하에서 기재될 바와 같이, 강유전성 메모리 셀(105)은 다른 메모리 아키텍처에 비해 개선된 성능을 야기할 수 있는 이점을 가질 수 있다.
메모리 제어기(140)는 다양한 구성요소, 가령, 로우 디코더(120), 컬럼 디코더(130), 및 감지 구성요소(125)를 통해 메모리 셀(105)의 동작(가령, 읽기, 쓰기, 다시 쓰기, 리프레시 등)을 제어할 수 있다. 메모리 제어기(140)는 로우 및 컬럼 주소 신호를 생성하여 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화할 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용되는 다양한 전압을 생성 및 제어할 수 있다. 일반적으로, 본 명세서에서 언급되는 인가되는 전압의 진폭, 형태, 또는 지속시간이 조절 또는 변경될 수 있고 메모리 어레이(100)를 동작시키기 위한 다양한 동작에 대해 상이할 수 있다. 덧붙여, 메모리 어레이(100) 내 하나, 복수의, 또는 모든 메모리 셀(105)이 동시에 액세스될 수 있는데, 예를 들어, 메모리 어레이(100)의 복수의 또는 모든 셀이 모든 메모리 셀(105) 또는 메모리 셀(105)의 그룹이 단일 논리 상태로 설정되는 재설정(reset) 동작 동안 동시에 액세스될 수 있다.
일부 경우, 메모리 제어기(140)는 감지 동작 전에 메모리 셀(105)의 디지트 라인(115)의 전압을 감소시킬 수 있다. 메모리 제어기(140)는 전압을 감소시키기 위해 복수의 구성요소를 제어(가령, 활성화 및 비활성화)할 수 있다. 감소 후 디지트 라인(115) 상의 최종 전압이 읽기 동작에 관련된 구성요소의 임계 전압과 연관될 수 있다. 일부 경우, 최종 전압이 구성요소의 임계 전압일 수 있다. 또 다른 경우, 최종 전압은 구성요소의 실제 임계 전압과 상기 구성요소의 예상 임계 전압 간 차이이다(가령, 최종 전압은 임계 전압의 변경일 수 있다).
일부 경우, 메모리 제어기(140)는 감지 동작 전에 메모리 셀(105)의 디지트 라인(115)의 전압을 감소시킬 수 있다. 메모리 제어기(140)는 전압을 감소시키기 위해 복수의 구성요소를 제어(가령, 활성화 및 비활성화)할 수 있다. 감소 후 디지트 라인(115) 상의 최종 전압이 읽기 동작에 관련된 구성요소의 임계 전압과 연관될 수 있다. 일부 경우, 최종 전압이 구성요소의 임계 전압일 수 있다. 또 다른 경우, 최종 전압은 구성요소의 실제 임계 전압과 상기 구성요소의 예상 임계 전압 간 차이이다(가령, 최종 전압은 임계 전압의 변경일 수 있다).
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도 2는 본 발명의 다양한 실시예에 따르는 임계 전압 변동을 위한 보상을 지원하는 예시적 회로(200)를 도시한다. 회로(200)는 메모리 셀(105-a), 워드 라인(110-a), 디지트 라인(115-a), 및 감지 구성요소(125-a)를 포함하며, 이들 각각은 도 1을 참조하여 기재된 메모리 셀(105), 워드 라인(110), 디지트 라인(115), 및 감지 구성요소(125)의 예시일 수 있다. 메모리 셀(105-a)은 논리 저장 구성요소, 가령, 제1 플레이트, 셀 플레이트(230), 및 제2 플레이트, 셀 바텀(215)을 갖는 커패시터(205)를 포함할 수 있다. 셀 플레이트(230) 및 셀 바텀(215)은 이들 사이에 위치하는 강유전성 물질을 통해 용량성 결합될 수 있다. 셀 플레이트(230) 및 셀 바텀(215)의 배향은 메모리 셀(105-a)의 동작을 변경시키지 않고 뒤집어질 수 있다(flipped). 회로(200)는 선택 구성요소(220) 및 기준 라인(225)을 더 포함한다. 셀 플레이트(230)는 플레이트 라인(210)을 통해 액세스될 수 있고 셀 바텀(215)은 디지트 라인(115-a)을 통해 액세스될 수 있다. 앞서 기재된 바와 같이, 다양한 상태가 커패시터(205)를 충전 또는 방전시킴으로써 저장될 수 있다.
커패시터(205)의 저장된 상태가 회로(200)로 표현되는 다양한 요소들을 동작시킴으로써 읽히거나 감지될 수 있다. 커패시터(205)는 디지트 라인(115-a)과 전자 통신할 수 있다. 예를 들어, 선택 구성요소(220)가 비활성화될 때 커패시터(205)는 디지트 라인(115-a)으로부터 절연될 수 있고, 선택 구성요소(220)가 활성화될 때 커패시터(205)는 디지트 라인(115-a)으로 연결될 수 있다. 선택 구성요소(220)를 활성화하는 것은 메모리 셀(105-a)을 선택하는 것으로 지칭될 수 있다. 일부 경우, 선택 구성요소(220)는 트랜지스터이고 이의 동작은 전압을 트랜지스터 게이트로 인가함으로써 제어되며, 이때 전압 크기는 트랜지스터의 임계 크기보다 크다. 워드 라인(110-a)은 선택 구성요소(220)를 활성화시킬 수 있는데, 가령, 워드 라인(110-a)에 인가되는 전압이 커패시터(205)를 디지트 라인(115-a)과 연결하는 트랜지스터 게이트에 인가된다.
또 다른 예를 들면, 선택 구성요소(220) 및 커패시터(205)의 위치가 스위칭될 수 있어서, 선택 구성요소(220)가 플레이트 라인(210)과 셀 플레이트(230) 사이에 연결되고 커패시터(205)가 디지트 라인(115-a)과 선택 구성요소(220)의 나머지 단자 사이에 연결될 수 있다. 일부 실시예에서, 선택 구성요소(220)는 커패시터(205)를 통해 디지트 라인(115-a)과 전자 통신한 채 유지할 수 있다. 이 구성은 읽기 및 쓰기 동작을 위한 또 다른 타이밍 및 바이어싱과 연관될 수 있다.
커패시터(205)의 플레이트들 간 강유전성 물질로 인해, 그리고 이하에서 더 상세히 설명될 바와 같이, 커패시터(205)는 디지트 라인(115-a)으로 연결되면 방전하지 않을 수 있다. 하나의 방식에서, 강유전성 커패시터(205)에 의해 저장되는 논리 상태를 감지하기 위해, 워드 라인(110-a)이 메모리 셀(105-a)을 선택하도록 바이어싱되고 전압이 플레이트 라인(210)에 인가될 수 있다. 일부 경우, 플레이트 라인(210) 및 워드 라인(110-a)을 바이어싱하기 전에, 디지트 라인(115-a)이 가상 접지되고 그 후 가상 접지로부터 절연되며, 이는 "부동상태"라고 지칭될 수 있다. 플레이트 라인(210)을 바이어싱함으로써 커패시터(205) 양단의 전압 차이(가령, 플레이트 라인(210) 전압에서 디지트 라인(115-a)의 전압을 뺀 값)을 도출할 수 있다. 전압 차이는 커패시터(205) 상의 저장된 전하량의 변화를 야기할 수 있는데, 이때 저장된 전하량의 변화의 크기가 커패시터(205)의 초기 상태에 따라 좌우될 수 있는데, 가령, 초기 상태가 논리 1을 저장했는지 또는 논리 0을 저장했는지에 따라 좌우될 수 있다. 이는 커패시터(205) 상에 저장된 전하량을 기초로 디지트 라인(115-a)의 전압의 변화를 야기할 수 있다. 셀 플레이트(230)로의 전압을 변화시킴에 따른 메모리 셀(105-a)의 동작은 "셀 플레이트 이동"이라고 지칭될 수 있다.
디지트 라인(115-a)의 전압의 변화가 이의 내생 커패시턴스에 따라 달라질 수 있다. 즉, 디지트 라인(115-a)을 통해 전하가 흐름에 따라, 일부 유한 전하가 디지트 라인(115-a)에 저장될 수 있고 최종 전압이 내생 커패시턴스에 따라 달라진다. 내생 커패시턴스는 디지트 라인(115-a)의 물리적 특성, 가령, 치수에 따라 달라질 수 있다. 디지트 라인(115-a)은 많은 메모리 셀(105)을 연결할 수 있고 따라서 디지트 라인(115-a)은 무시할 수 없는 커패시턴스(가령, 피코패럿(pF) 수준)를 야기하는 길이를 가질 수 있다. 그 후 디지트 라인(115-a)의 최종 전압이 감지 구성요소(125-a)에 의해 기준(가령, 기준 라인(225)의 전압)에 비교되어 메모리 셀(105-a)에 저장된 논리 상태를 결정할 수 있다. 그 밖의 다른 감지 프로세스가 사용될 수 있다.
감지 구성요소(125-a)는 신호의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이는 래칭(latching)이라고 지칭될 수 있다. 감지 구성요소(125-a)는 감지 동작 동안 디지트 라인(115-a)의 전압과 기준 전압일 수 있는 기준 라인(225)의 전압을 수신 및 비교하는 감지 증폭기를 포함할 수 있다. 본 명세서에 기재되는 기법에 따라, 디지트 라인(115-a)의 전압이 감지 동작 전에 지정 값으로 감소될 수 있다. 따라서 감지 구성요소(125-a)에 의해 수신된 신호가 메모리 셀(105-a)에 의해 저장된 전하량을 정확히 반영할 수 있다. 감지 증폭기 출력이 비교를 기초로 더 높거나(가령, 양) 또는 더 낮은(가령, 음 또는 접지) 공급 전압으로 구동될 수 있다. 예를 들어, 디지트 라인(115-a)이 기준 라인(225)보다 높은 전압을 갖는 경우, 감지 증폭기 출력이 양의 공급 전압으로 구동될 수 있다. 일부 경우, 감지 증폭기가 디지트 라인(115-a)을 공급 전압으로 더 구동시킬 수 있다. 그 후 감지 구성요소(125-a)가 감지 증폭기의 출력 및/또는 디지트 라인(115-a)의 전압을 래칭할 수 있으며, 이는 메모리 셀(105-a) 내 저장된 상태, 가령, 논리 1을 결정하는 데 사용될 수 있다. 대안으로, 디지트 라인(115-a)이 기준 라인(225)보다 낮은 전압을 갖는 경우, 감지 증폭기 출력이 음 또는 접지 전압으로 구동될 수 있다. 감지 구성요소(125-a)는 감지 증폭기 출력을 유사하게 래칭하여 메모리 셀(105-a) 내 저장된 상태, 가령, 논리 0을 결정할 수 있다. 그 후 메모리 셀(105-a)의 래칭된 논리 상태가, 예를 들어 도 1을 참조하여, 컬럼 디코더(130)를 통해 출력(135)으로서 출력될 수 있다.
메모리 셀(105-a)을 쓰기 위해, 전압이 커패시터(205) 양단에 인가될 수 있다. 다양한 방법이 사용될 수 있다. 하나의 예시에서, 선택 구성요소(220)가 워드 라인(110-a)을 통해 활성화되어 커패시터(205)를 디지트 라인(115-a)으로 전기적으로 연결할 수 있다. (플레이트 라인(210)을 통해) 셀 플레이트(230)의 전압과 (디지트 라인(115-a)을 통해) 셀 바텀(215)의 전압을 제어함으로써 전압이 커패시터(205) 양단에 인가될 수 있다. 논리 0을 쓰기 위해, 셀 플레이트(230)는 하이(high)를 취할 수 있는데, 즉, 양 전압이 플레이트 라인(210)에 인가될 수 있으며, 셀 바텀(215)은 로우(low)를 취할 수 있는데, 가령, 가상 접지하거나 음 전압을 디지트 라인(115-a)에 인가할 수 있다. 논리 1을 쓰기 위해 셀 플레이트(230)가 로우를 취하고 셀 바텀(215)이 하이를 취하는 반대 프로세스가 수행된다.
도 3은 본 발명의 다양한 실시예에 따라 동작하는 강유전성 메모리 셀에 대해 히스테리시스 곡선(300-a 및 300-b)을 갖는 비선형 전기적 속성의 예시를 도시한다. 히스테리시스 곡선(300-a 및 300-b)은 예시적 강유전성 메모리 셀 쓰기 및 읽기 프로세스를 각각 도시한다. 히스테리시스 곡선(300)은 강유전성 커패시터(가령, 도 2의 커패시터(205))에 저장된 전하량 Q를 전압 차이 V의 함수로서 도시한다.
강유전성 물질은 자생적 전기 분극을 특징으로 가지는데, 즉, 전기장이 부재할 때 0 아닌 전기 분극을 유지한다. 예시적 강유전성 물질로는, 바륨 티타네이트(BaTiO3), 납 티타네이트(PbTiO3), 납 지르코늄 티타네이트(PZT), 및 스트론튬 비스무스 탄탈레이트(SBT)가 있다. 본 명세서에 기재된 강유전성 커패시터는 이들 또는 그 밖의 다른 강유전성 물질을 포함할 수 있다. 강유전성 커패시터 내 전기적 분극이 강유전성 물질의 표면에서 순 전하를 도출하고 커패시터 단자를 통해 반대 전하를 끌어 당긴다. 따라서 전하가 강유전성 물질과 커패시터 단자의 계면에 저장된다. 전기적 분극이 외부에서 인가되는 전기장이 없을 때 비교적 긴 시간 동안, 심지어 무한히 유지될 수 있기 때문에, 전하 누설이 예를 들어 DRAM 어레이에서 사용되는 커패시터에 비교할 때 상당히 감소될 수 있다. 이는 일부 DRAM 아키텍처에 대해 앞서 기재된 리프레시 동작을 수행할 필요성을 감소시킬 수 있다.
히스테리시스 곡선(300)이 커패시터의 단일 단자 관점에서 이해될 수 있다. 예를 들어, 강유전성 물질이 음의 분극을 갖는 경우, 양 전하가 단자에 누적된다. 마찬가지로, 강유전성 물질이 양의 분극을 갖는 경우, 음의 전하가 단자에 누적된다. 덧붙여, 히스테리시스 곡선(300)이 커패시터 양단의 전압 차이를 나타내고 지향성임이 이해되어야 한다. 예를 들어, 양 전압은, 양 전압을 관심 단자(가령, 셀 플레이트(230))에 인가하고 제2 단자(가령, 셀 바텀(215))를 접지(또는 영 볼트(0V))로 유지함으로써 구현될 수 있다. 음 전압은, 관심 단자를 접지로 유지하고 양 전압을 제2 단자로 인가함으로써 적용될 수 있는데, 즉, 양 전압이 인가되어 관심 단자를 음으로 분극시킬 수 있다. 마찬가지로, 2개의 양 전압, 2개의 음 전압, 또는 양 전압과 음 전압의 임의의 조합이 적절한 커패시터 단자에 인가되어 히스테리시스 곡선(300)에서 나타난 전압 차이를 생성할 수 있다.
히스테리시스 곡선(300-a)에서 나타난 바와 같이, 강유전성 물질은 0 전압 차이를 갖는 양 또는 음의 분극을 유지하여, 2개의 가능한 충전된 상태: 충전 상태(305) 및 충전 상태(310)를 도출할 수 있다. 도 3의 예시에 따르면, 충전 상태(305)는 논리 0을 나타내고 충전 상태(310)는 논리 1을 나타낸다. 일부 예시에서, 각자의 충전 상태의 논리 값이 반전되어 메모리 셀을 동작시키기 위한 그 밖의 다른 스킴을 수용할 수 있다.
전압을 인가함으로써 강유전성 물질의 전기적 분극, 및 따라서 커패시터 단자 상의 전하량을 제어함으로써 논리 0 또는 1이 메모리 셀에 써질 수 있다. 예를 들어, 순 양 전압(315)을 커패시터 양단에 인가함으로써 충전 상태(305-a)에 도달할 때까지의 전하 누적이 도출된다. 전압(315)을 제거하면, 충전 상태(305-a)가 0 전압 전위의 충전 상태(305)에 도달할 때까지 경로(320)를 따른다. 마찬가지로,충전 상태(310)가 순 음 전압(325)을 인가함으로써 써지고, 이는 충전 상태(310-a)를 도출한다. 음 전압(325)을 제거한 후, 충전 상태(310-a)는 0 전압에서의 충전 상태(310)에 도달할 때까지 경로(330)를 따른다. 충전 상태(305-a 및 310-a)는 잔류 분극(Pr) 값, 즉, 외부 바이어스(가령, 전압)를 제거할 때 유지되는 분극(또는 전하)라고도 지칭될 수 있다. 보자 전압이 전하(또는 분극)가 0일 때의 전압이다.
강유전성 커패시터의 저장된 상태를 읽거나 감지하기 위해, 전압이 커패시터 양단에 인가될 수 있다. 이에 따라, 저장된 전하량 Q가 변하고 변화 정도가 초기 전하 상태에 따라 달라진다, 즉, 최종 저장된 전하량(Q)은 전하 상태가(305-b)가 초기에 저장되었는지 또는 (310-b)가 초기에 저장되었는지에 따라 달라진다. 예를 들어, 히스테리시스 곡선(300-b)은 2개의 가능한 저장된 전하 상태(305-b 및 310-b)를 도시한다. 전압(335)은 도 2를 참조하여 언급된 바와 같이 커패시터 양단에 인가될 수 있다. 다른 경우, 고정 전압이 셀 플레이트에 인가될 수 있으며 양 전압으로 도시되었지만 전압(335)은 음 전압일 수 있다. 전압(335)에 응답하여 전하 상태(305-b)가 경로(340)를 따를 수 있다. 마찬가지로, 전하 상태(310-b)가 초기에 저장된 경우 경로(345)를 따른다. 전하 상태(305-c) 및 전하 상태(310-c)의 최종 위치가 복수의 요인들, 가령, 특정 감지 스킴 및 회로에 따라 달라진다.
일부 경우, 최종 전하량은 메모리 셀에 연결된 디지트 라인의 내생 커패시턴스에 따라 달라질 수 있다. 예를 들어, 커패시터가 디지트 라인에 전기적으로 연결되고 전압(335)이 인가되는 경우, 디지트 라인의 전압이 이의 내생 커패시턴스로 인해 상승할 수 있다. 따라서 감지 구성요소에서 측정된 전압이 전압(335)과 동일하지 않을 수 있고 대신 디지트 라인의 전압에 따라 달라질 수 있다. 따라서 히스테리시스 곡선(300-b) 상의 최종 전하 상태(305-c 및 310-c)의 위치가 디지트 라인의 커패시턴스에 따라 달라질 수 있으며 부하-라인 분석을 통해 결정될 수 있다, 즉, 전하 상태(305-c 및 310-c)가 디지트 라인 커패시턴스에 대해 형성될 수 있다. 따라서, 커패시턴스의 전압, 즉, 전압(350) 또는 전압(355)이 상이할 수 있고 커패시터의 초기 상태에 따라 달라질 수 있다.
디지트 라인 전압을 기준 전압에 비교함으로써, 커패시턴스의 초기 상태가 결정될 수 있다. 디지트 라인 전압이 전압(335)과 커패시터 양단의 최종 전압, 즉, 전압(350) 또는 전압(355) 간 차이, 즉, (전압(335)-전압(350)) 또는 (전압(335)-전압(355))일 수 있다. 기준 전압은 그 크기가 2개의 가능한 디지트 라인 전압의 2개의 가능한 전압들 사이에 있도록 생성되어, 저장된 논리 상태를 결정할 수 있다, 즉, 디지트 라인 전압이 기준 전압보다 높은지 또는 낮은지를 결정할 수 있다. 예를 들어, 기준 전압은 2개의 양, 즉, (전압(335)-전압(350))과 (전압(335)-전압(355))의 평균일 수 있다. 감지 구성요소에 의한 비교 후, 감지된 디지트 라인 전압이 기준 전압보다 높거나 낮게 결정될 수 있으며, 강유전성 메모리 셀의 저장된 논리 값(즉, 논리 0 또는 1)이 결정될 수 있다.
일부 경우, 전압(350) 또는 전압(355)은 메모리 셀(105)에 저장된 전하를 정확히 나타내지 않을 수 있다. 예를 들어, 보상되지 않는다면, 읽기 동작에 관련된 다양한 구성요소의 임계 전압의 변동이 전압(350) 또는 전압(355)의 변동을 도출할 수 있으며, 이는 그 후 읽기 오차를 초래할 수 있다. 본 명세서에 기재된 바와 같이, 임계 전압의 변동이 디지트 라인(115)을 문제가 된 구성요소의 임계 전압과 연관된 값으로 초기화함으로써 보상될 수 있다.
앞서 언급된 바와 같이, 강유전성 커패시터를 이용하지 않는 메모리 셀을 읽는 것이 저장된 논리 상태를 열화 또는 파괴할 수 있다. 그러나 강유전성 메모리 셀은 읽기 동작 후 초기 논리 상태를 유지할 수 있다. 예를 들어, 전하 상태(305-b)가 저장된 경우, 전하 상태가 읽기 동작 동안 전하 상태(305-c)까지 경로(340)를 따를 수 있고, 전압(335)을 제거한 후, 전하 상태가 반대 방향으로 경로(340)를 따름으로써 초기 전하 상태(305-b)로 복귀할 수 있다.
도 4는 본 발명의 다양한 실시예에 따르는 임계 전압 변동을 위한 보상을 지원하는 예시적 회로(400)를 도시한다. 회로(400)는 강유전성 커패시터(205-b) 및 선택 구성요소(220-a)를 포함하는 메모리 셀(105-b)을 포함한다. 메모리 셀(105-b)은 플레이트 라인(210-b)을 이용해 액세스될 수 있고 선택 구성요소(220-a)는 워드 라인(110-b)을 이용해 제어(가령, 활성화 또는 비활성화)될 수 있다. 활성화될 때, 선택 구성요소(220-a)는 셀 바텀(215-a)과 디지트 라인(115-b) 사이에 전도성 경로를 제공할 수 있다. 반대로, 비활성화될 때, 선택 구성요소(220-a)는 셀 바텀(215-a)을 디지트 라인(115-b)으로부터 절연시킬 수 있다. 회로(400)에 도시된 예시에 따르면, 디지트 라인(115-b)는 내생 디지트 라인 커패시터(405-a)를 포함하고 스위치(440-a)(본 명세서에서 풀 다운 디바이스라고도 지칭됨)를 통해 가상 접지(410)로 연결될 수 있다. 회로(400)는 또한 감지 커패시터(420), 기준 커패시터(425), 전원(들)(430), 전원(들)(435), 스위치(440-b) 및 스위칭 구성요소(445-a)를 포함한다. 스위칭 구성요소(445-a)는 자신의 상태에 따라, 전도성 경로를 제공할 수 있거나, 디지트 라인(115-b)과 노드(450)(및 그 후 감지 커패시터(420)) 사이에서 절연될 수 있다. 일부 경우, 스위치(440-a) 및/또는 스위치(440-b)는 읽기 동작 전에, 디지트 라인(115-b)의 전압을 스위칭 구성요소(445-a)의 임계 전압과 연관된 값으로 감소시킬 수 있다.
기준 구성요소(455)는 기준 신호를 생성하도록 구성될 수 있으며 일부 경우 기준 셀로 동작하는 하나 이상의 강유전성 메모리 셀(105)을 동작시키기 위한 회로를 포함할 수 있다. 일부 예를 들면, 기준 구성요소(455)는 메모리 셀(105-c), 워드 라인(110-c), 및 기준 디지트 라인(115-c)을 포함하며, 이들은 각각 도 1 및 2를 참조하여 기재된 메모리 셀(105), 워드 라인(110), 및 디지트 라인(115)의 예시일 수 있다. 기준 구성요소(455)는 또한 커패시터(205-b) 및 플레이트 라인(210-b)을 더 포함할 수 있으며, 이들은 각각 도 2를 참조하여 기재된 커패시터(205) 및 플레이트 라인(210)의 예시일 수 있다. 덧붙여, 도 4의 예시에 따르면, 기준 디지트 라인(115-c)는 내생 디지트 라인 커패시턴스(405-b)를 포함한다. 기준 구성요소(455)는 스위치(440-c), 스위치(440-d), 및 스위칭 구성요소(445-b)를 더 포함할 수 있다.
디지트 라인(115-b) 및 기준 디지트 라인(115-c)은 각각 내생 디지트 라인 커패시턴스(405-a 및 405-b)에 의해 나타내어지는 내생 커패시턴스를 가질 수 있다. 도 4의 예시에서, 내생 디지트 라인 커패시턴스(405-a 및 405-b)는 전기 디바이스가 아닐 수 있는데, 가령, 2-단자 커패시터가 아닐 수 있다. 대신, 내생 디지트 라인 커패시턴스(405-a 및 405-b)는 디지트 라인(115-b) 및 기준 디지트 라인(115-c)의 물리적 특성, 가령, 치수에 따라 달라질 수 있다.
가상 접지(410)는 가상 접지를 디지트 라인(115-b)에 제공할 수 있다. 가상 접지(410)는 스위치(440)를 통해 디지트 라인(115-b)으로부터 분리될 수 있다. 일부 예시에서, 스위치(440)는 트랜지스터이다. 스위칭 구성요소(445-a)는 감지 커패시터(420) 및 디지트 라인(115-b)와 직렬로 연결된 트랜지스터일 수 있다. 일부 경우, 트랜지스터는 p-형 FET를 포함한다. 감지 커패시터(420)와 기준 커패시터(425)는 메모리 셀(105-b)이 감지될 때 (가령, 각각 커패시터(205-a) 및 커패시터(205-b)로부터 전송된) 전하를 저장하도록 구성된 커패시터일 수 있다. 일부 경우, 감지 커패시터(420)와 기준 커패시터(425)는 동일한 커패시턴스를 가질 수 있는데, 가령, 감지 커패시터(420)와 기준 커패시터(425)가 패럿으로 측정된 동일한 값 또는 정격을 가질 수 있다. 기준 커패시터(425)는 기준 구성요소(455)와 전자 통신할 수 있다. 일부 경우, 기준 구성요소(455)에 의해 생성된 전하가 기준 커패시터(425) 상에 저장될 수 있다.
감지 구성요소(125-b)는 메모리 셀(105-b)의 저장된 상태를 결정할 수 있다. 감지 구성요소(125-b)는 감지 증폭기이거나 이를 포함할 수 있다. 일부 예시에서, 감지 구성요소(125-b)는 전압원(430) 또는 전압원(435), 또는 둘 모두에 의해 동작된다. 감지 구성요소(125-b)는 감지 커패시터(420)를 더 포함할 수 있다. 도시된 바와 같이, 강유전성 메모리 셀(105-b)은 디지트 라인(115-b)과 전자 통신한다. 또한 디지트 라인(115-b)과 전자 통신하는 스위칭 구성요소(445-a)는 (가령, 스위치(440-b)를 활성화함으로써) 디지트 라인(115-b)를 가상으로 접지하도록 활성화될 수 있다. 일부 예를 들면, 스위칭 구성요소(445-a)는 p-형 FET이다.
강유전성 메모리 셀(105-b)은 논리 값(가령, 논리 "1" 또는 논리 "0")을 저장할 수 있고 읽기 동작에 대해 식별될 수 있다. 예를 들어, 강유전성 메모리 셀(105-b)은 선택 구성요소(220-a)를 이용해 선택될 수 있다. 일부 경우, 선택 구성요소(220-a)는 트랜지스터(가령, FET)이고 이는 워드 라인(110-b)을 이용해 트랜지스터의 게이트로 전압을 인가함으로써 활성화될 수 있다. 통상의 읽기 동작에서, 디지트 라인(115-b)의 전압이 강유전성 메모리 셀(105-b)을 감지하기 전에 가상 접지로 감소될 수 있다. 예를 들어, 스위치(440-a)를 활성화함으로써 디지트 라인(115-b)의 전압이 0V로 감소될 수 있다. 그 후, 전압이 플레이트 라인(210-a)에 인가(그리고 선택 구성요소(220-a)가 활성화)되어 디지트 라인(115-b)이 강유전성 메모리 셀(105-b)에 의해 저장된 논리 상태를 나타내는 값으로 충전될 수 있다. 그러나 일부 경우, 스위치(440-a)가 비활성화된 후 스위칭 구성요소(445-a)의 임계 전압의 변동이 디지트 라인(115-b)이 0V로 유지되지 못하게 할 수 있다.
예를 들어, 스위칭 구성요소(445-a)의 실제 임계 전압이 스위칭 구성요소(445-a)의 예상 임계 전압(가령, 스위칭 구성요소(445-a)의 게이트에 인가되는 전압)과 상이한 경우, 디지트 라인(115-b) 상의 전압이 스위치(440-a)의 해제 후 0V로부터 끌어올려져서, 디지트 라인(115-b) 상의 순전하(양 또는 음)를 도출할 수 있다. 디지트 라인(115-b) 상의 최종 전압이 스위칭 구성요소(445-a)의 실제 임계 전압과 예상 임계 전압 간 차이의 함수일 수 있으며 읽기 동작 동안 강유전성 메모리 셀(105-a)로부터 방전되는 신호에 노이즈를 추가할 수 있다. 즉, 스위칭 구성요소(445-a)의 실제 임계 전압이 예상 임계 전압으로부터 변할 때, 감지 구성요소(125-a)에 의해 감지되는 전하가 디지트 라인(115-b) 상으로 실제 전달되는 전하보다 작거나 높을 수 있으며, 이는 읽기 오류를 초래할 수 있다.
본 명세서에 기재되는 기법에 따라, 읽기 동작 전에, 가장 접지와 다르게, 스위칭 구성요소(445)의 비이상적인 임계 전압에 의해 도입되는 디지트 라인(115-b) 상의 전압의 변동이, 디지트 라인(115-b)의 전압을 0 아닌 값으로 감소시킴으로써 보상될 수 있다. 예를 들어, 디지트 라인(115-b) 상의 전압이 스위칭 구성요소(445-a)의 실제 임계 전압과 이상적인 임계 전압 간 차이(가령, 변동 전압)에 대응하는 값으로 감소될 수 있다. 따라서 읽기 동작이 시작할 때 디지트 라인(115-b)은 이미 변동 전압이며, 이는 읽기 동작 동안 전송된 전하가 메모리 셀(105-b)에 저장된 전하를 정확히 나타낸다. 즉, 0V와 다르게 변동 전압에서 디지트 라인(115-b)을 시작하는 것은, 스위칭 구성요소(445-a)의 실제 임계 전압과 예상 임계 전압이 상이하고 회로(400)가 평형 상태에 도달하려 시도할 때 자연스럽게 발생하는 전하의 불필요한 전송을 제거한다.
일부 경우, 스위치(440-a)를 활성화함으로써 디지트 라인(115-b) 상의 전압이 변동 전압으로 감소될 수 있다. 스위치(440-a)는, 이 경우 가상 접지인, 디지트 라인(115-b)과 전압원 사이에 연결될 수 있다. 일부 예시에서, 스위치(440-a)는 스위칭 구성요소(445)의 임계 전압과 연관된 시간 주기 동안 활성화될 수 있다. 예를 들어, 스위치(440)는 디지트 라인(115) 상의 전압이 스위칭 구성요소(445-a)의 임계 전압의 변동인 크기를 가질 때까지 활성화될 수 있다. 이러한 경우, 임계 전압의 변동이 알려질 수 있다. 일부 경우, 디지트 라인(115-b)의 전압을 감소시키기 전에 메모리 셀(105-b)은 디지트 라인(115-b)으로부터 절연될 수 있다. 예를 들어, 스위치(440-a)를 활성화하기 전에 선택 구성요소(220-a)가 비활성화될 수 있다.
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또 다른 예를 들면, 스위치(440-a) 대신 스위칭 구성요소(445-a)를 활성화함으로써 디지트 라인(115-b) 상의 전압이 감소될 수 있다. 예를 들어, 스위칭 구성요소(445-a)와 디지트 라인(115-b) 상의 전압보다 낮은 전위인 전압원 간 전도성 경로를 확립함으로써 전압이 감소될 수 있다. 예를 들어, 스위칭 구성요소(445-a)의 임계 전압과 연관된(가령, 임계 전압과 유사하지만 이보다 큰) 시간 주기 동안 전압원 VNEG(460)에 의해 디지트 라인(115-b) 상의 전압이 풀 다운되도록 스위칭 구성요소(445-a) 및 스위치(440-b)가 활성화될 수 있다. 즉, 디지트 라인(115-b) 상의 전압이 스위칭 구성요소(445-a)의 임계 전압 변동보다 약간 위일 때까지 전압원 VNEG(460)은 디지트 라인(115-b)을 풀 다운하도록 사용될 수 있다. 그 후, 스위칭 구성요소(445-a)가 임계 전압 변동 값으로 디지트 라인(115-b)의 전압을 완전히 풀 다운하는 것을 완료하도록 스위치(440-b)는 비활성화될 수 있다. 따라서 스위칭 구성요소(445-a)는, 변동 값이 알려지지 않을 때조차, 디지트 라인 전압을 변동 값으로 감소시키도록 사용될 수 있다.
일부 예에서, 스위칭 구성요소(445-a)와 스위치(440-a)를 활성화함으로써 디지트 라인(115-b) 상의 전압이 감소될 수 있다. 즉, 스위치(440-a)는 디지트 라인 전압을 부분적으로 (가령, 변동 전압 값을 초과하는 것으로 알려진 값까지) 풀 다운하도록 사용될 수 있고 스위칭 구성요소(445-a)가 디지트 라인 전압을 나머지 풀 다운하도록 사용될 수 있다. 예를 들어, 스위칭 구성요소(445-a)의 임계 전압의 변동이 ΔVt인 경우, 디지트 라인(115-b) 상의 전압이 ΔVt보다 높은 임계값까지 풀 다운(pull down)되도록(가령, ΔVt + nV) 스위치(440-a)가 활성화될 수 있다. 그 후, 디지트 라인(115-) 상의 전압이 (ΔVt + nV)에서 ΔVt로 감소되도록 스위칭 구성요소(445-a)가 활성화될 수 있다. 스위치(440-a) 및 스위칭 구성요소(445-a)의 조합을 이용함으로써, 스위칭 구성요소(445-a)를 홀로 이용하는 것에 비교할 때, 디지트 라인(115) 전압이 변동 값으로 감소될 때까지 걸리는 시간이 감소될 수 있다. 일부 경우, 스위칭 구성요소(445-a)는 스위치(440-b)와 함께 활성화된다.
어느 전압 감소 기법이 사용되는지에 무관하게, 감지 동작 전에 디지트 라인(115-b) 상의 전압이 스위칭 구성요소(445-a)의 임계 전압의 변동일 수 있다. 디지트 라인(115-b)에 의한 감지 동작을 이미 변동 전압에서 시작함으로써, 일부를 이용해 디지트 라인(115-b)을 충전하는 것이 아니라, 커패시터(205-a)에 저장된 전체 전하가 감지 커패시터(420)로 전달될 수 있다. 감지 동작 동안, 감지 커패시터(420)의 전압이 기준 전압에 비교될 수 있다. 일부 경우, 감지 커패시터(420)의 전압을 기준 전압에 비교하는 것은 감지 커패시터(420)와 전자 통신하는 감지 구성요소(125-b)를 활성화하는 것을 포함한다. 일부 경우, 감지 구성요소(125-b)는 감지 증폭기이거나 이를 포함한다. 기준 전압은 감지 구성요소(125-b)와 전자 통신할 수 있는 기준 커패시터(425) 충전으로부터 도출할 수 있다. 감지 구성요소(125-b)는 감지 커패시터(420)의 전압을 기준 커패시터(425)의 전압에 비교할 수 있다. 일부 경우, 기준 구성요소(455)는 활성 메모리 셀(105-b)과 연관된 구성요소와 유사한 방식으로 동작할 수 있다. 예를 들어, 감지 동작 전에, 디지트 라인(115-c) 상의 전압이 스위칭 구성요소(445-b)와 연관된 변동 전압 값으로 감소될 수 있다.
어느 전압 감소 기법이 사용되는지에 무관하게, 감지 동작 전에 디지트 라인(115-b) 상의 전압이 스위칭 구성요소(445-a)의 임계 전압의 변동일 수 있다. 디지트 라인(115-b)에 의한 감지 동작을 이미 변동 전압에서 시작함으로써, 일부를 이용해 디지트 라인(115-b)을 충전하는 것이 아니라, 커패시터(205-a)에 저장된 전체 전하가 감지 커패시터(420)로 전달될 수 있다. 감지 동작 동안, 감지 커패시터(420)의 전압이 기준 전압에 비교될 수 있다. 일부 경우, 감지 커패시터(420)의 전압을 기준 전압에 비교하는 것은 감지 커패시터(420)와 전자 통신하는 감지 구성요소(125-b)를 활성화하는 것을 포함한다. 일부 경우, 감지 구성요소(125-b)는 감지 증폭기이거나 이를 포함한다. 기준 전압은 감지 구성요소(125-b)와 전자 통신할 수 있는 기준 커패시터(425) 충전으로부터 도출할 수 있다. 감지 구성요소(125-b)는 감지 커패시터(420)의 전압을 기준 커패시터(425)의 전압에 비교할 수 있다. 일부 경우, 기준 구성요소(455)는 활성 메모리 셀(105-b)과 연관된 구성요소와 유사한 방식으로 동작할 수 있다. 예를 들어, 감지 동작 전에, 디지트 라인(115-c) 상의 전압이 스위칭 구성요소(445-b)와 연관된 변동 전압 값으로 감소될 수 있다.
도 5은 본 발명의 다양한 실시예에 따르는 임계 전압 변동을 위한 보상을 지원하는 메모리 어레이(500)의 예시를 도시한다. 메모리 어레이(500)는 전자 메모리 장치로서도 지칭될 수 있다. 메모리 어레이(500)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀(505)을 포함한다. 각각의 메모리 셀(505)은 논리 0 및 논리 1로 지정된 두 개의 상태를 저장하도록 프로그램될 수 있다. 일부 경우, 메모리 셀(505)은 셋 이상의 논리 상태를 저장하도록 구성된다. 메모리 셀(505)은 프로그램 가능한 상태를 나타내는 전하를 저장할 수 있는데, 가령, 충전 및 비충전 커패시터가 각각 두 개의 논리 상태를 나타낼 수 있다. DRAM 아키텍처가 이러한 설계를 흔히 사용할 수 있고, 채용된 커패시터가 선형 또는 상유전(para-electric) 분극 속성을 갖는 유전체 물질을 절연체로서 포함할 수 있다. 이와 반대로, 앞서 기재된 바와 같이, 강유전성 메모리 셀이 절연 물질로서 강유전체를 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 상이한 전하 레벨이 상이한 논리 상태를 나타낼 수 있다. 강유전성 물질은 비-선형 분극 속성을 가지며, 강유전성 메모리 셀(505)의 일부 세부사항 및 이점이 이하에서 언급된다.
메모리 어레이(500)는 2D 메모리 어레이가 상하로 형성된 3차원(3D) 메모리 어레이일 수 있다. 이는 2D 어레이와 비교할 때 단일 다이 또는 기판 상에 형성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이는 다시 제조 비용을 감소시키거나 메모리 어레이의 성능을 증가시키거나 둘 모두일 수 있다. 도 5에 도시된 예시에 따르면, 메모리 어레이(500)는 메모리 셀(505)의 2개의 레벨을 포함하며 따라서 3D 메모리 어레이로 간주될 수 있지만, 레벨의 수는 2로 한정되지 않는다. 메모리 셀(505)이 각각의 레벨에 걸쳐 서로 적절하게 정렬되어 메모리 셀 스택(545)을 형성할 수 있도록 각각의 레벨이 정렬 또는 위치할 수 있다. 3D 메모리 어레이에 대한 임계 변동이 2D 메모리 어레이와 유사한 방식으로 보상될 수 있다.
메모리 셀(505)의 각각의 로우(row)가 워드 라인(510)에 연결되고 메모리 셀(505)의 각각의 컬럼(column)이 디지트 라인(515)에 연결된다. 워드 라인(510) 및 디지트 라인(515)은 또한 액세스 라인이라고도 알려질 수 있다. 일부 경우, 워드 라인(510)은 제1 액세스 라인으로 지칭될 수 있으며 디지트 라인(515)이 제2 액세스 라인으로 지칭될 수 있다. 워드 라인 및 디지트 라인, 또는 이의 유사어의 지칭은 이해 또는 동작의 결핍 없이 상호 교환 가능하다. 워드 라인(510) 및 디지트 라인(515)은 실질적으로 서로에 수직이어서 어레이를 만들 수 있다.
도 5에 도시된 바와 같이, 메모리 셀 스택(545) 내 2개의 메모리 셀(505)이 공통 전도성 라인, 가령, 디지트 라인(515)을 공유할 수 있다. 즉, 디지트 라인(515)은 상부 메모리 셀(505)의 바텀 전극 및 하부 메모리 셀(505)의 상부 전극과 전자 통신할 수 있다. 그 밖의 다른 구성이 가능할 수 있는데, 가령, 제3 층이 하부 층과 워드 라인(510)을 공유할 수 있다. 일반적으로, 하나의 메모리 셀(505)은 2개의 전도성 라인, 또는 액세스 라인, 가령, 워드 라인(510)과 디지트 라인(515)의 교차점에 위치할 수 있다. 이 교차점은 메모리 셀(505)의 주소로 지칭될 수 있다. 타깃 메모리 셀(505)은 여기된 워드 라인(510)과 디지트 라인(515)의 교차점에 위치하는 메모리 셀(505)일 수 있는데, 즉, 워드 라인(510)과 디지트 라인(515)은 이들의 교차점의 메모리 셀(505)을 읽거나 쓰도록 여기될 수 있다. 동일한 워드 라인(510) 또는 디지트 라인(515)과 전자 통신하는(가령, 연결된) 그 밖의 다른 메모리 셀(505)은 타깃이 아닌 메모리 셀(505)로 지칭될 수 있다.
앞서 언급된 바와 같이, 전극은 메모리 셀(505)과 워드 라인(510) 또는 디지트 라인(515)에 연결될 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있으며, 일부 경우 메모리 셀(505)로의 전기적 접촉으로서 채용될 수 있다. 전극은 메모리 어레이(500)의 요소들 또는 구성요소들 간 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
워드 라인(510) 및 디지트 라인(515)을 활성화 또는 선택함으로써, 가령, 전압 또는 전류를 각자의 라인에 인가함으로써, 동작, 가령, 읽기 및 쓰기가 메모리 셀(505) 상에서 수행될 수 있다. 워드 라인(510) 및 디지트 라인(515)은 전도성 물질, 가령, 금속(가령, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti) 등), 금속 합금, 탄소, 전도성-도핑된 반도체, 또는 그 밖의 다른 전도성 물질, 합금, 또는 화합물로 만들어질 수 있다. 메모리 셀(505) 액세스가 로우 디코더(520) 및 컬럼 디코더(530)를 통해 제어될 수 있다. 일부 예시에서, 로우 디코더(520)는 메모리 제어기(540)로부터 로우 주소를 수신하고 수신된 로우 주소를 기초로 적절한 워드 라인(510)을 활성화할 수 있다. 마찬가지로, 컬럼 디코더(530)는 메모리 제어기(540)로부터 컬럼 주소를 수신하고 적절한 디지트 라인(515)을 활성화한다. 따라서 워드 라인(510) 및 디지트 라인(515)을 활성화함으로써, 메모리 셀(505)이 액세스될 수 있다. 본 명세서에 기재된 바와 같이, 읽기 동작 전에 워드 라인(510) 상의 전압이 0 아닌 임계 전압으로 감소될 수 있다.
읽기 동작 동안, 메모리 셀(505)은 감지 구성요소(525)에 의해 읽히거나 감지되어, 메모리 셀(505)의 저장된 상태를 결정할 수 있다. 예를 들어, 메모리 셀(505)을 액세스한 후, 메모리 셀(505)의 강유전성 커패시터가 이의 대응하는 디지트 라인(515)으로 방전할 수 있다. 강유전성 커패시터를 방전하는 것은 강유전성 커패시터로 전압을 바이어싱 또는 인가하는 것으로부터 도출될 수 있다. 방전하는 것은 감지 구성요소(525)가 메모리 셀(505)의 저장된 상태를 결정하기 위해 기준 전압(도시되지 않음)에 비교할 수 있는 디지트 라인(515)의 전압의 변경을 야기할 수 있다. 예를 들어, 디지트 라인(515)이 기준 전압보다 높은 전압을 갖는 경우, 감지 구성요소(525)는 메모리 셀(505) 내 저장된 상태가 논리 1이었다고 결정할 수 있고 그 반대의 경우도 가능할 수 있다.
본 명세서에 기재된 기법에 따라, 메모리 셀(505)은 읽기 동작에 관련된 구성요소의 임계 전압과 연관된 전압 값을 갖는 디지트 라인(515) 상으로 방전될 수 있다. 감지 구성요소(525)는 일부 경우 래칭될 수 있는, 신호의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 일부 경우, 감지 구성요소(525)는 적분기, 또는 전류 싱크(current sink)이다. 감지 구성요소(525)에서 검출된 메모리 셀(505)의 논리 상태가 컬럼 디코더(530)를 통해 입/출력(535)으로서 출력될 수 있다. 일부 경우, 감지 구성요소(525)는 컬럼 디코더(530) 또는 로우 디코더(520)의 일부일 수 있다. 또는, 감지 구성요소(525)는 컬럼 디코더(530) 또는 로우 디코더(520)에 연결되거나 이와 전자 통신할 수 있다.
마찬가지로 관련 워드 라인(510) 및 디지트 라인(515)을 활성화함으로써, 메모리 셀(505)은 설정 또는 써질 수 있다, 즉, 논리 값이 메모리 셀(505)에 저장될 수 있다. 컬럼 디코더(530) 또는 로우 디코더(520)가 메모리 셀(505)에 써질 데이터, 가령, 입/출력(535)을 수락할 수 있다. 강유전성 멤리 셀(505)은 강유전성 커패시터 양단에 전압을 인가함으로써 써질 수 있다.
메모리 제어기(540)는 다양한 구성요소, 가령, 로우 디코더(520), 컬럼 디코더(530), 및 감지 구성요소(525)를 통해 메모리 셀(505)의 동작(읽기, 쓰기, 다시 쓰기, 리프레시, 방전 등)을 제어할 수 있다. 일부 경우, 로우 디코더(520), 컬럼 디코더(530), 및 감지 구성요소(525) 중 하나 이상이 메모리 제어기(540)와 함께 위치할 수 있다. 메모리 제어기(540)는 로우 및 컬럼 주소 신호를 생성하여 원하는 워드 라인(510) 및 디지트 라인(515)을 활성화할 수 있다. 메모리 제어기(540)는 또한 메모리 어레이(500)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 이는 하나 이상의 메모리 셀(505)을 액세스한 후 방전 전압을 워드 라인(510) 또는 디지트 라인(515)으로 인가할 수 있다. 일반적으로, 본 명세서에서 언급되는 인가되는 전압 또는 전류의 진폭, 형태, 또는 지속시간이 조절 또는 변경될 수 있고 메모리 어레이(500)를 동작시키기 위한 다양한 동작에 대해 상이할 수 있다. 덧붙여, 메모리 어레이(500) 내 하나, 복수의, 또는 모든 메모리 셀(505)이 동시에 액세스될 수 있는데, 예를 들어, 메모리 어레이(500)의 복수의 또는 모든 셀이 모든 메모리 셀(505) 또는 메모리 셀(505)의 그룹이 단일 논리 상태로 설정되는 재설정(reset) 동작 동안 동시에 액세스될 수 있다.
도 6은 본 발명의 다양한 실시예에 따르는, 비휘발성 메모리 셀의 읽기 및 쓰기와 임계 전압 변동의 보상을 지원하는 예시적 메모리 어레이(600) 및 예시적 전압 플롯(601)을 도시한다. 메모리 어레이(600)는 도 5를 참조하여 메모리 어레이(600)의 예시일 수 있다. 메모리 어레이(600)는 도 5를 참조하여 기재된 바와 같이, 메모리 셀(505), 워드 라인(510), 및 디지트 라인(515)의 예시일 수 있는 메모리 셀(505-a), 메모리 셀(505-b), 워드 라인(510-a), 및 디지트 라인(515-a)을 포함한다. 메모리 셀(105-a)은 전극(605), 전극(605-a), 및 강유전성 물질일 수 있는 메모리 요소(620)를 포함한다. 메모리 셀(505-b)은 전극(605-b)을 포함한다. 메모리 셀(505-a)의 전극(605-a) 및 메모리 셀(505-b)의 전극(605-b)은 중앙 전극(605-a 및 605-b)으로 지칭될 수 있다. 메모리 어레이(600)는 바텀 전극(610) 및 선택 구성요소(615)를 더 포함한다. 일부 경우, 복수의 메모리 어레이(600)를 위아래로 적층함으로써 3D 메모리 어레이는 형성될 수 있다. 2개의 적층된 어레이가, 일부 예시에서, 각각의 레벨이 도 5를 참조하여 기재된 바와 같이 워드 라인(510) 또는 디지트 라인(515)을 공유할 수 있도록 공통 전도성 라인을 가질 수 있다. 메모리 셀(505-a)은 타깃 메모리 셀일 수 있다.
메모리 어레이(600)는 교차점 아키텍처(cross-point architecture)로 지칭될 수 있다. 이는 또한 필라 구조(pillar structure)로 지칭될 수도 있다. 예를 들어, 도 6에 도시된 바와 같이, 필라(pillar)는 제1 전도성 라인(워드 라인(510-a)) 및 제2 전도성 라인(디지트 라인(515-a))과 접촉할 수 있으며, 필라는 제1 전극(바텀 전극(610)), 선택 구성요소(615), 및 강유전성 메모리 셀(505-a)을 포함하며, 여기서, 강유전성 메모리 셀(505-a)은 제2 전극(전극(605-a)), 메모리 요소(620), 및 제3 전극(전극(605))을 포함한다. 일부 경우, 전극(605-a)은 중앙 전극으로 지칭될 수 있다.
교차점 아키텍처가 그 밖의 다른 메모리 아키텍처와 비교해서 낮은 제조 비용을 갖는 비교적 고밀도 데이터 저장소를 제공할 수 있다. 예를 들어, 교차점 아키텍처는 그 밖의 다른 아키텍처에 비교해서 감소된 면적을 갖는, 따라서 증가된 메모리 셀 밀도를 갖는 메모리 셀을 가질 수 있다. 예를 들어, 아키텍처는 6F2 메모리 셀 면적을 갖는 그 밖의 다른 아키텍처, 가령, 3-단자 선택을 갖는 아키텍처에 비교해서 4F2 메모리 셀 면적을 가질 수 있으며, 여기서 F는 가장 작은 특징부 크기이다. 예를 들어, DRAM은 3-단자 디바이스인 트랜지스터를 각각의 메모리 셀에 대한 선택 구성요소로서 사용할 수 있고 필라 아키텍처에 비교하여 더 넓은 메모리 셀 면적을 가질 수 있다.
전압 플롯(601)이 인가된 전압을 타깃 메모리 셀(505)의 액세스 동작 동안의 시간의 함수로서 도시한다. 메모리 셀, 가령, 메모리 셀(505-a)을 액세스하기 전에, 워드 라인(510-a) 및 디지트 라인(515-a) 모두 중개 전압(intermediary voltage)(640), 즉, 메모리 셀(505-a)의 방전을 방지하는 전압으로 유지될 수 있다. 예를 들어, 워드 라인(510-a)과 디지트 라인(515-a) 모두 가상 접지와 동등한 중개 전압(640)으로 유지될 수 있다. 메모리 셀(505-a)을 액세스하기 위해, 워드 라인(510-a)과 디지트 라인(515-a) 모두 전압을 인가받음으로써 여기될 수 있다. 즉, 디지트 라인 액세스 전압(625)이 워드 라인 액세스 전압(630)과 동시에 인가될 수 있다. 일부 경우, 워드 라인(510-a)과 디지트 라인(515-a)에 인가된 전압이 반대 극성을 갖고 더해질(additive) 수 있으며, 타깃 메모리 셀 (505-a)에 인가되는 최종 전압이 셀 액세스 저압(635)이다. 즉, 전압 플롯(601)에서, 디지트 라인 액세스 전압(625)은 양 극성을 갖고 워드 라인 액세스 전압(630)은 음 극성을 가지며, 메모리 셀(505-a)에 걸친 순 합계가 셀 액세스 전압(635)이다. 그 밖의 다른 예시에서, 셀 액세스 전압(635)은 디지트 라인 액세스 전압(625) 및 워드 라인 액세스 전압(630) 중 단 하나만 양으로 바이어싱 또는 음으로 바이어싱함으로써 획득될 수 있다. 워드 라인(510-a)과 디지트 라인(515-a)에 인가되는 워드 라인 액세스 전압(630) 및 디지트 라인 액세스 전압(625)의 레벨이, 각각, 교차점 어레이에 대한 억제 조건을 충족할 수 있으며 따라서 억제 레벨이라고 지칭될 수 있다.
전압 플롯(601)이 인가된 전압을 타깃 메모리 셀(505)의 액세스 동작 동안의 시간의 함수로서 도시한다. 메모리 셀, 가령, 메모리 셀(505-a)을 액세스하기 전에, 워드 라인(510-a) 및 디지트 라인(515-a) 모두 중개 전압(intermediary voltage)(640), 즉, 메모리 셀(505-a)의 방전을 방지하는 전압으로 유지될 수 있다. 예를 들어, 워드 라인(510-a)과 디지트 라인(515-a) 모두 가상 접지와 동등한 중개 전압(640)으로 유지될 수 있다. 메모리 셀(505-a)을 액세스하기 위해, 워드 라인(510-a)과 디지트 라인(515-a) 모두 전압을 인가받음으로써 여기될 수 있다. 즉, 디지트 라인 액세스 전압(625)이 워드 라인 액세스 전압(630)과 동시에 인가될 수 있다. 일부 경우, 워드 라인(510-a)과 디지트 라인(515-a)에 인가된 전압이 반대 극성을 갖고 더해질(additive) 수 있으며, 타깃 메모리 셀 (505-a)에 인가되는 최종 전압이 셀 액세스 저압(635)이다. 즉, 전압 플롯(601)에서, 디지트 라인 액세스 전압(625)은 양 극성을 갖고 워드 라인 액세스 전압(630)은 음 극성을 가지며, 메모리 셀(505-a)에 걸친 순 합계가 셀 액세스 전압(635)이다. 그 밖의 다른 예시에서, 셀 액세스 전압(635)은 디지트 라인 액세스 전압(625) 및 워드 라인 액세스 전압(630) 중 단 하나만 양으로 바이어싱 또는 음으로 바이어싱함으로써 획득될 수 있다. 워드 라인(510-a)과 디지트 라인(515-a)에 인가되는 워드 라인 액세스 전압(630) 및 디지트 라인 액세스 전압(625)의 레벨이, 각각, 교차점 어레이에 대한 억제 조건을 충족할 수 있으며 따라서 억제 레벨이라고 지칭될 수 있다.
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선택 구성요소(615)는, 일부 경우, 메모리 셀(505)과 전도성 라인 사이에, 가령, 메모리 셀(105-a)과 워드 라인(110-a) 또는 디지트 라인(115-a) 중 적어도 하나 사이에 직렬로 연결될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 선택 구성요소(615)는 전극(605-a)과 바텀 전극(610) 사이에 위치할 수 있으며, 따라서 선택 구성요소(615)는 메모리 셀(505-a)과 워드 라인(510-a) 사이에 직렬로 위치한다. 그 밖의 다른 구성이 가능하다. 예를 들어, 선택 구성요소가 메모리 셀(505-a)과 디지트 라인(515-a) 사이에 직렬로 위치할 수 있다. 선택 구성요소는 특정 메모리 셀(505-a)을 선택하는 것을 보조하거나 선택된 메모리 셀(505-a)에 인접한 선택되지 않은 메모리 셀(505-a)을 표류 전류가 통과하여 흐르는 것을 막는 데 도움이 될 수 있다. 이는 또한 타깃 아닌 메모리 셀, 가령, 메모리 셀(505-b) 양단의 바이어스를 감소시킬 수 있다. 예를 들어, 선택 구성요소(615)는, 임계 전압이 충족되거나 초과될 때 전류가 선택 구성요소(615)를 통과하여 흐르도록 하는 임계 전압을 가질 수 있다.
선택 구성요소(615)는 전기적으로 비-선형 구성요소(가령, 비-저항 구성요소(non-ohmic component)), 가령, 금속-절연체-금속(MIM) 정션, 오보닉 임계 스위치(OTS), 또는 금속-반도체-금속(MSM) 스위치, 그 밖의 다른 유형의 2-단자 선택 디바이스, 가령, 다이오드일 수 있다. 일부 경우, 선택 구성요소(615)는 칼코게나이드 막, 예를 들어, 셀레늄(Se), 비소(As), 및 게르마늄(Ge)의 합금이다. 선택 구성요소(615)는 중앙 전극(605-a)에 의해 메모리 요소(620)로부터 분리될 수 있다. 따라서, 중앙 전극(605-a)은 전기적으로 부동상태일 수 있다, 즉, 이는 전기 접지 또는 전기적으로 접지될 수 있는 구성요소에 직접 연결되지 않을 수 있기 때문에 전하가 누적될 수 있다.
메모리 어레이(600)는 물질 형성 및 제거의 다양한 조합에 의해 만들어질 수 있다. 예를 들어, 워드 라인(510-a), 바텀 전극(610), 선택 구성요소(615), 전극(605-a), 메모리 요소(620), 및 전극(605)에 대응하는 물질의 층이 적층될 수 있다. 물질이 선택적으로 제거되어 그 후 원하는 특징부, 가령, 도 6에 도시된 필라 구조물을 생성할 수 있다. 예를 들어, 특징부가 포토레지스트를 패터닝하기 위한 포토리소그래피를 이용해 형성되고, 그 후 물질이 에칭 같은 기법에 의해 제거될 수 있다. 그 후 예를 들어 물질의 층을 증착하고 선택적으로 에칭하여 도 6에 도시된 라인 구조물을 형성함으로써 디지트 라인(515-a)이 형성될 수 있다. 일부 경우, 전기적 절연 영역 또는 층이 형성 또는 증착될 수 있다. 전기 절연 영역은 옥사이드 또는 니트라이드 물질, 가령, 실리콘 옥사이드, 실리콘 니트라이드, 또는 그 밖의 다른 전기적 절연 물질을 포함할 수 있다.
다양한 기법이 메모리 어레이(600)의 물질 또는 구성요소를 형성하는 데 사용될 수 있다. 이들은, 예를 들면, 화학 기상 증착(CVD), 금속-유지 화학 기상 증착(MOCVD), 물리 기상 증착(PVD), 스퍼터 증착, 원자층 증착(ALD), 또는 분자 빔 에피택시(MBE), 그 밖의 다른 박막 성장 기법을 포함할 수 있다. 물질은 예를 들어, 화학 에칭("습식 에칭"이라고도 지칭됨), 플라스마 에칭("건식 에칭"이라고도 지칭됨) 또는 화학-기계 평탄화를 포함할 수 있는 복수의 기법을 이용해 제거될 수 있다.
도 7은 임계 전압 변동의 보상을 지원하는 회로(700)의 예시를 도시한다. 회로(700)는 도 5를 참조하여 기재된 3D 메모리 어레이의 일부일 수 있다. 회로(700)는 메모리 셀(505-b), 부하 커패시터(710), 및 적분기(715)를 포함할 수 있다. 일부 경우, 적분기(715)는 스위칭 구성요소로 지칭될 수 있다. 메모리 셀(505-b)은 선택 구성요소(705) 및 커패시터(725)(가령, 강유전성 커패시터)를 포함할 수 있다. 선택 구성요소(705)는 도시된 바와 같은 2 단자 디바이스 또는 3단자 디바이스일 수 있다. 회로(700)은 2개의 액세스 라인, 즉, 워드 라인(510)의 예시일 수 있는 제1 액세스 라인(720-a) 및 디지트 라인(515)의 예시일 수 있는 제2 액세스 라인(720-b)을 통해 액세스될 수 있다.
제1 액세스 라인(720-a)은 메모리 셀(505-b)과 적분기(715) 사이에 전도성 경로를 제공할 수 있다(가령, 메모리 셀(505-b)은 제1 액세스 라인(720-a)을 통해 적분기(715)와 전자 통신할 수 있다). 제1 액세스 라인(720-a)은 또한 메모리 셀(505-b), 부하 커패시터(710), 및 적분기(715) 사이에 전도성 경로를 또한 제공할 수 있다. 제2 액세스 라인(720-b)을 통해 메모리 셀(505-b)에 전압이 인가될 수 있다(가령, 제2 액세스 라인(720-b)이 메모리 셀(505-b)과 전압원 사이에 전도성 경로를 제공할 수 있다). 일부 경우, 회로(700)는 풀 다운 디바이스(735)를 포함한다. 풀 다운 디바이스(735)는 제1 액세스 라인(720-a) 상의 전압을 감소시킬 수 있는 구성요소 또는 조합 구성요소일 수 있다(가령, 풀 다운 디바이스(735)는 전압원에 연결된 스위치일 수 있다). 풀 다운 디바이스(735)는 전도성 라인(730)을 통해 제1 액세스 라인과 전자 통신할 수 있고, 활성화될 때 제1 액세스 라인(720-a) 상의 전압을 감소시킬 수 있다.
메모리 셀(505-b)은 도 7을 참조하여 기재된 바와 같이 논리 상태로 써질 수 있다. 논리 상태를 읽기 위해, 전압이 (가령, 제2 액세스 라인(720-b)을 통해) 메모리 셀(505-b) 양단에 인가되어, 커패시터(725)로부터의 전하가 (가령, 제1 액세스 라인(720-a)을 통해) 부하 커패시터(710)로 전송될 수 있다. 하나의 예시를 들면, 메모리 셀(505-b) 양단에 전압을 인가하는 것은 선택 구성요소(705)를 활성화하여, 메모리 셀(505-a)과 커패시터(725) 사이에 전도성 경로를 확립하는 것을 포함할 수 있다. 커패시터(725)가 충전될 때, 제1 액세스 라인(720-a) 상의 전압이 증가할 수 있다. 제1 액세스 라인(720-a)의 전압이 특정 값(본 명세서에서 트리거 값이라고 지칭)에 도달하고 선택 구성요소(705)가 활성화되면, 적분기(715)는 전류를 풀(pull)하기 시작할 수 있다. 예를 들어, 적분기(715)가 특정 전하량에 대응하는 이산 시간에 대해 전류를 풀할 수 있다. 이상적인 시나리오에서, 읽기 동작 전에 제1 액세스 라인(720-a)이 0V로 사전-충전 또는 초기화되고, 활성화되면 적분기(715)는 제1 액세스 라인(720-a)이 완전히 방전될 때까지 전류를 계속 싱크한다. 따라서 커패시터(725)에 저장된 전체 전하가 제1 액세스 라인(720-a)에 전송되고 이 전하의 양이 적분기(715)가 전하를 풀한 횟수를 카운팅함으로써 결정될 수 있다.
적분기(715)가 풀한 전하량이 기준 전하량에 비교될 수 있고, 이의 결과가 어느 논리 상태가 커패시터(725)에 저장되었는지를 결정할 수 있다. 일부 경우, 전하는 비교를 위해 또 다른 형태(가령, 전압)으로 변환될 수 있다. 일부 예시에서, 적분기(715)가 활성화 상태인(가령, 전류를 풀하는) 시간 주기가 결정될 수 있다. 예를 들어, 적분기(715)가 활성화된 시간이, 적분기(715)가 전류를 풀한 횟수에 각각의 전류 풀이 취해진 시간을 곱함으로써 결정될 수 있다. 이러한 경우, 메모리 셀(505-b)의 저장된 상태가 적분기(715)가 활성화된 시간 주기를 기초로 결정될 수 있다. 일부 경우, 제1 액세스 라인(720-a)이 임계값(가령, 트리거 값 미만의 값)에 도달했다는 결정 후 적분기(715)는 비활성화될 수 있다.
적분기(715)는 연관된 임계 전압을 가질 수 있는데, 이 임계 전압 미만에서 적분기(715)가 비활성화된다. 앞서 기재된 바와 같이, 제1 액세스 라인(720-a)이 감지 동작 전에 0V로 사전-충전된 경우, 커패시터(725)에 저장된 분극 전하 중 일부가 소실되어 제1 액세스 라인(720-a)을 임계값으로 충전(charge up)할 수 있다(가령, 적분기(715)를 활성화할 수 있다). 즉, 제1 액세스 라인(720-a)이 임계 전압 미만으로 강하하면 적분기(715)가 전하를 싱크하는 것을 중단하기 때문에(가령, 제1 액세스 라인(720-a) 상에 남아 있는 전압이 적분기(715)를 트리거 하기에 충분하지 않을 수 있다), 적분기(715)에 의해 풀되는 것과 달리 제1 액세스 라인(720-a)을 0V에서 임계 전압까지 충전한 커패시터(725)로부터의 신호가 제1 액세스 라인(720-a) 상에 유지될 수 있다. 따라서, 궁극적으로 감지되는 신호는 커패시터(725)에 본래 저장된 신호의 일부분일 수 있다. 상이한 적분기에 대한 임계 전압이 달라질 수 있기 때문에, 제1 액세스 라인(720-a) 상에 남아 있는 전압이 또한 달라질 수 있다. 제1 액세스 라인(720-a) 상의 전압의 변동이 읽힌 신호에 노이즈를 야기할 수 있으며, 이는 차례로 감소된 읽기 정확도를 초래할 수 있다.
본 명세서에 기재된 기법에 따르면, 제1 액세스 라인(720-a) 상의 전압이 0V보다 큰 임계값(가령, 적분기(715)의 임계 전압)으로 감소될 수 있다. 감지 동작이 시작될 때, 제1 액세스 라인(720-a) 상의 초기 전압이 이미 적분기(715)의 임계 전압이도록 전압이 감소될 수 있다. 이러한 방식으로, 적분기(715)를 활성화시키기 위해 제1 액세스 라인을 충전하기 위해 커패시터(725)로부터 어떠한 전하도 소실되지 않는다. 대신, 커패시터(725)에 의해 방전되는 모든 신호가 적분기(715)에 의해 풀되는 전류에 의해 풀된다. 따라서 적분기(715)에 의해 포착되는 신호가 커패시터(725)에 의해 본래 저장된 신호를 나타낸다.
제1 액세스 라인(720-a)과 더 낮은 전압 전위인 전압원 간 전도성 경로를 확립함으로써, 제1 액세스 라인(720-a) 상의 전압이 감소될 수 있다. 예를 들어, 풀 다운 디바이스(735) 또는 적분기(715) 또는 둘 모두를 이용(가령, 활성화)함으로써 제1 액세스 라인(720-a) 상의 전압이 적분기(715)의 임계 전압으로 감소될 수 있다. 일부 경우(가령, 적분기(715)의 임계 전압이 알려질 때), 풀 다운 디바이스(735)가 제1 액세스 라인(720-a) 상의 전압이 임계 전압으로 감소될 때까지 활성화될 수 있다. 대안으로, 적분기(715)는 제1 액세스 라인(720-a) 상의 전압을 임계 전압으로 감소시키는 데 사용될 수 있다. 또 다른 예를 들면, 풀 다운 디바이스(735)와 적분기(715)의 조합이 제1 액세스 라인(720-a) 상의 전압을 감소시키는 데 사용된다. 예를 들어, 풀 다운 디바이스(735)가 제1 액세스 라인(720-a) 상의 전압을 임계 전압보다 xV위인 값으로 감소시킬 수 있고, 그 후 적분기(715)는 전압을 임계 전압으로 감소시키는 것을 완료할 수 있다.
도 8은 본 발명의 다양한 실시예에 따르는 임계 전압 변동의 보상을 지원하는 타이밍도(800)의 예시를 도시한다. 타이밍 도(800)는 축(805) 상에 나타난 전압 및 축(810) 상에 나타난 시간을 포함하고, 타이밍 도(800)는 회로(700)의 예시적 감지 동작을 도시한다. 회로(700)의 다양한 구성요소에 인가된 전압이 타이밍 도(800) 상의 시간의 함수로서 나타난다. 예를 들어, 타이밍 도(800)는 제1 액세스 라인 전압(815), 제2 액세스 라인 전압(820), 선택 구성요소 전압(825), 및 커패시터 전압(830)을 포함한다. 제1 액세스 라인 전압(815-a)는 논리 0에 대응하는 제1 액세스 라인(720-a) 상의 전압을 나타내고 제1 액세스 라인 전압(815-b)은 논리 1에 대응하는 제1 액세스 라인(720-a) 상의 전압을 나타낸다. 제2 액세스 라인 전압(820)은 제2 액세스 라인(720-b) 상의 전압을 나타낼 수 있다. 제1 액세스 라인 전압(855)은 적분기(715)에 의해 보여지는 제1 액세스 라인(720-a) 상의 전압에서 적분기(715)의 임계 전압을 뺀 값을 나타낼 수 있다. 선택 구성요소 전압(825)은 메모리 셀(505-b)의 내부 노드에서의 전압(가령, 메모리 셀(505)의 중앙 전극에서의 전압)을 나타낼 수 있고 커패시터 전압(830)은 커패시터(725) 양단의 전압을 나타낼 수 있다.
(835)에서, 제1 액세스 라인 전압(815)은 지정 값으로 감소될 수 있다. 지정 값은 적분기(715)의 임계 전압이거나 상기 임계 전압에서 임계 크기만큼 위일 수 있다. 일부 경우, 제1 액세스 라인 전압(815)은 적분기(715)만 이용해 감소될 수 있다. 이러한 경우, 적분기(715)는 액세스 라인 전압(815)을 임계 전압으로 완전히 감소시킬 수 있다. 또 다른 경우, 제1 액세스 라인 전압(815)은 적분기(715)와 풀 다운 디바이스(735)의 조합을 이용해 감소될 수 있다. 예를 들어, 풀 다운 디바이스(735)가 제1 액세스 라인 전압(815)을 적분기 임계 전압보다 임계 크기만큼 위인 레벨로 감소시킬 수 있다. 그 후, 적분기(715)가 제1 액세스 라인 전압(815)을 적분기(715)의 임계 전압까지 감소시킬 수 있다. 또 다른 경우, 풀 다운 디바이스(735)만 사용되어 제1 액세스 라인 전압(815)을 감소시킬 수 있다. 이러한 경우, 풀 다운 디바이스(735)는 제1 액세스 라인 전압(815)이 적분기 임계 전압의 값일 때까지 활성화될 수 있다.
어느 구성요소 조합이 사용되어 제1 액세스 라인 전압(815)을 감소시키는지에 무관하게, (840)에서, 회로(700)는 제1 액세스 라인 전압(815)이 정적 또는 평형 상태로 안착되도록 제어될 수 있다(가령, 제1 액세스 라인(720-a)이 임의의 전압원으로부터 절연될 수 있다). (845)와 (850) 사이에, 제2 액세스 라인 전압(820)이 메모리 셀(505-b)이 켜질 때까지(가령, 메모리 셀(505-b)이 제1 액세스 라인720-a) 상으로 방전하기 시작할 때까지 증가될 수 있다. (850) 후, 제1 액세스 라인 전압(855)은, 커패시터(725)로부터의 전하가 제1 액세스 라인(720-a)으로 전송되고 적분기(715)에 의해 제거됨에 따른(가령, 양자화된 시간 계단으로) 톱니 패턴을 보일 수 있다. 제1 액세스 라인 전압(855)이 적분기(715)의 임계값 미만으로 강하할 때까지 적분기(715)는 제1 액세스 라인(720-a)(가령, 부하 커패시터(710))으로부터 전하를 계속 풀할 수 있다. 적분기(715)가 활성화된(가령, 전하를 풀 또는 싱크하는) 횟수가 사용되어 메모리 셀(505-b)에 의해 저장된 논리 상태를 결정할 수 있다.
도 9는 본 발명의 다양한 실시예에 따르는 선택 구성요소의 임계 전압의 변동의 보상을 지원하는 디바이스(905)의 블록도(900)를 도시한다. 디바이스(905)는 전자 메모리 장치라고 지칭될 수 있으며 도 1을 참조하여 기재된 바와 같이 메모리 어레이(100)의 구성요소의 하나의 예시일 수 있다.
디바이스(905)는 하나 이상의 메모리 셀(910), 메모리 제어기(915), 기준 구성요소(930), 감지 구성요소(935), 및 래치(945)를 포함할 수 있다. 디바이스(905)는 복수의 액세스 라인(920)을 더 포함할 수 있다. 예를 들어, 메모리 셀(910)이 3D 메모리 어레이의 일부인 경우, 디바이스(905)는 디지트 라인(515)의 예시일 수 있는 액세스 라인(920-a) 및 워드 라인(510)의 예시일 수 있는 액세스 라인(920-c)을 포함할 수 있다. 메모리 셀(910)이 2D 메모리 어레이의 일부인 경우, 디바이스(905)는 워드 라인(110)의 예시일 수 있는 액세스 라인(920-a), 플레이트 라인(210)의 예시일 수 있는 액세스 라인(920-b), 및 디지트 라인(115)의 예시일 수 있는 액세스 라인(920-c)을 포함할 수 있다. 디바이스(905)의 구성요소는 서로 전자 통신할 수 있고 본 명세서에 기재된 기능 중 하나 이상을 수행할 수 있다. 일부 경우, 메모리 제어기(915)가 바이어싱 구성요소(950) 및 타이밍 구성요소(955)를 포함할 수 있다. 메모리 제어기(915)는 도 10 및 11을 참조하여 기재된 메모리 제어기(1015) 및 메모리 제어기(1115)의 양태의 예시일 수 있다.
메모리 제어기(915)는 액세스 라인(920-a), 액세스 라인(920-c), 및 감지 구성요소(935)와 전자 통신할 수 있다. 일부 경우, 메모리 제어기(915)는 또한 액세스 라인(920-b)과 전자 통신한다. 디바이스(905)는 기준 구성요소(930) 및 래치(945)를 더 포함할 수 있다. 디바이스(905)의 구성요소는 서로 전자 통신할 수 있고 도 1 내지 8을 참조하여 기재된 기능의 실시예를 수행할 수 있다. 일부 경우, 기준 구성요소(930), 감지 구성요소(935), 및 래치(945)가 메모리 제어기(915)의 구성요소일 수 있다.
일부 예시에서, 액세스 라인(920-c)은 감지 구성요소(935) 및 강유전성 메모리 셀(910)의 하나 이상의 강유전성 커패시터(들)와 전자 통신한다. 강유전성 메모리 셀(910)은 논리 상태(가령, 제1 또는 제2 논리 상태)로 써질 수 있다. 액세스 라인(920-a)은 메모리 제어기(915) 및 강유전성 메모리 셀(910)의 선택 구성요소와 전자 통신할 수 있다. 감지 구성요소(935)는 메모리 제어기(915), 액세스 라인(920-c), 래치(945), 및 기준 라인(960)과 전자 통신할 수 있다. 기준 구성요소(930)는 메모리 제어기(915) 및 기준 라인(960)과 전자 통신할 수 있다. 감지 제어 라인(965)은 감지 구성요소(935) 및 메모리 제어기(915)와 전자 통신할 수 있다. 이들 구성요소는 또한 앞서 나열되지 않은 구성요소에 추가로, 그 밖의 다른 구성요소, 연결 또는 버스를 통해, 디바이스(905) 내부와 외부 모두의 그 밖의 다른 구성요소와 전자 통신할 수 있다.
메모리 제어기(915)는 이들 다양한 노드에 전압을 인가함으로써 하나 이상의 액세스 라인(920)을 활성화하도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소(950)는 앞서 기재된 바와 같이 메모리 셀(910)을 읽거나 쓰기 위해 메모리 셀(910)을 동작시키기 위한 전압을 인가하도록 구성될 수 있다. 일부 경우, 메모리 제어기(915)는 도 1 및 5를 참조하여 기재된 바와 같이 로우 디코더, 컬럼 디코더, 또는 둘 모두를 포함할 수 있다. 이로 인해, 메모리 제어기(915)가 하나 이상의 메모리 셀(910)을 액세스할 수 있다. 바이어싱 구성요소(950)는 또한 기준 구성요소(930)에 전압을 제공 또는 인가하여 감지 구성요소(935)를 위한 기준 신호를 생성할 수 있다. 덧붙여, 바이어싱 구성요소(950)는 감지 구성요소(935)의 동작을 위한 전압을 제공 또는 인가할 수 있다.
일부 경우, 메모리 제어기(915)는 타이밍 구성요소(955)를 이용해 자신의 동작을 수행할 수 있다. 예를 들어, 타이밍 구성요소(955)는 다양한 액세스 라인 선택 또는 바이어싱의 타이밍, 가령, 메모리 기능, 가령, 본 명세서에 기재된 읽기 및 쓰기를 수행하기 위한 스위칭 및 전압 인가를 위한 타이밍을 제어할 수 있다. 일부 경우, 타이밍 구성요소(955)는 바이어싱 구성요소(950)의 동작을 제어할 수 있다.
기준 구성요소(930)는 감지 구성요소(935)를 위한 기준 신호를 생성하기 위한 다양한 구성요소를 포함할 수 있다. 기준 구성요소(930)는 기준 신호를 생성하도록 구성된 회로를 포함할 수 있다. 일부 경우, 기준 구성요소(930)는 강유전성 메모리 셀을 이용해 구현될 수 있다. 감지 구성요소(935)는 메모리 셀(910)로부터의 (액세스 라인(920-c)을 통한) 신호를 기준 구성요소(930)로부터의 기준 신호에 비교할 수 있다. 일부 경우, 감지 구성요소(935)는 적분기, 가령, 도 7을 참조하여 기재된 것이다. 논리 상태를 결정하면, 감지 구성요소(935)가 출력을 래치(945)에 저장할 수 있으며, 여기서 디바이스(905)를 포함하는 전자 디바이스의 동작에 따라 사용될 수 있다. 감지 구성요소(935)는 래치 및 강유전성 메모리 셀과 전자 통신하는 감지 증폭기를 포함할 수 있다.
메모리 제어기(915)는, 디바이스(905)의 그 밖의 다른 구성요소와 조합하여, 읽기 동작을 위한 메모리 셀(910)의 강유전성 메모리 셀을 식별할 수 있다. 메모리 셀은 액세스 라인(920-c)을 통해 스위칭 구성요소와 전자 통신할 수 있고, 메모리 셀은 액세스 라인(920-a)을 통해 전압원과 전자 통신할 수 있다. 예를 들어, 메모리 셀이 2D 메모리 어레이의 일부이고 액세스 라인(920-c)이 디지트 라인(115)의 예시일 때, 액세스 라인(920-c)은 메모리 셀과 스위칭 구성요소(445-c), 가령, 도 4를 참조하여 기재된 것 사이에 전도성 경로를 제공할 수 있다. 이러한 경우, 액세스 라인(920-a)은 워드 라인(110)의 예시일 수 있고 메모리 셀이 전압원과 전자 통신할 수 있도록 하는 전도성 경로를 제공할 수 있다. 메모리 셀이 2D 메모리 어레이의 일부이고 액세스 라인(920-c)이 워드 라인(510)(또는 제1 액세스 라인(720-a)의 예시일 때, 액세스 라인(920-c)은 메모리 셀과 적분기(715), 가령, 도 7을 참조하여 기재된 것 사이에 전도성 경로를 제공할 수 있다. 이러한 경우, 액세스 라인(920-a)은 디지트 라인(515)(또는 제2 액세스 라인(720-b)의 예시일 수 있으며 메모리 셀이 전압원과 전자 통신할 수 있도록 하는 전도성 경로를 제공할 수 있다.
메모리 셀의 식별 후, 메모리 제어기(915)는 액세스 라인(920-c)의 전압을 스위칭 구성요소의 임계값을 기초로 하는 값까지로 감소시킬 수 있다. 전압 감소는 메모리 셀의 식별을 기초로 이뤄질 수 있다. 일부 경우, 메모리 제어기(915)는 전압원으로 연결될 수 있는 스위칭 구성요소(가령, 스위칭 구성요소(445-a) 또는 적분기(715))를 활성화할 수 있다. 이러한 경우, 전압 감소는 스위칭 구성요소를 활성화하는 것을 기초로 할 수 있다. 일부 예시에서, 메모리 제어기(915)는 추가 스위칭 구성요소(가령, 스위칭(440-a) 또는 풀 다운 디바이스(735))를 활성화한다. 이러한 경우, 전압 감소는 추가 스위칭 구성요소를 활성화하는 것을 기초로 할 수 있다. 일부 경우, 메모리 제어기(915)는 스위칭 구성요소를 활성화하기 전에 액세스 라인(920-c) 상의 전압을 임계값으로 감소시키기 위한 추가 스위칭 구성요소를 활성화하여, 전압을 임계값에서 값으로 감소시킬 수 있다. 액세스 라인(920-c)의 전압을 감소시킨 후, 메모리 제어기(915)는 메모리 셀의 읽기 동작을 트리거할 수 있다. 일부 경우, 메모리 제어기(915)는 저압을 액세스 라인(920-a)에 인가하여 메모리 셀의 선택 구성요소(가령, 선택 구성요소(220-a) 또는 선택 구성요소(705))를 활성화할 수 있다. 이러한 경우, 전압을 액세스 라인(920-a)에 인가하기 전에 메모리 제어기(915)는 스위칭 구성요소(가령, 스위칭 구성요소(445-a))를 활성화하기 위한 전압을 인가할 수 있다.
일부 예시에서, 디바이스(905)는 읽기 동작을 위한 강유전성 메모리 셀을 식별하기 위한 수단을 포함할 수 있다. 디바이스(905)는 제1 액세스 라인(720-a)의 전압을 스위칭 구성요소(445-a)의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 포함할 수 있으며, 여기서 제1 액세스 라인(720-a)의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소된다. 일부 예시에서, 디바이스(905)는 제1 액세스 라인(720-a)의 전압을 감소시킨 후 강유전성 메모리 셀의 읽기 동작을 트리거하기 위한 수단을 포함할 수 있다. 일부 경우, 디바이스(905)는 스위칭 구성요소(445-a)를 활성화하기 위한 수단 - 스위칭 구성요소(445-a)는 전압원에 연결됨 - 과, 제1 액세스 라인(720-a)의 전압을 스위칭 구성요소(445-a)를 적어도 부분적으로 활성화하는 것을 기초로 하는 값으로 감소시키기 위한 수단을 포함할 수 있다. 디바이스(905)는 추가 스위칭 구성요소를 활성화하기 위한 수단(가령, 스위치(440-a) 또는 풀 다운 디바이스(735))를 포함할 수 있으며, 여기서 추가 스위칭 구성요소가 전압원에 연결된다. 일부 경우, 디바이스(905)는 제1 액세스 라인(720-a)의 전압을 추가 스위칭 구성요소를 활성화시키는 것을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 포함할 수 있다.
디바이스(905)는 추가 스위칭 구성요소를 활성화하기 위한 수단을 포함할 수 있다. 일부 예시에서, 디바이스(905)는 제1 액세스 라인(720-a)의 전압을 추가 스위칭 구성요소를 활성화시키는 것을 적어도 부분적으로 기초로 하는 값보다 큰 임계값으로 감소시키기 위한 수단을 포함할 수 있다. 또 다른 예시에서, 디바이스(905)는 추가 스위칭 구성요소를 활성화한 후 스위칭 구성요소(445-a)를 활성화하기 위한 수단을 포함할 수 있다. 디바이스(905)는 제1 액세스 라인(720-a)의 전압을 임계값에서 구성요소(445-a)를 활성화하는 것을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 포함할 수 있다. 일부 경우, 디바이스(905)는 강유전성 메모리 셀의 선택 구성요소를 활성화하기 위한 전압을 제2 액세스 라인(720-b)으로 인가하기 위한 수단을 포함할 수 있다. 일부 예시에서, 디바이스(905)는 전압을 제2 액세스 라인(720-b)으로 인가한 후 스위칭 구성요소(445-a)를 활성화하기 위한 전압을 인가하기 위한 수단을 포함할 수 있다.
도 10은 본 발명의 다양한 실시예에 따르는 임계 전압 변동의 보상을 지원하는 메모리 제어기(1015)의 블록도(1000)를 도시한다. 메모리 제어기(1015)는 도 9를 참조하여 기재된 메모리 제어기(915) 및 도 11을 참조하여 기재된 메모리 제어기(1115)의 형태의 예시일 수 있다. 메모리 제어기(1015)는 메모리 셀 식별기(1020), 전압 조정기(1025), 활성화 구성요소(1030), 감지 동작 구성요소(1035), 전도성 경로 구성요소(1045), 및 셀 절연 구성요소(1050)를 포함할 수 있다. 이들 모듈 각각은 서로 (가령, 하나 이상의 버스를 통해) 직접 또는 간접적으로 통신할 수 있다. 일부 경우, 이들 모듈 중 하나 이상은 도 9를 참조하여 기재된 바이어싱 구성요소(950) 또는 타이밍 구성요소(955)의 일부이다. 메모리 제어기(1015)의 다양한 구성요소는 일부 예시에서 소프트웨어 또는 펌웨어일 수 있다.
메모리 제어기(1015)의 구성요소가 2D 및 3D 메모리 어레이에 대해 기재된 기법의 구현을 촉진시킬 수 있다. 2D 메모리 어레이의 경우, 메모리 셀 식별기(1020)가 읽기 동작을 위한 강유전성 메모리 셀을 식별할 수 있고, 이때 강유전성 메모리 셀의 액세스 라인(가령, 디지트 라인)이 스위칭 구성요소(가령, 스위칭 구성요소(445-a))를 통해 감지 구성요소(가령, 감지 구성요소(125-b))와 전자 통신한다.
전압 조정기(1025)에 의해 액세스 라인의 전압이 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소될 수 있다. 예를 들어, 전압 조정기(1025)는 다양한 구성요소, 가령, 신호 생성기 및 스위치를 트리거하여 본 명세서에 기재된 방식으로 제어 전압을 인가함으로써 감소를 야기할 수 있다. 액세스 라인의 전압이 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소될 수 있다. 일부 경우, 강유전성 메모리 셀은 (가령, 셀 절연 구성요소(1050)를 통해) 액세스 라인의 전압을 감소시키기 전에 액세스 라인으로부터 절연될 수 있다. 강유전성 메모리 셀을 절연하는 것은 강유전성 메모리 셀의 선택 구성요소(가령, 선택 구성요소(220-a))를 비활성화하는 것을 포함할 수 있다.
활성화 구성요소(1030)는 (가령, 하나 이상의 신호 생성기 및 보조 스위치를 활성화함으로써) 액세스 라인의 전압이 값에 도달할 후 스위칭 구성요소를 활성화할 수 있다. 활성화 구성요소(1030)는 메모리 제어기(1015)의 그 밖의 다른 구성요소, 가령, 전도성 경로 구성요소(1045) 및 전압 조정기(1025)와 함께 액세스 라인 상의 전압을 감소시키도록 동작할 수 있다. 예를 들어, 일부 경우, 액세스 라인의 전압을 감소시키는 것은 지정 시간 동안 액세스 라인과 전압원(가령, 접지) 사이에 연결된 추가 스위칭 구성요소(가령, 스위치(440-a))를 활성화시키는 것을 포함한다.
또 다른 경우, 액세스 라인의 전압을 감소시키는 것은 (가령, 전도성 경로 구성요소(1045)를 통해) 스위칭 구성요소와 전압원 사이에 전도성 경로를 확립하는 것과 전도성 경로가 확립되어 있는 시간 주기 동안 스위칭 구성요소를 활성화시키는 것을 포함할 수 있다. 일부 경우, 액세스 라인 상의 전압을 감소시키는 것은 액세스 라인 및 제1 전압원에 연결된 추가 스위칭 구성요소를 활성화하는 것 및 스위칭 구성요소와 제2 전압원 사이에 전도성 경로가 확립되어 있는 동안 스위칭 구성요소를 활성화시키는 것을 포함한다.
감지 동작 구성요소(1035)는, 감지 구성요소와 협력하여, 스위칭 구성요소가 활성화된 후 강유전성 메모리 셀의 감지 구성요소에 읽기 동작의 수행을 촉진시킬 수 있다.
3D 메모리 어레이의 경우, 메모리 셀 식별기(1020)가 읽기 동작을 위한 강유전성 메모리 셀을 식별할 수 있고, 여기서 강유전성 메모리 셀의 선택 구성요소가 제1 액세스 라인(가령, 워드 라인)을 통해 적분기와 전자 통신한다.
전압 조정기(1025)는 제1 액세스 라인의 전압을 적분기의 임계 전압을 기초로 하는 값으로 감소시킬 수 있다. 제1 액세스 라인의 전압이 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 기초로 하여 감소될 수 있다. 일부 경우, 전압 조정기(1025)는 메모리 제어기(1015)의 그 밖의 다른 구성요소, 가령, 전도성 경로 구성요소(1045)와 조합하여, 제1 액세스 라인의 전압을 감소시키도록 동작할 수 있다. 예를 들어, 제1 액세스 라인의 전압을 감소시키는 것은 예를 들어 스위칭 구성요소를 동작시키거나 여기에 전압을 인가함으로써 스위칭 구성요소(가령, 풀 다운 디바이스(735))의 활성화를 통해 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립시키는 것을 포함할 수 있다. 또 다른 경우, 제1 액세스 라인의 전압을 감소시키는 것은 스위칭 구성요소를 동작시킴으로써 적분기의 활성화를 통해 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하는 것을 포함할 수 있다. 또 다른 예시에서, 제1 액세스 라인의 전압을 감소시키는 것은 스위칭 구성요소의 활성화를 통해 제1 액세스 라인과 제1 전압원 사이에 전도성 경로를 확립하는 것과 적분기의 활성화를 통해 제1 액세스 라인과 제2 전압원 사이에 전도성 경로를 확립하는 것을 포함할 수 있다.
활성화 구성요소(1030)는 제1 액세스 라인이 값에 도달한 후 강유전성 메모리 셀의 제2 액세스 라인(가령, 디지트 라인)으로 전압을 인가할 수 있다. 예를 들어, 활성화 구성요소(1030)는 스위칭 구성요소를 동작시킬 수 있으며, 이로 인해 전압이 선택 구성요소에 인가될 수 있다. 전압의 인가가 선택 구성요소를 활성화할 수 있다. 일부 경우, 선택 구성요소를 활성화함으로써 강유전성 메모리 셀과 감지 커패시터(가령, 부하 커패시터(710)) 사이에 전도성 경로가 확립된다. 일부 경우, 전압을 제2 액세스 라인으로 인가함으로써 전하가 강유전성 메모리 셀로부터 감지 커패시터로 전송된다. 활성화 구성요소(1030)는 또한 선택 구성요소가 활성화된 후 읽기 동작을 위해 적분기를 활성화할 수 있다. 일부 예시에서, 적분기의 활성화가 감지 커패시터로부터 전류를 전송한다. 일부 경우, 활성화 구성요소(1030)는 제1 액세스 라인이 임계값에 도달했음을 결정하고 상기 결정을 적어도 부분적으로 기초로 하여 적분기를 비활성화할 수 있다. 활성화 구성요소(1030)는, 일부 경우, 적분기가 활성인 시간 주기를 결정하고 시간 주기의 값을 적어도 부분적으로 기초로 하여 강유전성 메모리 셀의 저장된 상태를 결정할 수 있다.
일부 경우, 메모리 셀 식별기(1020)는 읽기 동작 동안 강유전성 메모리 셀을 식별할 수 있고, 여기서 강유전성 메모리 셀은 제1 액세스 라인(가령, 2D경우의 디지트 라인(115) 또는 3D 경우 워드 라인(510))을 통해 스위칭 구성요소(가령, 2D 경우 스위칭 구성요소(445-a) 또는 3D 경우 적분기(715))와 전자 통신한다. 전압 조정기(1025)에 의해 제1 액세스 라인의 전압이 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소될 수 있다. 제1 액세스 라인의 전압이 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소될 수 있다.
활성화 구성요소(1030)는 제1 액세스 라인이 값에 도달한 후 제2 액세스 라인(가령, 2D 경우 워드 라인(110) 및 3D 경우 디지트 라인(515))으로 전압을 인가할 수 있다. 일부 경우, 활성화 구성요소(1030)는 메모리 제어기(1015)의 그 밖의 다른 구성요소, 가령, 전압 조정기(1025) 또는 전도성 경로 구성요소(1045)와 조합하여, 제1 액세스 라인의 전압을 감소시키도록 동작할 수 있다. 예를 들어, 제1 액세스 라인의 전압을 감소시키는 것은 제1 액세스 라인과 전압원(가령, 접지, 또는 음의 전압원,가령, VNEG) 사이에 전도성 경로를 확립하는 것을 포함할 수 있다. 전도성 경로를 확립하는 것은제1 액세스 라인 및 전압원과 연결된 추가 스위칭 구성요소(가령, 2D 경우의 스위치(440-a) 또는 3D 경우의 풀 다운 디바이스(735))를 활성화하는 것을 포함할 수 있다. 또 다른 경우,전도성 경로를 확립하는 것은 제1 액세스 라인 및 전압원과 연결된 스위칭 구성요소(가령, 2D 경우 스위칭 구성요소(445-a) 또는 3D 경우 적분기(715))를 활성화하는 것을 포함한다.
감지 동작 구성요소(1035)는, 제2 액세스 라인에 전압이 인가된 후 강유전성 메모리 셀의 읽기 동작의 수행을 촉진시킬 수 있다. 일부 경우, 읽기 동작을 수행하는 것은 강유전성 메모리 셀에 전압을 인가하여 강유전성 메모리 셀로부터 감지 회로(가령, 감지 구성요소(125-b))와 전자 통신하는 감지 커패시터(가령, 2D 경우 감지 커패시터(420) 또는 3D 경우 부하 커패시터(710))로 전하를 전송하는 것을 포함한다.
도 11은 본 발명의 다양한 실시예에 따르는 임계 전압 변동의 보상을 지원하는 디바이스(1105)를 갖는 시스템(1100)의 블록도를 도시한다. 디바이스(1105)는 도 9를 참조하여, 앞서 기재된 바와 같은 디바이스(905)의 구성요소를 포함할 수 있다. 디바이스(1105)는 양방향 음성 및 데이터 통신을 위한 구성요소, 가령, 송신 및 수신 통신을 위한 구성요소, 가령, 메모리 제어기(1115), 메모리 셀(1120), 기본 입/출력 시스템(BIOS) 구성요소(1125), 프로세서(1130), I/O 제어기(1135), 및 주변 구성요소(1140)를 포함할 수 있다. 이들 구성요소는 하나 이상의 버스(가령, 버스(1110))를 통해 전자 통신할 수 있다.
메모리 셀(1120)은 본 명세서에 기재된 정보(즉, 논리 상태의 형태의 정보)를 저장할 수 있다. BIOS 구성요소(1125)는 다양한 하드웨어 구성요소를 초기화 및 실행시키는 펌웨어로서 동작하는 BIOS를 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(1125)는 프로세서와 그 밖의 다른 다양한 구성요소, 가령, 주변 구성요소, 입/출력 제어 구성요소 등 간 데이터 흐름을 관리할 수 있다. BIOS 구성요소(1125)는 리드 온리 메모리(ROM), 플래시 메모리, 또는 그 밖의 다른 임의의 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(1130)는 지능형 하드웨어 디바이스(가령, 범용 프로세서, 디지털 신호 프로세서(DSP), 중앙 처리 장치(CPU), 마이크로제어기, 주문형 집적 회로(ASIC), 현장 프로그램 가능 게이트 어레이(FPGA), 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직 구성요소, 이상 하드웨어 구성요소, 또는 이들의 임의의 조합)를 포함할 수 있다. 일부 경우, 프로세서(1130)는 메모리 제어기를 이용해 메모리 어레이를 동작하도록 구성될 수 있다. 또 다른 경우, 메모리 제어기는 프로세서(1130)로 통합될 수 있다. 프로세서(1130)는 다양한 기능(가령,임계 전압 변동의 보상을 지원하는 기능 또는 작업)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 명령을 실행하도록 구성될 수 있다.
I/O 제어기(1135)는 디바이스(1105)를 위한 입력 및 출력 신호를 관리할 수 있다. I/O 제어기(1135)는 또한 디바이스(1105)로 통합되지 않는 주변장치를 관리할 수 있다. 일부 경우, I/O 제어기(1135)는 외부 주변 장치로의 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우, I/O 제어기(1135)는 운영 체제, 가령, iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX®, 또는 또 다른 알려진 운영 체제를 이용할 수 있다.
주변 구성요소(1140)는 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스를 위한 인터페이스를 포함할 수 있다. 예시로는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 전역 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트, 또는 주변장치 카드 슬롯, 가령, 주변 구성요소 인터커넥트(PCI) 또는 가속 그래픽 포트(AGP) 슬롯을 포함할 수 있다.
입력(1145)은 디바이스(1105) 또는 이의 구성요소로 입력을 제공하는, 디바이스(1105)의 외부 디바이스 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 타 디바이스와의 인터페이스를 포함할 수 있다. 일부 경우, 입력(1145)은 I/O 제어기(1135)에 의해 관리될 수 있으며 주변 구성요소(1140)를 통해 디바이스(1105)와 대화할 수 있다.
출력(1150)은 또한 디바이스(1105) 또는 이의 구성요소들 중 임의의 것으로부터의 출력을 수신하도록 구성된 디바이스(1105) 외부의 디바이스 또는 신호를 나타낼 수 있다. 입력(1150)의 예시는 디스플레이, 오디오 스피커, 인쇄 디바이스, 또 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우, 출력(1150)은 주변 구성요소(들)(1140)를 통해 디바이스(1105)와 인터페이싱하는 주변 요소일 수 있다. 일부 경우, 출력(1150)은 I/O 제어기(1135)에 의해 관리될 수 있다.
디바이스(1105)의 구성요소는 자신들의 기능을 수행하도록 설계된 회로를 포함할 수 있다. 이는 다양한 회로 요소, 가령, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 본 명세서에 기재된 기능을 수행하도록 구성된 그 밖의 다른 활성 또는 비활성 요소를 포함할 수 있다. 디바이스(1105)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 모바일 폰, 웨어러블 전자 디바이스, 개인 전자 디바이스 등일 수 있다. 또는 디바이스(1105)는 이러한 디바이스의 일부분 또는 구성요소일 수 있다.
도 12는 본 발명의 다양한 실시예에 따라 임계 전압 변동을 보상하기 위한 방법(1200)을 도시하는 흐름도를 보여준다. 방법(1200)의 동작은 본 명세서에 기재된 메모리 제어기 또는 메모리 어레이에 의해 구현될 수 있다. 예를 들어, 방법(1200)의 동작은 도 9 내지 11을 참조하여 기재된 메모리 제어기에 의해 수행될 수 있다. 일부 예시에서, 메모리 제어기는 이하에서 기재되는 기능을 수행하기 위해 디바이스의 기능 요소를 제어하기 위한 코드 세트를 실행시킬 수 있다. 추가로 또는 대안으로, 메모리 제어기는 특수 하드웨어를 이용해 이하에서 기재된 기능의 실시예를 수행할 수 있다.
블록(1205)에서, 방법은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 단계를 포함하며, 여기서 강유전성 메모리 셀의 액세스 라인이 스위칭 구성요소를 통해 감지 구성요소와 전자 통신한다. 블록(1205)의 동작은 도 2 내지 8을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(1205)의 동작의 양태는 도 9 내지 11을 참조하여 기재된 메모리 셀 식별기에 의해 수행될 수 있다.
블록(1210)에서, 방법은 액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키는 단계를 포함할 수 있으며, 여기서 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소된다. 일부 경우, 액세스 라인의 전압을 감소시키는 것은 지정 시간 동안 액세스 라인과 전압원 사이에 연결된 추가 스위칭 구성요소를 활성화시키는 것을 포함한다. 일부 경우, 액세스 라인의 전압을 감소시키는 것은 스위칭 구성요소와 전압원 사이에 전도성 경로를 확립하는 것과 전도성 경로가 확립되어 있는 시간 주기 동안 스위칭 구성요소를 활성화시키는 것을 포함할 수 있다. 일부 경우, 액세스 라인 상의 전압을 감소시키는 것은 액세스 라인 및 제1 전압원에 연결된 추가 스위칭 구성요소를 활성화하는 것 및 스위칭 구성요소와 제2 전압원 사이에 전도성 경로가 확립되어 있는 동안 스위칭 구성요소를 활성화시키는 것을 포함한다. 블록(1210)의 동작은 도 2 내지 8을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(1210)의 동작의 양태는 도 9 내지 11을 참조하여 기재된 전압 조정기에 의해 수행될 수 있다.
블록(1215)에서, 방법은 액세스 라인의 전압이 값에 도달한 후 스위칭 구성요소를 활성화하는 단계를 포함할 수 있다. 블록(1215)의 동작은 도 2 내지 8을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(1215)의 동작의 양태는 도 9 내지 11을 참조하여 기재된 스위칭 구성요소에 의해 수행될 수 있다.
블록(1220)에서, 방법은 스위칭 구성요소가 활성화된 후 강유전성 메모리 셀의 감지 구성요소에서 읽기 동작을 수행하는 것을 포함할 수 있다. 블록(1220)의 동작은 도 2 내지 8을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(1220)의 동작의 양태는 도 9 내지 11을 참조하여 기재된 읽기 동작 구성요소에 의해 수행될 수 있다.
일부 경우, 장치가 기재된다. 상기 장치는 방법, 가령, 방법(1200)을 수행하기 위한 것일 수 있다. 상기 장치는 읽기 동작을 위한 강유전성 메모리 셀을 식별하기 위한 수단을 포함할 수 있으며, 여기서 강유전성 메모리 셀의 액세스 라인이 스위칭 구성요소를 통해 감지 구성요소와 전자 통신한다. 상기 장치는 액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 포함할 수 있고, 여기서 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소된다. 상기 장치는 액세스 라인의 전압이 상기 값에 도달한 후 스위칭 구성요소를 활성화하기 위한 수단과 스위칭 구성요소가 활성화된 후 강유전성 메모리 셀의 감지 구성요소에 읽기 동작을 수행하기 위한 수단을 포함할 수 있다.
일부 경우, 액세스 라인의 전압을 감소시키기 위한 수단이 액세스 라인과 전압원 사이에 연결된 추가 스위칭 구성요소를 지정 시간 주기 동안 활성화시키기 위한 수단을 포함한다. 일부 경우, 액세스 라인의 전압을 감소시키기 위한 수단은 스위칭 구성요소와 전압원 사이에 전도성 경로를 확립하기 위한 수단을 포함하고 상기 장치는 전도성 경로가 확립되어 있는 시간 주기 동안 스위칭 구성요소를 활성화하기 위한 수단을 더 포함할 수 있다.
일부 경우, 액세스 라인의 전압을 감소시키기 위한 수단은 액세스 라인 및 제1 전압원과 연결된 추가 스위칭 구성요소를 활성화하기 위한 수단을 포함하며, 장치는 스위칭 구성요소와 제2 전압원 사이에 전도성 경로가 확립되어 있는 경우 스위칭 구성요소를 활성화하기 위한 수단을 더 포함할 수 있다. 일부 경우, 장치는 액세스 라인의 전압을 감소시키기 전에 액세스 라인으로부터 강유전성 메모리 셀을 절연시키기 위한 수단을 더 포함할 수 있으며, 여기서 강유전성 메모리 셀을 액세스 라인으로부터 절연시키기 위한 수단은 강유전성 메모리 셀의 선택 구성요소를 비활성화하기 위한 수단을 포함한다.
일부 경우, 장치가 기재된다. 상기 장치는 방법, 가령, 방법(1200)을 수행하기 위한 것일 수 있다. 상기 장치는 읽기 동작을 위한 강유전성 메모리 셀을 식별하기 위한 수단, 제1 액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단 - 제1 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소됨 - , 및 제1 액세스 라인의 전압을 감소시킨 후 강유전성 메모리 셀의 읽기 동작을 트리거하기 우한 수단을 포함할 수 있다.
일부 경우, 장치는 스위칭 구성요소를 활성화하기 위한 수단 - 스위칭 구성요소는 전압원에 연결됨 - , 및 제1 액세스 라인의 전압을 스위칭 구성요소를 활성화하는 것을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 더 포함할 수 있다. 일부 경우, 장치는 추가 스위칭 구성요소를 활성화하기 위한 수단 - 추가 스위칭 구서요소는 전압원에 연결됨 - 및 제1 액세스 라인의 전압을 추가 스위칭 구성요소를 활성화하는 것을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 더 포함할 수 있다.
일부 경우, 상기 장치는 추가 스위칭 구성요소를 활성화하기 위한 수단, 제1 액세스 라인의 전압을 추가 스위칭 구성요소를 활성화하는 것을 적어도 부분적으로 기초로 하는 값보다 큰 임계값으로 감소시키기 위한 수단, 추가 스위칭 구성요소를 활성화한 후 스위칭 구성요소를 활성화하기 위한 수단, 및 제1 액세스 라인의 전압을 임계값에서 스위칭 구성요소를 활성화하는 것을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 더 포함할 수 있다. 일부 경우, 상기 장치는 강유전성 메모리 셀의 선택 구성요소를 활성화하기 위해 제2 액세스 라인으로 전압을 인가하기 위한 수단을 더 포함할 수 있다. 일부 경우, 장치는 전압을 제2 액세스 라인으로 인가한 후 스위칭 구성요소를 활성화하기 위해 전압을 인가하기 위한 수단을 더 포함할 수 있다.
일부 경우, 장치가 기재된다. 상기 장치는 방법, 가령, 방법(1200)을 수행하기 위한 것일 수 있다. 상기 장치는 읽기 동작을 위한 강유전성 메모리 셀을 식별하기 위한 수단을 포함할 수 있으며, 여기서 강유전성 메모리 셀의 액세스 라인이 스위칭 구성요소를 통해 감지 구성요소와 전자 통신한다. 상기 장치는 액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 포함할 수 있고, 여기서 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소된다. 상기 장치는 액세스 라인의 전압이 상기 값에 도달한 후 스위칭 구성요소를 활성화하기 위한 수단과 스위칭 구성요소가 활성화된 후 강유전성 메모리 셀의 감지 구성요소에 읽기 동작을 수행하기 위한 수단을 포함할 수 있다.
일부 경우, 액세스 라인의 전압을 감소시키기 위한 수단이 액세스 라인과 전압원 사이에 연결된 추가 스위칭 구성요소를 지정 시간 주기 동안 활성화시키기 위한 수단을 포함한다. 일부 경우, 액세스 라인의 전압을 감소시키기 위한 수단은 스위칭 구성요소와 전압원 사이에 전도성 경로를 확립하기 위한 수단을 포함하고 상기 장치는 전도성 경로가 확립되어 있는 시간 주기 동안 스위칭 구성요소를 활성화하기 위한 수단을 더 포함할 수 있다.
일부 경우, 액세스 라인의 전압을 감소시키기 위한 수단은 액세스 라인 및 제1 전압원과 연결된 추가 스위칭 구성요소를 활성화하기 위한 수단을 포함하며, 장치는 스위칭 구성요소와 제2 전압원 사이에 전도성 경로가 확립되어 있는 경우 스위칭 구성요소를 활성화하기 위한 수단을 더 포함할 수 있다. 일부 경우, 장치는 액세스 라인의 전압을 감소시키기 전에 액세스 라인으로부터 강유전성 메모리 셀을 절연시키기 위한 수단을 더 포함할 수 있으며, 여기서 강유전성 메모리 셀을 액세스 라인으로부터 절연시키기 위한 수단은 강유전성 메모리 셀의 선택 구성요소를 비활성화하기 위한 수단을 포함한다.
일부 경우, 장치가 기재된다. 상기 장치는 방법, 가령, 방법(1200)을 수행하기 위한 것일 수 있다. 상기 장치는 읽기 동작을 위한 강유전성 메모리 셀을 식별하기 위한 수단, 제1 액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단 - 제1 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소됨 - , 및 제1 액세스 라인의 전압을 감소시킨 후 강유전성 메모리 셀의 읽기 동작을 트리거하기 우한 수단을 포함할 수 있다.
일부 경우, 장치는 스위칭 구성요소를 활성화하기 위한 수단 - 스위칭 구성요소는 전압원에 연결됨 - , 및 제1 액세스 라인의 전압을 스위칭 구성요소를 활성화하는 것을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 더 포함할 수 있다. 일부 경우, 장치는 추가 스위칭 구성요소를 활성화하기 위한 수단 - 추가 스위칭 구서요소는 전압원에 연결됨 - 및 제1 액세스 라인의 전압을 추가 스위칭 구성요소를 활성화하는 것을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 더 포함할 수 있다.
일부 경우, 상기 장치는 추가 스위칭 구성요소를 활성화하기 위한 수단, 제1 액세스 라인의 전압을 추가 스위칭 구성요소를 활성화하는 것을 적어도 부분적으로 기초로 하는 값보다 큰 임계값으로 감소시키기 위한 수단, 추가 스위칭 구성요소를 활성화한 후 스위칭 구성요소를 활성화하기 위한 수단, 및 제1 액세스 라인의 전압을 임계값에서 스위칭 구성요소를 활성화하는 것을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 더 포함할 수 있다. 일부 경우, 상기 장치는 강유전성 메모리 셀의 선택 구성요소를 활성화하기 위해 제2 액세스 라인으로 전압을 인가하기 위한 수단을 더 포함할 수 있다. 일부 경우, 장치는 전압을 제2 액세스 라인으로 인가한 후 스위칭 구성요소를 활성화하기 위해 전압을 인가하기 위한 수단을 더 포함할 수 있다.
도 13는 본 발명의 다양한 실시예에 따라 임계 전압 변동을 보상하기 위한 방법(1300)을 도시하는 흐름도를 보여준다. 방법(1300)의 동작은 본 명세서에 기재된 메모리 제어기 또는 이의 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1300)의 동작은 도 9 내지 11을 참조하여 기재된 메모리 제어기에 의해 수행될 수 있다. 일부 예시에서, 메모리 제어기는 이하에서 기재되는 기능을 수행하기 위해 디바이스의 기능 요소를 제어하기 위한 코드 세트를 실행시킬 수 있다. 추가로 또는 대안으로, 메모리 제어기는 특수 하드웨어를 이용해 이하에서 기재된 기능의 실시예를 수행할 수 있다.
블록(1305)에서, 방법은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 단계를 포함할 수 있으며, 여기서 강유전성 메모리 셀의 선택 구성요소는 제1 액세스 라인을 통해 적분기와 전자 통신한다. 블록(1305)의 동작은 도 2 내지 8을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(1305)의 동작의 양태는 도 9 내지 11을 참조하여 기재된 메모리 셀 식별기에 의해 수행될 수 있다.
블록(1310)에서, 방법은 제1 액세스 라인의 전압을 적분기의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키는 단계를 포함할 수 있으며, 여기서 제1 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소된다. 일부 경우, 제1 액세스 라인의 전압을 감소시키는 것은 스위칭 구성요소의 활성화를 통해 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하는 것을 포함한다. 일부 경우, 액세스 라인의 전압을 감소시키는 것은 적분기의 활성화를 통해 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하는 것을 포함한다. 일부 경우에서, 액세스 라인의 전압을 감소시키는 것은 스위칭 구성요소의 활성화를 통해 제1 액세스 라인과 제1 전압원 사이에 전도성 경로를 확립하는 것과 적분기의 활성화를 통해 제1 액세스 라인과 제2 전압원 사이에 전도성 경로를 확립하는 것을 포함할 수 있다. 블록(1310)의 동작은 도 2 내지 8을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(1310)의 동작의 양태는 도 9 내지 11을 참조하여 기재된 전압 조정기에 의해 수행될 수 있다.
블록(1315)에서, 방법은 제1 액세스 라인의 전압이 값에 도달한 후 강유전성 메모리 셀의 제2 액세스 라인으로 전압을 인가하는 단계를 포함할 수 있으며, 여기서 전압의 인가는 선택 구성요소를 활성화시킨다. 블록(1315)의 동작은 도 2 내지 8을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(1315)의 동작의 양태는 도 9 내지 11을 참조하여 기재된 전압 구성요소에 의해 수행될 수 있다.
블록(1320)에서, 방법은 선택 구성요소가 활성화된 후 읽기 동작에 대해 적분기를 활성화하는 단계를 포함할 수 있다. 블록(1320)의 동작은 도 2 내지 8을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(1320)의 동작의 양태는 도 9 내지 11을 참조하여 기재된 읽기 동작 구성요소에 의해 수행될 수 있다.
일부 경우, 장치가 기재된다. 상기 장치는 방법, 가령, 방법(1300)을 수행하기 위한 것일 수 있다. 상기 장치는 읽기 동작을 위한 강유전성 메모리 셀을 식별하기 위한 수단을 포함할 수 있으며, 여기서 강유전성 메모리 셀의 선택 구성요소는 제1 액세스 라인을 통해 적분기와 전자 통신한다. 상기 장치는 제1 액세스 라인의 전압을 적분기의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 포함할 수 있으며, 제1 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소된다. 상기 장치는 제1 액세스 라인의 전압이 값에 도달할 후 강유전성 메모리 셀의 제2 액세스 라인으로 전압을 인가하기 위한 수단 - 전압의 인가는 선택 구성요소를 활성화함 - 및 선택 구성요소가 활성화된 후 읽기 동작을 위해 적분기를 활성화하기 위한 수단을 포함할 수 있다.
일부 경우, 제 액세스 라인의 전압을 감소시키는 수단은 스위칭 구성요소의 활성화를 통해 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하기 위한 수단을 포함한다. 일부 경우, 제1 액세스 라인의 전압을 감소시키기 위한 수단은 적분기의 활성화를 통해 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하기 위한 수단을 포함한다. 일부 경우, 제1 액세스 라인의 전압을 감소시키기 위한 수단은 스위칭 구서요소의 활성화를 통해 제1 액세스 라인과 제1 전압원 사이에 전도성 경로를 확립하기 위한 수단을 포함하고 장치는 적분기의 활성화를 통해 제1 액세스 라인과 제2 전압원 사이에 전도성 경로를 확립하기 위한 수단을 더 포함할 수 있다.
일부 경우, 선택 구성요소를 활성화하기 위한 수단은 메모리 셀과 감지 커패시터 사이에 전도성 경로를 확립하고 전압을 제2 액세스 라인에 인가하기 위한 수단은 전하를 강유전성 메모리 셀로부터 감지 커패시터로 전송한다. 일부 경우, 적분기를 활성화하는 것은 전류를 감지 커패시터로부터 전송시킨다. 일부 경우, 장치는 제1 액세스 라인이 임계값에 도달했다고 결정하기 위한 수단 및 상기 결정을 적어도 기초로 하여 적분기를 비활성화하기 위한 수단을 포함할 수 있다. 일부 경우, 장치는 적분기가 활성인 시간 주기를 결정하기 위한 수단 및 상기 시간 주기의 지속시간을 적어도 부분적으로 기초로 하여 강유전성 메모리 셀의 저장된 상태를 결정하기 위한 수단을 포함할 수 있다.
일부 경우, 장치가 기재된다. 상기 장치는 방법, 가령, 방법(1300)을 수행하기 위한 것일 수 있다. 상기 장치는 읽기 동작을 위한 강유전성 메모리 셀을 식별하기 위한 수단을 포함할 수 있으며, 여기서 강유전성 메모리 셀의 선택 구성요소는 제1 액세스 라인을 통해 적분기와 전자 통신한다. 상기 장치는 제1 액세스 라인의 전압을 적분기의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 포함할 수 있으며, 제1 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소된다. 상기 장치는 제1 액세스 라인의 전압이 값에 도달할 후 강유전성 메모리 셀의 제2 액세스 라인으로 전압을 인가하기 위한 수단 - 전압의 인가는 선택 구성요소를 활성화함 - 및 선택 구성요소가 활성화된 후 읽기 동작을 위해 적분기를 활성화하기 위한 수단을 포함할 수 있다.
일부 경우, 제 액세스 라인의 전압을 감소시키는 수단은 스위칭 구성요소의 활성화를 통해 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하기 위한 수단을 포함한다. 일부 경우, 제1 액세스 라인의 전압을 감소시키기 위한 수단은 적분기의 활성화를 통해 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하기 위한 수단을 포함한다. 일부 경우, 제1 액세스 라인의 전압을 감소시키기 위한 수단은 스위칭 구서요소의 활성화를 통해 제1 액세스 라인과 제1 전압원 사이에 전도성 경로를 확립하기 위한 수단을 포함하고 장치는 적분기의 활성화를 통해 제1 액세스 라인과 제2 전압원 사이에 전도성 경로를 확립하기 위한 수단을 더 포함할 수 있다.
일부 경우, 선택 구성요소를 활성화하기 위한 수단은 메모리 셀과 감지 커패시터 사이에 전도성 경로를 확립하고 전압을 제2 액세스 라인에 인가하기 위한 수단은 전하를 강유전성 메모리 셀로부터 감지 커패시터로 전송한다. 일부 경우, 적분기를 활성화하는 것은 전류를 감지 커패시터로부터 전송시킨다. 일부 경우, 장치는 제1 액세스 라인이 임계값에 도달했다고 결정하기 위한 수단 및 상기 결정을 적어도 기초로 하여 적분기를 비활성화하기 위한 수단을 포함할 수 있다. 일부 경우, 장치는 적분기가 활성인 시간 주기를 결정하기 위한 수단 및 상기 시간 주기의 지속시간을 적어도 부분적으로 기초로 하여 강유전성 메모리 셀의 저장된 상태를 결정하기 위한 수단을 포함할 수 있다.
도 14는 본 발명의 다양한 실시예에 따라 임계 전압 변동을 보상하기 위한 방법(1400)을 도시하는 흐름도를 보여준다. 방법(1400)의 동작은 본 명세서에 기재된 메모리 제어기 또는 이의 구성요소에 의해 구현될 수 있다. 예를 들어, 방법(1400)의 동작은 도 9 내지 11을 참조하여 기재된 메모리 제어기에 의해 수행될 수 있다. 일부 예시에서, 메모리 제어기는 이하에서 기재되는 기능을 수행하기 위해 디바이스의 기능 요소를 제어하기 위한 코드 세트를 실행시킬 수 있다. 추가로 또는 대안으로, 메모리 제어기는 특수 하드웨어를 이용해 이하에서 기재된 기능의 양태를 수행할 수 있다.
블록(1405)에서, 방법은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 단계를 포함하며, 여기서 강유전성 메모리 셀은 제1 액세스 라인을 통해 스위칭 구성요소와 전자 통신한다. 블록(1405)의 동작은 도 2 내지 8을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(1405)의 동작의 양태는 도 9 내지 11을 참조하여 기재된 메모리 셀 식별기에 의해 수행될 수 있다.
블록(1410)에서, 방법은 제1 액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키는 단계를 포함할 수 있으며, 여기서 제1 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소된다. 일부 경우, 제1 액세스 라인의 전압을 감소시키는 것은 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하는 것을 포함한다. 블록(1410)의 동작은 도 2 내지 8을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(1410)의 동작의 양태는 도 9 내지 11을 참조하여 기재된 전압 조정기에 의해 수행될 수 있다.
블록(1415)에서, 방법은 제1 액세스 라인의 전압이 값에 도달한 후 강유전성 메모리 셀의 제2 액세스 라인으로 전압을 인가하는 단계를 포함할 수 있다. 블록(1415)의 동작은 도 2 내지 8을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(1415)의 동작의 양태는 도 9 내지 11을 참조하여 기재된 전압 구성요소에 의해 수행될 수 있다.
블록(1420)에서, 방법은 전압을 제2 액세스 라인으로 인가한 후 강유전성 메모리 셀의 읽기 동작을 수행하는 것을 포함할 수 있다. 일부 경우, 읽기 동작을 수행하는 것은 강유전성 메모리 셀로 전압을 인가하는 것을 포함하며, 여기서 인가된 전압이 강유전성 메모리 셀로부터 감지 회로와 전자 통신하는 감지 커패시터로 전하를 전송한다. 블록(1420)의 동작은 도 2 내지 8을 참조하여 기재된 방법에 따라 수행될 수 있다. 특정 예시에서, 블록(1420)의 동작의 양태는 도 9 내지 11을 참조하여 기재된 읽기 동작 구성요소에 의해 수행될 수 있다.
일부 경우, 장치가 기재된다. 상기 장치는 방법, 가령, 방법(1400)을 수행하기 위한 것일 수 있다. 상기 장치는 읽기 동작을 위한 강유전성 메모리 셀을 식별하기 위한 수단을 포함할 수 있고, 여기서 강유전성 메모리 셀은 제1 액세스 라인을 통해 스위칭 구성요소와 전자 통신한다. 상기 장치는 제1 액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 포함할 수 있으며, 상기 제1 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소된다. 상기 장치는 제1 액세스 라인의 전압이 값에 도달한 후 전압을 강유전성 메모리 셀의 제2 액세스 라인에 인가하기 위한 수단 및 전압을 제2 액세스 라인에 인가한 후 강유전성 메모리 셀의 읽기 동작을 수행하기 위한 수단을 포함할 수 있다.
일부 경우, 전압을 감소시키기 위한 수단은 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하기 위한 수단을 포함한다. 일부 경우, 전도성 경로를 확립하기 위한 수단은 제1 액세스 라인 및 전압원과 연결된 추가 스위칭 구성요소를 활성화하기 위한 수단을 포함한다. 일부 경우, 전도성 경로를 확립하기 위한 수단은 제1 액세스 라인 및 전압원과 연결된 스위칭 구성요소를 활성화하기 위한 수단을 포함한다. 일부 경우, 읽기 동작을 수행하기 위한 수단은 강유전성 메모리 셀에 전압을 인가하기 위한 수단을 포함하며, 인가된 전압은 강유전성 메모리 셀로부터 전하를 감지 회로와 전자 통신하는 감지 커패시터로 전송한다.
일부 경우, 장치가 기재된다. 상기 장치는 방법, 가령, 방법(1400)을 수행하기 위한 것일 수 있다. 상기 장치는 읽기 동작을 위한 강유전성 메모리 셀을 식별하기 위한 수단을 포함할 수 있고, 여기서 강유전성 메모리 셀은 제1 액세스 라인을 통해 스위칭 구성요소와 전자 통신한다. 상기 장치는 제1 액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키기 위한 수단을 포함할 수 있으며, 상기 제1 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소된다. 상기 장치는 제1 액세스 라인의 전압이 값에 도달한 후 전압을 강유전성 메모리 셀의 제2 액세스 라인에 인가하기 위한 수단 및 전압을 제2 액세스 라인에 인가한 후 강유전성 메모리 셀의 읽기 동작을 수행하기 위한 수단을 포함할 수 있다.
일부 경우, 전압을 감소시키기 위한 수단은 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하기 위한 수단을 포함한다. 일부 경우, 전도성 경로를 확립하기 위한 수단은 제1 액세스 라인 및 전압원과 연결된 추가 스위칭 구성요소를 활성화하기 위한 수단을 포함한다. 일부 경우, 전도성 경로를 확립하기 위한 수단은 제1 액세스 라인 및 전압원과 연결된 스위칭 구성요소를 활성화하기 위한 수단을 포함한다. 일부 경우, 읽기 동작을 수행하기 위한 수단은 강유전성 메모리 셀에 전압을 인가하기 위한 수단을 포함하며, 인가된 전압은 강유전성 메모리 셀로부터 전하를 감지 회로와 전자 통신하는 감지 커패시터로 전송한다.
앞서 기재된 방법은 가능한 구현예를 기술하며, 동작 및 단계는 재배치되거나 그 밖의 다른 방식으로 수정될 수 있고 또 다른 구현예가 가능하다. 또한, 방법들 중 둘 이상으로부터의 실시예가 조합될 수 있다.
본 명세서에 기재된 정보 및 신호가 임의의 다양한 상이한 기술 및 기법을 이용해 표현될 수 있다. 예를 들어, 상기 기재를 통해 참조될 수 있는 데이터, 명령, 명령어, 정보, 신호, 비트, 심볼, 및 칩이 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다. 일부 도면이 신호를 단일 신호로서 도시할 수 있지만, 해당 분야의 통상의 기술자라면 신호가 신호의 버스를 나타낼 수 있음을 이해할 것이며, 여기서 버스는 다양한 비트 폭을 가질 수 있다.
본 명세서에서 사용될 때, 용어 "가상 접지"는 대략 0 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지 않는 전기 회로의 노드를 지칭한다. 따라서 가상 접지의 전압은 임시로 변동할 수 있고 정상 상태에서는 대략 0V로 복귀할 수 있다. 가상 접지는 다양한 전자 회로 요소, 가령, 연산 증폭기 및 저항기로 구성된 전압 분주기를 이용해 구현될 수 있다. 그 밖의 다른 구현예가 또한 가능하다. "가상 접지" 또는 "가상으로 접지된"은 대략 0V에 연결됨을 의미한다.
용어 "전자 통신" 및 "연결" 또는 "연결된"은 구성요소들 간 전자 흐름을 지원하는 구성요소들 간 관계를 지칭한다. 이는 구성요소들 간 직접 연결을 포함하거나 중간 구성요소들을 포함할 수 있다. 전자 통신하는 구성요소들은 (가령, 여기된 회로에서) 전자 또는 신호를 능동적으로 교환할 수 있지만 (가령, 탈여기된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않고 회로가 여기되면 전자 또는 신호를 교환하도록 구성 및 동작 가능할 수 있다. 예를 들어, 스위치(가령, 트랜지스터)를 통해 물리적으로 연결된 2개의 구성요소가 스위치의 상태(즉, 개방 또는 폐쇄)와 무관하게 전자 통신한다. 예를 들어 타 구성요소를 연결하는 스위치가 연결된 구성요소들 간 전자 통신을 촉진시킬 수 있다.
용어 "절연된"은 전자가 현재 이들 사이에 흐를 수 없는 구성요소들 간 관계를 지칭하며, 이들 사이에 개방 회로가 존재하는 경우 구성요소들은 서로 절연된다. 예를 들어, 스위치가 개방될 때 스위치에 의해 물리적으로 연결된 2개의 구성요소가 서로 절연될 수 있다.
본 명세서에서 사용될 때, 용어 "단락(shorting)"은 2개의 구성요소들 사이의 단일 중개 구성요소의 활성화를 통해 구성요소들 사이에 전도성 경로가 확립되는 구성요소들 간 관계를 지칭한다. 예를 들어, 2개의 구성요소들 간 스위치가 폐쇄될 때 제2 구성요소로 단락되는 제1 구성요소가 제2 구성요소와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신하는 구성요소들(또는 라인들) 사이에 전하의 흐름을 가능하게 하는 동적 동작일 수 있다.
본 명세서에 언급된 디바이스, 가령, 메모리 어레이(100)는 반도체 기판, 가령, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 아르세나이드, 갈륨 니트라이드 등 상에 형성될 수 있다. 일부 경우, 기판은 반도체 웨이퍼이다. 또 다른 경우, 기판은 실리콘-온-절연체(SOI) 기판, 가령, 실리콘-온-유리(SOG) 또는 실리콘-온-사파이어(SOP), 또는 또 다른 기판 상의 반도체 물질의 에피택시 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도율이 다양한 화학종, 비제한적 예를 들면, 인, 붕소, 또는 비소를 이용한 도핑을 통해 제어될 수 있다. 도핑은 이온-주입 또는 그 밖의 다른 임의의 도핑 수단에 의해 기판의 초기 형성 또는 성장 동안 수행될 수 있다.
본 명세서에 언급된 하나 이상의 트랜지스터가 전계 효과 트랜지스터(FET)를 나타내고 3단자 디바이스, 가령, 소스, 드레인 및 게이트를 포함할 수 있다. 단자는 전도성 물질, 가령, 금속을 통해 또 다른 전자 요소로 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고 고농도 도핑된, 가령, 변성된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(즉, 다수 캐리어가 전자)인 경우, FET는 n형 FET로 지칭될 수 있다. 채널이 p-형(즉, 다수 캐리어가 정공)인 경우, FET는 p형 FET로 지칭될 수 있다. 채널은 절연 게이트 옥사이드에 의해 캡핑될 수 있다. 채널 전도율은 전압을 게이트에 인가함으로써 제어될 수 있다. 예를 들어, 양 전압 또는 음 전압을 n-형 FET 또는 p-형 FET에 각각 인가함으로써 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온(on)"되거나 "활성화"될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프(off)" 또는 "비활성화"될 수 있다.
본 명세서의 기재는, 첨부된 도면과 함께, 예시적 구성을 기재하고 청구항의 범위 내에서 구현될 수 있거나 존재하는 모든 예시를 나타내는 것은 아니다. 본 명세서에서 사용되는 용어 "예시적"은 "예시, 사례, 또는 실례로서 역할 하는"을 의미하며, "선호되는" 또는 "타 예시보다 유리한"을 의미하는 것이 아니다. 상세한 설명은 기재된 기법의 이해를 제공하기 위한 목적으로 특정 상세사항을 포함한다. 이들 기법은, 그러나 특정 상세사항 없이 실시될 수 있다. 일부 경우, 잘 알려진 구조 및 디바이스가 기재된 예시의 개념을 모호하게 하지 않도록 블록도 형태로 도시한다.
첨부된 도면에서, 유사한 구성요소 또는 특징부가 동일한 참조 라벨을 가질 수 있다. 또한, 참조 라벨에 점선과 유사한 구성요소들을 구별하는 추가 라벨을 붙임으로써 동일한 유형의 다양한 구성요소가 구별될 수 있다. 본 명세서에서 첫 번째 참조 라벨만 사용되는 경우, 기재는 두 번째 참조 라벨과 무관하게 동일한 첫 번째 참조 라벨을 갖는 유사한 구성요소들 중 임의의 것에 적용 가능하다.
본 명세서에 기재된 정보 및 신호가 임의의 다양한 상이한 기술 및 기법을 이용해 표현될 수 있다. 예를 들어, 상기 기재를 통해 참조될 수 있는 데이터, 명령, 명령어, 정보, 신호, 비트, 심볼, 및 칩이 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다.
본 발명과 관련하여 기재된 다양한 예시적 블록 및 모듈이 범용 프로세서, DSO, ASIC, FPGA 또는 그 밖의 다른 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소, 또는 본 명세서에 기재된 기능을 수행하도록 설계된 이들의 임의의 조합에 의해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안예로서, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스의 조합(가령, 디지털 신호 프로세서(DSP)와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코더와 연결된 하나 이상의 마이크로프로세서, 또는 그 밖의 다른 이러한 임의의 구성)으로서 구현될 수 있다.
본 명세서에 기재된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 하나 이상의 명령 또는 코드로서 컴퓨터 판독형 매체 상에 저장 또는 이를 통해 전송될 수 있다. 그 밖의 다른 예시 및 구현예가 개시내용 및 이하의 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 속성 때문에, 앞서 기재된 기능은 프로세서에 의해 실행된 소프트웨어, 하드웨어, 펌웨어, 하드와이어링 또는 이들의 조합을 이용해 구현될 수 있다. 기능을 구현하는 특징부가 또한 다양한 위치에 물리적으로 위치할 수 있으며, 가령, 기능의 일부분이 상이한 물리적 위치에서 구현되도록 분산될 수 있다. 또한 청구항을 포함하여 본 명세서에서 사용될 때, 아이템의 목록(가령, "중 적어도 하나" 또는 "중 하나 이상" 같은 구문이 뒤 따르는 아이템의 목록)에서 사용되는 "또는"이 포괄적 목록을 지시하여, 예를 들어, A, B 또는 C 중 적어도 하나의 목록은 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉 A와 B와 C)를 의미한다.
컴퓨터 판독형 매체는 비-일시적(non-transitory) 컴퓨터 저장 매체와 통신 매체, 가령, 컴퓨터 프로그램을 하나의 위치에서 다른 한 위치로 전송하는 것을 촉진시키는 임의의 매체를 모두 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 비제한적 예시를 들면, 비-일시적 컴퓨터 판독형 매체는 RAM, ROM, 전기 소거 가능 프로그램 가능 리드 온리 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 그 밖의 다른 광학 디스크 저장장치, 자기 디스크 저장장치 또는 또 다른 자기 저장 디바이스, 또는 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 명령 또는 데이터 구조의 형태로 된 원하는 프로그램 코드 수단을 지니거나 저장하는 데 사용될 수 있는 그 밖의 다른 임의의 비-일시적 매체를 포함할 수 있다. 또한 임의의 연결이 적절하게 컴퓨터 판독형 매체라고 명명된다. 예를 들어, 동축 케이블, 광섬유 케이블, 꼬임 쌍(twisted pair), 디지털 가입자 라인(DSL), 또는 무선 기술, 가령, 적외선, 라디오, 및 마이크로파를 이용해 소프트웨어가 웹사이트, 서버, 또는 그 밖의 다른 원격 소스로부터 전송되는 경우, 동축 케이블, 광섬유 케이블, 꼬임 쌍, 디지털 가입자 라인(DSL), 또는 무선 기술, 가령, 적외선, 라디오 및 마이크로파가 매체의 정의에 포함된다. 본 명세서에서 사용될 때 디스크(disk)와 디스크(disc)는 CD, 레이저 디스크, 광학 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크, 및 블루-레이 디스크를 포함하는데, 디스크(disk)는 일반적으로 데이터를 자기적으로 재생하고, 디스크(disc)는 레이저로 데이터를 광학적으로 재생한다. 상기의 조합이 또한 컴퓨터 판독형 매체의 범위 내에 포함된다.
본 명세서의 기재는 해당 분야의 통상의 기술자가 본 발명을 제작 또는 이용할 수 있도록 제공된다. 본 발명의 다양한 수정이 해당 분야의 통상의 기술자에게 쉽게 자명할 것이며, 본 명세서에 정의된 일반적인 원리는 본 발명의 범위 내의 그 밖의 다른 변형예에 적용될 수 있다. 따라서 개시내용은 본 명세서에 기재된 예시 및 설계에 한정되지 않고, 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 광의의 범위에 따를 것이다.
Claims (31)
- 방법으로서,
읽기 동작을 위한 강유전성 메모리 셀을 식별하는 단계 - 강유전성 메모리 셀의 액세스 라인이 스위칭 구성요소를 통해 감지 구성요소와 전자 통신함 - ,
액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키는 단계 - 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소됨 - ,
액세스 라인의 전압이 상기 값에 도달한 후 스위칭 구성요소를 활성화하는 단계,
상기 스위칭 구성요소가 활성화된 후 강유전성 메모리 셀의 감지 구성요소에서 읽기 동작을 수행하는 단계, 및
액세스 라인의 전압을 감소시키기 전에 액세스 라인으로부터 강유전성 메모리 셀을 절연시키는 단계
를 포함하는, 방법. - 제1항에 있어서, 액세스 라인의 전압을 감소시키는 단계는
액세스 라인과 전압원 사이에 연결된 추가 스위칭 구성요소를 지정 시간 주기 동안 활성화하는 단계를 포함하는, 방법. - 제1항에 있어서, 액세스 라인의 전압을 감소시키는 단계는
스위칭 구성요소와 전압원 사이에 전도성 경로를 확립하는 단계를 포함하고,
상기 방법은 전도성 경로가 확립되어 있는 시간 주기 동안 스위칭 구성요소를 활성화하는 단계를 더 포함하는, 방법. - 방법으로서,
읽기 동작을 위한 강유전성 메모리 셀을 식별하는 단계 - 강유전성 메모리 셀의 액세스 라인이 스위칭 구성요소를 통해 감지 구성요소와 전자 통신함 - ,
액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키는 단계 - 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소됨 - ,
액세스 라인의 전압이 상기 값에 도달한 후 및 스위칭 구성요소와 제2 전압원 간에 전도성 경로가 확립되어 있는 동안 스위칭 구성요소를 활성화하는 단계, 및
상기 스위칭 구성요소가 활성화된 후 강유전성 메모리 셀의 감지 구성요소에서 읽기 동작을 수행하는 단계를 포함하며,
액세스 라인의 전압을 감소시키는 단계는 액세스 라인 및 제1 전압원과 연결된 추가 스위칭 구성요소를 활성화하는 단계를 포함하는, 방법. - 제1항에 있어서, 강유전성 메모리 셀을 액세스 라인으로부터 절연시키는 단계는
강유전성 메모리 셀의 선택 구성요소를 비활성화하는 단계를 포함하는, 방법. - 방법으로서,
읽기 동작을 위한 강유전성 메모리 셀을 식별하는 단계 - 강유전성 메모리 셀의 선택 구성요소는 제1 액세스 라인을 통해 적분기와 전자 통신함 - ,
제1 액세스 라인의 전압을 적분기의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키는 단계 - 제1 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소됨 - ,
제1 액세스 라인의 전압이 상기 값에 도달한 후 강유전성 메모리 셀의 제2 액세스 라인에 전압을 인가하는 단계 - 상기 전압의 인가가 선택 구성요소를 활성화시킴 - , 및
선택 구성요소가 활성화된 후 읽기 동작을 위해 적분기를 활성화하는 단계
를 포함하는, 방법. - 제6항에 있어서, 제1 액세스 라인의 전압을 감소시키는 단계는
스위칭 구성요소의 활성화를 통해 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하는 단계를 포함하는, 방법. - 제6항에 있어서, 제1 액세스 라인의 전압을 감소시키는 단계는
적분기의 활성화를 통해 제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하는 단계를 포함하는, 방법. - 제6항에 있어서, 제1 액세스 라인의 전압을 감소시키는 단계는
스위칭 구성요소의 활성화를 통해 제1 액세스 라인과 제1 전압원 사이에 전도성 경로를 확립하는 단계를 포함하고,
상기 방법은 적분기의 활성화를 통해 제1 액세스 라인과 제2 전압원 사이에 전도성 경로를 확립하는 단계를 더 포함하는, 방법. - 제6항에 있어서, 선택 구성요소를 활성화하는 단계는 강유전성 메모리 셀과 감지 커패시터 사이에 전도성 경로를 확립하고, 제2 액세스 라인으로 전압을 인가하는 단계는 전하를 강유전성 메모리 셀에서 감지 커패시터로 전송시키는, 방법.
- 제10항에 있어서, 적분기를 활성화하는 단계는 감지 커패시터로부터 전류를 전송시키는, 방법.
- 제10항에 있어서,
제1 액세스 라인이 임계값에 도달했다고 결정하는 단계, 및
상기 결정을 적어도 부분적으로 기초로 하여 적분기를 비활성화하는 단계를 더 포함하는, 방법. - 제12항에 있어서,
적분기가 활성인 시간 주기를 결정하는 단계, 및
상기 시간 주기의 지속시간을 적어도 부분적으로 기초로 하여 강유전성 메모리 셀의 저장된 상태를 결정하는 단계를 더 포함하는, 방법. - 방법으로서,
읽기 동작을 위한 강유전성 메모리 셀을 식별하는 단계 - 강유전성 메모리 셀은 제1 액세스 라인을 통해 스위칭 구성요소와 전자 통신함 - ,
제1 액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키는 단계 - 제1 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소됨 - ,
제1 액세스 라인의 전압이 상기 값에 도달한 후 강유전성 메모리 젤의 제2 액세스 라인으로 전압을 인가하는 단계, 및
제2 액세스 라인으로 전압을 인가한 후 강유전성 메모리 셀의 읽기 동작을 수행하는 단계
를 포함하는, 방법. - 제14항에 있어서, 전압을 감소시키는 단계는
제1 액세스 라인과 전압원 사이에 전도성 경로를 확립하는 단계를 포함하는, 방법. - 제15항에 있어서, 전도성 경로를 확립하는 단계는
제1 액세스 라인 및 전압원과 연결된 추가 스위칭 구성요소를 활성화하는 단계를 포함하는, 방법. - 제15항에 있어서, 전도성 경로를 확립하는 단계는
제1 액세스 라인 및 전압원과 연결된 스위칭 구성요소를 활성화하는 단계를 포함하는, 방법. - 제14항에 있어서, 읽기 동작을 수행하는 단계는
강유전성 메모리 셀에 전압을 인가하는 단계 - 인가된 전압은 강유전성 메모리 셀로부터 감지 회로와 전자 통신하는 감지 커패시터로 전하를 전송시킴 - 를 포함하는, 방법. - 전자 메모리 장치로서,
강유전성 메모리 셀,
제1 액세스 라인 및 제2 액세스 라인 - 상기 강유전성 메모리 셀은 제1 액세스 라인을 통해 스위칭 구성요소와 전자 통신함 - , 및
강유전성 메모리 셀 및 스위칭 구성요소와 전자 통신하는 제어기를 포함하며, 상기 제어기는
읽기 동작을 위한 강유전성 메모리 셀을 식별하고,
제1 액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키며 - 제1 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소됨 - ,
제1 액세스 라인의 전압을 감소시킨 후 강유전성 메모리 셀의 읽기 동작을 트리거하고
강유전성 메모리 셀의 선택 구성요소를 활성화하기 위해 제2 액세스 라인에 전압을 인가하도록 동작 가능한, 전자 메모리 장치. - 제19항에 있어서, 상기 제어기는
스위칭 구성요소를 활성화하고 - 스위칭 구성요소는 전압원으로 연결됨 - ,
제1 액세스 라인의 전압을 스위칭 구성요소를 활성화하는 것을 적어도 부분적으로 기초로 하는 값으로 감소시키도록 동작 가능한, 전자 메모리 장치. - 전자 메모리 장치로서,
강유전성 메모리 셀,
제1 액세스 라인 및 제2 액세스 라인 - 상기 강유전성 메모리 셀은 제1 액세스 라인을 통해 스위칭 구성요소와 전자 통신함 - , 및
강유전성 메모리 셀 및 스위칭 구성요소와 전자 통신하는 제어기를 포함하며, 상기 제어기는
읽기 동작을 위한 강유전성 메모리 셀을 식별하고,
제1 액세스 라인의 전압을 스위칭 구성요소의 임계 전압을 적어도 부분적으로 기초로 하는 값으로 감소시키며 - 제1 액세스 라인의 전압은 읽기 동작을 위한 강유전성 메모리 셀을 식별하는 것을 적어도 부분적으로 기초로 하여 감소됨 - ,
제1 액세스 라인의 전압을 감소시킨 후 강유전성 메모리 셀의 읽기 동작을 트리거하고,
추가 스위칭 구성요소를 활성화하며 - 상기 추가 스위칭 구성요소는 전압원에 연결됨 - ,
제1 액세스 라인의 전압을 상기 추가 스위칭 구성요소를 활성화하는 것을 적어도 부분적으로 기초로 하는 값으로 감소시키도록 동작 가능한, 전자 메모리 장치. - 제19항에 있어서, 상기 제어기는
추가 스위칭 구성요소를 활성화하며,
제1 액세스 라인의 전압을 추가 스위칭 구성요소를 활성화하는 것을 적어도 부분적으로 기초로 하는 값보다 큰 임계값으로 감소시키며,
추가 스위칭 구성요소를 활성화한 후 스위칭 구성요소를 활성화하고,
제1 액세스 라인의 전압을 상기 임계값으로부터, 스위칭 구성요소를 활성화하는 것을 적어도 부분적으로 기초로 하는 값으로 감소시키도록 동작 가능한, 전자 메모리 장치. - 제22항에 있어서, 상기 제어기는
제2 액세스 라인에 전압을 인가한 후 스위칭 구성요소를 활성화하도록 전압을 인가하도록 동작 가능한, 전자 메모리 장치. - 삭제
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