CN109643570A - 包括铁电存储器且用于操作铁电存储器的装置及方法 - Google Patents

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Abstract

本发明揭示包括铁电存储器及用于操作铁电存储器的装置及方法。一种实例性装置包括电容器，所述电容器具有第一极板、第二极板及铁电介电材料。所述装置进一步包括第一数字线及经配置以将所述第一极板耦合到所述第一数字线的第一选择组件，并且还包括第二数字线及经配置以将所述第二极板耦合到所述第二数字线的第二选择组件。

Description

包括铁电存储器且用于操作铁电存储器的装置及方法
相关申请案的交叉参考
本申请案主张2016年8月31日申请的第62/381,879号美国临时申请案的申请权利。所述申请案的全文以引用的方式并入本文中且用于全部目的。
背景技术
存储器器件广泛用于存储各种电子器件(例如计算机、无线通信器件、摄影机、数字显示器及类似者)中的信息。通过编程存储器器件的不同状态来存储信息。例如，二进制器件具有通常由逻辑“1”或逻辑“0”指示的两种状态。在其它系统中，可存储两种以上状态。为存取存储信息，电子器件可读取或感测存储器器件中的存储状态。为存储信息，电子器件可写入或编程存储器器件中的状态。
存在各种类型的存储器器件，其包括随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器及其它。存储器器件可为易失性或非易失性的。即使缺乏外部电源，非易失性存储器(例如快闪存储器)也可长时间存储数据。易失性存储器器件(例如DRAM)会随时间损失其存储数据，除非其由外部电源周期性地刷新。二进制存储器器件可(例如)包括充电或放电电容器。但是，充电电容器会随时间通过泄漏电流来变成放电以导致存储信息损失。易失性存储器的特定特征可提供例如较快读取或写入速度的性能优点，而非易失性存储器的特征(例如在不周期性刷新的情况下存储数据的能力)可为有利的。
FeRAM可使用类似于易失性存储器的器件架构，但可归因于将铁电电容器用作存储器件而具有非易失性。因此，与其它非易失性及易失性存储器器件相比，FeRAM器件可具有改进性能。但是，可期望改进FeRAM器件的操作。例如，可期望具有存储器单元感测期间的改进噪声电阻、更小型电路及减小布局大小及用于操作FeRAM器件的改进时序。
发明内容
本发明揭示包括铁电存储器及用于操作铁电存储器的装置及方法。在本发明的方面中，一种实例性装置包括电容器，所述电容器具有第一极板、第二极板及铁电介电材料。所述装置进一步包括第一数字线及经配置以将所述第一极板耦合到所述第一数字线的第一选择组件，并且还包括第二数字线及经配置以将所述第二极板耦合到所述第二数字线的第二选择组件。
在本发明的另一方面中，一种实例性方法包括：将存储器电容器的第一极板耦合到第一数字线；及将所述存储器电容器的第二极板耦合到第二数字线。将读取电压提供到所述存储器电容器的所述第一极板以引起所述存储器电容器的所述第二极板处的电压变化。感测所述存储器电容器的所述第二极板处的电压与参考电压之间的电压差，且放大所述电压差以提供放大电压差。分别通过所述第一数字线及所述第二数字线将所述放大电压差施加于所述存储器电容器的所述第一极板及所述第二极板。使所述存储器电容器的所述第一极板与所述第一数字线解耦合且使所述存储器电容器的所述第二极板与所述第二数字线解耦合。
附图说明
图1是根据本发明的各种实施例的支持铁电存储器的实例性存储器阵列的框图。
图2A是根据本发明的实施例的包括一列存储器单元的实例性电路的示意图。图2B是根据本发明的实施例的感测组件的示意图。
图3A及图3B是根据本发明的各种实施例的铁电存储器单元的实例性非线性电性质的图式。
图4A是根据本发明的实施例的读取操作期间的各种信号的时序图。图4B是根据本发明的实施例的读取操作期间的各种信号的时序图。
图5A是根据本发明的实施例的读取操作的流程图。图5B是根据本发明的另一实施例的读取操作的流程图。
图6是根据本发明的实施例的写入操作期间的各种信号的时序图。
图7是根据本发明的实施例的写入操作期间的各种信号的时序图。
图8是描绘根据本发明的实施例的展示存储器单元的存储器阵列的部分的横截面侧视图的图式。
图9是根据本发明的各种实施例的支持铁电存储器的存储器阵列的框图。
图10是根据本发明的各种实施例的支持铁电存储器的系统的框图。
具体实施方式
下文将阐述特定细节以提供本发明的实施例的充分理解。但是，所属领域的技术人员将清楚，可在没有这些特定细节的情况下实践本发明的实施例。再者，本文中所描述的本发明的特定实施例仅供示范且不应用于使本发明的范围受限于这些特定实施例。在其它例项中，未详细展示熟知电路、控制信号、时序协议及软件操作以避免不必要地使本发明不清楚。
图1说明根据本发明的各种实施例的支持铁电存储器的实例性存储器阵列100。存储器阵列100也可称为电子存储器装置。存储器阵列100包括可经编程以存储不同状态的存储器单元105。每一存储器单元105可经编程以存储指示为逻辑0及逻辑1的两种状态。在一些情况中，存储器单元105经配置以存储两种以上逻辑状态。存储器单元105可包括用于存储表示可编程状态的电荷的电容器。例如，充电及未充电电容器可分别表示两种逻辑状态。
铁电存储器单元可包括具有铁电材料作为介电材料的电容器。铁电电容器的电荷的不同电平可表示不同逻辑状态。铁电存储器单元105可具有可导致相对于其它存储器架构的改进性能的有益性质，例如，在无需周期性刷新操作的情况下永久存储逻辑状态。
可通过启动或选择适当存取线110及数字线115来对存储器单元105执行例如读取及写入的操作。存取线110也可称为字线110。启动或选择字线110或数字线115可包括：将电压施加于相应线。字线110及数字线115由导电材料制成。例如，字线110及数字线115可由金属(例如铜、铝、金、钨等等)、金属合金、掺杂半导体、其它导电材料或类似者制成。根据图1的实例，每一行存储器单元105耦合到字线110WL-CT及WL-CB，且每一列存储器单元105耦合到数字线115BL-CT及BL-CB。可通过启动相应字线110及数字线115(例如，将电压施加于字线110或数字线115)来存取其相交点处的存储器单元105。存取存储器单元105可包括：读取或写入存储器单元105。字线110及数字线115的相交点可称为存储器单元的地址。
在一些架构中，单元的逻辑存储器件(例如电容器)可通过选择组件来与数字线电隔离。字线110可耦合到且可控制相应选择组件。例如，选择组件可为晶体管且字线110可耦合到所述晶体管的栅极。启动字线110导致存储器单元105的电容器与对应数字线115之间的电耦合或闭合电路。接着，数字线可经存取以读取或写入存储器单元105。
可通过行解码器120及列解码器130控制存取存储器单元105。在一些实例中，行解码器120从存储器控制器140接收行地址且基于所接收的行地址来启动适当字线110。类似地，列解码器130从存储器控制器140接收列地址且启动适当数字线115。例如，存储器阵列100可包括多个字线110及多个数字线115。因此，可通过启动字线110WL-CT及WL-CB及数字线115BL-CT及BL-CB来存取其相交点处的存储器单元105。
在存取之后，可由感测组件125读取或感测存储器单元105以确定存储器单元105的存储状态。例如，在存取存储器单元105之后，存储器单元105的铁电电容器可放电到对应数字线115上。使铁电电容器放电可基于加偏压于或将电压施加于铁电电容器。放电可引起数字线115的电压变化，感测组件125可比较所述电压与参考电压(未展示)以确定存储器单元105的存储状态。例如，如果数字线115具有高于参考电压的电压，那么感测组件125可确定存储器单元105中的存储状态是逻辑1，且反之亦然。感测组件125可包括各种晶体管或放大器以检测及放大信号的差异，这可称为锁存。可对每一对数字线BL-CT及BL-CB提供单独感测组件125。接着，存储器单元105的检测逻辑状态可通过列解码器130输出为输出135。
可通过启动相关字线110及数字线115来编程或写入存储器单元105。如上文所讨论，启动字线110使对应存储器单元行105电耦合到其相应数字线115。可通过在启动字线110时控制相关数字线115来写入存储器单元105，例如，可将逻辑值存储于存储器单元105中。列解码器130可接受待写入存储器单元105的数据，例如输入135。可通过横跨铁电电容器施加电压来写入铁电存储器单元105。下文将更详细讨论此过程。
在一些存储器架构中，存取存储器单元105会降级或破坏已存储的逻辑状态，且可执行重写或刷新操作以使原始逻辑状态返回到存储器单元105。例如，可在感测操作期间使电容器部分或完全放电以损坏已存储的逻辑状态。因此，可在感测操作之后重写逻辑状态。另外，启动字线110可导致行中的全部存储器单元放电。因此，需要重写行中的若干或全部存储器单元105。
存储器控制器140可通过各种组件(例如行解码器120、列解码器130及感测组件125)来控制存储器单元105的操作(例如读取、写入、重写等等)。存储器控制器140可产生行及列地址信号以启动所要字线110及数字线115。存储器控制器140也可产生及控制存储器阵列100的操作期间所使用的各种电压电位。一般来说，本文中所讨论的施加电压的振幅、形状或持续时间可经调整或变动且可因用于操作存储器阵列100的各种操作而不同。此外，可同时存取存储器阵列100内的一个、多个或全部存储器单元105。例如，可在复位操作(其中将全部存储器单元105或存储器单元105的群组设置成单个逻辑状态)期间同时存取存储器阵列100的多个或全部单元。
图2A说明根据本发明的实施例的包括列存储器单元的实例性电路200。图2说明根据本发明的各种实施例的包括存储器单元105的实例性电路200。电路200包括存储器单元105MC(0)到105MC(n)，其中“n”取决于阵列大小。电路200进一步包括字线WL-CT(0)到WL-CT(n)及WL-CB(0)到WL-CB(n)、数字线BL-CT及BL-CB及感测组件125。字线、数字线及感测组件可分别为存储器单元105、字线110、数字线115及感测组件125的实例，如参考图1所描述。尽管图2A中展示列存储器单元105，但存储器阵列可包括多列存储器单元作为所展示的存储器单元。
存储器单元105可包括逻辑存储组件，例如具有第一极板(单元顶部230)及第二极板(单元底部215)的电容器205。单元顶部230及单元底部215可通过定位于其间的铁电材料来电容耦合。可在不改变存储器单元105的操作的情况下翻转单元顶部230及单元底部215的定向。存储器单元105可进一步包括选择组件220及224。选择组件220及224可为晶体管，例如n型场效晶体管。在此实例中，每一存储器单元105包括两个晶体管及一个电容器。
电路200也包括隔离开关231及参考开关233。将参考信号VBLREF提供到参考开关233。隔离开关231耦合到感测组件125的感测节点A且参考开关233耦合到感测组件125的感测节点B。隔离开关231的启动由信号ISO控制且参考开关233的启动由信号ISOREF控制。电路200也包括开关235及驱动器电路237。在一些实例中，开关235可为晶体管(例如n型场效晶体管)且可通过施加等于或大于其阈值电压的电压来启动。开关235的启动由信号RESTORE控制。驱动器电路237在被启动时提供VREAD电压。
存储器单元105可通过数字线BL-CT及数字线BL-CB与感测组件125电子通信。开关235可串联耦合于感测组件125与数字线BL-CT及驱动器电路237之间。开关235使感测组件125与存储器单元105及驱动器电路237电耦合或隔离。在图2A的实例中，可经由数字线BL-CT存取单元顶部230且可经由数字线BL-CB存取单元底部。如上文所描述，可通过使电容器205充电或放电来存储各种状态。
可通过操作电路200中所表示的各种元件来读取或感测电容器205的存储状态。电容器205可与数字线BL-CB及BL-CT电子通信。例如，可在停用选择组件220及224时使电容器205与数字线BL-CB及BL-CT隔离，及可在启动选择组件220及224时将电容器205耦合到数字线BL-CB及BL-CT。启动选择组件220及224可称为选择存储器单元105。在一些情况中，选择组件220及224是晶体管且通过将电压施加于晶体管栅极来控制操作，其中电压振幅大于晶体管的阈值电压。字线WL-CB可启动选择组件220且字线WL-CT可启动选择组件224。例如，将施加于字线WL-CB的电压施加于选择组件220的晶体管栅极且将施加于字线WL-CT的电压施加于选择组件224的晶体管栅极。因此，相应电容器205分别与数字线BL-CB及BL-CT耦合。当停用字线WL-CB及WL-CT两者时，可将存储器单元105视为处于存储模式中。当启动字线WL-CB及WL-CT两者且数字线BL-CB及BL-CT的电压相同时，也可将存储器单元105视为处于存储模式中。
字线WL-CB(0)到WL-CB(n)及WL-CT(0)到WL-CT(n)分别与存储器单元105MC(0)到105MC(n)的选择组件220及224电子通信。因此，启动相应存储器单元105的字线WL-CB及WL-CT可使存储器单元105启动。例如，启动WL-CB(0)及WL-CT(0)使存储器单元MC(0)启动，启动WL-CB(1)及WL-CT(1)使存储器单元MC(1)启动，等等。在一些实例中，选择组件220及224的位置可经交换使得选择组件220耦合于数字线BL-CT与单元顶部230之间且选择组件224耦合于数字线BL-CB与单元底部215之间。
归因于电容器205的极板之间的铁电材料且如下文将更详细讨论，电容器205可在耦合到数字线BL-CB及BL-CT之后不放电。为感测由铁电电容器205存储的逻辑状态，字线WL-CB及WL-CT可经加偏压以选择相应存储器单元105，且可由(例如)驱动器电路237将电压施加于数字线BL-CT。可在启动选择组件224之前或其之后施加数字线BL-CT偏压。加偏压于数字线BL-CT可导致横跨电容器205的电压差，这可产生电容器205上的存储电荷变化。存储电荷变化的幅度可取决于每一电容器205的初始状态，例如，初始状态是否存储逻辑1或逻辑0。当由字线WL-CB启动选择组件220时，存储电荷变化可基于存储于电容器205上的电荷来引起数字线BL-CB的电压变化。可由感测组件125比较数字线BL-CB的所得电压与参考(例如VBLREF信号的电压)以确定每一存储器单元105中的存储逻辑状态。
感测组件125可包括用于检测及放大信号差异(其可称为锁存)的各种晶体管或放大器。感测组件125可包括接收及比较数字线BL-CB的电压及参考信号VBLREF的电压(其可为参考电压)的感测放大器。可基于比较来将感测放大器输出驱动到较高供应电压(例如正供应电压)或较低供应电压(例如负供应电压或接地)。例如，如果数字线BL-CB具有高于参考信号VBLREF的电压，那么可将感测放大器输出驱动到正供应电压。另外，在一些情况中，感测放大器可将数字线BL-CB驱动到供应电压且将数字线BL-CT驱动到负电压或接地电压。接着，感测组件125可锁存感测放大器的输出及/或数字线BL-CB的电压，其可用于确定存储器单元105中的存储状态，例如逻辑1。替代地，如果数字线BL-CB具有低于参考信号VBLREF的电压，那么可将感测放大器输出驱动到负电压或接地电压。另外，在一些情况中，感测放大器可将数字线BL-CB驱动到供应电压到负电压或接地电压且将数字线BL-CT驱动到供应电压。感测组件125可类似地锁存感测放大器输出以确定存储器单元105中的存储状态，例如逻辑0。接着，存储器单元105的锁存逻辑状态可(例如)通过列解码器130输出为输出135，参考图1。在其中感测组件125将数字线BL-CB及BL-CT驱动到互补电压(例如，供应电压与负电压或接地电压互补，且负电压或接地电压与供应电压互补)的实施例中，可将互补电压施加于存储器单元105以恢复原始数据状态读取。因为数据被恢复，所以无需单独恢复操作。
如先前所描述，数字线BL-CB及BL-CT及选择组件220及224提供电容器205的单元底部215及单元底部230的独立控制以因此无需共享单元极板，通常如同常规铁电存储器。因此，单元不易受干扰机制(例如与单元极板相关的图像噪声)影响。另外，无需共享单元极板设计所需的单元极板驱动器电路，此可减小电路大小。可将多列存储器单元的数字线驱动到彼此独立的电压。例如，可将第一列存储器单元的数字线BL-CT(通过选择组件耦合到单元顶部(其与单元底部对置)的数字线)驱动到独立于第二列存储器单元的数字线BL-CT驱动到的电压的电压。
图2B说明根据本发明的实施例的感测组件125。感测组件125包括p型场效晶体管252及256及n型场效晶体管262及266。晶体管252及晶体管262的栅极耦合到感测节点A。晶体管256及晶体管266的栅极耦合到感测节点B。晶体管252及256及晶体管262及266表示感测放大器。p型场效晶体管258经配置以耦合到电源供应器(例如VREAD电压电源供应器)且耦合到晶体管252及256的共同节点。晶体管258由作用中PSA信号(例如作用中低逻辑)启动。n型场效晶体管268经配置以耦合到参考电压(例如接地)且耦合到晶体管262及266的共同节点。晶体管268由作用中NSA信号(例如作用中高逻辑)启动。
在操作中，通过启动PSA及NSA信号来启动感测放大器以将感测放大器耦合到电源供应器的电压及参考电压。当启动感测放大器时，感测放大器比较感测节点A及B的电压且通过将感测节点A及B驱动到互补电压电平(例如，将感测节点A驱动到VREAD且将感测节点B驱动到接地，或将感测节点A驱动到接地且将感测节点B驱动到VREAD)来放大电压差。当已将感测节点A及B驱动到互补电压电平时，感测节点A及B的状态由感测放大器锁存且保持锁存，直到停用感测放大器。
参考图2A，为写入存储器单元105，可横跨电容器205施加电压。可使用各种方法。在一些实例中，可分别通过字线WL-CB及WL-CT启动选择组件220及224以将电容器205电耦合到数字线BL-CB及BL-CT。针对铁电电容器205，可通过控制单元顶部230(通过数字线BL-CT)及单元底部215(通过数字线BL-CB)的电压以横跨电容器205施加正电压或负电压来横跨电容器205施加电压。
在一些实例中，可在感测之后执行回写操作。如先前所讨论，感测操作会降级或破坏存储器单元105的原始存储逻辑值。在感测之后，可将所检测的逻辑值回写到存储器单元105。例如，感测组件125可确定存储器单元105的逻辑状态且接着可(例如)通过隔离开关231及开关235回写相同逻辑状态。
铁电材料具有非线性极化性质。图3A及图3B以磁滞曲线300-a(图3A)及300-b(图3B)说明根据本发明的各种实施例的铁电存储器的存储器单元的非线性电性质的实例。磁滞曲线300-a及300-b分别说明实例性铁电存储器单元写入及读取过程。磁滞曲线300描绘依据电压差V而变化的存储于铁电电容器(例如图2的电容器205)上的电荷Q。
铁电材料的特征为自发电极化，例如，其在缺乏电场的情况下维持非零电极化。实例性铁电材料包括钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(PZT)及钽酸锶铋(SBT)。本文中所描述的铁电电容器可包括这些或其它铁电材料。铁电电容器内的电极化导致铁电材料的表面处的净电荷且通过电容器端子吸引相反电荷。因此，将电荷存储于铁电材料及电容器端子的界面处。由于可在缺乏外部施加电场的情况下相对较长时间(甚到无限期地)维持电极化，所以可相较于(例如)易失性存储器阵列中所采用的电容器而显著减少电荷泄漏。此可减少执行刷新操作的需要，如上文针对一些易失性存储器架构所描述。
可从电容器的单个端子的视角了解磁滞曲线300。举例而言，如果铁电材料具有负极化，那么正电荷累积于端子处。同样地，如果铁电材料具有正极化，那么负电荷累积于端子处。另外，应了解，磁滞曲线300中的电压表示横跨电容器的电压差且具方向性。例如，可通过将正电压施加于所考虑的端子(例如单元顶部230)且使第二端子(例如单元底部215)维持接地(或约0伏特(0V))来实现正电压。可通过使所考虑的端子维持接地且将正电压施加于第二端子来施加负电压，例如，可施加正电压以使所考虑的端子负极化。类似地，可将两个正电压、两个负电压或正电压及负电压的任何组合施加于适当电容器端子以产生磁滞曲线300中所展示的电压差。
如磁滞曲线300-a中所描绘，铁电材料可维持具有0电压差的正极化或负极化以导致两种可行充电状态：电荷状态305及电荷状态310。根据图3的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，可在不失理解的情况下颠倒相应电荷状态的逻辑值。
可通过控制铁电材料的电极化且因此控制电容器端子上的电荷(通过施加电压)来将逻辑0或1写入存储器单元。例如，横跨电容器施加净正电压315导致电荷累积，直到达到电荷状态305-a。在移除电压315之后，电荷状态305-a跟随路径320变化，直到其在0电压电位处达到电荷状态305。类似地，通过施加净负电压325来写入电荷状态310，其导致电荷状态310-a。在移除负电压325之后，电荷状态310-a跟随路径330变化，直到其在0电压处达到电荷状态310。电荷状态305及310也可称为剩余极化(Pr)值，它是在移除外部偏压(例如电压)之后留下的极化(或电荷)。
为读取或感测铁电电容器的存储状态，可横跨电容器施加电压。作为响应，存储电荷Q改变且变化程度取决于最初电荷状态，因此，最终存储电荷(Q)取决于最初是否存储电荷状态305-b或310-b。例如，磁滞曲线300-b说明两种可行的存储电荷状态305-b及310-b。可横跨电容器施加电压335，如先前所讨论。尽管已将电压335描绘为正电压，但电压335可为负的。响应于电压335，电荷状态305-b可跟随路径340变化。同样地，如果最初存储电荷状态310-b，那么其跟随路径345变化。电荷状态305-c及电荷状态310-c的最终位置取决于包括特定感测方案及电路的诸多因素。
在一些情况中，最终电荷可取决于耦合到存储器单元的数字线的本质电容。例如，如果电容器电耦合到数字线且施加电压335，那么数字线的电压可归因于本质电容而升高。因此，感测组件处所测量的电压可不等于电压335，而是可取决于数字线的电压。因此，磁滞曲线300-b上的最终电荷状态305-c及310-c的位置可取决于数字线的电容且可通过负载线分析来确定。可相对于数字线电容来界定电荷状态305-c及310-c。因此，电容器的电压(电压350或电压355)可为不同的且可取决于电容器的最初状态。
可通过比较数字线电压与参考电压来确定电容器的最初状态。数字线电压可为电压335与横跨电容器的最终电压(电压350或电压355)之间的差(例如电压335-电压350)或(例如电压335-电压355)。参考电压可经产生使得其振幅介于两个可行数字线电压之间以确定所存储的逻辑状态，例如，数字线电压是否高于或低于参考电压。例如，参考电压可为两个数量(电压335-电压350)及(电压335-电压355)的平均值。在由感测组件比较之后，可确定所感测的数字线电压高于或低于参考电压，且可确定铁电存储器单元的存储逻辑值(例如逻辑0或1)。
图4A是根据本发明的实施例的读取操作期间的各种信号的时序图。将参考图1的存储器阵列100及图2的实例性电路200来描述图4A。在图4A的实例性读取操作中，由存储器单元105存储的数据状态是逻辑“1”。
在时间T0之前，数字线BL-CB及BL-CT处于参考电压(例如，接地)且停用开关235。也在时间T0之前，由ISOREF信号启动参考开关233以将感测节点B的电压设置成参考信号VBLREF的VREF电压。由ISO信号启动隔离开关231以通过耦合到数字线BL-CB来将感测节点A的电压设置成接地。
在时间T0处，启动字线WL-CB及WL-CT以分别启动经存取的存储器单元105的选择组件220及224。因此，数字线BL-CB耦合到单元底部215且数字线BL-CL耦合到电容器205的单元顶部230。在时间T1处，启动驱动器电路237以通过数字线BL-CT且通过选择组件224将电压VREAD提供到单元顶部230。从单元顶部230通过电容器205耦合电压VREAD以引起单元底部215处的电压变化。如先前所讨论，单元底部215处所引起的电压变化的幅度是至少部分基于由电容器最初存储的电荷状态。当图4A的当前实例的电荷状态对应于逻辑1时，归因于电压VREAD的单元底部215处的电压大于参考信号VBLREF的VREF电压。单元底部215的电压通过选择组件220、通过数字线BL-CB且通过隔离开关231耦合到感测组件125的感测节点A。
在一些实施例中，信号的时序可不同于图4A中所明确展示的时序。例如，可在启动字线WL-CB之前启动字线WL-CT。在另一实例中，在启动字线WL-CB之前将VREAD电压提供到单元顶部230。也可在其它实施例中使用其它信号时序以：将单元顶部耦合到数字线BL-CT且将单元底部耦合到数字线BL-CB，将VREAD电压提供到单元顶部230，且引起提供到感测组件125的感测节点A的单元底部215处的电压变化。
在时间T2处，ISO信号停用隔离开关231且停用参考开关233以隔离感测组件125的感测节点A及B。在时间T3处，启动感测组件125以比较感测节点A的电压(响应于VREAD电压的单元底部215的电压)与感测节点B的电压(参考信号VBLREF的VREF电压处的单元顶部235的电压)。归因于感测节点A的电压大于感测节点B的参考信号VBLREF的电压，感测组件125将感测节点A驱动到VREAD电压且将感测节点B驱动到接地。感测节点A处的VREAD电压表示从存储器单元105读取的逻辑1状态。尽管图4A中未展示，但存储器单元105的检测逻辑状态接着可通过列解码器130输出为输出135(图1)。在时间T4处，由ISO信号启动隔离开关231以将感测节点A耦合到数字线BL-CB。
在时间T5处，停用驱动器电路237以不再提供VREAD电压，且由RESTORE信号(未展示)启动开关235以将感测节点B耦合到数字线BL-CT。因此，将数字线BL-CT驱动到接地，且因此也将单元顶部230驱动到接地。相反地，通过隔离开关231将数字线BL-CB驱动到VREAD电压，且因此也将单元底部215驱动到VREAD电压。开关235的启动使电容器205上的电荷恢复以确保读取操作不改变或降级由存储器单元105存储的逻辑1状态。
在时间T6处，停用感测组件125且感测节点A的电压(及数字线BL-CB的电压)变成接地，且在时间T7处，停用字线WL-CB及WL-CT以停用选择组件220及224而使电容器205分别与数字线BL-CB及BL-CT隔离以完成读取操作。
图4B是根据本发明的实施例的读取操作期间的各种信号的时序图。将参考图1的存储器阵列100及图2的实例性电路200来讨论图4B。在图4B的实例性读取操作中，由存储器单元105存储的数据状态是逻辑“0”。
在时间T0之前，数字线BL-CB及BL-CT处于参考电压(例如接地)且停用开关235。也在时间T0之前，由ISOREF信号启动参考开关233以将感测节点B的电压设置成参考信号VBLREF的VREF电压。由ISO信号启动隔离开关231以通过耦合到数字线BL-CB来将感测节点A的电压设置成接地。
在时间T0处，启动字线WL-CB及WL-CT以分别启动经存取的存储器单元105的选择组件220及224。因此，数字线BL-CB耦合到单元底部215且数字线BL-CT耦合到电容器205的单元顶部230。在时间T1处，启动驱动器电路237以通过数字线BL-CT且通过选择组件224将电压VREAD提供到单元顶部230。从单元顶部230通过电容器205耦合电压VREAD以引起单元底部215处的电压变化，且电压VREAD引起电压变化。与图4A的针对逻辑1的实例性读取操作相比，由于图4B的当前实例的电荷状态对应于逻辑0，所以归因于电压VREAD的单元底部215处的电压小于参考信号VBLREF的VREF电压。单元底部215的电压通过选择组件220，通过数字线BL-CB且通过隔离开关231耦合到感测组件125的感测节点A。如同图4A的实例性读取操作，在一些实施例中，信号的时序可不同于图4B中所明确展示的时序。
在时间T2处，ISO信号停用隔离开关231且停用参考开关233以隔离感测组件125的感测节点A及B。在时间T3处，启动感测组件125以比较感测节点A的电压(响应于VREAD电压的单元底部215的电压)与感测节点B的电压(参考信号VBLREF的VREF电压处的单元顶部235的电压)。归因于感测节点A的电压小于感测节点B的参考信号VBLREF的电压，感测组件125将感测节点A驱动到接地且将感测节点B驱动到VREAD电压。感测节点A的接地电压表示从存储器单元105读取的逻辑0状态。尽管图4B中未展示，但存储器单元105的检测逻辑状态接着可通过列解码器130输出为输出135(图1)。在时间T4处，由ISO信号启动隔离开关231以将感测节点A耦合到数字线BL-CB。
在时间T5处，停用驱动器电路237以不再提供VREAD电压，且由RESTORE信号(未展示)启动开关235以将感测节点B耦合到数字线BL-CT。因此，将数字线BL-CT驱动到VREAD电压，且因此也将单元顶部230驱动到VREAD电压。相反地，通过隔离开关231将数字线BL-CB驱动到接地，且因此也将单元底部215驱动到接地。开关235的启动使电容器205上的电荷恢复以确保读取操作不改变或降级由存储器单元105存储的逻辑0状态。
在时间T6处，停用感测组件125。感测节点B(及数字线BL-CT)的电压变成接地且感测节点A(及数字线BL-CB)的电压保持接地。在时间T7处，停用字线WL-CB及WL-CT以停用选择组件220及224而使电容器205分别与数字线BL-CB及BL-CT隔离以完成读取操作。
图5A是根据本发明的实施例的方法500的流程图。方法500可用于读取存储器单元，例如先前所讨论的存储器单元105。将参考图1的存储器阵列100及图2的实例性电路200来描述图5A。
方法500包括：在步骤502中，将存储器电容器的第一极板耦合到第一数字线；及在步骤504中，将所述存储器电容器的第二极板耦合到第二数字线。例如，将单元顶部230耦合到数字线BL-CT且将单元底部215耦合到数字线BL-CB。选择组件220及224可用于将单元底部215及单元顶部230分别耦合到数字线BL-CB及BL-CT。在一些实施例中，将单元底部215耦合到数字线BL-CB及将单元顶部230耦合到数字线BL-CT可同时发生。在其它实施例中，将单元底部215耦合到数字线BL-CB及将单元顶部230耦合到数字线BL-CT可不同时发生。
在步骤506中，将读取电压提供到存储器电容器的第一极板以引起存储器电容器的第二极板处的电压变化。实例性读取电压是提供到单元顶部230的VREAD。在步骤508中感测存储器电容器的第二极板处的电压与参考电压之间的电压差，且在步骤510中放大电压差以提供放大电压差。参考图1及2，感测组件125感测单元顶部230的电压与参考电压(例如参考信号VBLREF)之间的电压差，且感测组件125(例如)通过将输出驱动到供应及/或参考电压来放大电压差。如先前所讨论，在一些实施例中，将感测组件125的感测节点A及B驱动到互补电压电平(例如，响应于单元底部215的电压大于参考信号VBLREF的电压而将感测节点A驱动到VREAD且将感测节点B驱动到接地，或响应于单元底部215的电压小于参考信号VBLREF的电压而将感测节点A驱动到接地且将感测节点B驱动到VREAD)。
在步骤512中，分别通过第一及第二数字线将放大电压差施加于存储器电容器的第一及第二极板。在步骤514中，使存储器电容器的第一极板与第一数字线解耦合，且在步骤516中，使存储器电容器的第二极板与第二数字线解耦合。例如，参考图1及2，分别通过数字线BL-CT及BL-CB将放大电压差施加于第一顶部230及单元底部215。选择组件224可用于使数字线BL-CT与单元顶部230解耦合且选择组件220可用于使数字线BL-CB与单元底部215解耦合。
图5B是根据本发明的实施例的方法520的流程图。方法520可用于读取存储器单元，例如先前所讨论的存储器单元105。将参考图1的存储器阵列100及图2的实例性电路200来描述图5B。
方法520包括：在步骤522中，驱动耦合到铁电存储器单元的第一极板的第一数字线上的读取电压以引起所述铁电存储器单元的第二极板处的电压变化。例如，可驱动数字线BL-CT上的读取电压VREAD，数字线BL-CT可通过选择组件224耦合到单元顶部230。在步骤524中，通过耦合到铁电存储器单元的第二极板的第二数字线将铁电存储器单元的第二极板处的电压变化提供到感测放大器的第二感测节点。如先前所讨论，单元底部215可归因于VREAD电压而经历电压变化，且可将所述电压变化提供到感测组件125的感测节点A。
在步骤526中，将参考电压(例如参考信号VBLREF)提供到感测放大器的第一节点，且在步骤528中，比较感测放大器的第二感测节点处的电压与第一感测节点的电压。在步骤530中，基于比较来将第一及第二感测节点驱动到互补电压电平。参考图1及2，感测组件125可比较感测节点A及B的电压且将感测节点A及B驱动到互补电压，例如，驱动到VREAD电压及接地。
在步骤532中，将第一感测节点耦合到第一数字线以分别通过第一及第二数字线将互补电压电平提供到铁电存储器单元的第一及第二极板，且在步骤534中，使第一及第二极板分别与第一及第二数字线隔离。
图6是根据本发明的实施例的写入操作期间的各种信号的时序图。将参考图1的存储器阵列100及图2的实例性电路200来描述图6。在图6的实例性写入操作中，将逻辑“0”写入当前存储逻辑“1”的存储器单元105。
在时间TA之前，启动字线WL-CB及WL-CT以分别启动选择组件220及224。因此，数字线BL-CB耦合到单元底部215且数字线BL-CT耦合到电容器205的单元顶部230。数字线BL-CB的电压处于表示当前存储逻辑“1”的VREAD电压且数字线BL-CT的电压处于参考电压(例如接地)。也在时间TA之前，数字线BL-CB通过经启动的隔离开关231耦合到感测组件125的感测节点A，且数字线BL-CT通过经启动的开关235耦合到感测组件125的感测节点B。因此，在时间TA之前，感测节点A及B分别耦合到单元底部215及单元顶部230。
在时间TA处，耦合到感测节点A及B的写入放大器(未展示)将感测节点A从VREAD电压驱动到接地且将感测节点B从接地驱动到VREAD电压。感测节点A及B的电压由感测组件125锁存。当感测节点A及B由写入放大器驱动时，数字线BL-CB的电压变成接地且数字线BL-CT的电压变成VREAD电压。感测节点A及数字线BL-CB的接地电压表示写入电容器205的逻辑“0”。分别通过经启动的选择组件220及224将数字线BL-CB的接地电压及数字线BL-CT的VREAD电压施加于单元底部215及单元顶部230。因此，电容器205变成在相反极化中极化以将存储数据从逻辑“1”变成逻辑“0”。
到时间TB时，感测节点A及B处的电压已由感测组件125锁存且感测节点A及B的电压不再由写入放大器驱动。在时间TB处，停用感测组件125且感测节点B(及数字线BL-CT)的电压变成接地。在时间TC处，停用字线WL-CB及WL-CT以完成写入操作。
图7是根据本发明的实施例的写入操作期间的各种信号的时序图。将参考图1的存储器阵列100及图2的实例性电路200来描述图7。在图7的实例性写入操作中，将逻辑“1”写入当前存储逻辑“0”的存储器单元105。
在时间TA之前，启动字线WL-CB及WL-CT以分别启动选择组件220及224。因此，数字线BL-CB耦合到单元底部215且数字线BL-CT耦合到电容器205的单元顶部230。数字线BL-CB的电压处于表示当前存储逻辑“0”的接地且数字线BL-CT的电压处于VREAD电压。也在时间TA之前，数字线BL-CB通过经启动的隔离开关231耦合到感测组件125的感测节点A，且数字线BL-CT通过经启动的开关235耦合到感测组件125的感测节点B。因此，在时间TA之前，感测节点A及B分别耦合到单元底部215及单元顶部230。
在时间TA处，耦合到感测节点A及B的写入放大器(未展示)将感测节点A从接地驱动到VREAD电压且将感测节点B从VREAD电压驱动到接地。感测节点A及B的电压由感测组件125锁存。当感测节点A及B由写入放大器驱动时，数字线BL-CB的电压变成VREAD电压且数字线BL-CT的电压变成接地。感测节点A及数字线BL-CB的VREAD电压表示写入电容器205的逻辑“1”。分别通过经启动的选择组件220及224将数字线BL-CB的VREAD电压及数字线BL-CT的接地电压施加于单元底部215及单元顶部230。因此，电容器205变成在相反极化中极化以将存储数据从逻辑“0”变成逻辑“1”。
到时间TB时，感测节点A及B处的电压已由感测组件125锁存且感测节点A及B的电压不再由写入放大器驱动。在时间TB处，停用感测组件125且感测节点B(及数字线BL-CT)的电压变成接地。在时间TC处，停用字线WL-CB及WL-CT以完成写入操作。
在一些实施例中，可结合读取操作(例如参考图4A及4B所描述的读取操作)执行参考图6及7所描述的写入操作。例如，参考图4A的实例性读取操作，可在时间T5处于开关235启动之后执行图6的实例性写入操作。在另一实例中，参考图4B的实例性读取操作，可在时间T5处于开关235启动之后执行图7的实例性写入操作。在其它实施例中，可结合不同操作执行图6及7的实例性写入操作。
如先前参考图4A及4B所描述，逻辑“1”由大于参考信号VBLREF的VREF电压的单元底部上的电压表示，且逻辑“0”由小于参考信号VBLREF的VREF电压的单元底部上的电压表示。也如先前参考图6及7的实例性写入操作所描述，通过将VREAD电压施加于单元底部且将接地施加于单元顶部来写入逻辑“1”，及通过将接地施加于单元底部且将VREAD电压施加于单元顶部来写入逻辑“0”。在一些实例中，可在不失理解的情况下颠倒对应于相对于VREF参考信号VBLREF的电压的电压的逻辑值及用于写入逻辑值的净正/负电压的施加。
参考图4到7的读取及写入操作所描述的实例性电压及信号时序仅供说明，且不意在限制本发明的范围。应了解，可在不背离本发明的范围的情况下修改电压及相关信号时序。
图8说明根据本发明的包括存储器单元105的实例性实施例的存储器单元100的部分。
存储器阵列100的说明区域包括数字线BL-CT及BL-CB。数字线BL-CT及BL-CB相对于彼此垂直偏移且可连接到感测组件125。图中展示一对相邻存储器单元105，其中这些相邻存储器单元位于存储器阵列内的彼此共同列中(例如，沿由数字线BL-CT及BL-CB表示的共同列)。绝缘材料48经展示成包围存储器单元105的各种组件。在一些实施例中，存储器单元105可称为沿存储器阵列的列的大体上相同存储器单元，其中术语“大体上相同”意指：在合理制造及测量公差内，存储器单元彼此相同。
数字线BL-CB经展示位于基底15上方且由基底15支撑。此基底可为半导体材料。存储器单元105各自包括选择组件220及224及铁电电容器205。电容器205垂直地介于存储器单元105的选择组件220与224之间。电容器205包括第一极板(单元顶部230)及第二极板(单元底部215)及安置于单元顶部230与单元底部215之间的铁电材料232。尽管单元顶部230经展示成容器形状且单元顶部215经展示成在此容器形状内延伸，但在其它实施例中，单元顶部及底部可具有其它配置。例如，单元顶部及底部可具有平面配置。支柱212从数字线BL-CT延伸到电容器205的单元顶部230，且支柱202从数字线BL-CB延伸到电容器205的单元底部215。
选择组件224具有延伸到电容器205的单元顶部230的源极/漏极区域214，且具有延伸到数字线BL-CT的源极/漏极区域216。选择组件224也具有介于源极/漏极区域214与216之间的通道区域218。栅极211是沿通道区域218且通过栅极介电材料213从通道区域偏移。栅极211可包括于字线WL-CT中。
选择组件220具有延伸到电容器205的单元底部215的源极/漏极区域204，且具有延伸到数字线BL-CB的源极/漏极区域206。选择组件220也具有介于源极/漏极区域204与206之间的通道区域208。栅极201是沿通道区域208且通过栅极介电材料203从通道区域偏移。栅极201可包括于字线WL-CB中。
如图8的实施例中所展示，存储器单元105的选择组件220及224及电容器205经垂直堆叠，这可实现存储器单元105以高集成度封装。
在一些实施例中，数字线BL-CT及BL-CB的相对定向经颠倒使得数字线BL-CT位于支撑衬底15上方且数字线BL-CB位于数字线BL-CT上方。在这些其它实施例中，将相对于图8的展示配置来反转说明电容器205，且相应地，容器形状的单元顶部230将向上而非向下敞开。
图9说明根据本发明的各种实施例的存储器900的部分的框图，存储器900包括支持铁电存储器的存储器阵列100。存储器阵列100可称为电子存储器装置且包括存储器控制器140及存储器单元105，其可为参考图1、2或4到7所描述的存储器控制器140及存储器单元105的实例。
存储器控制器140可包括偏压组件905及时序组件910且可如图1中所描述般操作存储器阵列100。存储器控制器140可与字线110、数字线115及感测组件125(其可为参考图1、2或4到7所描述的字线110、数字线115及感测组件125的实例)电子通信。存储器控制器140也可与参考开关233、隔离开关231及开关235(其可分别为参考图2或4到7所描述的参考开关233、隔离开关231及开关235的实例)电子通信。存储器控制器140可通过参考开关233将参考信号VBLREF提供到感测组件125。存储器阵列100的组件可彼此电子通信且可执行参考图1到7所描述的功能。
存储器控制器140可经配置以通过将电压施加于字线及数字线来启动字线110或数字线115。例如，偏压组件905可经配置以施加电压来操作存储器单元105以如上文所描述般读取或写入存储器单元105。在一些情况中，存储器控制器140可包括行解码器、列解码器或两者，如参考图1所描述。此可使存储器控制器140能够存取一或多个存储器单元105。偏压组件905也可将参考信号VBLREF提供到感测组件125。另外，偏压组件905可提供用于操作感测组件125的电压电位。
存储器控制器140可基于接收针对铁电存储器单元105的存取操作请求来启动隔离开关231，即，存储器控制器140可将存储器单元105电连接到感测组件125。存储器控制器140可基于启动感测组件125来进一步确定铁电存储器单元105的逻辑状态，且将铁电存储器单元105的逻辑状态回写到铁电存储器单元105。
在一些情况中，存储器控制器140可使用时序组件910来执行其操作。例如，时序组件910可控制各种字线选择或单元顶部偏压的时序，其包括用于执行本文中所讨论的存储器功能(例如读取及写入)的切换及电压施加的时序。在一些情况中，时序组件910可控制偏压组件905的操作。
感测组件125可比较来自存储器单元105的信号(通过数字线115)与参考信号VBLREF的电压。参考信号VBLREF可具有含两个感测电压之间的值的电压，如参考图2、4A及4B所描述。在确定逻辑状态之后，感测组件125可锁存输出，其中可根据电子器件(其部分是存储器阵列100)的操作来使用所述输出。
图10说明根据本发明的各种实施例的支持铁电存储器的系统1000。系统1000包括器件1005，器件1005可为或包括用于连接或物理支撑各种组件的印刷电路板。器件1005可为计算机、笔记本计算机、膝上型计算机、平板计算机、移动电话或类似者。器件1005包括存储器阵列100，存储器阵列100可为参考图1及9所描述的存储器阵列100的实例。存储器阵列100可含有存储器控制器140及存储器单元105，它们可为参考图1及9所描述的存储器控制器140及参考图1、2及4到9所描述的存储器单元105的实例。器件1005也可包括处理器1010、BIOS组件1015、周边组件1020及输入/输出控制组件1025。器件1005的组件可通过总线1030彼此电子通信。
处理器1010可经配置以通过存储器控制器140操作存储器阵列100。在一些情况中，处理器1010可执行参考图1及9所描述的存储器控制器140的功能。在其它情况中，存储器控制器140可集成到处理器1010中。处理器1010可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、离散栅极或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。处理器1010可执行各种功能且如本文中所描述般操作存储器阵列100。处理器1010可(例如)经配置以执行存储于存储器阵列100中的计算机可读指令以引起器件1005执行各种功能或任务。
BIOS组件1015可为软件组件，其包括操作为固件的基本输入/输出系统(BIOS)，所述BIOS可初始化及运行系统1000的各种硬件组件。BIOS组件1015也可管理处理器1010与各种组件(例如周边组件1020、输入/输出控制组件1025等等)之间的数据流动。BIOS组件1015可包括存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
周边组件1020可为集成到器件1005中的任何输入或输出器件或这些器件的接口。实例可包括硬盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并列端口或周边卡槽，例如周边组件互连(PCI)或加速图形端口(AGP)槽。
输入/输出控制组件1025可管理处理器1010与周边组件1020、输入器件1035或输出器件1040之间的数据通信。输入/输出控制组件1025也可管理未集成到器件1005中的周边器件。在一些情况中，输入/输出控制组件1025可表示到外部周边器件的物理连接或端口。
输入1035可表示器件1005外的器件或信号，其将输入提供到器件1005或其组件。此可包括用户接口或具有其它器件或介于其它器件之间的接口。在一些情况中，输入1035可为经由周边组件1020与器件1005介接的周边器件或可由输入/输出控制组件1025管理。
输出1040可表示器件1005外的器件或信号，其经配置以从器件1005或其任何组件接收输出。输出1040的实例可包括显示器、扬声器、印刷器件、另一处理器或印刷电路板等等。在一些情况中，输出1040可为经由周边组件1020与器件1005介接的周边器件或可由输入/输出控制组件1025管理。
存储器控制器140、器件1005及存储器阵列100的组件可由经设计以实施其功能的电路组成。此可包括经配置以实施本文中所描述的功能的各种电路元件，例如导线、晶体管、电容器、电感器、电阻器、放大器或其它作用或非作用元件。
应从上文了解，尽管本文中已出于说明目的描述本发明的特定实施例，但可在不背离本发明的精神及范围的情况下作出各种修改。相应地，本发明仅受所附权利要求书限制。

Claims (31)

1.一种装置，其包含：
电容器，其具有第一极板、第二极板及铁电介电材料；
第一数字线；
第一选择组件，其经配置以将所述第一极板耦合到所述第一数字线；
第二数字线；及
第二选择组件，其经配置以将所述第二极板耦合到所述第二数字线。
2.根据权利要求1所述的装置，其中所述第一选择组件耦合到第一字线且经配置以响应于所述第一字线的启动而被启动，且其中所述第二选择组件耦合到第二字线且经配置以响应于所述第二字线的启动而被启动。
3.根据权利要求1所述的装置，其中所述第一选择组件耦合于所述第一数字线与所述电容器的所述第一极板之间，且其中所述第二选择组件耦合于所述第二数字线与所述电容器的所述第二极板之间。
4.根据权利要求1所述的装置，其中所述第一选择组件、所述第二选择组件及所述电容器经垂直堆叠。
5.一种装置，其包含：
铁电存储器单元，其包括第一及第二选择组件；
第一及第二数字线，其分别耦合到所述第一及第二选择组件；
第一存取线，其耦合到所述第一选择组件的栅极；
第二存取线，其耦合到所述第二选择组件的栅极；
感测组件，其包括第一感测节点及第二感测节点，所述感测组件经配置以感测所述第一及第二感测节点之间的电压差，放大所述电压差，且锁存所述电压差；
第一开关，其耦合到所述第一数字线及所述第一感测节点，所述第一开关经配置以将所述第一数字线选择性地耦合到所述第一感测节点；
第二开关，其耦合到所述第二数字线及所述第二感测节点，所述第二开关经耦合以将所述第二数字线选择性地耦合到所述第二感测节点。
6.根据权利要求5所述的装置，其进一步包含经配置以将读取电压提供到所述第一数字线的驱动器电路。
7.根据权利要求5所述的装置，其中所述感测组件包含：
第一p型场效晶体管，其具有栅极；
第一n型场效晶体管，其具有耦合到所述第一p型场效晶体管的所述栅极的栅极；
第二p型场效晶体管，其具有栅极；
第二n型场效晶体管，其具有耦合到所述第二p型场效晶体管的所述栅极的栅极；
第一感测节点，其耦合到所述第一p型场效晶体管及所述第一n型场效晶体管的漏极，且进一步耦合到所述第二p型场效晶体管及所述第二n型场效晶体管的所述栅极；及
第二感测节点，其耦合到所述第二p型场效晶体管及所述第二n型场效晶体管的漏极，且进一步耦合到所述第一p型场效晶体管及所述第一n型场效晶体管的所述栅极。
8.根据权利要求7所述的装置，其进一步包含：
多个第一存取线，其各自耦合到多个铁电存储器单元的相应铁电存储器单元的所述第一选择组件；及
多个第二存取线，其各自耦合到所述多个铁电存储器单元的相应铁电存储器单元的所述第二选择组件。
9.根据权利要求5所述的装置，其中所述铁电存储器单元包含：
第一极板，其耦合到所述第一选择组件；
第二极板，其耦合到所述第二选择组件；及
铁电材料，其定位于所述第一及第二极板之间。
10.根据权利要求5所述的装置，其进一步包含参考开关，所述参考开关耦合到所述第一感测节点且经配置以将参考电压提供到所述第一感测节点。
11.根据权利要求5所述的装置，其进一步包含：
多个铁电存储器单元，其耦合到所述第一及第二数字线，所述多个铁电存储器单元的每一铁电存储器单元包括相应第一及第二选择组件。
12.根据权利要求5所述的装置，其中所述第一及第二数字线相对于彼此垂直偏移，且铁电电容器垂直地介于所述第一及第二选择组件之间。
13.一种装置，其包含：
多个存储器单元，其配置成行及列，每一存储器单元包括第一及第二选择组件且进一步包括耦合于所述第一及第二选择组件之间的铁电电容器；
多对字线，所述多对字线的每一对字线耦合到相应存储器单元行；
多对数字线，所述多对数字线的每一对数字线耦合到相应存储器单元列；
行解码器，其耦合到所述多对字线且经配置以基于行地址来启动一对字线；
列解码器，其耦合到所述多对数字线且经配置以基于列地址来启动一对数字线；
及
感测组件，其耦合到所述多对数字线且经配置以确定经启动的存储器单元行的存储器单元的存储状态。
14.根据权利要求13所述的装置，其中所述多对数字线中的每一者包括耦合到所述相应存储器单元列的存储器单元的所述第一选择组件的第一数字线且进一步包括耦合到所述相应存储器单元列的存储器单元的所述第二选择组件的第二数字线。
15.根据权利要求14所述的装置，其中所述感测组件包含耦合到所述多个数字线的每一对数字线的相应感测组件。
16.根据权利要求15所述的装置，其中每一感测组件经配置以将所述感测组件所耦合的所述对数字线的所述第二数字线驱动到电压，且所述感测组件经进一步配置以将所述感测组件所耦合的所述对数字线的所述第一数字线驱动到与所述第一数字的所述电压互补的电压。
17.根据权利要求14所述的装置，其中所述多对字线的每一对字线包括耦合到所述相应存储器单元行的所述第一选择组件的栅极的第一字线且进一步包括耦合到所述相应存储器单元行的所述第二选择组件的栅极的第二字线，其中所述相应存储器单元行的所述第一选择组件由所述第一字线启动且所述相应存储器单元行的所述第二选择组件由所述第二字线启动。
18.根据权利要求13所述的装置，其中所述第一选择组件、所述第二选择组件及所述铁电电容器经垂直堆叠，且所述铁电电容器垂直地介于所述第一及第二选择组件之间。
19.一种方法，其包含：
将存储器电容器的第一极板耦合到第一数字线；
将所述存储器电容器的第二极板耦合到第二数字线；
将读取电压提供到所述存储器电容器的所述第一极板以引起所述存储器电容器的所述第二极板处的电压变化；
感测所述存储器电容器的所述第二极板处的电压与参考电压之间的电压差；
放大所述电压差以提供放大电压差；
分别通过所述第一及第二数字线将所述放大电压差施加于所述存储器电容器的所述第一及第二极板；
使所述存储器电容器的所述第一极板与所述第一数字线解耦合；及
使所述存储器电容器的所述第二极板与所述第二数字线解耦合。
20.根据权利要求19所述的方法，其中将所述存储器电容器的所述第一极板耦合到所述第一数字线及耦合所述第二数字线的所述第二极板包含分别启动第一选择组件及启动第二选择组件。
21.根据权利要求19所述的方法，其中将所述存储器电容器的所述第一极板耦合到所述第一数字线及耦合所述第二数字线的所述第二极板是同时发生的。
22.根据权利要求19所述的方法，其中放大所述电压差以提供所述放大电压差包含：
响应于所述存储器电容器的所述第二极板的所述电压大于所述参考电压而将感测组件的第一感测节点驱动到接地且将所述感测组件的第二感测节点驱动到供应电压；及
响应于所述存储器电容器的所述第二极板的所述电压小于所述参考电压而将感测组件的所述第一感测节点驱动到所述供应电压且将所述感测组件的第二感测节点驱动到接地。
23.根据权利要求19所述的方法，其中所述存储器电容器包含铁电存储器电容器。
24.根据权利要求19所述的方法，其进一步包含启动耦合到所述第二极板且被提供所述参考电压的感测组件。
25.一种方法，其包含：
驱动耦合到铁电存储器单元的第一极板的第一数字线上的读取电压以引起所述铁电存储器单元的第二极板处的电压变化，通过耦合到所述铁电存储器单元的所述第二极板的第二数字线将所述铁电存储器单元的所述第二极板处的所述电压变化提供到感测放大器的第二感测节点；
将参考电压提供到感测放大器的第一感测节点；
比较所述感测放大器的所述第二感测节点处的所述电压与所述第一感测节点的所述电压；
基于所述比较来将所述第一及第二感测节点驱动到互补电压电平；
将所述第一感测节点耦合到所述第一数字线以分别通过所述第一及第二数字线将所述互补电压电平提供到所述铁电存储器单元的所述第一及第二极板；及
使所述第一及第二极板分别与所述第一及第二数字线隔离。
26.根据权利要求25所述的方法，其进一步包含：
将所述第一及第二感测节点驱动到相反互补电压电平，
其中所述相反互补电压电平耦合到所述第一及第二极板以改变所述铁电存储器单元的极化。
27.根据权利要求25所述的方法，其进一步包含在比较所述感测放大器的所述第二感测节点处的所述电压与所述第一感测节点的所述电压之前，使所述第二节点与所述第二数字线解耦合。
28.根据权利要求27所述的方法，其进一步包含在基于所述比较来将所述第一感测节点及所述第二感测节点驱动到互补电压电平之后，将所述第二节点耦合到所述第二数字线。
29.根据权利要求25所述的方法，其中将所述第一感测节点耦合到所述第一数字线以分别通过所述第一及第二数字线将所述互补电压电平提供到所述铁电存储器单元的所述第一及第二极板及使所述第一及第二极板分别与所述第一及第二数字线隔离使所述铁电存储器单元上的数据恢复。
30.根据权利要求25所述的方法，其进一步包含在使所述第一及第二极板与所述第一及第二数字线隔离之前，将所述第一及第二感测节点驱动到相同电压。
31.根据权利要求25所述的方法，其中所述互补电压电平包含供应电压及接地。
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