JP2019534529A - 強誘電体メモリを含み、強誘電体メモリを動作するための装置及び方法 - Google Patents

強誘電体メモリを含み、強誘電体メモリを動作するための装置及び方法 Download PDF

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Abstract

強誘電体メモリを含み、強誘電体メモリを動作するための装置及び方法が開示される。例示的装置は、第１のプレート、第２のプレート、及び強誘電性誘電材料を有するコンデンサを含む。装置は、第１のデジット線、及び第１のプレートを第１のデジット線に結合するように構成された第１の選択コンポーネントを更に含み、第２のデジット線、及び第２のプレートを第２のデジット線に結合するように構成された第２の選択コンポーネントをも含む。【選択図】図２Ａ

Description

[関連出願の相互参照]
本願は、２０１６年８月３１日出願の米国仮特許出願番号６２／３８１，８７９の出願の利益を主張する。この出願は、その全体が全ての目的で参照により本明細書に組み込まれる。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス中に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、フラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性メモリの機構が利点であり得る一方で、揮発性メモリの幾つかの機構は、より高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特性を有し得る。ＦｅＲＡＭデバイスは、したがって、その他の不揮発性及び揮発性のメモリデバイスと比較して改善した性能を有し得る。しかしながら、ＦｅＲＡＭデバイスの動作を改善することが望ましい。例えば、メモリセルのセンシング中の改善した雑音抵抗、よりコンパクトな回路及び削減したレイアウトサイズ、並びにＦｅＲＡＭデバイスの動作に対する改善したタイミングを有することが望ましい。
強誘電体メモリを含み、強誘電体メモリを動作するための装置及び方法が開示される。開示の一側面では、例示的装置は、第１のプレート、第２のプレート、及び強誘電性誘電材料を有するコンデンサを含む。装置は、第１のデジット線、及び第１のプレートを第１のデジット線に結合するように構成された第１の選択コンポーネントを更に含み、第２のデジット線、及び第２のプレートを第２のデジット線に結合するように構成された第２の選択コンポーネントをも含む。
開示の別の側面では、例示的方法は、メモリコンデンサの第１のプレートを第１のデジット線に結合することと、メモリコンデンサの第２のプレートを第２のデジット線に結合
することとを含む。メモリコンデンサの第２のプレートにおける電圧に変化を生じさせるために、メモリコンデンサの第１のプレートに読み出し電圧が提供される。メモリコンデンサの第２のプレートにおける電圧とリファレンス電圧との間で電圧差がセンシングされ、該電圧差は、増幅された電圧差を提供するために増幅される。増幅された電圧差は、第１のデジット線及び第２のデジット線を経由して、メモリコンデンサの第１のプレート及び第２のプレートに夫々印加される。メモリコンデンサの第１のプレートは第１のデジット線から分断され、メモリコンデンサの第２のプレートは第２のデジット線から分断される。
本開示の様々な実施形態に従った強誘電体メモリを支持する例示的メモリアレイのブロック図である。 本開示の実施形態に従ったメモリセルの列を含む例示的回路の概略図である。 開示の実施形態に従ったセンスコンポーネントの概略図である。 本開示の様々な実施形態に従った強誘電体メモリセルに対する例示的非線形電気特性の図である。 本開示の様々な実施形態に従った強誘電体メモリセルに対する例示的非線形電気特性の図である。 開示の実施形態に従った読み出し動作中の様々な信号のタイミング図である。 開示の実施形態に従った読み出し動作中の様々な信号のタイミング図である。 開示の実施形態に従った読み出し動作のフロー図である。 開示の別の実施形態に従った読み出し動作のフロー図である。 開示の実施形態に従った書き込み動作中の様々な信号のタイミング図である。 開示の実施形態に従った書き込み動作中の様々な信号のタイミング図である。 開示の実施形態に従ったメモリセルを示すメモリアレイの一部の断面側面図を図示する図である。 本開示の様々な実施形態に従った強誘電体メモリを支持するメモリアレイのブロック図である。 本開示の様々な実施形態に従った強誘電体メモリを支持するシステムのブロック図である。
開示の実施形態の十分な理解を提供するために幾つかの詳細が以下に記載される。しかしながら、開示の実施形態は、これらの特定の詳細なしに行われ得ることは当業者に明らかであろう。更に、本明細書に記述される本開示の特定の実施形態は、例示として提供され、開示の範囲をこれらの特定の実施形態に限定するために用いられるべきではない。他の実例では、開示を不必要に不明確にすることを避けるために、周知の回路、制御信号、タイミングプロトコル、及びソフトウェア動作は詳細には示されていない。
図１は、本開示の様々な実施形態に従った強誘電体メモリを支持する例示的メモリアレイ１００を説明する。メモリアレイ１００は電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１で示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するた
めのコンデンサを含み得る。例えば、充電及び非充電のコンデンサは２つの論理状態を夫々表し得る。
強誘電体メモリセルは、誘電材料として強誘電体を有するコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは異なる論理状態を表し得る。強誘電体メモリセル１０５は、他のメモリアーキテクチャに比べて改善した性能、例えば、定期的なリフレッシュ動作を必要とせずに論理状態の永続的な蓄積をもたらし得る有益な特性を有し得る。
読み出し及び書き込み等の動作は、適切なアクセス線１１０及びデジット線１１５を活性化又は選択することによってメモリセル１０５上で実施され得る。アクセス線１１０はワード線１１０とも称され得る。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は導電性材料で作られる。例えば、ワード線１１０及びデジット線１１５は、金属（銅、アルミニウム、金、タングステン等）、金属合金、ドープした半導体、又はその他の導電性材料等で作られてもよい。図１の例に従うと、メモリセル１０５の各行は、ワード線１１０ ＷＬ−ＣＴ及びＷＬ−ＣＢに結合され、メモリセル１０５の各列は、デジット線１１５ ＢＬ−ＣＴ及びＢＬ−ＣＢに結合される。個別のワード線１１０及びデジット線１１５を活性化する（例えば、ワード線１１０又はデジット線１１５に電圧を印加する）ことによって、それらの交点でメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出す又は書き込むことを含み得る。ワード線１１０とデジット線１１５との交点は、メモリセルのアドレスと称され得る。
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、個別の選択コンポーネントに結合され得、該個別の選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに結合されてもよい。ワード線１１０を活性化することは、メモリセル１０５のコンデンサと対応するデジット線１１５との間の電気的結合又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。幾つかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１１０を活性化する。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１００は、多数のワード線１１０及び多数のデジット線１１５を含み得る。したがって、ワード線１１０ ＷＬ−ＣＴ及びＷＬ−ＣＢと、デジット線１１５ ＢＬ−ＣＴ及びＢＬ−ＣＢとを活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。
アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によって読み出され得、又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５の強誘電体コンデンサは、対応するデジット線１１５上に放電し得る。強誘電体コンデンサの放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。放電は、デジット線１１５の電圧の変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１１５の電圧をリファレンス電圧（図示せず）と比較し得る。例えば、デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５中の蓄積状態が論理１であったと判定し得、逆もまた同様である。センスコンポーネント１２５は、ラッチングと称され得る、
信号中の差を検出及び増幅するために、様々なトランジスタ又はアンプを含み得る。デジット線ＢＬ−ＣＴ及びＢＬ−ＣＢの対毎に、別個のセンスコンポーネント１２５が提供され得る。メモリセル１０５の検出された論理状態は、出力１３５として、列デコーダ１３０を通じてその後出力され得る。
メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってプログラムされ得、又は書き込まれ得る。上で論じられたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に電気的に結合する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、例えば、メモリセル１０５中に論理値が蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば、入力１３５を受け入れ得る。強誘電体メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、ワード線１１０を活性化することは、行中の全てのメモリセルの放電をもたらし得る。したがって、行中の幾つかの又は全てのメモリセル１０５は、再書き込みされる必要があり得る。
メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５等の様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作中に使用される様々な電位を生成及び制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、又は存続期間は、調節又は変更され得、メモリアレイ１００の動作中の様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得る。例えば、メモリアレイ１００の多数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。
図２Ａは、本開示の実施形態に従ったメモリセルの列を含む例示的回路２００を説明する。図２は、本開示の様々な実施形態に従ったメモリセル１０５を含む例示的回路２００を説明する。回路２００は、メモリセル１０５ ＭＣ（０）〜ＭＣ（ｎ）を含み、ここで“ｎ”はアレイサイズに依存する。回路２００は、ワード線ＷＬ−ＣＴ（０）〜ＷＬ−ＣＴ（ｎ）及びＷＬ−ＣＢ（０）〜ＷＬ−ＣＢ（ｎ）と、デジット線ＢＬ−ＣＴ及びＢＬ−ＣＢと、センスコンポーネント１２５とを更に含む。ワード線、デジット線、及びセンスコンポーネントは、図１を参照しながら記述したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得る。メモリセル１０５の１つの列が図２Ａに示されるが、メモリアレイは、示されるような、メモリセルの複数の列を含み得る。
メモリセル１０５は、第１のプレート、セル上部２３０と、第２のプレート、セル底部２１５とを有するコンデンサ２０５等の論理蓄積コンポーネントを含み得る。セル上部２３０及びセル底部２１５は、それらの間に配置された強誘電体材料を通じて容量的に結合され得る。セル上部２３０及びセル底部２１５の配向は、メモリセル１０５の動作を変更
することなく反転され得る。メモリセル１０５は、選択コンポーネント２２０及び２２４を更に含む。選択コンポーネント２２０及び２２４は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得る。こうした例では、メモリセル１０５の各々は、２つのトランジスタと１つのコンデンサとを含む。
回路２００は、絶縁スイッチ２３１及びリファレンススイッチ２３３をも含む。リファレンススイッチ２３３には、リファレンス信号ＶＢＬＲＥＦが提供される。絶縁スイッチ２３１はセンスコンポーネント１２５のセンスノードＡに結合され、リファレンススイッチ２３３はセンスコンポーネント１２５のセンスノードＢに結合される。絶縁スイッチ２３１の活性化は信号ＩＳＯにより制御され、リファレンススイッチ２３３の活性化は信号ＩＳＯＲＥＦにより制御される。回路２００は、スイッチ２３５及びドライバ回路２３７をも含む。幾つかの例では、スイッチ２３５は、トランジスタ、例えば、ｎ型電界効果トランジスタであり得、その閾値電圧以上の電圧を印加することによって活性化され得る。スイッチ２３５の活性化は信号ＲＥＳＴＯＲＥにより制御される。ドライバ回路２３７は、活性化された場合にＶＲＥＡＤ電圧を提供する。
メモリセル１０５は、デジット線ＢＬ−ＣＴ及びデジット線ＢＬ−ＣＢを通じてセンスコンポーネント１２５と電子通信し得る。スイッチ２３５は、センスコンポーネント１２５とデジット線ＢＬ−ＣＴとドライバ回路２３７との間で直列に結合される。スイッチ２３５は、センスコンポーネント１２５をメモリセル１０５及びドライバ回路２３７に電気的に結合し、センスコンポーネント１２５をメモリセル１０５及びドライバ回路２３７から電気的に絶縁する。図２Ａの例では、セル上部２３０はデジット線ＢＬ−ＣＴを介してアクセスされ得、セル底部はデジット線ＢＬ−ＣＢを介してアクセスされ得る。上述したように、コンデンサ２０５を充電又は放電することによって様々な状態が蓄積され得る。
コンデンサ２０５の蓄積状態は、回路２００中に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。コンデンサ２０５は、デジット線ＢＬ−ＣＢ及びＢＬ−ＣＴと電子通信し得る。例えば、コンデンサ２０５は、選択コンポーネント２２０及び２２４が不活性化された場合に、デジット線ＢＬ−ＣＢ及びＢＬ−ＣＴから絶縁され得、コンデンサ２０５は、選択コンポーネント２２０及び２２４が活性化された場合に、デジット線ＢＬ−ＣＢ及びＢＬ−ＣＴに結合され得る。選択コンポーネント２２０及び２２４の活性化は、メモリセル１０５の選択と称され得る。幾つかの場合、選択コンポーネント２２０及び２２４はトランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線ＷＬ−ＣＢは選択コンポーネント２２０を活性化し得、ワード線ＷＬ−ＣＴは選択コンポーネント２２４を活性化し得る。例えば、ワード線ＷＬ−ＣＢに印加された電圧は、選択コンポーネント２２０のトランジスタゲートに印加され、ワード線ＷＬ−ＣＴに印加された電圧は、選択コンポーネント２２４のトランジスタゲートに印加される。結果として、個別のコンデンサ２０５は、デジット線ＢＬ−ＣＢ及びＢＬ−ＣＴと夫々結合される。ワード線ＷＬ−ＣＢ及びＷＬ−ＣＴの両方が不活性化された場合、メモリセル１０５は蓄積モード中とみなされ得る。ワード線ＷＬ−ＣＢ及びＷＬ−ＣＴの両方が活性化され、デジット線ＢＬ−ＣＢ及びＢＬ−ＣＴの電圧が同じである場合にも、メモリセル１０５は蓄積モード中とみなされ得る。
ワード線ＷＬ−ＣＢ（０）〜ＷＬ−ＣＢ（ｎ）及びＷＬ−ＣＴ（０）〜ＷＬ−ＣＴ（ｎ）は、メモリセル１０５ ＭＣ（０）〜ＭＣ（ｎ）の選択コンポーネント２２０及び２２４と夫々電子通信する。したがって、個別のメモリセル１０５のワード線ＷＬ−ＣＢ及びＷＬ−ＣＴの活性化は、メモリセル１０５を活性化し得る。例えば、ＷＬ−ＣＢ（０）及びＷＬ−ＣＴ（０）の活性化はメモリセルＭＣ（０）を活性化し、ＷＬ−ＣＢ（１）及びＷＬ−ＣＴ（１）の活性化はメモリセルＭＣ（１）を活性化する等々。幾つかの例では、
選択コンポーネント２２０がデジット線ＢＬ−ＣＴとセル上部２３０との間に結合され、選択コンポーネント２２４がデジット線ＢＬ−ＣＢとセル底部２１５との間に結合されるように、選択コンポーネント２２０及び２２４の位置は切り替えられ得る。
コンデンサ２０５のプレート間の強誘電体材料に起因して、以下でより詳細に論じられるように、コンデンサ２０５は、デジット線ＢＬ−ＣＢ及びＢＬ−ＣＴに結合されると放電しないことがある。強誘電体コンデンサ２０５により蓄積された論理状態をセンシングするために、ワード線ＷＬ−ＣＢ及びＷＬ−ＣＴは、個別のメモリセル１０５を選択するためにバイアスされ得、例えば、ドライバ回路２３７によって、デジット線ＢＬ−ＣＴに電圧が印加され得る。デジット線ＢＬ−ＣＴのバイアスは、選択コンポーネント２２４の活性化の前又は後に印加され得る。デジット線ＢＬ−ＣＴをバイアスすることは、コンデンサ２０５に渡る電圧差をもたらし得、それは、コンデンサ２０５上の蓄積電荷の変化を引き起こし得る。蓄積電荷の変化の大きさは、各コンデンサ２０５の最初の状態、例えば、最初の状態が論理１又は論理０の何れを蓄積したかに依存し得る。ワード線ＷＬ−ＣＢにより選択コンポーネント２２０が活性化された場合、蓄積電荷の変化は、コンデンサ２０５上に蓄積された電荷に基づいて、デジット線ＢＬ−ＣＢの電圧に変化を生じさせ得る。デジット線ＢＬ−ＣＢのもたらされた電圧は、各メモリセル１０５中の蓄積された論理状態を判定するために、センスコンポーネント１２５によってリファレンス（例えば、ＶＢＬＲＥＦ信号の電圧）と比較され得る。
センスコンポーネント１２５は、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５は、デジット線ＢＬ−ＣＢの電圧と、リファレンス電圧であり得るリファレンス信号ＶＢＬＲＥＦの電圧とを受け取って比較するセンスアンプを含み得る。センスアンプの出力は、該比較に基づいて、より高い（例えば、正の）又はより低い（例えば、負の又はグランドの）供給電圧に駆動され得る。実例として、デジット線ＢＬ−ＣＢがリファレンス信号ＶＢＬＲＥＦよりも高い電圧を有する場合、センスアンプの出力は正の供給電圧に駆動され得る。幾つかの場合、センスアンプは、デジット線ＢＬ−ＣＢを供給電圧に付加的に駆動し得、デジット線ＢＬ−ＣＴを負又はグランドの電圧に駆動し得る。センスコンポーネント１２５は、センスアンプの出力及び／又はデジット線ＢＬ−ＣＢの電圧をその後ラッチし得、それは、メモリセル１０５中の蓄積状態、例えば、論理１を判定するために使用され得る。或いは、デジット線ＢＬ−ＣＢがリファレンス信号ＶＢＬＲＥＦよりも低い電圧を有する場合、センスアンプの出力は、負又はグランドの電圧に駆動され得る。幾つかの場合、センスアンプは、デジット線ＢＬ−ＣＢを供給電圧に負又はグランドの電圧に付加的に駆動し得、デジット線ＢＬ−ＣＴを供給電圧に駆動し得る。センスコンポーネント１２５は、メモリセル１０５中の蓄積状態、例えば、論理０を判定するために、センスアンプの出力を同様にラッチし得る。メモリセル１０５のラッチされた論理状態は、例えば、図１に関する出力１３５として、列デコーダ１３０を通じてその後出力され得る。センスコンポーネント１２５がデジット線ＢＬ−ＣＢ及びＢＬ−ＣＴを相補電圧に駆動する（例えば、供給電圧が負又はグランドの電圧を相補し、負又はグランドの電圧が供給電圧を相補する）実施形態では、元のデータ状態の読み出しを復元するために、メモリセル１０５に相補電圧が印加され得る。データを復元することによって、別個の復元動作は不要である。
前述したように、デジット線ＢＬ−ＣＢ及びＢＬ−ＣＴ、並びに選択コンポーネント２２０及び２２４は、コンデンサ２０５のセル底部２１５及びセル底部２３０の独立した制御を提供し、したがって、従来の強誘電体メモリでは典型的であるような共有のセルプレートの必要性をなくす。結果として、セルは、ディスターブメカニズム、例えば、セルプレートに関するパターンノイズを受けにくくなり得る。また、共有のセルプレートの設計を必要とするセルプレートドライバ回路は、回路サイズの削減し得ることを必要としない。メモリセルの複数の列のデジット線は、相互に無関係の電圧に駆動され得る。例えば、
メモリセルの第１の列のデジット線ＢＬ−ＣＴ（セル底部の反対側にあるセル上部に、選択コンポーネントを通じて結合されたデジット線）は、メモリセルの第２の列のデジット線ＢＬ−ＣＴが駆動される電圧とは無関係な電圧に駆動され得る。
図２Ｂは、開示の実施形態に従ったセンスコンポーネント１２５を説明する。センスコンポーネント１２５は、ｐ型電界効果トランジスタ２５２及び２５６と、ｎ型電界効果トランジスタ２６２及び２６６とを含む。トランジスタ２５２及びトランジスタ２６２のゲートはセンスノードＡに結合される。トランジスタ２５６及びトランジスタ２６６のゲートはセンスノードＢに結合される。トランジスタ２５２及び２５６、並びにトランジスタ２６２及び２６６はセンスアンプを表す。ｐ型電界効果トランジスタ２５８は、電源（例えば、ＶＲＥＡＤ電圧電源）に結合されるように構成され、トランジスタ２５２及び２５６の共通ノードに結合される。トランジスタ２５８は、活性ＰＳＡ信号（例えば、負論理ロジック）により活性化される。ｎ型電界効果トランジスタ２６８は、リファレンス電圧（例えば、グランド）に結合されるように構成され、トランジスタ２６２及び２６６の共通ノードに結合される。トランジスタ２６８は、活性ＮＳＡ信号（例えば、正論理ロジック）により活性化される。
動作中、センスアンプは、センスアンプを電源の電圧及びリファレンス電圧に結合するためのＰＳＡ及びＮＳＡの信号を活性化することによって活性化される。活性化された場合、センスアンプは、センスノードＡ及びＢの電圧を比較し、センスノードＡ及びＢを相補電圧レベルに駆動する（例えば、センスノードＡをＶＲＥＡＤに駆動する、センスノードＢをグランドに駆動する、又はセンスノードＡをグランドに、センスノードＢをＶＲＥＡＤに駆動する）ことによって電圧差を増幅する。センスノードＡ及びＢが相補電圧レベルに駆動された場合、センスノードＡ及びＢの状態は、センスアンプによりラッチされ、センスアンプが不活性化するまでラッチされたままである。
図２Ａを参照すると、メモリセル１０５を書き込むために、コンデンサ２０５に渡って電圧が印加され得る。様々な方法が使用され得る。幾つかの例では、コンデンサ２０５をデジット線ＢＬ−ＣＢ及びＢＬ−ＣＴに電気的に結合するために、ワード線ＷＬ−ＣＢ及びＷＬ−ＣＴを通じて選択コンポーネント２２０及び２２４が夫々活性化され得る。強誘電体コンデンサ２０５に対しては、コンデンサ２０５に渡って正又は負の電圧を印加するために、（デジット線ＢＬ−ＣＴを通じて）セル上部２３０と（デジット線ＢＬ−ＣＢを通じて）セル底部２１５との電圧を制御することによって、コンデンサ２０５に渡って電圧が印加され得る。
幾つかの例では、センシング後にライトバック動作が実施され得る。以前に論じたように、センシング動作は、メモリセル１０５の元々蓄積されていた論理値を劣化又は破壊し得る。センシング後、検出された論理値はメモリセル１０５にライトバックされ得る。例えば、センスコンポーネント１２５は、メモリセル１０５の論理状態を判定し得、例えば、絶縁スイッチ２３１及びスイッチ２３５を通じて、同じ論理状態をその後ライトバックし得る。
強誘電体材料は非線形の分極特性を有する。図３Ａ及び図３Ｂは、本開示の様々な実施形態に従った強誘電体メモリ用のメモリセルに対するヒステリシス曲線３００−ａ（図３Ａ）及び３００−ｂ（図３Ｂ）を有する非線形電気特性の例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的強誘電体メモリセルの書き込み及び読み出しのプロセスを夫々説明する。ヒステリシス曲線３００は、電圧差Ｖの関数として、強誘電体コンデンサ（例えば、図２のコンデンサ２０５）上に蓄積された電荷Ｑを図示する。
強誘電体材料は、自発的電気分極により特徴付けられ、例えば、それは、電界がない場
合に非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書に記述される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、電荷漏洩は、例えば、揮発性メモリアレイに用いられるコンデンサと比較して著しく減少し得る。このことは、幾つかの揮発性メモリアーキテクチャに対して上述したようなリフレッシュ動作を実施する必要性を減らし得る。
ヒステリシス曲線３００は、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線３００中の電圧は、コンデンサに渡る電圧差を表し、指向性があることを理解すべきである。例えば、正の電圧は、当該端子（例えば、セル上部２３０）に正の電圧を印加し、第２の端子（例えば、セル底部２１５）をグランド（又は約ゼロボルト（０Ｖ））に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第２の端子に正の電圧を印加することによって印加され得、例えば、正の電圧は、当該端子を負に分極するように印加され得る。同様に、ヒステリシス曲線３００に示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。
ヒステリシス曲線３００−ａに図示されるように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、２つの可能な充電状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、個別の電荷状態の論理値は、理解を失うことなく逆にされてもよい。
論理０又は１は、強誘電体材料の電気分極、したがってコンデンサ端子上の電荷を、電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電位において電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０に従う。電荷状態３０５及び３１０は残留分極（Ｐｒ）値とも称され得、それは、外部のバイアス（例えば、電圧）を除去すると残留する分極（又は電荷）である。
強誘電体コンデンサの蓄積状態を読み出す又はセンシングするために、コンデンサに渡って電圧が印加され得る。これに応じて、蓄積された電荷Ｑは変化し、該変化の程度は最初の電荷状態に依存し、結果として、最終的な蓄積電荷（Ｑ）は、電荷状態３０５−ｂ又は３１０−ｂの何れが最初に蓄積されたかに依存する。例えば、ヒステリシス曲線３００−ｂは、蓄積された２つの可能な電荷状態３０５−ｂ及び３１０−ｂを説明する。以前に論じたように、コンデンサに渡って電圧３３５が印加され得る。正の電圧として図示されるが、電圧３３５は負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが最初に蓄積された場合、それは経路３４５に従う。電荷状態３０５−ｃ及び電荷状態３１０−ｃの最終位置は、具体的なセンシングスキーム及び回路を含む複数の要因に依存する。
幾つかの場合、最終的な電荷は、メモリセルに結合されたデジット線の固有の静電容量に依存し得る。例えば、コンデンサがデジット線に電気的に結合され、電圧３３５が印加された場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得る。そのため、センスコンポーネントで測定される電圧は、電圧３３５と等しくないことがあり、代わりに、デジット線の電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃ及び３１０−ｃの位置は、したがって、デジット線の静電容量に依存し得、負荷線分析を通じて判定され得る。電荷状態３０５−ｃ及び３１０−ｃは、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧、電圧３５０又は電圧３５５は、異なり得、コンデンサの最初の状態に依存し得る。
デジット線電圧をリファレンス電圧と比較することによって、コンデンサの最初の状態が判定され得る。デジット線電圧は、電圧３３５と、コンデンサに渡る最終電圧、電圧３５０又は電圧３５５との差、（例えば、電圧３３５ − 電圧３５０）又は（例えば、電圧３３５ − 電圧３５５）であり得る。蓄積された論理状態を判定するために、例えば、デジット線電圧がリファレンス電圧よりも高いか、それとも低いかを判定するために、リファレンス電圧は、その大きさが２つの可能なデジット線電圧の間にあるように生成され得る。例えば、リファレンス電圧は、２つの量、（電圧３３５ − 電圧３５０）及び（電圧３３５ − 電圧３５５）の平均であってもよい。センスコンポーネントにより比較されると、センシングされたデジット線電圧は、リファレンス電圧よりも高い又は低いと判定され得、強誘電体メモリセルの蓄積された論理値（例えば、論理０又は１）が判定され得る。
図４Ａは、開示の実施形態に従った読み出し動作中の様々な信号のタイミング図である。図４Ａは、図１及び図２のメモリアレイ１００及び例示的回路２００を参照しながら記述されるであろう。図４Ａの例示的読み出し動作において、メモリセル１０５により蓄積されたデータ状態は論理“１”である。
時刻Ｔ０以前において、デジット線ＢＬ−ＣＢ及びＢＬ−ＣＴは、リファレンス電圧、例えば、グランドにあり、スイッチ２３５は不活性化されている。また、時刻Ｔ０以前において、センスノードＢの電圧をリファレンス信号ＶＢＬＲＥＦのＶＲＥＦ電圧にセットするために、リファレンススイッチ２３３はＩＳＯＲＥＦ信号により活性化される。デジット線ＢＬ−ＣＢに結合されることによってセンスノードＡの電圧をグランドにセットするために、絶縁スイッチ２３１はＩＳＯ信号により活性化される。
時刻Ｔ０において、アクセスされているメモリセル１０５の選択コンポーネント２２０及び２２４を夫々活性化するために、ワード線ＷＬ−ＣＢ及びＷＬ−ＣＴが活性化される。結果として、デジット線ＢＬ−ＣＢはセル底部２１５に結合され、デジット線ＢＬ−ＣＴはコンデンサ２０５のセル上部２３０に結合される。時刻Ｔ１において、デジット線ＢＬ−ＣＴを経由して、選択コンポーネント２２４を通じてセル上部２３０に電圧ＶＲＥＡＤを提供するために、ドライバ回路２３７が活性化される。電圧ＶＲＥＡＤは、セル底部２１５において電圧変化を生じさせるために、セル上部２３０からコンデンサ２０５を通じて結合される。以前に論じたように、セル底部２１５において生じる電圧の変化の大きさは、コンデンサにより最初に蓄積された電荷状態に少なくとも部分的に基づく。図４Ａの現在の例の電荷状態が論理１に対応すると、電圧ＶＲＥＡＤに起因するセル底部２１５における電圧は、リファレンス信号ＶＢＬＲＥＦのＶＲＥＦ電圧よりも大きい。セル底部２１５の電圧は、選択コンポーネント２２０を通じて、デジット線ＢＬ−ＣＢを経由して、絶縁スイッチ２３１を通じて、センスコンポーネント１２５のセンスノードＡに結合される。
幾つかの実施形態では、信号のタイミングは、図４Ａに具体的に示されたものとは異なり得る。例えば、ワード線ＷＬ−ＣＴは、ワード線ＷＬ−ＣＢを活性化するよりも前に活性化されてもよい。別例では、ＶＲＥＡＤ電圧は、ワード線ＷＬ−ＣＢの活性化よりも前にセル上部２３０に提供される。セル上部をデジット線ＢＬ−ＣＴに結合し、セル底部をデジット線ＢＬ−ＣＢに結合し、セル上部２３０にＶＲＥＡＤ電圧を提供し、センスコンポーネント１２５のセンスノードＡに提供されるセル底部２１５における電圧変化を生じさせるために、その他の実施形態ではその他の信号タイミングが同様に使用されてもよい。
時刻Ｔ２において、センスコンポーネント１２５のセンスノードＡ及びＢを絶縁するために、ＩＳＯ信号は絶縁スイッチ２３１を不活性化し、リファレンススイッチ２３３は不活性化される。センスノードＡの電圧（ＶＲＥＡＤ電圧に応答したセル底部２１５の電圧）をセンスノードＢの電圧（リファレンス信号ＶＢＬＲＥＦのＶＲＥＦ電圧でのセル上部２３５の電圧）と比較するために、時刻Ｔ３においてセンスコンポーネント１２５が活性化される。センスノードＡの電圧がセンスノードＢのリファレンス信号ＶＢＬＲＥＦの電圧よりも大きいことに起因して、センスコンポーネント１２５は、センスノードＡをＶＲＥＡＤ電圧に駆動し、センスノードＢをグランドに駆動する。センスノードＡにおけるＶＲＥＡＤ電圧は、メモリセル１０５から読み出された論理１の状態を表す。図４Ａに示されないが、メモリセル１０５の検出された論理状態は、出力１３５（図１）として列デコーダ１３０を通じてその後出力され得る。センスノードＡをデジット線ＢＬ−ＣＢに結合するために、絶縁スイッチ２３１は、時刻Ｔ４においてＩＳＯ信号により活性化される。
時刻Ｔ５において、ＶＲＥＡＤ電圧をこれ以上提供しないために、ドライバ回路２３７は不活性化され、センスノードＢをデジット線ＢＬ−ＣＴに結合するために、スイッチ２３５はＲＥＳＴＯＲＥ信号（図示せず）により活性化される。結果として、デジット線ＢＬ−ＣＴはグランドに駆動され、この結果、セル上部２３０もグランドに駆動される。反対に、デジット線ＢＬ−ＣＢは、絶縁スイッチ２３１を通じてＶＲＥＡＤ電圧に駆動され、この結果、セル底部２１５もＶＲＥＡＤ電圧に駆動される。スイッチ２３５の活性化は、メモリセル１０５により蓄積された論理１の状態を読み出し動作が変化又は劣化させないことを確保するために、コンデンサ２０５上の電荷を復元する。
センスコンポーネント１２５は時刻Ｔ６において不活性化され、センスノードＡの電圧（及びデジット線ＢＬ−ＣＢの電圧）はグランドに変化し、読み出し動作を完了するために、ワード線ＷＬ−ＣＢ及びＷＬ−ＣＴは、コンデンサ２０５をデジット線ＢＬ−ＣＢ及びＢＬ−ＣＴから夫々全て絶縁するように選択コンポーネント２２０及び２２４を不活性化するために、時刻Ｔ７において不活性化される。
図４Ｂは、開示の実施形態に従った読み出し動作中の様々な信号のタイミング図である。図４Ｂは、図１及び図２のメモリアレイ１００及び例示的回路２００を参照しながら記述されるであろう。図４Ｂの例示的読み出し動作において、メモリセル１０５により蓄積されるデータ状態は論理“０”である。
時刻Ｔ０以前において、デジット線ＢＬ−ＣＢ及びＢＬ−ＣＴは、リファレンス電圧、例えば、グランドにあり、スイッチ２３５は不活性化されている。また、時刻Ｔ０以前において、センスノードＢの電圧をリファレンス信号ＶＢＬＲＥＦのＶＲＥＦ電圧にセットするために、リファレンススイッチ２３３はＩＳＯＲＥＦ信号により活性化される。デジット線ＢＬ−ＣＢに結合されることによってセンスノードＡの電圧をグランドにセットするために、絶縁スイッチ２３１はＩＳＯ信号により活性化される。
時刻Ｔ０において、アクセスされているメモリセル１０５の選択コンポーネント２２０
及び２２４を夫々活性化するために、ワード線ＷＬ−ＣＢ及びＷＬ−ＣＴが活性化される。結果として、デジット線ＢＬ−ＣＢはセル底部２１５に結合され、デジット線ＢＬ−ＣＴはコンデンサ２０５のセル上部２３０に結合される。時刻Ｔ１において、デジット線ＢＬ−ＣＴを経由して、選択コンポーネント２２４を通じてセル上部２３０に電圧ＶＲＥＡＤを提供するために、ドライバ回路２３７が活性化される。電圧ＶＲＥＡＤは、セル底部２１５において電圧変化を生じさせるために、セル上部２３０からコンデンサ２０５を通じて結合され、電圧に変化を生じさせる。図４Ａの論理１に対する例示的読み出し動作とは対照的に、論理０に対応する図４Ｂの現在の例の電荷状態の結果として、電圧ＶＲＥＡＤに起因するセル底部２１５における電圧は、リファレンス信号ＶＢＬＲＥＦのＶＲＥＦ電圧よりも小さい。セル底部２１５の電圧は、選択コンポーネント２２０を通じて、デジット線ＢＬ−ＣＢを経由して、絶縁スイッチ２３１を通じてセンスコンポーネント１２５のセンスノードＡに結合される。図４Ａの例示的読み出し動作と同様に、幾つかの実施形態では、信号のタイミングは、図４Ｂに具体的に示したものとは異なってもよい。
時刻Ｔ２において、センスコンポーネント１２５のセンスノードＡ及びＢを絶縁するために、ＩＳＯ信号は絶縁スイッチ２３１を不活性化し、リファレンススイッチ２３３は不活性化される。センスノードＡの電圧（ＶＲＥＡＤ電圧に応答したセル底部２１５の電圧）をセンスノードＢの電圧（リファレンス信号ＶＢＬＲＥＦのＶＲＥＦ電圧でのセル上部２３５の電圧）と比較するために、時刻Ｔ３においてセンスコンポーネント１２５が活性化される。センスノードＡの電圧がセンスノードＢのリファレンス信号ＶＢＬＲＥＦの電圧よりも小さいことに起因して、センスコンポーネント１２５は、センスノードＡをグランドに駆動し、センスノードＢをＶＲＥＡＤ電圧に駆動する。センスノードＡのグランド電圧は、メモリセル１０５から読み出された論理０の状態を表す。図４Ｂに示されないが、メモリセル１０５の検出された論理状態は、出力１３５（図１）として列デコーダ１３０を通じてその後出力され得る。センスノードＡをデジット線ＢＬ−ＣＢに結合するために、絶縁スイッチ２３１は、時刻Ｔ４においてＩＳＯ信号により活性化される。
時刻Ｔ５において、ＶＲＥＡＤ電圧をこれ以上提供しないために、ドライバ回路２３７は不活性化され、センスノードＢをデジット線ＢＬ−ＣＴに結合するために、スイッチ２３５はＲＥＳＴＯＲＥ信号（図示せず）により活性化される。結果として、デジット線ＢＬ−ＣＴはＶＲＥＡＤ電圧に駆動され、この結果、セル上部２３０もＶＲＥＡＤ電圧に駆動される。反対に、デジット線ＢＬ−ＣＢは、絶縁スイッチ２３１を通じてグランドに駆動され、この結果、セル底部２１５もグランドに駆動される。スイッチ２３５の活性化は、メモリセル１０５により蓄積された論理０の状態を読み出し動作が変化又は劣化させないことを確保するために、コンデンサ２０５上の電荷を復元する。
センスコンポーネント１２５は時刻Ｔ６において不活性化される。センスノードＢ（及びデジット線ＢＬ−ＣＴ）の電圧はグランドに変化し、センスノードＡ（及びデジット線ＢＬ−ＣＢ）の電圧はグランドのままである。読み出し動作を完了するために、ワード線ＷＬ−ＣＢ及びＷＬ−ＣＴは、コンデンサ２０５をデジット線ＢＬ−ＣＢ及びＢＬ−ＣＴから夫々全て絶縁するように選択コンポーネント２２０及び２２４を不活性化するために、時刻Ｔ７において不活性化される。
図５Ａは、発明の実施形態に従った方法５００のためのフロー図である。方法５００は、メモリセル、例えば、以前に論じたメモリセル１０５を読み出すために使用され得る。図５Ａは、図１及び図２のメモリアレイ１００及び例示的回路２００を参照しながら記述されるであろう。
方法５００は、ステップ５０２において、メモリコンデンサの第１のプレートを第１のデジット線に結合することと、ステップ５０４において、メモリコンデンサの第２のプレ
ートを第２のデジット線に結合することとを含む。例えば、セル上部２３０をデジット線ＢＬ−ＣＴに結合することと、セル底部２１５をデジット線ＢＬ−ＣＢに結合すること。セル底部２１５及びセル上部２３０をデジット線ＢＬ−ＣＢ及びＢＬ−ＣＴに夫々結合するために、選択コンポーネント２２０及び２２４が使用され得る。セル底部２１５のデジット線ＢＬ−ＣＢへの結合、及びセル上部２３０のデジット線ＢＬ−ＣＴへの結合は、幾つかの実施形態では同時であり得る。他の実施形態では、セル底部２１５のデジット線ＢＬ−ＣＢへの結合、及びセル上部２３０のデジット線ＢＬ−ＣＴへの結合は、同時でなくてもよい。
メモリコンデンサの第２のプレートにおける電圧に変化を生じさせるために、ステップ５０６において、メモリコンデンサの第１のプレートに読み出し電圧が提供される。例示的読み出し電圧は、セル上部２３０に提供されるＶＲＥＡＤである。ステップ５０８において、メモリコンデンサの第２のプレートにおける電圧と、リファレンス電圧との間で電圧差がセンシングされ、該電圧差は、増幅された電圧差を提供するために、ステップ５１０において増幅される。図１及び図２を参照すると、センスコンポーネント１２５は、セル上部２３０の電圧と、リファレンス信号ＶＢＬＲＥＦ等のリファレンス電圧との間の電圧差をセンシングし、センスコンポーネント１２５は、例えば、出力を供給電圧及び／又はリファレンス電圧に駆動することによって電圧差を増幅する。以前に論じたように、幾つかの実施形態では、センスコンポーネント１２５のセンスノードＡ及びＢは、相補電圧レベルに駆動される（例えば、セル底部２１５の電圧がリファレンス信号ＶＢＬＲＥＦの電圧よりも大きいことに応答して、センスノードＡをＶＲＥＡＤに、センスノードＢをグランドに駆動し、又はセル底部２１５の電圧がリファレンス信号ＶＢＬＲＥＦの電圧よりも小さいことに応答して、センスノードＡをグランドに、センスノードＢをＶＲＥＡＤに駆動する）。
増幅された電圧差は、ステップ５１２において、第１及び第２のデジット線を経由してメモリコンデンサの第１及び第２のプレートに夫々印加される。メモリコンデンサの第１のプレートは、ステップ５１４において第１のデジット線から分断され、メモリコンデンサの第２のプレートは、ステップ５１６において第２のデジット線から分断される。例えば、図１及び図２を参照すると、増幅された電圧差は、デジット線ＢＬ−ＣＴ及びＢＬ−ＣＢを通じてセル上部２３０及びセル底部２１５に夫々印加される。デジット線ＢＬ−ＣＴをセル上部２３０から分断するために選択コンポーネント２２４が使用され得、デジット線ＢＬ−ＣＢをセル底部２１５から分断するために選択コンポーネント２２０が使用され得る。
図５Ｂは、発明の実施形態に従った方法５２０のためのフロー図である。方法５２０は、メモリセル、例えば、以前に論じたメモリセル１０５を読み出すために使用され得る。図５Ｂは、図１及び図２のメモリアレイ１００及び例示的回路２００を参照しながら記述されるであろう。
方法５２０は、ステップ５２２において、強誘電体メモリセルの第２のプレートにおいて電圧変化を生じさせるために、強誘電体メモリセルの第１のプレートに結合された第１のデジット線上に読み出し電圧を駆動することを含む。例えば、読み出し電圧ＶＲＥＡＤは、選択コンポーネント２２４を通じてセル上部２３０に結合され得るデジット線ＢＬ−ＣＴ上に駆動され得る。強誘電体メモリセルの第２のプレートにおける電圧変化は、ステップ５２４において、強誘電体メモリセルの第２のプレートに結合された第２のデジット線を経由して、センスアンプの第２のセンスノードに提供される。以前に論じたように、セル底部２１５は、ＶＲＥＡＤ電圧に起因する電圧変化を経験し得、該電圧変化は、センスコンポーネント１２５のセンスノードＡに提供され得る。
リファレンス信号ＶＢＬＲＥＦ等のリファレンス電圧は、ステップ５２６においてセンスアンプの第１のノードに提供され、センスアンプの第２のセンスノードにおける電圧は、ステップ５２８において第１のセンスノードの電圧と比較される。第１及び第２のセンスノードは、ステップ５３０において、該比較に基づいて相補電圧レベルに駆動される。図１及び図２を参照すると、センスコンポーネント１２５は、センスノードＡとＢとの電圧を比較し得、センスノードＡ及びＢを相補電圧、例えば、ＶＲＥＡＤ電圧に、及びグランドに駆動し得る。
ステップ５３２において、第１及び第２のデジット線を経由して、強誘電体メモリセルの第１及び第２のプレートに相補電圧レベルを夫々提供するために、第１のセンスノードは第１のデジット線に結合され、ステップ５３４において、第１及び第２のプレートは、第１及び第２のデジット線から夫々絶縁される。
図６は、開示の実施形態に従った書き込み動作中の様々な信号のタイミング図である。図６は、図１及び図２のメモリアレイ１００及び例示的回路２００を参照しながら記述されるであろう。図６の例示的書き込み動作では、論理“１”を現在蓄積するメモリセル１０５に論理“０”が書き込まれる。
時刻ＴＡ以前において、選択コンポーネント２２０及び２２４を活性化するために、ワード線ＷＬ−ＣＢ及びＷＬ−ＣＴが夫々活性化される。結果として、デジット線ＢＬ−ＣＢはセル底部２１５に結合され、デジット線ＢＬ−ＣＴはコンデンサ２０５のセル上部２３０に結合される。デジット線ＢＬ−ＣＢの電圧は、現在蓄積された論理“１”を表すＶＲＥＡＤ電圧にあり、デジット線ＢＬ−ＣＴの電圧は、リファレンス電圧、例えば、グランドにある。また、時刻ＴＡ以前において、デジット線ＢＬ−ＣＢは、活性化された絶縁スイッチ２３１を通じて、センスコンポーネント１２５のセンスノードＡに結合され、デジット線ＢＬ−ＣＴは、活性化されたスイッチ２３５を通じて、センスコンポーネント１２５のセンスノードＢに結合される。したがって、時刻ＴＡ以前において、センスノードＡ及びＢは、セル底部２１５及びセル上部２３０に夫々結合される。
時刻ＴＡにおいて、センスノードＡ及びＢに結合された書き込みアンプ（図示せず）は、センスノードＡをＶＲＥＡＤ電圧からグランドに駆動し、センスノードＢをグランドからＶＲＥＡＤ電圧に駆動する。センスノードＡ及びＢの電圧はセンスコンポーネント１２５によりラッチされる。書き込みアンプによりセンスノードＡ及びＢが駆動されると共に、デジット線ＢＬ−ＣＢの電圧はグランドに変化し、デジット線ＢＬ−ＣＴの電圧はＶＲＥＡＤ電圧に変化する。センスノードＡ及びデジット線ＢＬ−ＣＢのグランド電圧は、コンデンサ２０５に書き込まれる論理“０”を表す。デジット線ＢＬ−ＣＢのグランド電圧及びデジット線ＢＬ−ＣＴのＶＲＥＡＤ電圧は、活性化された選択コンポーネント２２０及び２２４を通じて、セル底部２１５に及びセル上部２３０に夫々全て印加される。結果として、コンデンサ２０５は、蓄積されたデータを論理“１”から論理“０”に変化するように、反対の極性に分極されてくる。
時刻ＴＢまでには、センスノードＡ及びＢにおける電圧は、センスコンポーネント１２５によりラッチされており、センスノードＡ及びＢの電圧は、書き込みアンプによりこれ以上駆動されない。センスコンポーネント１２５は、時刻ＴＢにおいて不活性化され、センスノードＢ（及びデジット線ＢＬ−ＣＴ）の電圧はグランドに変化する。書き込み動作を完了するために、ワード線ＷＬ−ＣＢ及びＷＬ−ＣＴは時刻ＴＣにおいて不活性化される。
図７は、開示の実施形態に従った書き込み動作中の様々な信号のタイミング図である。図７は、図１及び図２のメモリアレイ１００及び例示的回路２００を参照しながら記述さ
れるであろう。図７の例示的書き込み動作では、論理“０”を現在蓄積するメモリセル１０５に論理“１”が書き込まれる。
時刻ＴＡ以前において、選択コンポーネント２２０及び２２４を活性化するために、ワード線ＷＬ−ＣＢ及びＷＬ−ＣＴが夫々活性化される。結果として、デジット線ＢＬ−ＣＢはセル底部２１５に結合され、デジット線ＢＬ−ＣＴはコンデンサ２０５のセル上部２３０に結合される。デジット線ＢＬ−ＣＢの電圧は、現在蓄積された論理“０”を表すグランドにあり、デジット線ＢＬ−ＣＴの電圧は、ＶＲＥＡＤ電圧にある。また、時刻ＴＡ以前において、デジット線ＢＬ−ＣＢは、活性化された絶縁スイッチ２３１を通じて、センスコンポーネント１２５のセンスノードＡに結合され、デジット線ＢＬ−ＣＴは、活性化されたスイッチ２３５を通じて、センスコンポーネント１２５のセンスノードＢに結合される。したがって、時刻ＴＡ以前において、センスノードＡ及びＢは、セル底部２１５及びセル上部２３０に夫々結合される。
時刻ＴＡにおいて、センスノードＡ及びＢに結合された書き込みアンプ（図示せず）は、センスノードＡをグランドからＶＲＥＡＤ電圧に駆動し、センスノードＢをＶＲＥＡＤ電圧からグランドに駆動する。センスノードＡ及びＢの電圧はセンスコンポーネント１２５によりラッチされる。書き込みアンプによりセンスノードＡ及びＢが駆動されると共に、デジット線ＢＬ−ＣＢの電圧はＶＲＥＡＤ電圧に変化し、デジット線ＢＬ−ＣＴの電圧はグランドに変化する。センスノードＡ及びデジット線ＢＬ−ＣＢのＶＲＥＡＤ電圧は、コンデンサ２０５に書き込まれる論理“１”を表す。デジット線ＢＬ−ＣＢのＶＲＥＡＤ電圧及びデジット線ＢＬ−ＣＴのグランド電圧は、活性化された選択コンポーネント２２０及び２２４を通じて、セル底部２１５に及びセル上部２３０に夫々全て印加される。結果として、コンデンサ２０５は、蓄積されたデータを論理“０”から論理“１”に変化するように、反対の極性に分極されてくる。
時刻ＴＢまでには、センスノードＡ及びＢにおける電圧はセンスコンポーネント１２５によりラッチされており、センスノードＡ及びＢの電圧は書き込みアンプによりこれ以上駆動されない。センスコンポーネント１２５は、時刻ＴＢにおいて不活性化され、センスノードＢ（及びデジット線ＢＬ−ＣＴ）の電圧はグランドに変化する。書き込み動作を完了するために、ワード線ＷＬ−ＣＢ及びＷＬ−ＣＴは時刻ＴＣにおいて不活性化される。
幾つかの実施形態では、図６及び図７を参照しながら記述した書き込み動作は、読み出し動作、例えば、図４Ａ及び図４Ｂを参照しながら記述した読み出し動作と併せて実施され得る。例えば、図４Ａの例示的読み出し動作に関して、図６の例示的書き込み動作は、時刻Ｔ５でのスイッチ２３５の活性化に続いて実施され得る。別例では、図４Ｂの例示的読み出し動作に関して、図７の例示的書き込み動作は、時刻Ｔ５でのスイッチ２３５の活性化に続いて実施され得る。図６及び図７の例示的書き込み動作は、その他の実施形態では、異なる動作と併せて実施され得る。
図４Ａ及び図４Ｂを参照しながら前述したように、論理“１”は、リファレンス信号ＶＢＬＲＥＦのＶＲＥＦ電圧よりも大きいセル底部上の電圧により表され、論理“０”は、リファレンス信号ＶＢＬＲＥＦのＶＲＥＦ電圧よりも小さいセル底部上の電圧により表される。また、図６及び図７の例示的書き込み動作を参照しながら前述したように、論理“１”は、ＶＲＥＡＤ電圧をセル底部に、グランドをセル上部に印加することによって書き込まれ、論理“０”は、グランドをセル底部に、ＶＲＥＡＤ電圧をセル上部に印加することによって書き込まれる。幾つかの例では、リファレンス信号ＶＢＬＲＥＦのＶＲＥＦの電圧と比較される電圧に対応する論理値、及び論理値を書き込むための正味正／負の電圧の印加は、理解を失うことなく逆にされてもよい。
図４〜図７の読み出し及び書き込みの動作を参照しながら記述した例示的な電圧及び信号のタイミングは、説明目的のために提供されており、本開示の範囲を限定することを意図しない。電圧及び関連する信号のタイミングは、本開示の範囲から逸脱することなく修正され得る。
図８は、開示に従ったメモリセル１０５の例示的実施形態を含むメモリアレイ１００の一部を説明する。
メモリアレイ１００の説明される領域は、デジット線ＢＬ−ＣＴ及びＢＬ−ＣＢを含む。デジット線ＢＬ−ＣＴ及びＢＬ−ＣＢは、相互に垂直方向にずらされており、センスコンポーネント１２５に接続され得る。隣接するメモリセル１０５の対は、隣接するこうしたメモリセルがメモリアレイ内で相互に共通の列中にある（例えば、デジット線ＢＬ−ＣＴ及びＢＬ−ＣＢにより表される共通の列沿いある）ように示されている。絶縁材料４８は、メモリセル１０５の様々なコンポーネントを包囲するように示されている。幾つかの実施形態では、（複数の）メモリセル１０５は、メモリアレイの列沿いの実質的に同一のメモリセルと称され得、用語“実質的に同一の”は、製作及び測定の合理的な公差の範囲内でメモリセルが相互に同一であることを意味する。
デジット線ＢＬ−ＣＢは、基部１５の上方に示され、基部１５により支持される。こうした基部は半導体材料であり得る。（複数の）メモリセル１０５は、選択コンポーネント２２０及び２２４と強誘電体コンデンサ２０５とを夫々含む。コンデンサ２０５は、垂直方向にメモリセル１０５の選択コンポーネント２２０と２２４との間にある。コンデンサ２０５は、第１のプレート、セル上部２３０と、第２のプレート、セル底部２１５と、セル上部２３０とセル底部２１５との間に配置された強誘電体材料２３２とを含む。セル上部２３０は容器形状であるように示され、セル底部２１５は、こうした容器形状内で延伸するように示されているが、他の実施形態では、セル上部及びセル底部は、異なる構造を有してもよい。実例として、セル上部及びセル底部は、平面構造を有してもよい。ピラー２１２は、デジット線ＢＬ−ＣＴからコンデンサ２０５のセル上部２３０へ延伸し、ピラー２０２は、デジット線ＢＬ−ＣＢからコンデンサ２０５のセル底部２１５へ延伸する。
選択コンポーネント２２４は、コンデンサ２０５のセル上部２３０へ延伸するソース／ドレイン領域２１４を有し、デジット線ＢＬ−ＣＴへ延伸するソース／ドレイン領域２１６を有する。選択コンポーネント２２４は、ソース／ドレイン領域２１４と２１６との間にチャネル領域２１８をも有する。ゲート２１１は、チャネル領域２１８沿いにあり、ゲート誘電材料２１３によってチャネル領域からずらされる。ゲート２１１は、ワード線ＷＬ−ＣＴ中に含まれ得る。
選択コンポーネント２２０は、コンデンサ２０５のセル底部２１５へ延伸するソース／ドレイン領域２０４を有し、デジット線ＢＬ−ＣＢへ延伸するソース／ドレイン領域２０６を有する。選択コンポーネント２２０は、ソース／ドレイン領域２０４と２０６との間にチャネル領域２０８をも有する。ゲート２０１は、チャネル領域２０８沿いにあり、ゲート誘電材料２０３によってチャネル領域からずらされる。ゲート２０１は、ワード線ＷＬ−ＣＢ中に含まれ得る。
図８の実施形態に示されるように、メモリセル１０５の選択コンポーネント２２０及び２２４並びにコンデンサ２０５は垂直方向に積み重ねられ、そのことは、（複数の）メモリセル１０５を高レベルの集積に詰め込むことを可能にし得る。
幾つかの実施形態では、デジット線ＢＬ−ＣＴ及びＢＬ−ＣＢの相対的な配向は、デジット線ＢＬ−ＣＴが支持基板１５の上方にあり、デジット線ＢＬ−ＣＢがデジット線ＢＬ
−ＣＴの上方にあるように逆にされる。こうした他の実施形態では、説明されるコンデンサ２０５は、図８の示された構造に対して反転され、それに応じて、容器形状のセル上部２３０は、下方の代わりに上方に開放するであろう。
図９は、本開示の様々な実施形態に従った強誘電体メモリを支持するメモリアレイ１００を含むメモリ９００の一部のブロック図を説明する。メモリアレイ１００は、電子メモリ装置と称され得、図１、図２、又は図４〜図７を参照しながら記述したメモリコントローラ１４０及びメモリセル１０５の例示であり得るメモリコントローラ１４０及びメモリセル１０５を含む。
メモリコントローラ１４０は、バイアスコンポーネント９０５及びタイミングコンポーネント９１０を含み得、図１に記述したようなメモリアレイ１００を動作し得る。メモリコントローラ１４０は、図１、図２、又は図４〜図７を参照しながら記述したワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の例示であり得るワード線１１０、デジット線１１５、及びセンスコンポーネント１２５と電子通信し得る。メモリコントローラ１４０は、図２又は図４〜図７を参照しながら記述したリファレンススイッチ２３３、絶縁スイッチ２３１、及びスイッチ２３５の夫々例示であり得るリファレンススイッチ２３３、絶縁スイッチ２３１、及びスイッチ２３５とも電子通信し得る。メモリコントローラ１４０は、リファレンススイッチ２３３を通じてセンスコンポーネント１２５にリファレンス信号ＶＢＬＲＥＦを提供し得る。メモリアレイ１００のコンポーネントは、相互に電子通信し得、図１〜図７を参照しながら記述した機能を実施し得る。
メモリコントローラ１４０は、ワード線又はデジット線に電圧を印加することによってワード線１１０又はデジット線１１５を活性化するように構成され得る。例えば、バイアスコンポーネント９０５は、上述したようにメモリセル１０５を読み出す又は書き込むために、メモリセル１０５を動作するための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１４０は、図１を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ１４０が１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント９０５は、センスコンポーネント１２５にリファレンス信号ＶＢＬＲＥＦを提供するようにも構成され得る。また、バイアスコンポーネント９０５は、センスコンポーネント１２５の動作のための電位を提供し得る。
メモリコントローラ１４０は、強誘電体メモリセル１０５に対するアクセス動作のリクエストを受信することに基づいて、絶縁スイッチ２３１を活性化し得、すなわち、メモリコントローラ１４０は、メモリセル１０５をセンスコンポーネント１２５に電気的に接続し得る。メモリコントローラ１４０は、センスコンポーネント１２５を活性化することに基づいて、強誘電体メモリセル１０５の論値状態を更に判定し得、強誘電体メモリセル１０５の論理状態を強誘電体メモリセル１０５にライトバックし得る。
幾つかの場合、メモリコントローラ１４０は、その動作をタイミングコンポーネント９１０を使用して実施し得る。例えば、タイミングコンポーネント９１０は、本明細書で論じた、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はセル上部バイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント９１０は、バイアスコンポーネント９０５の動作を制御し得る。
センスコンポーネント１２５は、（デジット線１１５を通じた）メモリセル１０５からの信号をリファレンス信号ＶＢＬＲＥＦの電圧と比較し得る。リファレンス信号ＶＢＬＲＥＦは、図２、図４Ａ，及び図４Ｂを参照しながら記述したように、２つのセンス電圧間
の値を有する電圧を有し得る。論理状態を判定すると、センスコンポーネント１２５は、該出力をラッチし得、ここで、該出力は、メモリアレイ１００が一部である電子デバイスの動作に従って使用され得る。
図１０は、本開示の様々な実施形態に従った強誘電体メモリを支持するシステム１０００を説明する。システム１０００は、様々なコンポーネントを接続又は物理的に支持するためのプリント回路基板であり得、又は該プリント回路基板を含み得るデバイス１００５を含む。デバイス１００５は、コンピュータ、ノートブックコンピュータ、ラップトップ、タブレットコンピュータ、又はモバイルフォン等であり得る。デバイス１００５は、図１及び図９を参照しながら記述したようなメモリアレイ１００の一例であり得るメモリアレイ１００を含む。メモリアレイ１００は、図１及び図９を参照しながら記述したメモリコントローラ１４０と、図１、図２、及び図４〜図９を参照しながら記述したメモリセル１０５との例示であり得るメモリコントローラ１４０及びメモリセル１０５を含み得る。デバイス１００５は、プロセッサ１０１０、ＢＩＯＳコンポーネント１０１５、周辺コンポーネント１０２０、及び入出力制御コンポーネント１０２５をも含み得る。デバイス１００５のコンポーネントは、バス１０３０を通じて相互に電子通信し得る。
プロセッサ１０１０は、メモリコントローラ１４０を通じてメモリアレイ１００を動作するように構成され得る。幾つかの場合、プロセッサ１０１０は、図１及び図９を参照しながら記述したメモリコントローラ１４０の機能を実施し得る。その他の場合、メモリコントローラ１４０はプロセッサ１０１０中に集積され得る。プロセッサ１０１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はこれらの種類のコンポーネントの組み合わせであり得る。プロセッサ１０１０は、様々な機能を実施し得、本明細書に記述されるようにメモリアレイ１００を動作し得る。プロセッサ１０１０は、例えば、メモリアレイ１００中に蓄積されたコンピュータ可読命令を実行し、様々な機能又はタスクをデバイス１００５に実施させるように構成され得る。
ＢＩＯＳコンポーネント１０１５は、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得、それは、システム１０００の様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント１０１５はまた、プロセッサ１０１０と様々なコンポーネント、例えば、周辺コンポーネント１０２０、入出力制御コンポーネント１０２５等との間のデータの流れを管理し得る。ＢＩＯＳコンポーネント１０１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。
周辺コンポーネント１０２０は、デバイス１００５中に集積される任意の入力又は出力デバイス、又はこうしたデバイスのためのインタフェースであり得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
入出力制御コンポーネント１０２５は、プロセッサ１０１０と周辺コンポーネント１０２０、入力デバイス１０３５、又は出力デバイス１０４０との間のデータ通信を管理し得る。入出力制御コンポーネント１０２５は、デバイス１００５中に集積されない周辺装置
をも管理し得る。幾つかの場合、入出力制御コンポーネント１０２５は、外部周辺装置への物理的接続又はポートを表し得る。
入力１０３５は、デバイス１００５又はそのコンポーネントへの入力を提供する、デバイス１００５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力１０３５は、周辺コンポーネント１０２０を介してデバイス１００５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント１０２５により管理され得る。
出力１０４０は、デバイス１００５又はその何れかのコンポーネントから出力を受信するように構成された、デバイス１００５の外にあるデバイス又は信号を表し得る。出力１０４０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力１０４０は、周辺コンポーネント１０２０を介してデバイス１００５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント１０２５により管理され得る。
メモリコントローラ１４０、デバイス１００５、及びメモリアレイ１００のコンポーネントは、それらの機能を実行するように設計された回路で構成され得る。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。
開示の特定の実施形態が説明目的で本明細書に記述されているが、開示の精神及び範囲から逸脱することなく様々な変更がなされ得ることは、上述のことから分かるであろう。したがって、開示は、添付の請求項による場合を除き限定されない。
図２Ａは、本開示の実施形態に従ったメモリセルの列を含む例示的回路２００を説明する。図２Ａは、本開示の様々な実施形態に従ったメモリセル１０５を含む例示的回路２００を説明する。回路２００は、メモリセル１０５ ＭＣ（０）〜ＭＣ（ｎ）を含み、ここで“ｎ”はアレイサイズに依存する。回路２００は、ワード線ＷＬ−ＣＴ（０）〜ＷＬ−ＣＴ（ｎ）及びＷＬ−ＣＢ（０）〜ＷＬ−ＣＢ（ｎ）と、デジット線ＢＬ−ＣＴ及びＢＬ−ＣＢと、センスコンポーネント１２５とを更に含む。ワード線、デジット線、及びセンスコンポーネントは、図１を参照しながら記述したようなワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得る。メモリセル１０５の１つの列が図２Ａに示されるが、メモリアレイは、示されるような、メモリセルの複数の列を含み得る。
センスコンポーネント１２５は、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５は、デジット線ＢＬ−ＣＢの電圧と、リファレンス電圧であり得るリファレンス信号ＶＢＬＲＥＦの電圧とを受け取って比較するセンスアンプを含み得る。センスアンプの出力は、該比較に基づいて、より高い（例えば、正の）又はより低い（例えば、負の又はグランドの）供給電圧に駆動され得る。実例として、デジット線ＢＬ−ＣＢがリファレンス信号ＶＢＬＲＥＦよりも高い電圧を有する場合、センスアンプの出力は正の供給電圧に駆動され得る。幾つかの場合、センスアンプは、デジット線ＢＬ−ＣＢを供給電圧に付加的に駆動し得、デジット線ＢＬ−ＣＴを負又はグランドの電圧に駆動し得る。センスコンポーネント１２５は、センスアンプの出力及び／又はデジット線ＢＬ−ＣＢの電圧をその後ラッチし得、それは、メモリセル１０５中の蓄積状態、例えば、論理１を判定するために使用され得る。或いは、デジット線ＢＬ−ＣＢがリファレンス信号ＶＢＬＲＥＦよりも低い電圧を有する場合、センスアンプの出力は、負又はグランドの電圧に駆動され得る。幾つかの場合、センスアンプは、デジット線ＢＬ−ＣＢを負又はグランドの電圧に付加的に駆動し得、デジット線ＢＬ−ＣＴを供給電圧に駆動し得る。センスコンポーネント１２５は、メモリセル１０５中の蓄積状態、例えば、論理０を判定するために、センスアンプの出力を同様にラッチし得る。メモリセル１０５のラッチされた論理状態は、例えば、図１に関する出力１３５として、列デコーダ１３０を通じてその後出力され得る。センスコンポーネント１２５がデジット線ＢＬ−ＣＢ及びＢＬ−ＣＴを相補電圧に駆動する（例えば、供給電圧が負又はグランドの電圧を相補し、負又はグランドの電圧が供給電圧を相補する）実施形態では、元のデータ状態の読み出しを復元するために、メモリセル１０５に相補電圧が印加され得る。データを復元することによって、別個の復元動作は不要である。
前述したように、デジット線ＢＬ−ＣＢ及びＢＬ−ＣＴ、並びに選択コンポーネント２２０及び２２４は、コンデンサ２０５のセル底部２１５及びセル上部２３０の独立した制御を提供し、したがって、従来の強誘電体メモリでは典型的であるような共有のセルプレートの必要性をなくす。結果として、セルは、ディスターブメカニズム、例えば、セルプレートに関するパターンノイズを受けにくくなり得る。また、共有のセルプレートの設計を必要とするセルプレートドライバ回路は、回路サイズの削減し得ることを必要としない。メモリセルの複数の列のデジット線は、相互に無関係の電圧に駆動され得る。例えば、メモリセルの第１の列のデジット線ＢＬ−ＣＴ（セル底部の反対側にあるセル上部に、選択コンポーネントを通じて結合されたデジット線）は、メモリセルの第２の列のデジット線ＢＬ−ＣＴが駆動される電圧とは無関係な電圧に駆動され得る。
強誘電体材料は非線形の分極特性を有する。図３Ａ及び図３Ｂは、本開示の様々な実施形態に従った強誘電体メモリ用のメモリセルに対するヒステリシス曲線３００−ａ（図３
Ａ）及び３００−ｂ（図３Ｂ）を有する非線形電気特性の例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的強誘電体メモリセルの書き込み及び読み出しのプロセスを夫々説明する。ヒステリシス曲線３００は、電圧差Ｖの関数として、強誘電体コンデンサ（例えば、図２Ａのコンデンサ２０５）上に蓄積された電荷Ｑを図示する。
強誘電体材料は、自発的電気分極により特徴付けられ、例えば、それは、電界がない場合に非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ ３ ）、チタン酸鉛（ＰｂＴｉＯ ３ ）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書に記述される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、電荷漏洩は、例えば、揮発性メモリアレイに用いられるコンデンサと比較して著しく減少し得る。このことは、幾つかの揮発性メモリアーキテクチャに対して上述したようなリフレッシュ動作を実施する必要性を減らし得る。
時刻Ｔ２において、センスコンポーネント１２５のセンスノードＡ及びＢを絶縁するために、ＩＳＯ信号は絶縁スイッチ２３１を不活性化し、リファレンススイッチ２３３は不活性化される。センスノードＡの電圧（ＶＲＥＡＤ電圧に応答したセル底部２１５の電圧）をセンスノードＢの電圧（リファレンス信号ＶＢＬＲＥＦのＶＲＥＦ電圧でのセル上部２３０の電圧）と比較するために、時刻Ｔ３においてセンスコンポーネント１２５が活性化される。センスノードＡの電圧がセンスノードＢのリファレンス信号ＶＢＬＲＥＦの電圧よりも大きいことに起因して、センスコンポーネント１２５は、センスノードＡをＶＲＥＡＤ電圧に駆動し、センスノードＢをグランドに駆動する。センスノードＡにおけるＶＲＥＡＤ電圧は、メモリセル１０５から読み出された論理１の状態を表す。図４Ａに示されないが、メモリセル１０５の検出された論理状態は、出力１３５（図１）として列デコーダ１３０を通じてその後出力され得る。センスノードＡをデジット線ＢＬ−ＣＢに結合するために、絶縁スイッチ２３１は、時刻Ｔ４においてＩＳＯ信号により活性化される。
時刻Ｔ２において、センスコンポーネント１２５のセンスノードＡ及びＢを絶縁するために、ＩＳＯ信号は絶縁スイッチ２３１を不活性化し、リファレンススイッチ２３３は不
活性化される。センスノードＡの電圧（ＶＲＥＡＤ電圧に応答したセル底部２１５の電圧）をセンスノードＢの電圧（リファレンス信号ＶＢＬＲＥＦのＶＲＥＦ電圧でのセル上部２３０の電圧）と比較するために、時刻Ｔ３においてセンスコンポーネント１２５が活性化される。センスノードＡの電圧がセンスノードＢのリファレンス信号ＶＢＬＲＥＦの電圧よりも小さいことに起因して、センスコンポーネント１２５は、センスノードＡをグランドに駆動し、センスノードＢをＶＲＥＡＤ電圧に駆動する。センスノードＡのグランド電圧は、メモリセル１０５から読み出された論理０の状態を表す。図４Ｂに示されないが、メモリセル１０５の検出された論理状態は、出力１３５（図１）として列デコーダ１３０を通じてその後出力され得る。センスノードＡをデジット線ＢＬ−ＣＢに結合するために、絶縁スイッチ２３１は、時刻Ｔ４においてＩＳＯ信号により活性化される。

Claims (31)

  1. 第１のプレート、第２のプレート、及び強誘電性誘電材料を有するコンデンサと、
    第１のデジット線と、
    前記第１のプレートを前記第１のデジット線に結合するように構成された第１の選択コンポーネントと、
    第２のデジット線と、
    前記第２のプレートを前記第２のデジット線に結合するように構成された第２の選択コンポーネントと
    を含む、装置。
  2. 前記第１の選択コンポーネントは、第１のワード線に結合され、前記第１のワード線の活性化に応答して活性化されるように構成され、前記第２の選択コンポーネントは、第２のワード線に結合され、前記第２のワード線の活性化に応答して活性化されるように構成される、請求項１に記載の装置。
  3. 前記第１の選択コンポーネントは、前記第１のデジット線と前記コンデンサの前記第１のプレートとの間に結合され、前記第２の選択コンポーネントは、前記第２のデジット線と前記コンデンサの前記第２のプレートとの間に結合される、請求項１に記載の装置。
  4. 前記第１の選択コンポーネント、前記第２の選択コンポーネント、及び前記コンデンサは、垂直方向に積み重ねられる、請求項１に記載の装置。
  5. 第１の選択コンポーネント及び第２の選択コンポーネントを含む強誘電体メモリセルと、
    前記第１の選択コンポーネント及び前記第２の選択コンポーネントに夫々結合された第１のデジット線及び第２のデジット線と、
    前記第１の選択コンポーネントのゲートに結合された第１のアクセス線と、
    前記第２の選択コンポーネントのゲートに結合された第２のアクセス線と、
    第１のセンスノード及び第２のセンスノードを含むセンスコンポーネントであって、前記第１のセンスノードと前記第２のセンスノードとの間の電圧差をセンシングし、前記電圧差を増幅し、前記電圧差をラッチするように構成された前記センスコンポーネントと、
    前記第１のデジット線及び前記第１のセンスノードに結合された第１のスイッチであって、前記第１のデジット線を前記第１のセンスノードに選択的に結合するように構成された前記第１のスイッチと、
    前記第２のデジット線及び前記第２のセンスノードに結合された第２のスイッチであって、前記第２のデジット線を前記第２のセンスノードに選択的に結合するように構成された前記第２のスイッチと
    を含む、装置。
  6. 前記第１のデジット線に読み出し電圧を提供するように構成されたドライバ回路を更に含む、請求項５に記載の装置。
  7. 前記センスコンポーネントは、
    ゲートを有する第１のｐ型電界効果トランジスタと、
    前記第１のｐ型電界効果トランジスタの前記ゲートに結合されたゲートを有する第１のｎ型電界効果トランジスタと、
    ゲートを有する第２のｐ型電界効果トランジスタと、
    前記第２のｐ型電界効果トランジスタの前記ゲートに結合されたゲートを有する第２のｎ型電界効果トランジスタと、
    前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタのドレインに結合され、前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタの前記ゲートに更に結合された第１のセンスノードと、
    前記第２のｐ型電界効果トランジスタ及び前記第２のｎ型電界効果トランジスタのドレインに結合され、前記第１のｐ型電界効果トランジスタ及び前記第１のｎ型電界効果トランジスタの前記ゲートに更に結合された第２のセンスノードと
    を含む、請求項５に記載の装置。
  8. 複数の前記強誘電体メモリセルの内の個別の強誘電体メモリセルの前記第１の選択コンポーネントに各々結合された複数の第１のアクセス線と、
    前記複数の強誘電体メモリセルの内の個別の強誘電体メモリセルの前記第２の選択コンポーネントに各々結合された複数の第２のアクセス線と
    を更に含む、請求項７に記載の装置。
  9. 前記強誘電体メモリセルは、
    前記第１の選択コンポーネントに結合された第１のプレートと、
    前記第２の選択コンポーネントに結合された第２のプレートと、
    前記第１のプレートと前記第２のプレートとの間に配置された強誘電体材料と
    を含む、請求項５に記載の装置。
  10. 前記第１のセンスノードに結合され、前記第１のセンスノードにリファレンス電圧を提供するように構成されたリファレンススイッチを更に含む、請求項５に記載の装置。
  11. 前記第１のデジット線及び前記第２のデジット線に結合された複数の強誘電体メモリセルであって、前記複数の強誘電体メモリセルの内の各強誘電体メモリセルは個別の第１の選択コンポーネント及び第２の選択コンポーネントを含む、前記複数の強誘電体メモリセル
    を更に含む、請求項５に記載の装置。
  12. 前記第１のデジット線及び前記第２のデジット線は、相互に対して垂直方向にずらされ、強誘電体コンデンサは、垂直方向に前記第１の選択コンポーネントと前記第２の選択コンポーネントとの間にある、請求項５に記載の装置。
  13. 行及び列中に配置された複数のメモリセルであって、各メモリセルが第１の選択コンポーネント及び第２の選択コンポーネントを含み、前記第１の選択コンポーネントと前記第２の選択コンポーネントとの間に結合された強誘電体コンデンサを更に含む、前記複数のメモリセルと、
    ワード線の複数の対であって、前記複数の内のワード線の各対は複数のメモリセルの個別の行に結合される、前記ワード線の複数の対と、
    デジット線の複数の対であって、前記複数の内のデジット線の各対は複数のメモリセルの個別の列に結合される、前記デジット線の複数の対と
    ワード線の前記複数の対に結合され、行アドレスに基づいてワード線の対を活性化するように構成された行デコーダと、
    デジット線の前記複数の対に結合され、列アドレスに基づいてデジット線の対を活性化するように構成された列デコーダと、
    デジット線の前記複数の対に結合され、複数のメモリセルの活性化された行の前記複数のメモリセルの蓄積状態を判定するように構成されたセンスコンポーネントと
    を含む、装置。
  14. デジット線の前記複数の対の各々は、複数のメモリセルの前記個別の列の前記複数のメ
    モリセルの前記第１の選択コンポーネントに結合された第１のデジット線を含み、複数のメモリセルの前記個別の列の前記複数のメモリセルの前記第２の選択コンポーネントに結合された第２のデジット線を更に含む、請求項１３に記載の装置。
  15. 前記センスコンポーネントは、前記複数のデジット線の内のデジット線の前記各対に結合された個別のセンスコンポーネントを含む、請求項１４に記載の装置。
  16. 各センスコンポーネントは、前記センスコンポーネントが結合されるデジット線の前記対の前記第２のデジット線を電圧に駆動し、前記センスコンポーネントは、前記センスコンポーネントが結合されるデジット線の前記対の前記第１のデジット線を、前記第１のデジットの電圧を相補する電圧に駆動するように更に構成される、請求項１５に記載の装置。
  17. 前記複数の内のワード線の各対は、複数のメモリセルの前記個別の行の前記第１の選択コンポーネントのゲートに結合された第１のワード線を含み、複数のメモリセルの前記個別の行の前記第２の選択コンポーネントのゲートに結合された第２のワード線を更に含み、複数のメモリセルの前記個別の行の前記第１の選択コンポーネントは前記第１のワード線により活性化され、複数のメモリセルの前記個別の行の前記第２の選択コンポーネントは前記第２のワード線により活性化される、請求項１４に記載の装置。
  18. 前記第１の選択コンポーネント、前記第２の選択コンポーネント、及び前記強誘電体コンデンサは垂直方向に積み重ねられ、前記強誘電体コンデンサは、垂直方向に前記第１の選択コンポーネントと前記第２の選択コンポーネントとの間にある、請求項１３に記載の装置。
  19. メモリコンデンサの第１のプレートを第１のデジット線に結合することと、
    前記メモリコンデンサの第２のプレートを第２のデジット線に結合することと、
    前記メモリコンデンサの前記第２のプレートにおける電圧に変化を生じさせるために、前記メモリコンデンサの前記第１のプレートに読み出し電圧を提供することと、
    前記メモリコンデンサの前記第２のプレートにおける電圧とリファレンス電圧との間の電圧差をセンシングすることと、
    増幅された電圧差を提供するために、前記電圧差を増幅することと、
    増幅された前記電圧差を前記第１のデジット線及び前記第２のデジット線を経由して前記メモリコンデンサの前記第１のプレート及び前記第２のプレートに夫々印加することと、
    前記メモリコンデンサの前記第１のプレートを前記第１のデジット線から分断することと、
    前記メモリコンデンサの前記第２のプレートを前記第２のデジット線から分断することと
    を含む、方法。
  20. 前記メモリコンデンサの前記第１のプレートを前記第１のデジット線に結合すること、及び前記第２のデジット線の前記第２のプレートを結合することは、第１の選択コンポーネントを活性化すること、及び第２の選択コンポーネントを活性化することを夫々含む、請求項１９に記載の方法。
  21. 前記メモリコンデンサの前記第１のプレートを前記第１のデジット線に結合すること、及び前記第２のデジット線の前記第２のプレートを結合することは同時である、請求項１９に記載の方法。
  22. 増幅された前記電圧差を提供するために、前記電圧差を増幅することは、
    前記メモリコンデンサの前記第２のプレートの前記電圧が前記リファレンス電圧よりも大きいことに応答して、センスコンポーネントの第１のセンスノードをグランドに駆動し、前記センスコンポーネントの第２のセンスノードを供給電圧に駆動することと、
    前記メモリコンデンサの前記第２のプレートの前記電圧が前記リファレンス電圧よりも小さいことに応答して、前記センスコンポーネントの前記第１のセンスノードを前記供給電圧に駆動し、前記センスコンポーネントの前記第２のセンスノードをグランドに駆動することと
    を含む、請求項１９に記載の方法。
  23. 前記メモリコンデンサは強誘電体メモリコンデンサを含む、請求項１９に記載の方法。
  24. 前記第２のプレートに結合され、前記リファレンス電圧を提供されるセンスコンポーネントを活性化することを更に含む、請求項１９に記載の方法。
  25. 強誘電体メモリセルの第２のプレートにおける電圧変化であって、前記強誘電体メモリセルの前記第２のプレートに結合された第２のデジット線を経由してセンスアンプの第２のセンスノードに提供される、前記強誘電体メモリセルの前記第２のプレートにおける前記電圧変化を生じさせるために、前記強誘電体メモリセルの第１のプレートに結合された第１のデジット線上に読み出し電圧を駆動することと、
    センスアンプの第１のセンスノードにリファレンス電圧を提供することと、
    前記センスアンプの前記第２のセンスノードにおける電圧を前記第１のセンスノードの前記電圧と比較することと、
    前記比較に基づいて、前記第１のセンスノード及び前記第２のセンスノードを相補電圧レベルに駆動することと、
    前記第１のデジット線及び前記第２のデジット線を経由して前記強誘電体メモリセルの前記第１のプレート及び前記第２のプレートに前記相補電圧レベルを夫々提供するために、前記第１のセンスノードを前記第１のデジット線に結合することと、
    前記第１のプレート及び前記第２のプレートを前記第１のデジット線及び前記第２のデジット線から夫々絶縁することと
    を含む、方法。
  26. 前記第１のセンスノード及び前記第２のセンスノードを反対の相補電圧レベルに駆動すること
    を更に含み、
    前記反対の相補電圧レベルは、前記強誘電体メモリセルの極性を変化させるために前記第１のプレート及び前記第２のプレートに結合される、
    請求項２５に記載の方法。
  27. 前記センスアンプの前記第２のセンスノードにおける前記電圧を前記第１のセンスノードの前記電圧と比較する前に、前記第２のノードを前記第２のデジット線から分断することを更に含む、請求項２５に記載の方法。
  28. 前記比較に基づいて前記第１のセンスノード及び前記第２のセンスノードを相補電圧レベルに駆動した後に、前記第２のノードを前記第２のデジット線に結合することを更に含む、請求項２７に記載の方法。
  29. 前記第１のデジット線及び前記第２のデジット線を経由して前記強誘電体メモリセルの前記第１のプレート及び前記第２のプレートに前記相補電圧レベルを夫々提供するために、前記第１のセンスノードを前記第１のデジット線に結合することと、前記第１のプレー
    ト及び前記第２のプレートを前記第１のデジット線及び前記第２のデジット線から夫々絶縁することと、前記強誘電体メモリセル上にデータを復元する、請求項２５に記載の方法。
  30. 前記第１のプレート及び前記第２のプレートを前記第１のデジット線及び前記第２のデジット線から絶縁する前に、前記第１のセンスノード及び前記第２のセンスノードを同じ電圧に駆動することを更に含む、請求項２５に記載の方法。
  31. 前記相補電圧レベルは、供給電圧及びグランドを含む、請求項２５に記載の方法。
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